KR101069361B1 - 수직 양자점을 갖는 단전자 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 수직 양자점을 갖는 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 실리콘 핀 형상의 채널영역 양측으로 제 1 게이트 절연막을 형성하고, 각 측면의 제 1 게이트 절연막 상에 채널을 따라 2개의 사이드 게이트와 컨트롤 게이트를 형성함으로써, 하나의 실리콘 핀에 2개의 양자점을 형성할 수 있고, 상기 사이드 게이트를 측벽 게이트로 형성함으로써, 컨트롤 게이트의 단면적을 얼마든지 줄일 수 있게 됨에 따라 상온에서도 단전자 트랜지스터의 동작 특성이 나올 수 있게 되었으며, 양자점을 수직 채널에 형성함으로써, 수직 채널 구조를 갖는 MOSFET과 동시 집적이 가능한 효과가 있다.
수직 채널, 양자점, 단전자 트랜지스터, SET
Description
본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직 채널 양단에 형성된 사이드 게이트에 의하여 전기적으로 터널링 장벽을 유도함으로써, 수직 채널 가운데 양자점을 형성하게 되는 수직 양자점을 갖는 단전자 트랜지스터 및 그 제조방법에 관한 것이다.
단전자 트랜지스터는 기본적으로, 도 1a와 같이, 소스/드레인, 양자점(QD: Quantum Dot), 소스/드레인과 양자점 사이에 형성되는 터널링 장벽 2개, 그리고 양자점의 전위를 독립적으로 조절하기 위한 게이트로 구성된다.
이와 같은 구성으로, 도 1b와 같은, 단전자 트랜지스터의 특성을 얻기 위해서는 다음 두 가지 조건을 만족하여야 한다.
첫째는, 양자점의 크기가 충분히 작아서 양자점에서의 커패시턴스 C가 다음 수식 1의 조건을 만족하여야 한다.
[수식 1]
q2/C ≫ kBT
수식 1에서 q2/C는 전자 1개가 양자점에 들어가는데 필요한 충전 에너지(charging energy)이고, kBT 는 온도 T에서의 열적 에너지(thermal energy)이다.
둘째는, 소스/드레인과 양자점 사이가 약하게 coupling 되도록 하여 양자간의 터널링 저항 RT는 수식 2와 같이 최저 터널링 저항 RT,min 보다 크도록 해야한다.
[수식 2]
RT ≫ h/q2 (= RT,min )
상기 두 조건을 만족시킬 수 있는 단전자 트랜지스터의 제조방법들이 다양하게 연구되고 있는데, 그 중에 양자점을 형성하는 터널링 장벽을 전기적으로 유도하고, 이를 소자의 구조 파라미터로 제어할 수 있는 사이드 게이트(혹은 듀얼 게이트: dual gate) 구조를 갖는 단전자 트랜지스터가 보다 많은 관심을 모으고 있다.
그러나, 지금까지 연구되어온 사이드 게이트 단전자 트랜지스터는 컨트롤 게이트와 사이드 게이트, 사이드 게이트와 소스/드레인 영역 사이의 정열 문제 등으로 비 이상적인 특성들이 나타나 실용화되기 어려운 문제점이 있었다.
예를 들어, 도 2a에 도시된 종래 사이드 게이트 단전자 트랜지스터는 기생적인 MOSFET 성분들에 의하여 비 이상적인 전기적 특성들을 갖게 된다.
즉, 도 2a의 ① 및 ③ 부분과 같이, 소스/드레인 영역이 터널링 장벽과 바로 인접하게 있지 않고 일정 거리 떨어져(underlap) 있게 되어 상부에 있는 ONO 층(TEOS/Si3N4/TEOS) 및 컨트롤 게이트에 의하여 발생하는 직렬 MOSFET 성분과, 도 2a의 ② 부분과 같이, 컨트롤 게이트가 전기적 장벽을 형성하는 사이드 게이트(측벽 게이트) 위를 덮고 있기 때문에 발생하는 병렬 MOSFET 성분에 의하여, 낮은 컨트롤 게이트 전압에서는 전류가 완전히 차단되고, 컨트롤 게이트 전압이 증가함에 따라 전기적인 장벽의 높이가 줄어들면서 피크(peak) 전류와 밸리(valley) 전류 사이의 차이(Peak-to-Valley-Current-Ratio; PVCR)가 줄어들어 단전자 전류는 줄어들고 MOSFET 전류(단전자 트랜지스터에선 누설전류로 작용함)는 증가하게 되는 문제점이 발생한다(도 2b 참조).
도 2b는 종래 사이드 게이트 단전자 트랜지스터에서 측벽 게이트에 의하여 고정되어야 할 포텐셜 장벽의 높이가 컨트롤 게이트의 전압에 의하여 변하고 있음을 보여주는 시뮬레이션 결과 도면이다.
또한, 종래 사이드 게이트 단전자 트랜지스터는 도 2c에서 보여지는 바와 같이 단전자 터널링 현상이 있더라도 극저온에서만 관측되어 상용화하는데 가장 큰 걸림돌이 되고 있다.
상기와 같은 문제점을 해결하고자 도 3의 구조를 갖는 단전자 트랜지스터를 제안하고 동일 출원인에 의하여 대한민국 특허출원 제10-2006-0135357호(자기 정렬된 듀얼게이트 단전자 트랜지스터 및 그 제조방법)가 출원된 바 있다.
도 3에서 110은 매몰 산화막(BOX), 122a는 소스 영역, 124b는 드레인 영역, 126은 채널 영역, 140b는 컨트롤 게이트, 170은 측벽 게이트 절연막, 180a 및 180b 는 측벽 게이트(사이드 게이트), 그리고 190a 및 190b는 절연막 측벽 스페이서이다.
그러나, 상기 특허출원은 평면 채널 구조를 갖는 단전자 트랜지스터이어서, 공정상 수직 채널 구조를 갖는 MOSFET과 동시 집적하기 어려운 문제점이 있다.
단전자 트랜지스터의 경우 MOSFET과 상보적인 관계를 갖기 때문에 동시 집적을 통하여 서로의 약점을 보완해 주어야 하므로, 둘 사이의 공정상 호환성은 상온에서의 동작 가능성에 못지 않게 중요한 요소이다.
따라서, 본 발명은 종래 사이드 게이트 단전자 트랜지스터가 가지고 있던 비 이상적인 전기적 특성의 문제점을 근본적으로 해결하고, 양자점을 충분히 작게 형성하여 상온에서도 단전자 트랜지스터의 동작 특성이 나올 수 있도록 함은 물론, 수직 채널 구조를 갖는 MOSFET과 동시 집적이 가능한 수직 양자점을 갖는 단전자 트랜지스터 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 수직 양자점을 갖는 단전자 트랜지스터는 SOI 기판의 매몰산화막 상에 수직한 핀 형상의 채널영역을 갖도록 패턴된 실리콘층과; 상기 채널영역의 수직한 핀의 양쪽 측면에 형성된 제 1 게이트 절연막과; 상기 제 1 게이트 절연막에 접하며 상기 매몰산화막 상에 채널방향으로 일정거리 이격되어 형성된 제 1 및 제 2 사이드 게이트와; 상기 제 1 및 제 2 사이드 게이트 각각에 제 2 게이트 절연막를 사이에 두고 상기 제 1 게이트 절연막에 접하며 상기 매몰산화막 상에 형성된 컨트롤 게이트를 포함하여 구성된 것을 특징으로 한다.
또한, 본 발명에 의한 수직 양자점을 갖는 단전자 트랜지스터의 제조방법은 SOI 기판 상에 식각률이 서로 다른 하나 이상의 하드 마스크용 물질층을 증착하고, 상기 하드 마스크용 물질층 상부에 제 1 절연성 물질 도포후 미세 패턴을 형성하는 제 1 단계와; 상기 미세 패턴을 마스크로 하여 상기 하드 마스크용 물질층을 순차적으로 식각하여 제 1 하드마스크를 형성하며 상기 SOI 기판의 실리콘층이 드러나게 하는 제 2 단계와; 상기 기판 전면에 감광막을 도포후 식각하여 제 2 하드마스크를 형성하는 제 3 단계와; 상기 제 1 하드마스크 및 상기 제 2 하드마스크를 이용하여 드러난 실리콘층을 식각하여 소스/드레인 패드 및 핀 형상의 채널영역을 형성하는 제 4 단계와; 상기 제 2 하드마스크를 제거하고, 상기 기판 전면에 제 2 절연성 물질을 증착하고 식각하여 상기 제 1 하드마스크 및 상기 핀 형상의 채널영역 중 일부가 드러나도록 트렌치를 형성하는 제 5 단계와; 상기 트렌치에 상기 채널영역으로 드러난 실리콘 핀의 양쪽 측면에 제 1 게이트 절연막을 형성하는 제 6 단계와; 상기 실리콘 핀 양측으로 제 1 게이트 절연막과 접하며 채널방향을 따라 상기 트렌치의 각 벽에 측벽으로 제 1 및 제 2 사이드 게이트를 형성하는 제 7 단계와; 상기 제 1 및 제 2 사이드 게이트의 각 노출된 부위에 제 2 게이트 절연막을 형성하는 제 8 단계와; 상기 기판 전면에 게이트 물질을 증착하고 식각하여 컨트롤 게이트를 형성하는 제 9 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명은 실리콘 핀 형상의 채널영역 양측으로 제 1 게이트 절연막을 형성하고, 각 측면의 제 1 게이트 절연막 상에 채널을 따라 2개의 사이드 게이트와 컨트롤 게이트를 형성함으로써, 하나의 실리콘 핀에 2개의 양자점을 형성할 수 있고, 상기 사이드 게이트를 측벽 게이트로 형성함으로써, 컨트롤 게이트의 단면적을 얼마든지 줄일 수 있게 됨에 따라 상온에서도 단전자 트랜지스터의 동작 특성이 나올 수 있게 되었으며, 양자점을 수직 채널에 형성함으로써, 수직 채널 구조를 갖는 MOSFET과 동시 집적이 가능한 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
[구조에 관한 실시예]
본 발명에 의한 구조는 기본적으로, 도 4h 및 도 4s와 같이, SOI 기판(10)의 매몰산화막(14) 상에 수직한 핀 형상의 채널영역(16b)을 갖도록 패턴된 실리콘층(16a)과; 상기 채널영역의 수직한 핀 측면에 형성된 제 1 게이트 절연막(62)과; 상기 제 1 게이트 절연막에 접하며 상기 매몰산화막(14) 상에 채널방향으로 일정거리 이격되어 형성된 제 1 및 제 2 사이드 게이트(71)(72)와; 상기 제 1 및 제 2 사이드 게이트 각각에 제 2 게이트 절연막(64)를 사이에 두고 상기 제 1 게이트 절연막(62)에 접하며 상기 매몰산화막(14) 상에 형성된 컨트롤 게이트(81, 82)를 포함하여 구성된다.
여기서, 소스/드레인은, 도 4t와 같이 기판으로부터 실리콘 핀(16b)을 중심으로 일정 각도(5 내지 45 도) 기울여 불순물을 주입하게 되면, 도 5의 도면부호 90과 같이, 상기 제 1 및 제 2 사이드 게이트(71)(72)의 양측 실리콘 핀(16b)과 실리콘층 패드(16a) 부분에 형성된다.
상기 실시예의 구성은 상기 제 1, 2 사이드 게이트(71)(72) 및 상기 컨트롤 게이트(81, 82)가 수직 실리콘 핀(16b)의 길이 방향(채널 방향)으로 형성하면 되는 것이므로, 굳이 실리콘 핀의 형상이 아니더라도 일측만 수직 채널 구조를 갖는 것 에도 적용가능하다.
그러나, 도 4t 및 도 5와 같이, 수직 실리콘 핀 형상으로된 채널영역(16b) 양 측면에 대칭적으로 상기 제 1, 2 사이드 게이트(71)(72) 및 상기 컨트롤 게이트(82)를 형성함으로써, 채널영역(16b)에 양자점을 2개(QD1, QD2) 형성할 수도 있도록 함이 바람직하다.
즉, 각 측의 제 1, 2 사이드 게이트(71)(72)로 전기적으로 터널링 장벽을 형성하여 양자점 QD1 또는 QD2을 형성하면서, 마주 보고 형성된 타측 컨트롤 게이트(82)에 의하여 양자점의 전위를 보다 효과적으로 조절할 수 있는 장점 등이 있다.
물론, 상기 컨트롤 게이트(82)는, 도 4q와 같이, 상기 채널영역(16b)을 감싸며 형성될 수도 있다. 이 경우는 하나의 컨트롤 게이트(81)로 두 양자점(QD1, QD2) 전위를 조절할 수 있는 장점이 있다.
또한, 상기 제 1 및 제 2 사이드 게이트(71)(72)는, 도 4m과 같이, 측벽 게이트로 형성하는 것이 바람직한데, 이는 측벽 게이트의 폭을 조절함으로써 제 1 및 제 2 사이드 게이트(71)(72) 사이에 형성되는 컨트롤 게이트(82)의 단면적을 최대한 줄일 수 있게 되어(도 4m에서는 트렌치 54의 폭을 지나치게 크게 형성하였으나, 이를 대폭 줄일 수 있고, 동시에 측벽의 폭을 크게 할 수 있음), 상온 동작이 가능하게 한 장점이 있다.
[제조방법에 관한 실시예]
상기 구조에 관한 실시예를 제조하는 방법에 대하여, 도 4a 내지 도 4t를 참조하며 설명한다.
우선, 도 4a와 같이, SOI 기판(10) 상에 식각률이 서로 다른 하나 이상의 하드 마스크용 물질층(20)을 증착하고, 상기 하드 마스크용 물질층 상부에 제 1 절연성 물질(30) 도포후, 도 4b와 같이, 미세 패턴(32)을 형성한다(제 1 단계).
여기서, 상기 하드 마스크용 물질층(20)은 산화막층(22), 실리콘계 물질층(24; 예컨대, 다결정 실리콘층 또는 비정질 실리콘층) 및 질화막층(26)을 순차적으로 증착된 것이 바람직하다.
그리고, 상기 제 1 절연성 물질(30)은 미세 패턴(32)이 가능한 e-beam용 음성 감광막(negative PR)으로 HSQ이 바람직하나, 양성 감광막인 ZEP도 가능하다.
전자를 사용할 경우, 도 4a와 같이, e-beam에 노출된 부분만 남아, 도 4b와 같이, 미세 패턴(32)을 형성할 수 있다.
다음, 도 4c 내지 도 4e와 같이, 상기 미세 패턴(32)을 마스크로 하여 상기 하드 마스크용 물질층을 순차적으로 식각하여 제 1 하드마스크(22a, 24a)를 형성하며 상기 SOI 기판(10)의 실리콘층(16)이 드러나게 한다(제 2 단계).
여기서, 상기 하드 마스크용 물질층은 이웃한 물질층과 식각률이 달라, 미세 패턴(32)을 따라 먼저 식각된 핀 형상은 다음 층 식각시 마스크 역할을 하게 된다.
이어, 도 4f와 같이, 상기 기판 전면에 감광막(40)을 도포후, 도 4g와 같이, 식각하여 제 2 하드마스크(42)를 형성한다(제 3 단계).
이 경우 상기 감광막(40)은 양성 PR을 사용하여, 노광된 부분이 현상시 식각 되도록 하였으나, 음성 PR을 사용할 수도 있음은 물론이다.
다음, 도 4h와 같이, 상기 제 1 하드마스크(22a, 24a) 및 상기 제 2 하드마스크(42)를 이용하여 드러난 실리콘층(16)을 식각하여 소스/드레인 패드(16a) 및 핀 형상의 채널영역(16b)을 형성한다(제 4 단계).
이때, 실리콘층(16)이 식각 되면서 제 1 하드마스크(22a, 24a)의 실리콘계 물질층(24a)도 일부 식각되어, 도 4h의 도면부호 24b와 같이 된다.
이후, 상기 제 2 하드마스크(42)를 제거하고, 도 4i와 같이, 상기 기판 전면에 제 2 절연성 물질(50)을 증착하고, 바람직하게는 평탄화 공정(예컨대, CMP 공정)을 거친 후, 도 4j와 같이, 마스크(51) 형성 및 이를 식각하여, 도 4k와 같이, 상기 제 1 하드마스크(22a, 24b) 및 상기 핀 형상의 채널영역(16b) 중 일부가 드러나도록 트렌치(54)를 형성한다(제 5 단계).
여기서, 상기 제 2 절연성 물질(50)은 질화물(nitride)로 충분히 높게 형성하는 것이 바람직하고, 상기 마스크(51)는 ZEP 물질(양성 PR)을 스핀 코팅기를 이용하여 도포한 다음, e-beam lithography를 이용하여 조사된 부위를 제거함으로써, 개방된 부분(이빔으로 조사된 부분)의 폭이 되도록 좁도록 형성함이 바람직하다. (물론, 이 경우도 HSQ를 이빔 감광막으로 사용할 수도 있다.)
이는, 상기 평탄화된 제 2 절연성 물질(50)의 높이는 트렌치(54)의 높이를 결정하게 되어, 측벽 게이트인 제 1 및 제 2 사이드 게이트의 폭을 결정할 수 있게 되고, 상기 마스크(51)의 개방된 부분은 트렌치(54)의 폭을 결정하게 되어, 모두 컨트롤 게이트(82)의 단면적 크기에 영향을 줄 수 있기 때문이다.
따라서, 바람직하게는 상기 트렌치(54) 폭이 깊이 보다 0.5 내지 1배 작게 형성되도록 상기 마스크(51)의 개방된 부분을 결정함이 좋다.
이어, 도 4l과 같이, 상기 채널영역으로 드러난 실리콘 핀(16b) 상에 제 1 게이트 절연막(62)을 형성한다(제 6 단계).
이때, 상기 제 1 게이트 절연막(62)은 산화막으로 열산화 공정에 의함이 바람지한데, 이 경우 노출되어 있는 실리콘계 물질층(24b)에도 산화막(63)이 형성된다.
다음, 도 4m과 같이, 상기 실리콘 핀(16b) 양측으로 제 1 게이트 절연막(62)과 접하며 채널방향을 따라 상기 트렌치(54)의 각 벽에 측벽으로 제 1 및 제 2 사이드 게이트(71)(72)를 형성한다(제 7 단계).
여기서, 상기 제 1 및 제 2 사이드 게이트(71)(72)의 형성은 통상의 측벽(side wall) 공정을 이용한다.
다만, 상기 제 1 및 제 2 사이드 게이트(71)(72)의 폭을 조절하여(즉, 비등방성 식각량을 조절하여) 차후 실리콘 핀(16b)의 제 1 게이트 절연막(62)과 접하는 컨트롤 게이트(82)의 단면적이 되도록 작게 함이 바람직하다.
이 경우, 제 1 게이트 절연막(62)과 접하는 컨트롤 게이트(82)의 단면적은 작더라도, 컨트롤 게이트(82)의 높이는 충분히 크게 형성할 수 있으므로 컨트롤 게이트(82)의 저항 문제는 해결할 수 있다.
이어, 도 4n과 같이, 상기 제 1 및 제 2 사이드 게이트(71)(72) 상에 제 2 게이트 절연막(64)을 형성한다(제 8 단계).
여기서, 상기 제 2 게이트 절연막(64)은 열산화 공정에 의한 열산화막 뿐만 아니라 고유전율을 가진 절연막 증착과 비등방성 식각에 의한 절연막 측벽으로 형성할 수도 있다.
후자와 같이 할 경우에는 양자점에서의 커패시턴스를 줄여 동작온도를 높일 수 있는 장점이 있다.
다음, 도 4o와 같이, 상기 기판 전면에 게이트 물질(80)을 증착하고 식각하여 컨트롤 게이트(81, 82)를 형성한다(제 9 단계).
이때, 상기 게이트 물질(80)를 평탄화 공정 등을 통하여, 도 4p와 같이, 제 2 절연성 물질(52; 예컨대, 질화물)이 드러나도록 식각한 다음, 도 4q와 같이, 제 2 절연성 물질(52; 질화물)을 제거하여, 실리콘 핀(16b)을 감싸며 하나의 컨트롤 게이트(81)를 형성할 수도 있다.
그러나, 도 4r과 같이, 가운데 핀(16b, 22a, 24b)에 의하여 분리가 될 수 있도록 충분히 식각한 다음, 도 4s와 같이, 제 2 절연성 물질(52; 질화물)을 제거하여, 상기 핀 양측으로 컨트롤 게이트(82)를 각각 형성되도록 함이 바람직하다.
이후, 도 4t와 같이, 상기 기판에 소정의 각도로 불순물 이온주입 공정을 수행하는 단계를 더 진행하여, 도 5와 같이, 소스/드레인(90) 형성은 물론, 실리콘계 물질로 이루어진 제 1 및 제 2 사이드 게이트(71)(72) 및 컨트롤 게이트(82)에 불순물을 주입함으로써, 도전성 물질로 바꾸거나 각 저항을 더욱 낮출 수 있도록 함이 바람직하다.
이때, 상기 불순물 이온주입 각도는 가운데 핀(16b, 22a, 24b)을 중심으로 양측에서 기판으로부터 5 내지 45 도인 것이 바람직하고, 30도가 보다 바람직하다.
상기 각도 범위를 벗어나면, 실리콘 핀(16b) 뿐만아니라 산화막 핀(22a) 하부의 실리콘 패드(16a)에 제대로 깊숙히 이온 주입이 되지 못하는 문제점이 있다.
기타, 공정들은 통상의 수직 채널을 갖는 MOSFET 공정 또는 일반적인 CMOS 공정을 따르므로 이에 대한 상세한 설명은 생략한다.
도 1a 및 도 1b는 각각 단전자 트랜지스터의 기본 구조도와 이상적인 동작 특성도이다.
도 2a는 종래 사이드 게이트 단전자 트랜지스터의 구조 단면도이다.
도 2b는 도 2a에서 측벽 게이트에 의하여 고정되어야 할 포텐셜 장벽의 높이가 컨트롤 게이트의 전압에 의하여 변하고 있음을 보여주는 시뮬레이션 결과 도면이다.
도 3은 도 2a의 구조가 갖는 문제점을 해결하기 위한 대한민국 특허출원 제10-2006-0135357호의 구조 단면도이다.
도 4a 내지 도 4t는 본 발명에 따른 수직 양자점을 갖는 단전자 트랜지스터의 제조 공정 사시도이다.
도 5는 도 4t의 AA선을 따라 절단된 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : SOI 기판 20 : 하드 마스크용 물질층
30 : 제 1 절연성 물질 40: 감광막
50 : 제 2 절연성 물질 62 : 제 1 게이트 절연막
64 : 제 2 게이트 절연막 71 : 제 1 사이드 게이트
72 : 제 2 사이드 게이트 81, 82 : 컨트롤게이트
90 : 소스/드레인
Claims (10)
- SOI 기판의 매몰산화막 상에 수직한 핀 형상의 채널영역을 갖도록 패턴된 실리콘층과;상기 채널영역의 수직한 핀의 양쪽 측면에 형성된 제 1 게이트 절연막과;상기 제 1 게이트 절연막에 접하며 상기 매몰산화막 상에 채널방향으로 일정거리 이격되어 형성된 제 1 및 제 2 사이드 게이트와;상기 제 1 및 제 2 사이드 게이트 각각에 제 2 게이트 절연막를 사이에 두고 상기 제 1 게이트 절연막에 접하며 상기 매몰산화막 상에 형성된 컨트롤 게이트를 포함하여 구성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터.
- 제 1 항에 있어서,상기 제 1, 2 사이드 게이트 및 상기 컨트롤 게이트는 상기 채널영역의 양 측면에 대칭적으로 형성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터.
- 제 2 항에 있어서,상기 컨트롤 게이트는 상기 채널영역을 감싸며 형성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 1 및 제 2 사이드 게이트는 상기 컨트롤 게이트 양측으로 상기 제 2 게이트 절연막을 사이에 두고 각각 측벽 게이트로 형성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터.
- SOI 기판 상에 식각률이 서로 다른 하나 이상의 하드 마스크용 물질층을 증착하고, 상기 하드 마스크용 물질층 상부에 제 1 절연성 물질 도포후 미세 패턴을 형성하는 제 1 단계와;상기 미세 패턴을 마스크로 하여 상기 하드 마스크용 물질층을 순차적으로 식각하여 제 1 하드마스크를 형성하며 상기 SOI 기판의 실리콘층이 드러나게 하는 제 2 단계와;상기 기판 전면에 감광막을 도포후 식각하여 제 2 하드마스크를 형성하는 제 3 단계와;상기 제 1 하드마스크 및 상기 제 2 하드마스크를 이용하여 드러난 실리콘층을 식각하여 소스/드레인 패드 및 핀 형상의 채널영역을 형성하는 제 4 단계와;상기 제 2 하드마스크를 제거하고, 상기 기판 전면에 제 2 절연성 물질을 증착하고 식각하여 상기 제 1 하드마스크 및 상기 핀 형상의 채널영역 중 일부가 드러나도록 트렌치를 형성하는 제 5 단계와;상기 트렌치에 상기 채널영역으로 드러난 실리콘 핀의 양쪽 측면에 제 1 게이트 절연막을 형성하는 제 6 단계와;상기 실리콘 핀 양측으로 제 1 게이트 절연막과 접하며 채널방향을 따라 상기 트렌치의 각 벽에 측벽으로 제 1 및 제 2 사이드 게이트를 형성하는 제 7 단계와;상기 제 1 및 제 2 사이드 게이트의 각 노출된 부위에 제 2 게이트 절연막을 형성하는 제 8 단계와;상기 기판 전면에 게이트 물질을 증착하고 식각하여 컨트롤 게이트를 형성하는 제 9 단계를 포함하여 구성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 제 9 단계 이후에 상기 제 2 절연성 물질을 제거하고, 상기 기판에 소정의 각도로 불순물 이온주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 불순물 이온주입 각도는 기판으로부터 5 내지 45 도인 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 하드 마스크용 물질층은 산화막층, 실리콘계 물질층 및 질화막층이 순차적으로 증착된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법.
- 제 8 항에 있어서,상기 실리콘계 물질층은 다결정 실리콘 또는 비정질 실리콘이고,상기 제 1 절연성 물질은 HSQ 또는 ZEP이고,상기 제 2 절연성 물질은 질화물(nitride)인 것을 특징으로 하는 수직 양자 점을 갖는 단전자 트랜지스터의 제조방법.
- 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제 5 단계의 제 2 절연성 물질 식각은 ZEP 또는 HSQ를 e-beam 감광막으로 사용하여, 트렌치 폭이 깊이의 0.5 내지 1배가 되도록 한 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법.
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