KR20090017046A - 더미 드레인층을 이용한 수직 실린더형 트랜지스터의제조방법 및 이에 의해 제조된 수직 실린더형 트랜지스터 - Google Patents
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Abstract
본 발명은 수직 실린더형 트랜지스터의 제조방법은 이온 주입(Ion-implantation) 공정을 통해 채널 층을 형성하고, 포토 리소그라피(Photo lithography) 공정과 식각(Etching) 공정을 이용하여 실린더 기둥을 형성한다. 그리고, 본 발명에 따른 수직 실린더형 트랜지스터의 제조방법은 드레인 전극의 형성에 있어서 더미 드레인층을 형성하고 이를 제거하여 더미 공간을 형성함으로써 드레인 단자를 형성한다. 이에 따라, 단위 셀 면적을 감소시켜 고집적화가 가능하고, 채널의 길이 및 폭의 조절이 용이하며, 전기적 특성 및 신뢰성이 향상된다. 또한, 채널의 길이 및 폭의 조절이 용이하여 단 채널 효과에서 기인하는 펀치 쓰루(Punch through), 채널 캐리어 이동도(Carrier mobility) 등이 개선되며, 협 채널 효과에 기인하는 문턱 전압(Threshold voltage)을 감소시킬 수 있다. 결과적으로, 단 채널 효과 및 협 채널 효과를 효율적으로 억제할 수 있는 수직 실린더형 트랜지스터, 특히, 전계 효과 트랜지스터(FET : Filed Effect Transistor)가 제공되어 MOS 트랜지스터로의 동작 특성을 개선할 수 있게 된다.
Description
본 발명은 수직 실린더형 트랜지스터의 제조방법 및 이에 의해 제조된 수직 실린더형 트랜지스터에 관한 것으로서, 보다 상세하게는 수직 채널을 갖는 수직 실린더형 트랜지스터의 제조방법 및 이에 의해 제조된 수직 실린더형 트랜지스터에 관한 것이다.
반도체 장비는 다기능 및 고용량을 가지면서도 보다 저비용으로 만들 수 있도록 발전해왔다. 특히, 반도체 메모리 장치, 예컨대, DRAM이나 SRAM, 불휘발성 메모리 장치(NVM)의 경우 메모리 셀을 집적화하여 단위 웨이퍼에 더 많은 소자를 형성하는 방향으로 공정이 발전되고 있다. 메모리 셀을 집적화시키기 위해, 최소 선폭 감소를 위한 단위 공정과 셀 레이아웃 및 트랜지스터와 같은 소자의 구조 등 을 개발하고 있다.
반도체 메모리 장치는 1개 이상의 셀 트랜지스터를 포함하고 있으므로, 트랜지스터의 수평 방향으로의 크기를 축소시키는 것은 메모리 셀을 집적화시키는데 있어 가장 중요하다고 할 수 있다. 그러나, 수평 채널 구조의 트랜지스터는 여러 가지 구조적 문제와 물리적 한계가 들어나고 있으며, 이로 인하여 무어의 법칙에 따라 발전되어 왔던 트랜지스터의 집적화는 한계에 이르고 있다.
집적화되는 수평 채널 구조의 트랜지스터에서 야기되는 문제점으로는 채널의 길이가 짧아지면서 발생하는 단 채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과, subthreshold factor control 및 leakage current 등이 있다.
통상적으로 채널의 길이가 50nm 이하로 축소되는 경우 공정변수에 의해 소자 특성의 산포도가 높아지게 되고, 채널의 길이가 30nm 이하로 축소되는 경우에는 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과가 극심해져서 트랜지스터가 정상적으로 동작하기 어려워진다. 또한, 채널 폭의 감소로 문턱 전압(Threshold voltage)이 증가하는 협 채널 효과(Narrow channel effect) 또는 협폭 효과(Narrow width effect)가 나타나게 된다.
따라서, 기판 상에 형성되는 소자들의 크기를 축소시키면서 소자의 성능을 극대화시키기 위한 여러 가지 방법들이 연구 개발되고 있는데, 그 대표적인 예가, 핀(Fin) 구조, DELTA(fully Depleted Lean-channel Transistor) 구조, GAA(Gate All Around) 구조와 같은 수직 실린더형 트랜지스터 구조이다.
수직 실린더형 트랜지스터를 제조하는 종래의 제조방법에서는 소스(Source), 드레인(Drain), 채널(Channel) 형성시 기판 위에 채널 층인 실리콘 반도체 기둥을 VLS(Vapor-Liquid-Solid) 방식을 이용하여 성장시키거나, 적층 구조 안에 트렌치(Trench)를 만든 후 반도체 재료를 채워 넣는 방식을 사용하였다.
이에 본 발명은 이온 주입(Ion-implantation) 공정, 산화, 건식 및 습식 식각 공정을 통해 새로운 수직 실린더형 트랜지스터의 제조방법을 제안하고, 이를 통해 단위 셀 면적을 감소시켜 고집적화가 가능하고, 채널의 길이 및 폭의 조절이 용이하며, 전기적 특성 및 신뢰성이 향상된 수직 실린더형 트랜지스터의 제조방법을 제안한다.
상기 해결하고자 하는 과제는 본 발명에 따라, 수직 실린더형 트랜지스터의 제조방법에 있어서, (a) 제1 방향으로 배열되는 복수의 소스 형성층과, 상기 소스 형성층을 사이에 두고 형성된 기판층 및 채널 형성층과, 상기 채널 형성층의 상부에 순차적으로 형성된 더미 드레인 형성층 및 마스크 형성층을 갖는 베이스적층기판을 형성하는 과정과; (b) 상기 마스크 형성층 및 상기 더미 드레인 형성층을 패터닝 처리하여 상기 각 소스 형성층의 상부의 상기 채널 형성층의 표면에 상기 마스크 형성층의 패터닝 처리에 의해 형성된 마스크층과 상기 더미 드레인 형성층의 패터닝 처리에 의해 형성된 더미 드레인층을 갖는 복수의 마스크 패턴을 형성하는 과정과; (c) 상기 마스크 패턴에 따라 상기 채널 형성층 및 상기 소스 형성층을 식각하여, 상기 소스 형성층의 식각에 의해 형성되는 소스층과 상기 채널 형성층의 식각에 의해 형성된 채널층과 상기 더미 드레인층이 적층된 실린더 기둥과, 상기 기판층 상에 상기 소스 형성층의 식각에 의해 형성되고 상기 실린더 기둥의 상기 소스층과 연결된 소스 전극을 형성하는 과정과; (d) 상기 마스크 패턴의 상기 마스크층을 제거하고, 상기 실린더 기둥의 상기 소스층에 대응하는 높이까지 제1 실리콘 산화막층을 형성하는 과정과; (e) 상기 실린더 기둥이 감싸지도록 게이트 절연막을 형성하는 과정과; (f) 상기 게이트 절연막 및 상기 제1 실리콘 산화막층에 제1 반도체막을 증착하는 과정과; (g) 상기 제1 반도체막의 표면에 상기 실리콘 기둥의 상기 채널층에 대응하는 높이까지 제2 실리콘 산화막층을 형성하는 과정과; (h) 상기 제1 반도체막 중 상기 제2 실리콘 산화막층의 외부로 노출된 부분을 제거하여 상기 제1 반도체막에 의해 형성되는 복수의 게이트 전극을 형성하는 과정과; (i) 상기 더미 드레인층의 표면이 노출되도록 상기 더미 드레인층의 상단부에 대응하는 높이까지 제3 실리콘 산화막층을 형성하는 과정과; (j) 상기 더미 드레인층을 제거하여 더미 공간을 형성하는 과정과; (k) 상기 더미 공간의 내부와 상기 제3 실리콘 산화막층의 표면에 제2 반도체막을 형성하는 과정과; (l) 상기 제3 실리콘 산화막층에 표면에 형성된 상기 제2 반도체막을 패터닝 처리하여 상기 제3 실리콘 산화막층의 표면에 상기 제1 방향과 교차하는 방향으로 배열된 복수의 드레인 전극을 형성하는 과정을 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법 에 의해서 달성된다.
여기서, 상기 (a) 과정은, (a1) 실리콘 기판을 마련하는 과정과; (a2) 상기 실리콘 기판의 상부 표면에 실리콘 산화막을 증착하는 과정과; (a3) 상기 실리콘 기판 내부에 이온 주입 기법을 통해 이온을 주입하여 상기 소스 형성층에 대응하는 패턴의 복수의 불순물층을 형성하는 과정과; (a4) 상기 불순물층을 어닐링(Annealing)하여 상기 복수의 소스 형성층과, 상기 소스 형성층에 의해 상기 실리콘 기판이 구획되어 형성되는 상기 기판층 및 상기 채널 형성층을 형성하는 과정과; (a5) 상기 실리콘 산화막을 제거하는 과정과; (a6) 상기 채널 형성층의 표면에 상기 더미 드레인 형성층을 증착하는 과정과; (a7) 상기 더미 드레인층의 표면에 실리콘 산화막을 증착하는 과정과; (a8) 상기 실리콘 산화막의 표면에 상기 마스크 형성층을 증착하여 상기 베이스적층기판을 형성하는 과정을 포함할 수 있다.
그리고, 상기 (a3) 과정에서 상기 불순물층의 형성을 위해 주입되는 이온은 인 이온, 비소 이온 및 붕소 이온 중 어느 하나를 포함할 수 있다.
여기서, 상기 (a6) 과정에서 상기 더미 드레인 형성층은 실리콘 게르마늄(SiGe)의 증착에 의해 형성될 수 있다.
그리고, 상기 (a8) 과정에서 상기 마스크 형성층은 실리콘 나이트라이드(SiN)의 증착에 의해 형성될 수 있다.
또한, 상기 (b) 과정은, (b1) 상기 소스 형성층의 상부의 상기 마스크 형성층의 표면에 유기 ARC를 매개로 하여 복수의 포토 레지스트 패턴을 형성하는 과정과; (b2) 상기 포토 레지스트 패턴에 따라 상기 마스크 형성층 및 상기 더미 드레 인 형성층을 건식 식각하여 상기 복수의 마스크 패턴을 형성하는 과정과; (b3) 애싱(Ashing) 공정을 통해 상기 유기 ARC 및 상기 포토 레지스트를 제거하는 과정을 포함할 수 있다.
여기서, 상기 (c) 과정에서 상기 실린더 기둥과 상기 소스 전극은 건식 식각 공정에 의해 형성되며; 상기 (c) 과정은 상기 건식 식각을 통해 형성된 상기 실린더 기둥의 직경이 감소되도록 적어도 1회 이상의 산화-식각(Fin-Trimming) 공정을 수행하는 과정을 더 포함할 수 있다.
여기서, 상기 실린더 기둥의 상기 더미 드레인층의 직경은 상기 채널층의 직경보다 작게 형성될 수 있다.
그리고, 상기 (d) 과정은, (d1) 상기 실린더 기둥 및 상기 마스크 패턴이 커버되도록 실리콘 산화막을 증착하는 과정과; (d2) 화학 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 상기 마스크 패턴이 상기 실리콘 산화막의 외부로 노출되도록 상기 실리콘 산화막을 평탄화하는 과정과; (d3) 상기 마스크 패턴의 상기 마스크층을 습식 식각 공정을 통해 제거하는 과정과; (d4) 습식 식각 공정을 통해 상기 실리콘 산화막을 상기 실린더 기둥의 상기 소스층에 대응하는 높이까지 제거하여 상기 제1 실리콘 산화막층을 형성하는 과정을 포함할 수 있다.
또한, 상기 (e) 과정에서 상기 게이트 절연막은 건식 산화막 성장 공정을 통해 형성될 수 있다.
그리고, 상기 (f) 과정에서 상기 제1 반도체막은 인-시튜 도핑된 폴리 실리 콘(In-Situ doped Poly-Si)의 증착에 의해 형성될 수 있다.
여기서, 상기 (g) 과정은, (g1) 상기 제1 반도체막이 커버되도록 실리콘 산화막을 증착하는 과정과; (g2) 건식 식각 공정을 통해 상기 실리콘 산화막을 상기 실린더 기둥의 상기 채널층에 대응하는 높이까지 제거하여 상기 제2 실리콘 산화막층을 형성하는 과정을 포함할 수 있다.
또한, 상기 (h) 과정에서 상기 제1 반도체막은 습식 식각 공정을 통해 제거될 수 있다.
그리고, 상기 (i) 과정은, (i1) 상기 실린더 기둥을 감싸는 상기 게이트 절연막이 커버되도록 실리콘 산화막을 증착하는 과정과; (i2) 화학 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 상기 실린더 기둥의 상기 더미 드레인층이 외부로 노출되도록 상기 실리콘 산화막 및 상기 게이트 절연막을 평탄화하여 상기 제3 실리콘 산화막층을 형성하는 과정을 포함할 수 있다.
그리고, 상기 (j) 과정에서 상기 더미 드레인층은 습식 식각 공정을 통해 제거될 수 있다.
그리고, 상기 (k) 과정에서 상기 제2 반도체막은 인-시튜 도핑된 폴리 실리콘(In-Situ doped Poly-Si)의 증착에 의해 형성될 수 있다.
본 발명에 따르면, 단위 셀 면적을 감소시켜 고집적화가 가능하고, 채널의 길이 및 폭의 조절이 용이하며, 전기적 특성 및 신뢰성이 향상된 수직 실린더형 트 랜지스터의 제조방법 및 이에 의해 제조된 수직 실린더형 트랜지스터가 제공된다.
또한, 채널의 길이 및 폭의 조절이 용이하여 단 채널 효과에서 기인하는 펀치 쓰루(Punch through), 채널 캐리어 이동도(Carrier mobility) 등이 개선되며, 협 채널 효과에 기인하는 문턱 전압(Threshold voltage)을 감소시킬 수 있다.
결과적으로, 단 채널 효과 및 협 채널 효과를 효율적으로 억제할 수 있는 수직 실린더형 트랜지스터, 특히, 전계 효과 트랜지스터(FET : Filed Effect Transistor)가 제공되어 MOS 트랜지스터로의 동작 특성을 개선할 수 있게 된다.
본 발명에 따른 수직 실린더형 트랜지스터의 제조방법은 이온 주입(Ion-implantation) 공정을 통해 채널 층을 형성하고, 포토 리소그라피(Photo lithography) 공정과 식각(Etching) 공정을 이용하여 실린더 기둥(20)을 형성한다.
그리고, 본 발명에 따른 수직 실린더형 트랜지스터의 제조방법은 드레인 전극(28)의 형성에 있어서 더미 드레인층(15a)을 형성하고 이를 제거하여 더미 공간(27)을 형성함으로써 드레인 단자를 형성한다.
도 1 내지 도 25를 참조하여 본 발명에 따른 수직 실린더형 트랜지스터의 제조방법에 대해 보다 상세히 설명한다. 여기서, 도 1 내지 도 25에서 (a) 도면은 단면도이고, (b) 도면은 평면도이다.
먼저, 도 7에 도시된 바와 같은 베이스적층기판을 형성한다. 베이스적층기판은 제1 방향으로 배열된 복수의 소스 형성층(12)과, 소스 형성층(12)을 사이에 두고 형성된 기판층 및 채널 형성층(14)과, 채널 형성층(14)의 상부에 순차적으로 형성된 더미 드레인 형성층(15) 및 마스크 형성층(17)을 포함한다.
이하에서는, 도 1 내지 도 7을 참조하여 본 발명에 따른 베이스적층기판을 제작하는 과정의 일 예를 보다 구체적으로 설명한다.
먼저, 도 1에 도시된 바와 같이 실리콘 기판(10)을 마련한다. 여기서, 실리콘 기판(10)은 실리콘(Si) 재질로 마련되며, 본 발명에 따른 실리콘 기판(10)은 n-type 실리콘 재질이 사용되는 것을 일 예로 한다.
그런 다음, 도 2에 도시된 바와 같이 실리콘 기판(10)의 상부 표면에 실리콘 산화막(11)을 증측한다. 여기서, 실리콘 산화막(11)은 이산화규소(SiO2) 재질로 마련된다. 본 발명에서는 실리콘 산화막(11)을 대략 10nm 두께로 형성하는 것을 일 예로 한다.
그리고, 실리콘 산화막(11)이 증착된 상태에서, 도 3에 도시된 바와 같이 실리콘 기판(10) 내부에 이온 주입(Ion-implantation) 공정을 통해 이온을 주입하여 소스 형성층(12)의 생성을 위한 패턴을 갖는 복수의 불순물층(12b)을 형성한다.
본 발명에서 불순물층(12b)을 형성하기 위해 주입되는 이온으로는 인(P) 이온, 비소(As) 이온 또는 붕소(B) 이온을 사용되는 것을 일 예로 하며, 불순물층(12b)은 도 2의 (b)에 도시된 바와 같이 제1 방향으로 배열되도록 형성된다.
그런 다음, 실리콘 기판(10)에 불순물층(12b)이 형성된 상태에서 불순물층(12b)을 어닐링(Annealing)하여 안정화시켜 불순물층(12b)을 소스 형성층(12)을 형성한다. 여기서, 도 4에 도시된 바와 같이 소스 형성층(12)의 형성에 의해 실리콘 기판(10)이 기판층(13)과 채널 형성층(14)으로 구획되어 형성된다.
여기서, 본 발명에 따른 실리콘 산화막(11)은 이온 주입(Ion-implantation) 공정이나 어닐링(Annealing) 중에 실리콘 기판(10)의 손상을 방지해주는 기능을 수행하며, 소스 형성층(12)의 형성 후에, 도 4에 도시된 바와 같이 실리콘 산화막(11)을 채널 형성층(14)으로부터 제거한다.
여기서, 실리콘 산화막(11)은 습식 식각(Wet etching) 공정을 통해 제거되며, 습식 식각(Wet etching) 공정에서의 식각액(Etchant, 또는 부식액, 이하 동일)으로는 불산(HF)이 사용되는 것을 일 예로 한다.
한편, 실리콘 산화막(11)이 제거된 상태에서 채널 형성층(14)의 표면에, 도 6에 도시된 바와 같이, 더미 드레인 형성층(15)이 증착된다. 여기서, 더미 드레인 형성층(15)은 실리콘 게르마늄(SiGe)의 증착에 의해 형성되는 것을 일 예로 한다.
그런 다음, 더미 드레인 형성층(15)의 표면에, 도 7에 도시된 바와 같이, 실리콘 산화막(16)을 증착한다.
그리고, 실리콘 산화막(16)의 표면에, 도 8에 도시된 바와 같이, 마스크 형성층(17)을 증착하여 베이스적층기판이 제작이 완료된다. 여기서, 마스크 형성층(17)은 실리콘 나이트라이드(SiN)의 증착에 의해 형성되는 것을 일 예로 한다.
여기서, 더미 드레인 형성층(15)과 마스크 형성층(17) 사이에 형성된 실리콘 산화막(16)은 더미 드레인 형성층(15)을 형성하는 실리콘 게르마늄(SiGe)과 마스크 형성층(17)을 형성하는 실리콘 나이트라이드(SiN) 간의 접착력을 증대시키기 위한 것으로, 실리콘 게르마늄(SiGe)과 실리콘 나이트라이드(SiN) 간의 접착력이 보장되는 경우 생략될 수 있음은 물론이다.
상기와 같은 과정을 통해 베이스적층기판의 제작이 완료되면, 베이스적층기판을 이용하여 실린더 기둥(20)을 형성하는 과정이 수행되는데, 먼저, 마스크층(17a) 및 더미 드레인 형성층(15)을 패터닝 처리하여 채널 형성층(14)의 표면에 복수의 마스트 패턴(19)을 형성한다.
마스트 패턴은, 도 10에 도시된 바와 같이, 소스 형성층(12)의 상부의 채널 형성층(14)에 위치하며, 마스크 형성층(17)의 패터닝 처리에 의해 형성된 마스크층(17a)과 더미 드레인 형성층(15)의 패터닝 처리에 의해 형성된 더미 드레인층(15a)으로 구성된다.
여기서, 마스트 패턴(19)을 형성하는 방법을 도 9를 참조하여 설명하면, 먼저 마스크 형성층(17)의 표면 중 마스트 패턴(19)이 형성될 위치에 유기 ARC(18a)를 매개로 하여 복수의 포토 레지스트(PR : Photo Resist) 패턴을 형성하고, 포토 레지스트 패턴(18a)에 따라 마스크 형성층(17) 및 더미 드레인 형성층(15)을 건식 식각하여, 도 10에 도시된 바와 같은 마스트 패턴(19)을 형성한다. 그리고, 마스트 패턴(19)의 형성이 완료되면 애싱(Ashing) 공정을 통해 유기 ARC(18a) 및 포토 레지스트 패턴(18a)을 제거한다.
상기와 같은 방법으로 마스트 패턴(19)이 형성되면, 마스트 패턴(19)에 따라 채널 형성층(14) 및 소스 형성층(12)을 식각하여, 도 11에 도시된 바와 같이, 복수의 실린더 기둥(20) 및 소스 전극(21)을 형성한다.
실린더 기둥(20)은 소스 형성층(12)의 식각에 의해 형성되는 소스층(12a)과, 채널 형성층(14)의 식각에 의해 형성된 채널층(14a)과, 마스트 패턴(19)을 형성하는 더미 드레인층(15a)이 순차적으로 적층된 구조를 갖는다. 여기서, 채널층(14a)는 본 발명에 따른 수직 실린더형 트랜지스터의 채널이 된다.
여기서, 식각 과정에서 소스 형성층(12)은 일정 두께만큼만 식각되어, 도 11에 도시된 바와 같이, 실린더 기둥(20)의 일부인 소스층(12a)과, 기판층(13)에 적층된 구조를 갖는 소스 전극(21)을 형성하게 된다. 즉, 소스층(12a)과 소스 전극(21)은 소스 형성층(12)의 식각에 의해 형성되는 바 상호 연결된 구조를 갖게 된다. 여기서, 실린더 기둥(20) 및 소스 전극(21)을 형성하는 공정에서는 건식 식각(Dry etching) 공정이 적용되는 것을 일 예로 한다.
상기와 같이 실린더 기둥(20)의 형성되면, 실린더 기둥(20)의 직경을 감소시키기 위해 실린더 기둥(20)에 대해 적어도 1회 이상 산화-식각(Fin-Trimming) 공정을 수행한다. 이를 통해, 도 12에 도시된 바와 같이 실린더 기둥(20)의 직경을 원하는 크기로 조절 가능하게 된다.
이에 따라, 실린더 기둥(20)의 직경을 원하는 크기로 조절 가능하게 되며, 마스트 패턴(19)의 크기를 조절하여 실린더 기둥(20)의 직경을 결정하는 방식에 비해 직경이 작은 실린더 기둥(20)을 형성하는데 생산 효율을 향상시킬 수 있다.
여기서, 본 발명에 따른 수직 실린더형 트랜지스터의 제조방법에서는 실린더 기둥(20)의 더미 드레인층(15a)의 직경이 채널층(14a)의 직경보다 작게 형성되는 것을 일 예로 한다.
한편, 산화-식각(Fin-Trimming) 공정을 통해 실린더 기둥(20)의 직경 조절이 완료되면, 마스트 패턴(19)의 마스크층(17a)을 제거하고, 실린더 기둥(20)의 소스층(12a)에 대응하는 높이까지 제1 실리콘 산화막층(22a)을 형성한다.
도 13 내지 도 16을 참조하여 보다 구체적으로 설명하면, 도 13에 도시된 바와 같이, 실린더 기둥(20) 및 마스트 패턴(19)이 커버되도록 실리콘 산화막(22)을 전체적으로 증착한다. 여기서, 실리콘 산화막(22)은 이산화규소(SiO2) 재질로 마련된다.
그런 다음, 도 14에 도시된 바와 같이, 화학 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 마스트 패턴(19)의 마스크층(17a)이 실리콘 산화막(22)의 외부로 노출되도록 실리콘 산화막(22)을 평탄화한다.
그리고, 실리콘 산화막(22)의 외부로 토출된 마스트 패턴(19)의 마스크층(17a)을, 도 15에 도시된 바와 같이 습식 식각 방식을 통해 제거한 다음, 습식 식각 공정을 통해 실리콘 산화막(22)을 실린더 기둥(20)의 소스층(12a)에 대응하는 높이까지 제거하여, 도 16에 도시된 바와 같이 제1 실리콘 산화막층(22a)을 형성한다. 여기서, 실리콘 산화막(22)의 제거를 위한 습식 식각 공정에서의 식각액으로는 불산(HF)이 사용되는 것을 일 예로 한다.
한편, 실린더 기둥(20)의 주면에 제1 실리콘 산화막층(22a)이 형성된 상태에서, 도 17에 도시된 바와 같이, 실린더 기둥(20)이 감싸지도록 게이트 절연막(22b)을 형성한다. 본 발명에서는 게이트 절연막(22b)이 산화막 성장(건식) 공정을 통 해 형성되는 것을 일 예로 한다.
그런 다음, 도 18에 도시된 바와 같이, 게이트 절연막(22b) 및 제1 실리콘 산화막층(22a)에 제1 반도체막(23)을 증착한다. 본 발명에서는 제1 반도체막(23)이 인-시튜 도핑된 폴리 실리콘(In-Situ doped Poly-Si)의 증착에 의해 형성되는 것을 일 예로 한다.
여기서, 제1 반도체막(23)은 이후의 공정을 통해 게이트 전극(25)을 형성하게 되는데, 먼저, 제1 반도체막(23)의 표면에 실리콘 기둥의 채널층(14a)에 대응하는 높이까지 제2 실리콘 산화막층(24a)을 형성한다.
보다 구체적으로 설명하면, 제1 반도체막(23)이 커버되도록 실리콘 산화막(24)을 전체적으로 증착하고(도 19 참조), 건식 식각 공정을 통해 실리콘 산화막(24)을 실린더 기둥(20)의 채널층(14a)에 대응하는 높이까지 제거하여, 도 20에 도시된 바와 같이 제2 실리콘 산화막층(24a)을 형성한다.
그런 다음, 제1 반도체막(23) 중 상기 제2 실리콘 산화막층(24a)의 외부로 노출된 부분을 제거하여, 도 21에 도시된 바와 같이, 제1 반도체막(23)에 의해 형성되는 복수의 게이트 전극(25)을 형성하게 된다. 여기서, 제1 반도체막(23), 즉 폴리 실리콘(In-Situ doped Poly-Si) 막은 습식 식각 공정을 통해 제거되는 것을 일 예로 한다. 이 때, 실린더 기둥(20)은 게이트 절연막(22b)에 의해 감싸진 상태로 일부가 외부로 노출되게 된다.
한편, 도 21에 도시된 바와 같은 상태에서, 실린더 기둥(20)의 더미 드레인층(15a)의 표면이 노출되도록 더미 드레인층(15a)의 상단부에 대응하는 높이까지 제3 실리콘 산화막층(26a)을 형성한다.
이를 보다 구체적으로 설명하면, 먼저, 도 22에 도시된 바와 같이, 실린더 기둥(20)을 감싸는 게이트 절연막(22b)이 커버되도록 실리콘 산화막(26)을 전체적으로 증착한다. 그런 다음, 화학 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 실리콘 산화막(26) 및 게이트 절연막(22b)을 평탄화하여 제3 실리콘 산화막층(26a)을 형성하게 된다. 이 때, 실린더 기둥(20)의 더미 드레인층(15a)은, 도 23에 도시된 바와 같이, 외부로 노출된 상태가 된다.
그런 다음, 외부로 토출된 더미 드레인층(15a)을 제거하여, 도 24에 도시된 바와 같이, 제3 실리콘 산화막층(26a)에 더미 공간(27)을 형성한다. 본 발명에서는 더미 드레인층(15a)이 습식 식각 공정을 통해 제거되는 것을 일 예로 한다. 여기서, 더미 드레인층(15a)의 제거를 위한 습식 식각 공정에서의 식각액으로는 과아세트산(Peracetic Acid)계 용액이 사용되는 것을 일 예로 한다.
그리고, 더미 공간(27)의 내부와 제3 실리콘 산화막층(26a)의 표면에 제2 반도체막을 형성한다. 여기서, 제2 반도체막은 인-시튜 도핑된 폴리 실리콘(In-Situ doped Poly-Si)의 증착에 의해 형성되는 것을 일 예로 한다.
그런 다음, 제3 실리콘 산화막층(26a)의 표면에 증착된 제2 반도체막을 패터닝 처리하여, 도 25에 도시된 바와 같이, 제3 실리콘 산화막층(26a)의 표면에 제1 방향, 즉 전술한 소스 전극(21)이 배열된 방향과 교차하는 방향으로 복수의 드레인 전극(28)을 형성하게 된다.
상기와 같은 구성을 통해, 도 25에 도시된 바와 같이, 소스 전극(21), 게이 트 전극(25), 드레인 전극(28) 및 채널을 갖는 수직 실린더형 트랜지스터의 제작이 완료된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1 내지 도 25는 본 발명에 따른 수직 실린더형 트랜지스터의 제조방법을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판
11,16,22,24,26 : 실리콘 산화막
12 : 소스 형성층 12a : 소스층
12b : 불순물층 13 : 기판층
14 : 채널 형성층 14a : 채널층
15 : 더미 드레인 형성층 15a : 더미 드레인층
17 : 마스크 형성층 17a : 마스크층
18a : 유기 ARC 18b : 포토 레지스트 패턴
19 : 마스크 패턴 20 : 실린더 기둥
21 : 소스 전극 22a : 제1 실리콘 산화막층
23 : 제1 반도체막 24a : 제2 실리콘 산화막층
25 : 게이트 전극 26a : 제3 실리콘 산화막층
27 : 더미 공간 28 : 드레인 전극
Claims (17)
- 수직 실린더형 트랜지스터의 제조방법에 있어서,(a) 제1 방향으로 배열되는 복수의 소스 형성층과, 상기 소스 형성층을 사이에 두고 형성된 기판층 및 채널 형성층과, 상기 채널 형성층의 상부에 순차적으로 형성된 더미 드레인 형성층 및 마스크 형성층을 갖는 베이스적층기판을 형성하는 과정과;(b) 상기 마스크 형성층 및 상기 더미 드레인 형성층을 패터닝 처리하여 상기 각 소스 형성층의 상부의 상기 채널 형성층의 표면에 상기 마스크 형성층의 패터닝 처리에 의해 형성된 마스크층과 상기 더미 드레인 형성층의 패터닝 처리에 의해 형성된 더미 드레인층을 갖는 복수의 마스크 패턴을 형성하는 과정과;(c) 상기 마스크 패턴에 따라 상기 채널 형성층 및 상기 소스 형성층을 식각하여, 상기 소스 형성층의 식각에 의해 형성되는 소스층과 상기 채널 형성층의 식각에 의해 형성된 채널층과 상기 더미 드레인층이 적층된 실린더 기둥과, 상기 기판층 상에 상기 소스 형성층의 식각에 의해 형성되고 상기 실린더 기둥의 상기 소스층과 연결된 소스 전극을 형성하는 과정과;(d) 상기 마스크 패턴의 상기 마스크층을 제거하고, 상기 실린더 기둥의 상기 소스층에 대응하는 높이까지 제1 실리콘 산화막층을 형성하는 과정과;(e) 상기 실린더 기둥이 감싸지도록 게이트 절연막을 형성하는 과정과;(f) 상기 게이트 절연막 및 상기 제1 실리콘 산화막층에 제1 반도체막을 증 착하는 과정과;(g) 상기 제1 반도체막의 표면에 상기 실리콘 기둥의 상기 채널층에 대응하는 높이까지 제2 실리콘 산화막층을 형성하는 과정과;(h) 상기 제1 반도체막 중 상기 제2 실리콘 산화막층의 외부로 노출된 부분을 제거하여 상기 제1 반도체막에 의해 형성되는 복수의 게이트 전극을 형성하는 과정과;(i) 상기 더미 드레인층의 표면이 노출되도록 상기 더미 드레인층의 상단부에 대응하는 높이까지 제3 실리콘 산화막층을 형성하는 과정과;(j) 상기 더미 드레인층을 제거하여 더미 공간을 형성하는 과정과;(k) 상기 더미 공간의 내부와 상기 제3 실리콘 산화막층의 표면에 제2 반도체막을 형성하는 과정과;(l) 상기 제3 실리콘 산화막층에 표면에 형성된 상기 제2 반도체막을 패터닝 처리하여 상기 제3 실리콘 산화막층의 표면에 상기 제1 방향과 교차하는 방향으로 배열된 복수의 드레인 전극을 형성하는 과정을 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (a) 과정은,(a1) 실리콘 기판을 마련하는 과정과;(a2) 상기 실리콘 기판의 상부 표면에 실리콘 산화막을 증착하는 과정과;(a3) 상기 실리콘 기판 내부에 이온 주입 기법을 통해 이온을 주입하여 상기 소스 형성층에 대응하는 패턴의 복수의 불순물층을 형성하는 과정과;(a4) 상기 불순물층을 어닐링(Annealing)하여 상기 복수의 소스 형성층과, 상기 소스 형성층에 의해 상기 실리콘 기판이 구획되어 형성되는 상기 기판층 및 상기 채널 형성층을 형성하는 과정과;(a5) 상기 실리콘 산화막을 제거하는 과정과;(a6) 상기 채널 형성층의 표면에 상기 더미 드레인 형성층을 증착하는 과정과;(a7) 상기 더미 드레인층의 표면에 실리콘 산화막을 증착하는 과정과;(a8) 상기 실리콘 산화막의 표면에 상기 마스크 형성층을 증착하여 상기 베이스적층기판을 형성하는 과정을 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제2항에 있어서,상기 (a3) 과정에서 상기 불순물층의 형성을 위해 주입되는 이온은 인 이온, 비소 이온 및 붕소 이온 중 어느 하나를 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제2항에 있어서,상기 (a6) 과정에서 상기 더미 드레인 형성층은 실리콘 게르마늄(SiGe)의 증 착에 의해 형성되는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제2항에 있어서,상기 (a8) 과정에서 상기 마스크 형성층은 실리콘 나이트라이드(SiN)의 증착에 의해 형성되는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (b) 과정은,(b1) 상기 소스 형성층의 상부의 상기 마스크 형성층의 표면에 유기 ARC를 매개로 하여 복수의 포토 레지스트 패턴을 형성하는 과정과;(b2) 상기 포토 레지스트 패턴에 따라 상기 마스크 형성층 및 상기 더미 드레인 형성층을 건식 식각하여 상기 복수의 마스크 패턴을 형성하는 과정과;(b3) 애싱(Ashing) 공정을 통해 상기 유기 ARC 및 상기 포토 레지스트를 제거하는 과정을 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (c) 과정에서 상기 실린더 기둥과 상기 소스 전극은 건식 식각 공정에 의해 형성되며;상기 (c) 과정은 상기 건식 식각을 통해 형성된 상기 실린더 기둥의 직경이 감소되도록 적어도 1회 이상의 산화-식각(Fin-Trimming) 공정을 수행하는 과정을 더 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제7항에 있어서,상기 실린더 기둥의 상기 더미 드레인층의 직경은 상기 채널층의 직경보다 작게 형성되는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (d) 과정은,(d1) 상기 실린더 기둥 및 상기 마스크 패턴이 커버되도록 실리콘 산화막을 증착하는 과정과;(d2) 화학 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 상기 마스크 패턴이 상기 실리콘 산화막의 외부로 노출되도록 상기 실리콘 산화막을 평탄화하는 과정과;(d3) 상기 마스크 패턴의 상기 마스크층을 습식 식각 공정을 통해 제거하는 과정과;(d4) 습식 식각 공정을 통해 상기 실리콘 산화막을 상기 실린더 기둥의 상기 소스층에 대응하는 높이까지 제거하여 상기 제1 실리콘 산화막층을 형성하는 과정을 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (e) 과정에서 상기 게이트 절연막은 건식 산화막 성장 공정을 통해 형성되는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (f) 과정에서 상기 제1 반도체막은 인-시튜 도핑된 폴리 실리콘(In-Situ doped Poly-Si)의 증착에 의해 형성되는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (g) 과정은,(g1) 상기 제1 반도체막이 커버되도록 실리콘 산화막을 증착하는 과정과;(g2) 건식 식각 공정을 통해 상기 실리콘 산화막을 상기 실린더 기둥의 상기 채널층에 대응하는 높이까지 제거하여 상기 제2 실리콘 산화막층을 형성하는 과정을 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (h) 과정에서 상기 제1 반도체막은 습식 식각 공정을 통해 제거되는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (i) 과정은,(i1) 상기 실린더 기둥을 감싸는 상기 게이트 절연막이 커버되도록 실리콘 산화막을 증착하는 과정과;(i2) 화학 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 상기 실린더 기둥의 상기 더미 드레인층이 외부로 노출되도록 상기 실리콘 산화막 및 상기 게이트 절연막을 평탄화하여 상기 제3 실리콘 산화막층을 형성하는 과정을 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (j) 과정에서 상기 더미 드레인층은 습식 식각 공정을 통해 제거되는 것을 특징으로 하는 수식 실린더형 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (k) 과정에서 상기 제2 반도체막은 인-시튜 도핑된 폴리 실리콘(In-Situ doped Poly-Si)의 증착에 의해 형성되는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법.
- 제1항 내지 제16항 중 어느 한 항에 따른 제조방법에 의해 제조된 수직 실린더형 트랜지스터.
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