KR20090059274A - 단일 전자 반가산 논리회로 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 액티브 상에 전자빔 리소그래피(E-beam Lithography)의 장점을 최대한 이용하여 하나의 액티브에 3개의 양자점을 동시에 형성함으로써 단전자 소자(Single electron Transistor : SET)를 이용한 반 가산(Half-adder) 논리회로 제작방법을 제공한다. 이를 실현하기 위한 수단으로서 본 발명은 (a) 실리콘막에 포토리소그래피(Photo-Lithography) 및 식각(Etching) 공정을 이용하여 액티브 영역을 정의하는 단계; (b) 액티브 영역 상부에 전자빔 리소그래피를 이용하여 음성 레지스트 패턴을 형성하는 단계; (c) 액티브 영역 상부에 전자빔 리소그래피를 이용하여 양성 레지스트 패턴을 형성하는 단계; (d) 액티브 영역 상부의 음성 레지스트 패턴과 양성 레지스트 패턴을 마스크(Mask)로 이용하여 식각하는 단계; (e) 열 산화 공정(Thermal oxidation)을 진행하여 양자점과 특이점을 형성하는 단계; (f) 폴리 실리콘을 형성하는 단계; (g) 폴리 실리콘을 마스크로 이용하여 이온주입(Ion implantation) 및 어닐링(Annealing)하여 배타적 논리합(XOR) 회로와 논리곱(AND) 회로의 소스(Source), 드레인(Drain)을 형성하는 단계; (h) 레지스트(203)를 도포(Spin coating)하는 단계; (i) 식각 공정을 하여 폴리 실리콘을 4개의 콘트롤 게이트로 나누는 단계;를 포함하여 이루어진 것을 특징한다.
양자점, 단전자 소자, 반 가산 논리회로
Description
일반적으로 CMOS 공정에 의하여 실리콘 웨이퍼 상에 논리회로를 제작한다. 특히 패턴을 형성하는 방법 중에서 가장 많이 사용되는 것은 자외선과 포토 레지스트(Photo-Resist)를 사용하는 포토 리소그래피이며, 가장 미세한 패턴을 재현성 있게 얻을 수 있는 방법은 전자빔리소그래피이다. 이외에도 FIB, 나노임프린트, 사이드월(Side-Wall)을 이용한 방법 등이 있다.
본 발명의 목적을 이해하기 위해서는 반 가산 논리회로에 이용되는 단전자 소자에 대해서 간단한 소개가 필요하다. 단전자 소자를 사용하게 되면 회로의 집적도를 향상시킬 수 있으며, 특히 소비전력이 매우 작아진다는 장점을 갖게 된다. 단전자 소자는 게이트 전압(Gate bias)에 따라 드레인 전류(Drain current)가 주기적으로 증가하고 감소하는 매우 특별한 특성을 갖고 있다. 보다 구체적으로 기술하면, 게이트 전압을 증가시켜 양자점에 유도전하가 늘어나며, 양자점의 유도전하량이 기본전하 e에 도달하면 소오스로부터 전자 한 개가 터널링하여 유도전하량을 상쇄시켜 양자점의 포텐셜 에너지를 최소화시킨다. 이와 같이 게이트 전압에 의해 증가되는 양 자점 내의 연속적인 값의 유도전하량이 소오스로부터의 터널링 전자에 의해 상쇄되어 에너지를 최소화하려는 현상은 게이트 전압을 스위핑(sweeping)하면서 주기적으로 반복하게 되며 이러한 현상을 쿨롱진동(Coulomb oscillation)이라 부른다. 즉 쿨롱진동은 게이트 전압의 변화에 따른 드레인 전류의 주기적인 온/오프(on/off)로 관측되어진다. 쿨롱진동에 있어서 쿨롱블락케이드(Coulomb blockade) 영역과 터널링(tunneling) 영역이 규칙적으로 진동함으로 각각의 영역에 대하여 "0", "1"의 신호를 주기적으로 나타낸다.
단전자 소자는 클롱블락케이드 효과에 의해 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 소자로 전력소모가 적고, 직접도에 있어 기존의 상보형 금속 산화막 반도체(Complementary metal-oxide- semiconductor : CMOS)를 대체할 차세대 소자로 대두되고 있다.
기존의 단전자 소자 제작 방법은 보통 각각의 공정을 통해 3개의 단전자 소자를 형성하기 때문에 수십 마이크로미터의 공간이 필요하다.
또한, 전 공간에 빛을 쏘여주는 포토 리소그래피와 달리 전자빔 리소그래피는 극소부분에만 전자빔을 쏘여줄 수 있기 때문에 공정소요시간이 매우 길다는 단점이 있다. 즉, 기존의 공정은 각각의 액티브 상에 단전자 소자를 형성하기 때문에 집적도 감소와 공정 소요 시간이 길다는 단점이 있다.
본 발명은 액티브 상에 전자빔 리소그래피의 장점을 최대한 이용하여 하나의 액티브에 3개의 양자점을 형성함으로써 단전자 소자를 이용한 반가산기 논리회로 제작방법을 제공한다.
상기한 본 발명에 의하면, 종래와 같이 단전자 소자를 이용한 반 가산 논리 회로 동작을 위한 공정은 각각의 양자점들을 형성하기위해서 각각의 액티브에 각각의 공정을 필요로 하는 것과 달리, 한 번의 공정으로 세 개의 양자점을 형성할 수 있어 집적도의 향상의 효과와 공정 소요시간을 단축 시킬 수 있는 효과를 기대할 수 있다. 또한 두 개의 여분의 콘트롤 게이트가 있어 논리곱 회로의 양자점의 특성 조정하여 부정 논리합(NOR) 회로로 이용 가능하여 다기능의 논리회로 제작에 이용이 가능하다.
또한 본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 다양하게 변형시켜 실시할 수 있다.
상기한 본 발명은 목적을 달성하기 위하여, 소자를 제작하기위한 CMOS 공정과 전자빔 리소그래피 공정이 필요하다. 또한, 반 가산 논리회로를 동작시키기 위해서 각각의 양자점에 형성된 3개의 단전자 소자와 이를 제어하는 콘트롤 게이트(Control-gate)가 필요하다.
본 발명은 소이 기판(SOI Wafer)에 포토 리소그래피와 식각 공정을 이용하여 실리콘 채널을 형성하고 이후 두 번의 전자빔 리소그래피를 이용하여 동작 가능한 반 가산 논리회로를 위한 레지스트 패턴을 형성하여 식각과정과 열 산화과정을 거쳐 3개의 양자점을 형성한다. 이후 폴리 실리콘을 증착하고 포토 리소그래피와 식각공정을 통해서 폴리 실리콘 패턴을 형성하고, 이온주입, 어닐링, 레지스트 도포 그리고 식각 공정을 이용하여 배타적 논리합 회로와 논리곱 회로의 소스, 드레인 그리고 4개의 콘트롤 게이트를 형성하여 3개의 단전자 소자를 이용한 반가산기 논리회로 동작이 가능하도록 하는 것이 특징이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시 예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 자세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타 낸다.
도 1a 내지 도 1h, 도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반가산기 논리회로 동작을 위한 소자의 구조와 공정을 설명하는 평명도, 단면도이다.
여기서 도 2a는 도 1a의 1A-1A' 선에 따른 단면도이고, 도 2b는 도 1e의 1B-1B' 선에 따른 단면도이고, 도 2c는 도 1e의 1C-1C' 선에 따른 단면도이고, 도 2d는 도 1f의 1D-1D' 선에 따른 단면도이고, 도 2e는 도 1g의 1E-1E' 선에 따른 단면도이고, 도 2f는 도 1h의 1E-1E' 선에 따른 단면도이다.
이하, 첨부도면을 참조하여 본 발명에 따른 반가산기 논리회로의 제조방법에 대하여 설명하면 다음과 같다.
먼저, 도 1a 및 2a를 참조하면, 실리콘 막(101), 절연층(102) 및 실리콘 기판(103)으로 구성된 SOI 기판을 마련하고, 상기 실리콘막을 포토리소그래피(Photo-Lithography) 및 식각(Etching) 공정을 이용하여 도 1a에 도식된 것과 같이 실리콘막(101)을 형성하여 액티브 영역을 정의한다. 바람직한 실리콘막(101)의 두께는 50nm로 하고, 양자점이 형성될 액티브 영역의 길이는 150nm 미만, 폭은 100nm 미만으로 형성하여 반가산기 논리회로 동작을 위한 소자의 액티브 영역을 정의한다.
도 1b를 참조하면 액티브 영역 상부에 전자빔 리소그래피를 이용하여 음성 레지스트 패턴(201)을 형성한다. 이때 음성 레지스트 패턴의 두께(Width)는 20nm미만으로 형성하고 특이점의 두께는 10nm미만으로 형성하며 높이(Height)는 100nm이상으로 하여 종횡비(Aspect ratio)를 크게 한다. 이때 특이점의 패턴을 매우 작게 만들어 산화 공정시 불필요한 양자점 형성을 방지하기 위함이고 음성 레지스트 패턴(201) 의 종횡비를 크게 한 것은 차후에 있을 레지스트 도포에서 도포된 레지스트의 두께를 다르게 하기 위함이다.
도 1c를 참조하면 액티브 영역 상부에 전자빔 리소그래피를 이용하여 양성 레지스트 패턴(202)을 형성한다. 이때 양성 레지스트 패턴(202)은 50nm미만으로 형성하고 음성레지스트 패턴(201)에 도 1c와 같이 위치하여야 한다. 양성 레지스트 패턴(202)은 액티브영역에서 배타적 논리합(XOR) 회로의 소스(Source)인 소스 1(401)과 드레인(Drain)인 드레인 1(402)을 형성하고 논리곱(AND) 회로의 소스인 소스 2(403)와 드레인인 드레인 2(404)를 형성하고, 더불어 음성 레지스트 패턴(201)이 노출 된 부분에 양자점(301)을 형성하기 위함이다.
도 1d와 같이 액티브 영역 상부의 음성 레지스트 패턴(201)과 양성 레지스트 패턴(202)을 마스크(Mask)로 이용하여 식각을 한다.
열 산화 공정(Thermal oxidation)을 진행하면, 도 1e의 1B-1B'선 위의 양자점(301)에는 도 2b에서 알 수 있듯이 음성 레지스트 패턴(201) 부분에 양자점(301)이 형성되며 음성 레지스트 패턴이 없는 부분에는 양자점(301)이 형성되지 않는다. 그리고 도 1e의 1C-1C'선 위의 특이점(302) 부분의 음성 레지스트 패턴(201)은 다른 곳보다 상대적으로 얇기 때문에 도 2c에서 알 수 있듯이 열 산화 공정에서 모든 실리콘이 산화되어 결국 배타적 논리합 회로와 논리곱 회로를 분리시키는 역할을 한다.
화학기상 증착 장치를 이용하여 기판 전면에 폴리 실리콘(Poly Si)을 증착하고, 포토 리소그래피와 식각 공정을 이용하여 도 1f 및 2d와 같이 폴리 실리콘(104)을 형성한다.
폴리 실리콘(104)을 마스크로 이용하여 이온주입 및 어닐링을 하여, 액티브영역에서 배타적 논리합(XOR) 회로의 소스(Source)인 소스 1(401)과 드레인(Drain)인 드레인 1(402)을 형성하고 논리곱(AND) 회로의 소스인 소스 2(403)와 드레인인 드레인 2(404)를 형성한다.
레지스트를 도포(Spin coating)하면 도 1g 및 2e에서 알 수 있듯이, 상대적으로 종횡비가 큰 음성 레지스트 패턴(201)의 위 부분의 레지스트 두께를 상대적으로 얇게 만들어진다.
식각 공정을 하면 도 1h 및 2f에서 알 수 있듯이 음성 레지스트를 기준으로 폴리 실리콘(104)을 4개의 콘트롤 게이트로 나눈다. 이때 콘트롤 게이트 1(501), 콘트롤 게이트 2(502)는 두 개의 입력값으로 사용되어 반가산기 논리 회로 동작을 가능하게 하며, 더불어 나머지 두 개의 콘트롤 게이트 3(503), 콘트롤 게이트 4(504)는 논리곱 회로의 양자점의 특성 조정 할 수 있어 부정 논리합(NOR) 회로로 이용 가능하다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1a 내지 도 1h는 본 발명의 실시 예에 따른 반 가산 논리회로 제작방법을 설명하는 평면도.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반 가산 논리회로 제작방법을 설명하는 단면도로서,
도 2a는 도 1a의 1A-1A'선에 따른 단면도이고,
도 2b는 도 1e의 1B-1B'선에 따른 단면도이고,
도 2c는 도 1e의 1C-1C'선에 따른 단면도이고,
도 2d는 도 1f의 1D-1D'선에 따른 단면도이고,
도 2e는 도 1g의 1E-1E'선에 따른 단면도이고,
도 2f는 도 1h의 1F-1F'선에 따른 단면도이다.
※ 도면의 주요 부분에 대한 부호의 설명
101 : 실리콘막
102 : 절연층
103 : 실리콘 기판
104 : 폴리 실리콘
201 : 음성 레지스트 패턴
202 : 양성 레지스트 패턴
203 : 레지스트
301 : 양자점
302 : 특이점
401 : 소스 1
402 : 드레인 1
403 : 소스 2
404 : 드레인 2
501 : 콘트롤 게이트 1
502 : 콘트롤 게이트 2
503 : 콘트롤 게이트 3
504 : 콘트롤 게이트 4
Claims (12)
- (a) 실리콘막(101)에 포토리소그래피(Photo-Lithography) 및 식각(Etching) 공정을 이용하여 액티브 영역을 정의하는 단계;(b) 액티브 영역 상부에 전자빔 리소그래피를 이용하여 음성 레지스트 패턴(201)을 형성하는 단계;(c) 액티브 영역 상부에 전자빔 리소그래피를 이용하여 양성 레지스트 패턴(202)을 형성하는 단계;(d) 액티브 영역 상부의 음성 레지스트 패턴(201)과 양성 레지스트 패턴(202)을 마스크(Mask)로 이용하여 식각하는 단계;(e) 열 산화 공정(Thermal oxidation)을 진행하여 양자점과 특이점을 형성하는 단계;(f) 폴리 실리콘(104)을 형성하는 단계;(g) 폴리 실리콘(104)을 마스크로 이용하여 이온주입 및 어닐링을 하여 배타적 논리합(XOR) 회로와 논리곱(AND) 회로의 소스(Source), 드레인(Drain)을 형성하는 단계;(h) 레지스트(203)를 도포(Spin coating)하는 단계;(i) 식각 공정을 하여 폴리 실리콘(104)을 4개의 콘트롤 게이트로 나누는 단계;를 포함하여 이루어진 것을 특징으로 하는 반 가산 논리회로의 제조방법.
- 제 1 항에 있어서,상기 패터닝 및 식각 단계(a)는 웨이퍼로서 절연막상(SOI) 웨이퍼를 사용하는 것을 특징으로 하는 반 가산 논리회로의 제조방법.
- 제 2 항에 있어서,상기 패터닝 및 식각 단계(a)에서 상기 패턴 형성은 CMOS 공정을 이용하여 패터닝하는 것을 특징으로 하는 반 가산(Half-adder) 논리회로 제작방법.
- 제 1 항에 있어서,상기 음성 레지스트 패터닝 단계(b)에서 음성 레지스트의 종횡비를 크게 형성하는 것을 특징으로 하는 반 가산 논리회로의 제조방법.
- 제 1 항에 있어서,상기 음성 레지스트 패터닝 단계(b)에서 특이점 영역의 음성 레지스트 패턴을 다른 음성 레지스트 패턴보다 얇게 형성하는 것을 특징으로 하는 반 가산 논리회로의 제조방법.
- 제 1 항에 있어서,상기 양성 레지스트 패터닝 단계(c)에서 양성 레지스트 패턴으로 액티브를 분리시키는 것을 특징으로 하는 반 가산 논리회로의 제조방법.
- 제 1 항에 있어서,상기 음성 레지스트 패터닝 단계(b)와 양성 레지스트 패터닝 단계(c)에서 음성 레지스트와 양성 레지스트를 하나의 액티브 상에 형성하는 것을 특징으로 하는 반 가산 논리회로의 제조방법.
- 제 1 항에 있어서,상기 양성 레지스트 패터닝 단계(c)에서 양성 레지스트와 음성 레지스트를 교차점을 만드는 것을 특징으로 하는 반 가산 논리회로의 제조방법.
- 제 1 항에 있어서,상기 식각 공정 단계(d)에서 양성 레지스트와 음성 레지스트를 마스크로 이용하는 것을 특징으로 하는 반 가산 논리회로의 제조방법.
- 제 1 항에 있어서,상기 이온주입 및 어닐링 단계(g)에서 폴리 실리콘을 마스크로 이용하는 것을 특징으로 하는 반 가산 논리회로의 제조방법.
- 제 1 항에 있어서,상기 레지스트(203) 도포 단계(h)에서 레지스트를 도포하영 종횡비가 큰 패턴의 두께를 얇게하는 것을 특징으로 하는 반 가산 논리회로의 제조방법.
- 제 1 항에 있어서,상기 식각 공정 단계(i)에서 두께 차이를 이용하여 폴리 실리콘을 나누는 것을 특징으로 하는 반 가산 논리회로의 제조방법.
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