CN1643611A - 铁电内存中增加读取信号 - Google Patents

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Abstract

本发明揭示一种改进之铁电内存胞元之感测。当一内存胞元之存取激活后，位线被预充电至一负电压，如－0.5至－1.0V。此举可增加有效板线脉波(VPLH)至VPLH+负电压之强度，因而导致VHI与VLO读取信号间差异之增加，因而增加感测窗。

Description

铁电内存中增加读取信号
发明范围
本发明关于一铁电内存集成电路(ICs)。特别关于在铁电内存ICs中增加读取信号。
发明背景
铁电金属氧化物陶瓷材料如铅氧化锆钛酸盐(PZT)曾被调查以用于铁电半导体内存装置。其它铁电材料如锶铋钽(SBT)亦可使用。图1显示传统铁电内存胞元105，其具有晶体管130及铁电电容器140。该电容器包含铁电金属陶瓷层夹在第一及第二电极141及142之间。该电极系典型贵重金属构成，如铂。电极142耦合至一板装线170，电极141耦合至晶体管，其自位线160选择性耦合或去耦合，视耦合至晶体管闸极之字符线150之状态(主动或非主动)而定。复数个胞元由PLs，BLs及WLs互联以构成一数组。
铁电内存储存信息于电容器中作为剩余极化。储存于内存胞元之逻辑值与铁电电容器之极性有关。如欲改变电容器之极性，必须跨其电极加一大于切换电压之电压(矫顽电压)。铁电电容器之一优点为其可在电场消除后仍保留其极性状态，结果导致一永久性内存胞元。
在预备状态时，电容器之二电极保持相同电位。为实施读取，内存胞元之位线预充电至0V。字符线被激活，将电容器耦合至位线。一脉波提供至位线，导致位线上一读取信号。如此脉波改变电容器之极性，一相当大电荷流至位线，引起一电压VHI。另一方面，相当小之电荷流至位线以产生VLO，如极性未变。读取信号之强度与胞元电容器电容与位线电容之比值有关。典型上，VLO为0.6V，VHI约为1.2V。导致二位准间之小电位差。因为一感测放大器需要在二信号位准间微分，最理想是在二位准间之差越大越好以增加感测窗。增加感测窗可降低缺点以增加输出。
传统上，增加读取信号VLO与VHI间之差系经增加板线上脉波信号之强度而达成。但增加脉波信号可反面的影响集成电路之可靠性及性能。例如大脉波信号可降低闸氧化物可靠性，增加功率消耗及降低脉波信号速度。
自以上讨论，理想是增加铁电内存ICs中之感测窗而不降低可靠性或性能。
发明概述
本发明关于以增加铁电内存胞元之数组之ICs中高/低读取信号之微分以改进感测窗。在一实施例中，铁电内存胞元安排成折叠之位线结构。或者，该内存胞元安排成链接结构。一感测电路耦合至内存数组之位线。一供应负电压之电压源耦合至该感测电路。当开始一内存存取时，感测放大器预充电位线至负电压。以预充电位线至一负电压，有效板线脉波(VPLH)增加至约VPLH+VBLN。此举导致VHI与VLO间之差，因此，增加感测窗。
图式简单说明
图1显示一传统铁电内存胞元。
图2-3显示本发明不同实施例之一铁电内存胞元之行。
图4-5显示本发明一实施例之读取及写入存取之时序图。
本发明之详细说明
本发明一般关于增加铁电内存ICs中之读取信号。增加读取信号可产生逻辑1与逻辑0信号位准间之较大差异，该差异可有益的增加感测窗。
图2显示本发明一实施例之铁电内存集成电路之一部分200。如图所示，该部分包括一数组之位线对260，其构型为折叠位线结构。其它型式位线结构如开路亦可使用。一位线对包括第一及第二位线260a-b。一数组包含复数个位线对，由复数个字符线250交叉。一位线典型称为位线真。另一称为位线补充。在一实施例中，位线被分为第一(左)及第二(右)部分(或段)203及204。内存胞元105位于字符线与位线间之交替交叉处。在一位线对之中，一字符线选择一记忆胞元。
字符线驱动电路280耦合至字符线，及感测电路285耦合至该字符线之一端、在一实施例中，备有第一及第二感测电路285a-b供数组之各第一及第二位线部分之用。根据本发明一实施例，一负电压源295(VBLN)耦合至感测电路。该感测电路包括感测放大器及预充电电路。该字符线驱动电路由列译码器控制，及感测电路由行译码器控制。一板线驱动电路耦合至各板线。一板线译码器可用来控制该板线驱动电路。或者，视该板线之安排方向而定，该列或行译码器可用来控制板线驱动电路。
图3显示本发明另一实施例之一内存集成电路之一部分。如图所示，该部分包括一对位线(位线BL及位线补充/BL)。每一位线包括第一及第二内存胞元组310a-b或310c-d安排成串联结构。该内存结构曾揭示于”具有7ns之胞元板线驱动之子一40ns链接FRAM结构”，刊载于IEEE固态电路月刊，卷34，11号，该文以参考方式并入此间。该一组内存胞元，每一具有晶体管342并联耦合至一电容器，系串联耦合。胞元晶体管之闸极耦合至字符线(WL)。一选择晶体管330用以撰择性耦合内存组之一端至一位线，而另一端则共同耦合至位线及板线(PL或/PL)之另一内存组。相同位线之内存组之选择晶体管根据选择之字符线由段选择信号(BS)控制。PL耦合至BL之内存组，而/PL耦合至/BL之内存组。
数个位线对经字符线交叉以构成一内存段。该内存段被分为第一(左)及第二(右)部分302及303，每一部分包含一位线之链接。在内存存取期间，仅一部分被存取(左或右)。视何一位线而定，选择胞元之内存链接被找到，BS0或BS1被激活。
一字符线驱动电路耦合至字符线，一感测电路耦合至位线之一端。一感测电路耦合至位线之一端。感测电路385包括感测放大器及预充电电路。根据本发明之一实施例一负电压源395(VBLN)耦合至感测电路。该字符线驱动电路由列译码器控制，该感测电路由行译码器控制。
根据本发明，读取信号经预充电位线至一负电压VBLN而增加。在一实施例中，VBLN约等于0.5V至-1.0V。较佳者为，VBLN使VLO约等于0V或稍大于0V。由提供一负电压VBLN，PL上之脉波有效强度自VPLH增加至VPLH+VBLN而不增加VPLH。此举导致VHI与VLO间之差之增加，而不反面影响集成电路之可靠性及性能。位线利用位线预充电电路予以预充电，例如，该预充电电路为感测放大器之一部分并耦合至位线。
图4显示本发明之内存集成电路在读取存取期间之时序图。在预备期间，位线预充电至0V。当内存读取存取在t1开始时，位线被预充电至VBLN。在t2时对应该地址之字符线被激活。一脉波VPLH在t3时提供至板线上。此脉波跨选择之内存胞元之电容器上建立一电场。视电场是否切换电容器之极性，VHI或VLO在位线上。在t4时，感测放大器被激活，如VHI在位线上，因而驱动位线至VBIH，如VLO在位线上则驱动位线至0V。资料在t5时，自感测放大器读取。在写入资料时，板线在t6时被拉至0V。该位线在t7时被预充电至0V，及字符线在t8时被停止激活，完成读取存取。
图5显示本发明一实施例之写入存取时序图。写入存取与读取存取相同，除在t5时不读取资料，感测放大器锁存器根据写入内存胞元之资料被翻转。
本发明已以各实施例特别显示及说明，精于此技艺人士可了解本发明可作修改及变化而不悖离本发明之精神与范畴。本发明之范畴非由以上之说明决定，而由所附权利要求及其等值之范围决定。
组件符号说明
1，0      逻辑                        105  内存胞元
130，330，342  晶体管                 140  电容器
141       第一电极                    142  第二电极
150，250  字符线                      160  位线
170       板装线                      200  内存集成电路
203，204，260，260a-b    位线
280       字符线驱动电路              285，285a-b，385  感测电路
295，395  负电压源                    302，303  内存
310a-d    内存胞元组

Claims (35)

1.一种集成电路(IC)，包含：
一铁电内存胞元数组，由位线及字符线互联：
一感测电路耦合至位线；及
一电压源耦合至感测电路，该电压源提供一负电压，该感测电路在准备内存存取时，预充电该位线至等于负电压之预充电电压位准。
2.如权利要求第1项之集成电路，其中该铁电内存胞元数组构形为一折叠位线结构。
3.如权利要求第1项之集成电路，其中该铁电内存胞元数组构形为一串联结构。
4.如权利要求第1项之集成电路，其中一选择之内存胞元使一读取电压等于位线上之VLO或VHI，选择之内存胞元耦合至何者，视选择之内存胞元之电容器之极性而定。
5.如权利要求第4项之集成电路，其中该负电压使VLO约等于0V。
6.如权利要求第4项之集成电路，其中该负电压为约等于-0.5V至-1.0V。
7.如权利要求第6项之集成电路，其中该负电压使VLO约等于0V。
8.如权利要求第4项之集成电路，其中该负电压使VLO约等于0V。
9.如权利要求第2项之集成电路，其中一选择之内存胞元使一读取电压等于位线上之VLO或VHI，选择之内存胞元耦合至何者，视选择之内存胞元之电容器极性而定。
10.如权利要求第9项之集成电路，其中该负电压使VLO约等于0V。
11.如权利要求第9项之集成电路，其中该负电压等于-0.5V至-1.0V。
12.如权利要求第11项之集成电路，其中该负电压使VLO约等于0V。
13.如权利要求第9项之集成电路，其中该负电压使VLO约等于0V。
14.如权利要求第3项之集成电路，其中一选择之内存胞元使一读取电压等于位线上之VLO或VHI，选择之内存胞元耦合至何者，视选择之内存胞元之电容器极性而定。
15.如权利要求第14项之集成电路，其中该负电压使VLO约等于0V。
16.如权利要求第14项之集成电路，其中该负电压约等于-0.5V至-1.0V。
17.如权利要求第16项之集成电路，其中该负电压使VLO约等于0V。
18.如权利要求第14项之集成电路，其中该负电压使VLO约等于0V。
19.一种集成电路(IC)，包含：
一由位线及字符线互联之内存胞元数组；
一感测电路耦合至位线；及
一电压源耦合至感测电路，该电源提供一负电压，该感测电路在内存存取准备中，预充电位线至等于负电压之预充电电压位准。
20.如权利要求第19项之集成电路，其中一选择之内存胞元使读取电压等于位线上之VLO或VHI，选择之内存胞元耦合至何者，视选择内存胞元之电容器中储存之信息而定。
21.如权利要求第20项之集成电路，其中该负电压等于-0.5V至-1.0V。
22.如权利要求第20项之集成电路，其中该负电压使VLO等于0V。
23.如权利要求第22项之集成电路，其中该负电压约-0.5V至-1.0V。
24.一种集成电路(IC)，包含：
一由位线及字符线互联之铁电内存胞元数组；
一感测电路耦合至位线；及
一电压源耦合至该感测电路，该电压源提供一负电压，感测电路在准备内存存取时，预充电位线至等于负电压之预充电电压位准。其中一选择之内存胞元使一读取电压等于位线上之VLO或VHI，选择之内存胞元耦合至何者，视选择之内存胞元之电容器中储存之信息而定。
25.如权利要求第24项之集成电路，其中该负电压约等于-0.5V至-1.0V。
26.如权利要求第24项之集成电路，其中该负电压使VLO约等于0V。
27.如权利要求第24项之集成电路，其中该负电压约等于-0.5V至-1.0V。
28.一种操作集成电路(IC)之方法，包含：
提供一由位线及字符线互联之内存胞元数组，其中位线被群组成位线对，每对耦合至一感测放大器电路；
一感测电路耦合至位线；及
在准备一内存存取时，预充电位线至预充电电压位准，该预充电电压位准等于负电压；
自一位线对存取选择之内存胞元，选择之内存胞元使读取电压等于位线上之VLO或VHI，选择之内存胞元耦合至何者，视选择之内存胞元储存之信息而定。
29.如权利要求第28项之方法，其中之负电压约等于-0.5V至-1.0V。
30.如权利要求第28项之方法，其中该负电压使VL0约等于0V。
31.如权利要求第30项之方法，其中该负电压约等于-0.5V至-1.0V。
32.如权利要求第28项之方法，其中该内存包含铁电内存胞元。
33.如权利要求第32项之方法，其中该负电压约等于-0.5V至-1.0V。
34.如权利要求第32项之方法，其中该负电压使VL0约等于0V。
35.如权利要求第34项之方法，其中该负电压约等于-0.5V至-1.0V。
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
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C20 Patent right or utility model deemed to be abandoned or is abandoned