TWI255460B - Increasing the read signal in ferroelectric memories - Google Patents

Description

1255460 九、發明說明： 【發明所屬之技術領域】 本發明關於一鐵電記憶體積體電路(ICs)。特別關於在鐵電 記憶體ICs中增加讀取信號。 【先前技術】 鐵電金屬氧化物陶瓷材料如鉛氧化鍅鈦酸鹽(ρζτ)曾被 調查以用於鐵電半導體記憶體裝置。其他鐵電材料如鳃鉍鈕 (SBT)亦可使用。圖1顯示傳統鐵電記憶體胞元1〇5，其具有電 晶體130及鐵電電容器140。該電容器包含鐵電金屬陶瓷層夾在 第一及第二電極141及142之間。該電極係典型貴重金屬構成， 如鉑。電極142耦合至一板線π〇，電極HI麵合至電晶體，其 自位元線160選擇性耦合或去耦合，視耦合至電晶體閘極之字 το線150之狀態(主動或非主動)而定。複數個胞元由pLs，BLs 及WLs互聯以構成一陣列。 鐵電記憶體儲存資訊於電容器中作為剩餘極化。儲存於 記憶體胞元之邏輯值與鐵電電容器之極性有關。如欲改變電容 器之極性，必須跨其電極加一大於切換電壓之電壓(矯頑電 壓）。鐵電電谷裔之一優點為其可在電場消除後仍保留其極性 狀態，結果導致一永久性記憶體胞元。 在預備狀恶k，電容器之二電極保持相同電位。為實施 讀取，記憶體胞元之位元線預充電至0V。字元線被啟動，將 電容器耦合至位元線。一脈波提供至板線，導致位元線上一讀 I255460 取信號。如此脈波改變電容器之極性，一相當大電荷流至位元 線，引起-電壓Vhi。另一方面，相當小之電荷流至位元線以 產生vL。’如極性_。讀取信號之強度與胞元電容器電容與 位元線電容之比值錢。典型上，V4G 6V，Vhi約為U 導致二位準間之小電位差。因為—感測放大器f要_二信號 位準’最理想是在二轉間之差越大越好以增加翻窗。增加U 感測窗可減少讀取缺失以增加良率。 、▲傳統上，增加讀取信飢。與Vffl間之差係經增加板線上脈 波信號之強度而賴。但增加脈齡號對於麵電路之可靠性 及性能具有不利的影響。例如大脈波信號可降低閑氧化物可靠 性，增加功率消耗及降低脈波信號速度。 自以上討論’理想是增加鐵電記憶體ICS中之感測窗而不 降低其可靠性或性能。 【發明内容】 本發明關於以增加鐵電記憶體胞元之陣列之ICS中高/低 讀取信號之微分峨铖職。在—纽财，鐵電記憶體胞 7Ό安排成抛德7C線結構。或者，該記髓胞元安排成鍵接 結構。-感測電路麵合至記憶斷列之位元線。一供應負電塵 之電壓源麵合至該感測電路。當開始一記憶體存取時，感測放 大器預充電位凡線至負電廢。以預充電位元線至一負電墨，有 效板線脈波(vPLH)增加至約Vplh+Vbln。此料致Vhi热。間之 1255460 差，因此，增加感測窗。 【實施方式】 本發明一般關於增加鐵電記憶體ICs中之讀取信號。增加 讀取信號可產生邏輯i與邏輯0信號位準間之較大差異，該差異 可有益的增加感測窗。 圖2顯示本發明一實施例之鐵電記憶體積體電路之一部 分200。如圖所示，該部分包括一陣列之位元線對260，其構型 為摺璺位位線結構。其他型式位元線結構如開路亦可使用。一 位元線對包括第一及第二位元線26〇a七。一陣列包含複數個位 兀線對，由複數個字元線250交叉。一位元線典型稱為位元線 真。另一稱為位元線補充。在一實施例中，位元線被分為第一 (左)及第二(右)部分(或段)2〇3及204。記憶體胞元1〇5位於字元 線與位元線間之交替交叉處。在一位元線對之中，一字元線選 擇一記憶胞元。 子元線驅動電路280耦合至字元線，及感測電路285耦合 至該字元線之一端。在一實施例中，備有第一及第二感測電路 285a-b供陣列之各第一及第二位元線部分之用。根據本發明一 實施例，一負電壓源295(VBLN)耦合至感測電路。該感測電路包 括感測放大裔及預充電電路。該字元線驅動電路由列解碼器栌 制，及感測電路由行解碼器控制。一板線驅動電路耦合至各板 線。一板線解碼器可用來控制該板線驅動電路。或者，視今板 1255460 線之配置方向而定，該列或行解碼器可用來控制板線驅動電 路。 圖3顯示本發明另一實施例之一記憶體積體電路之一部 分。如晒示，該部分包括一對位元線(位元線见及位元線補 充/BL)。每一位元線包括第一及第二記憶體胞元組^⑽七或 310c_d配置成串聯結構。該記憶體結構曾揭示於，，具有7ns之胞 元板線驅動之子-40ns鏈接FRAM結構π，刊載於ieeE固態電路 月子,J ’卷34 ’ 11號’该文以參考方式併入此間。該一組記憶體 胞元，各具有電晶體342並聯耦合至一電容器，而後串聯耦合。 胞元電晶體之閘極耦合至字元線(WL)。一選擇電晶體330用以 运擇性麵合纪*丨思體組之一端至一位元線，而另一端則共同耦合 至位元線及板線(PL或/PL)之另一記憶體組。相同位元線之記 憶體組之選擇電晶體，係根據所選擇之字元線，由塊選擇信號 (BS)控制。PL搞合至BL之記憶體組，而/pl搞合至/gL之記憶 體組。 數個位元線對經字元線交又以構成一記憶體塊。該記憶 體塊被分為第一(左)及第二(右)部分3〇2及303，每一部分包含 一位元線之鏈接。在記憶體存取期間，僅一部分被存取(左或 右）。取決於所選擇的胞元所位在的位元線，而啟動BS0或BS1。 一字元線驅動電路搞合至字元線，且一感測電路搞合至 位元線之一端。一感測電路耦合至位元線之一端。感測電路385 1255460 包括感測放大器及預充電電路。根據本發明之一實施例，一負 電壓源395(V—係搞合至感測電路。該字元線驅動電路由列解 碼為控制’且該感測電路由行解瑪器控制。 根據本發明，讀取信餘贼電位元線至—貞電壓I 而增加。在一實施例中，Vbln約等於〇 5v至4 〇v。較佳為， VBLN使VL。約等於0V或稍大於ov ’確定該讀取電壓並非一負電 壓。由提供一負電壓Vbln，pL上之脈波有效強度自I增加至 約不增加VpLH。此舉導致Vhi與Vl。間之差之增加， 而非負面影響積舰路之可雜錄能。位讀位元線預 充電電路iHx預充電，例如’該預充電電路域合至位元線的 感測放大器之一部分。 圖4顯示本發明之記憶體積體電路在讀取存取期間之時 序圖。在預備期間，位元線預充電至〇v。當記憶體讀取存取 在ti開始時，位元線被預充電至VBm。在辦，對應該位址之 字元線係被啟動。在t3時提供-脈波VpLH至板線上。此脈波跨 選擇之記㈣胞元之f容ϋ上建立—電場。視電場是否切換電 谷态之極性，以決定Vhi或Vl。在位元線上。在t4時，感測放大 器被啟動，或如Vhi在位元線上，則驅動位元線至，或如％。 在位元線上則驅動位元線至〇V。在t5時，自感測放大器讀取資 斗在寫入舅料知，板線在時被拉至0V。該位元線在t7時被 預充電至0V ’及字元線在岱時被停止啟動，完成讀取存取。 1255460 圖5顯示本發明一實施例之寫入存取之時序圖。除在岱時 不讀取資料，寫人存取與讀取存取相同，感測放大賴存器根 據寫入記憶體胞元之資料被翻轉。 本發明已以各實施例特別顯示及說明，精於此技藝人士 可瞭解本發明可作修改及變化而不悖離本發明之精神與範 嘴。本發明之範_非由以上之說明決定，而由所附申請專利範 圍及其等值之範圍決定。 【圖式簡單說明】 圖1顯示一傳統鐵電記憶體胞元。 圖2-3顯示本發明不同實施例之一鐵電記憶*胞元之行。 圖4_5顯示本發明一實施例之讀取及寫入存取之時序圖。 【主要元件符號說明】 1，0邏輯 105記憶體胞元 130，330，342 電晶體 141第一電極 150，250字元線 170板線 140電容器 142第二電極 160位元線 200記憶體積體電路 203，204，260，260a-b位元線280字元線驅動電路 285，285a_b，385感測電路295，395負電壓源 302，303記憶體 310a-d 記憶體胞元組

Claims (1)

1. !25546〇 十、申請專利範圍： L一種積體電路(ic)，包含： 鐵電記憶體胞元陣列，由位元線及字元線互聯； 感測電路耦合至該位元線；及 電壓源耗合至該感測電路，該電壓源提供一負電壓，該感測 包路在準備記憶體存取時，預充電該位元線至等於負電壓之預充 電電壓位準。 2·如申清專利範圍第丨項之積體電路，其中該鐵電記憶體胞元陣列 構形為一摺疊位元線結構。 3·如申請專利範圍第1項之積體電路，其中該鐵電記憶體胞元陣列 構為一串聯結構。 4·如申睛專她圍第i項之積體電路，其中—選擇之記憶體胞元使 一讀取電㈣練元紅^v_Vm，解之記隨胞福合至何 者，視選擇之記憶體胞元之電容器之極性而定。 5·如申睛專利圍第4項之積體電路，其中該負電壓使％。約等於 0V 〇 6·如申明專利範圍第4項之積體電路，其中該負電壓為約等於_〇 5V 至_1·0 〇 7·如申請專利範圍第6項之積體電路，其中該負電壓使％。約等於 0V。 8·如申晴專利圍第2項之積體電路，其中_選擇之記憶體胞元使 一讀取電鮮於餘線上之V減Vffi，轉之記·胞元麵合至何 11 1255460 者，視選擇之記憶體胞元之電容器極性而定。 9·如申睛專·圍第8項之積體電路，其中該負電壓使％。等於〇v。 10·如申請專利範圍第8項之積體電路，其中該負電壓等於_〇5至 _1.0V。 11·如申請專利範圍第10項之積體電路，其中該負電壓使。約等於 0V 〇 12·如申请專利範圍第3項之積體電路，其中一選擇之記憶體胞元使 口貝取電壓等於位it線上之Vl〇或Vhi，選擇之記憶體胞元搞合至何 _ 者，視選擇之記憶體胞元之電容器極性定。 13·如申請專利範圍第12項之積體電路，其中該負電壓使^。約等於 0V。 14·如申請專利範圍第12項之積體電路，其中該負職約等於5 至 _ι·ον〇 15·如申明專利範圍第14項之積體電路，其中該負電壓使％。約等於 0V 〇 · 16·—種積體電路(Ic)，包含： 一由位元線及字元線互聯之記憶體胞元陣列； 一感測電路耦合至位元線；及 電t原輪合域測電路，該電源提供—負賴，該感測電路 在體存取準備中’預充電位元線至等於負電壓之預充電電壓 位準。 12 1255460 17. 如申請專利顏第16項之積體電路，其中—選擇之記憶體胞元 使明取電㈣於位線上之V喊Vhi，選擇之記賊胞摘合至何 者，視選擇記憶體胞元之電容器中儲存之資訊而定。 18. 如申頃專利範圍第項之積體電路，其中該負電壓等於至 _1.0V 〇 19. 如申請補範圍第17項之㈣電路，其中则縣使^。等於 0V 〇 〇.如申w專利範圍第Π項之積體電路，其中該負電壓約_〇 5至 -1.0V 〇 21·—種積體電路(1C)，包含： 一由位元線及字元線互聯之鐵電記㈣胞元陣列； 一感測電路轉合至位元線；及 電壓源搞合至域_路，該賴源提供—負電壓，感測電 =在準備記憶體存取時，預充電位元線至等於負電壓之預充電電 3準/、中選擇之圮憶體胞元使一讀取電壓等於位元線上之 之記憶體胞元搞合至何者，視選擇之記憶體胞元之 包各器中儲存之資訊而定。 A如申請專利範圍第21項之積體電路，其中該負電壓約等於·05 至_1卿。 申明專利圍第21項之積體電路，其中該負電壓使V⑴約等於 vj V 〇 13 1255460 24·如申睛專利範圍第μ項之積體電路，其中該負電壓約等於^ 至 4.0V。 ' 25.—種操作積體電路(IC)之方法，包含 、提供-由位元線及字元線互聯之記憶體胞元陣列，其中位元線 被群組成位元_，每職合至—感測放大器電路； 在準備1己憶體存取時，預充電位元線至預充電電壓位準，該 預充電電壓位準等於負電壓； 自一位元線對存取選擇之記憶體胞元，選擇之記憶體春 胞元使讀取電壓等於餘線上之Vu^Vhi，賴之記憶體胞元輕合 至何者，視選擇之記憶體胞元儲存之資訊而定。 26·如申請專利範圍第25項之方法，其中之負電壓約等於$至 -1.0V 〇 27·如申請專利範圍第25項之方法，其中該負電壓使vL0約等於0V。 28·如申請專利範圍第27項之方法，其中該負電壓約等於_0 5至 -1.0V。 馨 29·如申請專利範圍第25項之方法，其中該記憶體包含鐵電記憶體 胞元。 30·如申睛專利範圍第29項之方法，其中該負電壓約等於5至 -1.0V 〇 31·如申請專利範圍第29項之方法，其中該負電壓使Vl。約等於ον。 32·如申清專利範圍第31項之方法，其中該負電壓约等於_〇 5至 ι·ον〇 14