JP4472921B2 - メモリマトリックスのアドレス指定 - Google Patents

Description

【０００１】
本発明はアドレス指定マトリックスを形成するワードラインおよびビットラインに電位または電圧を印加することにより、別個の選択可能な個々のセルの分極状態を所望する状態にスイッチングでき、ヒステリシスを呈する電気的に分極可能な材料、特に強誘電材料を備えたセルの、パッシブマトリックスでアドレス指定可能なディスプレイまたはメモリアレイをドライブする方法であって、時間的にコーディネートされた状態でマトリックスのうちのワードラインおよびビットラインに印加される電圧レベルを個々に制御するためのタイミングシーケンスを電圧パルス印加プロトコルが定めるように、ｎ個（ｎ≧３）の電圧レベルまたは電位レベルを有する電圧パルス印加プロトコルを設定する工程と、前記選択されたビットライン（単数または複数）と前記ビットライン（単数または複数）に接続されたセルとの間を流れる電荷を検出する読み出しサイクル、および選択されたワードラインおよびビットラインに接続されたセル内の分極状態（単数または複数）が所定の論理状態またはデータ値の組に対応するようにされるリフレッシュ／書き込みサイクルを含む少なくとも２つの別個の部分を前記タイミングシーケンスが含むようにする工程とを備えた、パッシブマトリックスでアドレス指定可能なディスプレイまたはメモリアレイをドライブする方法に関する。
【０００２】
特に本発明は、データ記憶およびディスプレイに示されるパッシブマトリックスにおける個々のクロスポイントをアドレス指定するためのパルス印加プロトコルに関する。主な課題は、同じマトリックスにおけるアドレス指定されないクロスポイントが乱されることを防止することである。別の重要な課題は、記憶されているデータを読み出す間にかかるマトリックスにおけるアドレス指定されないセルからの累積信号を最小にすることである。本発明を実施するには、不揮発性メモリ材料として働く強誘電薄膜を含むマトリックスを一般に使用するが、このようなマトリックスだけに限定されるものではない。
【０００３】
パッシブマトリックスをアドレス指定することは、マトリックスのエッジから適当な電極を選択的に附勢することによって個々に電気的にアクセスできるクロスポイントのマトリックスを形成するように、一般に直交状態に互いに交差する並列な電極の二組を使用することを意味する。このような配置にすることによって得られる利点としては各クロスポイントにおいて利用できる２端子接続を介してマトリックスデバイスの機能を実行できることを条件に製造を簡略化できること、およびクロスポイントの密度を高くできることが挙げられる。これに特に関連して、各クロスポイントにおける電極がコンデンサ状構造（以下セルと称す）となるように、ある材料を挟持し、セル内の材料が分極性とヒステリシスを呈するようなマトリックスを使用するディスプレイおよびメモリへの応用に特に関心がある。後者のヒステリシスなる性質は、デバイスに不揮発性を付与している。すなわちデバイスは印加される外部電界がない場合にメモリ効果を呈す。所定のセル内の２つの電極の間に電位差を印加することにより、セル内の材料は電界を受け、これにより分極応答を誘因する。従って、この分極応答の方向および大きさはメモリアプリケーションにおける論理「０」または「１」、またはディスプレイアプリケーションにおける輝度レベルを示す所望状態に設定し、その状態のままにすることができる。同様に、２つの電極に新たに電圧を印加し、所定のセルをアドレス指定することにより、所定セルにおける分極状態を変更または推定することができる。
【０００４】
強誘電メモリ物質を使用するパッシブマトリックスデバイスの例は、４０〜５０年に溯る文献に記載されている。従って、Ｗ．Ｊ．メルツおよびＪ．Ｒ．アンダーソン両氏は、１９５５年においてチタン酸バリウムをベースとするメモリデバイスについて記述しており（Ｗ．Ｊ．メルツおよびＪ．Ｒ．アンダーソン著「強誘電記憶デバイス」、ベル研究所、記録１、３３５〜３４２ページ（１９５５年））、その後、すぐに他の者によっても同様な研究が報告されている（例えば、Ｃ．Ｆ．プルバリー著「強誘電体およびそれらのメモリへの応用」、ＩＲＥトランザクション、ＣＰ−３、３〜１１ページ（１９５６年）、およびＤ．Ｓ．キャンベル著「チタン酸バリウムおよびそのメモリ記憶装置としての用途」、Ｊ．ブリット著、ＩＲＥ１７（７）、３８５〜３９５ページ（１９５７年）を参照されたい）。１９７０年に出願された米国特許第３，７２５，８９９号（Ｗ．グルーベル）には強誘電材料によって不揮発性とされたパッシブマトリックスでアドレス指定されるディスプレイの一例が記載されている。
【０００５】
これまでの長い歴史および明らかな利点を検討すれば、強誘電体と組み合わせたパッシブマトリックスのアドレス指定原理は技術的にも商業的にもより大きな影響を与えていないことは驚くことである。これに関する重要な理由は、当該デバイスの最小条件のフルレンジ（技術的および商業的）を満たす強誘電材料がないことに由来し得るが、主な要因はパッシブマトリックスのアドレス指定の所定の固有の否定的な属性にあった。これら属性のうちの顕著なものは、アドレス指定されないクロスポイントが乱されるという問題である。この現象は広く認識されており、ディスプレイおよびメモリアレイの双方に関する文献で広範に論じられている。従って、本明細書では基本事項については検討しないが、読者は、例えばＡ．ソーベル著「マトリックスディスプレイの作動に関するある制約」、ＩＥＥＥトランザクション、エレクトロンデバイス（コレスポンダンス）ＥＤ−１８、７９７ページ（１９７１年）、およびＬ．Ｅ．タンナス・ジュニア著「フラットパネルディスプレイおよびＣＲＴ」、１０６ページ以降（バン・ノストランド社、１９８５年）を参照されたい。アドレス指定されないクロスポイントの乱れを防止または低減するための異なる基準は、当該デバイスのタイプに応じて定めることができる。一般にマトリックス内の各セルの感度を小信号の乱れまで下げることが求められており、このことは、例えばスレッショルド化、整流および／または種々の形態のヒステリシスを伴う非線形の電圧−電流応答を呈するセルによって達成できる。
【０００６】
本発明に対しては総合的な実用性が要求されるが、マトリックスのクロスポイントにおいて強誘電材料の薄膜が刺激され、図１に一般に示されるようなヒステリシス曲線を示す強誘電メモリについて特に説明を集中する。一般にビットの書き込みはクロスポイントにおける膜の両側に電位差を印加し、強誘電体を分極するか、または分極状態をスイッチングすることによって行われる。
【０００７】
読み出しも同じように所定の分極の電圧を印加し、電圧を除いた後でも分極状態が変わらないままにするか、または逆方向に切り換えることによって行われる。前者のケースでは印加された電圧に応答して小電流が流れるが、後者のケースでは分極の変化によって所定のスレッショルドレベルよりも大きい電流パルスが生じる。前者のケースではクロスポイントは「０」ビットを示すものとして任意に定められ、後者のケースでは「１」ビットとして任意に定められる。
【０００８】
図１に示されるようなヒステリシス曲線を有する材料はＥｃを越える電界の印加時にその真、若しくはネットの分極方向を変える。しかしながら、当該材料によってはこの値よりも低い電圧の印加時にある程度の部分スイッチングが生じる。従って、多数のクロスポイントを有するマトリックスではアドレス指定されないクロスポイントの繰り返し刺激によって最終的に誤った読み出しの結果が生じる点までマトリックス内の分極状態が劣化し得る。書き込み動作および読み出し動作中にクロスバーパッシブマトリックス内のアドレス指定されないクロスポイントが受ける刺激の量およびタイプはこれら動作中にマトリックス内のすべてのアドレス指定ラインでどのように電圧が管理されるか（以下、パルス印加プロトコルと称す）に応じて決まる。このパルス印加プロトコルの選択は多数の要因によって決まり、ヒステリシスを呈するメモリ材料に関連する応用のために、文献では異なる方式がこれまで提案されている。次に従来技術の例を示す。
【０００９】
米国特許第２，９４２，２３９号（Ｊ．Ｐ．エッカート・ジュニア外）は各々が図１に示される強誘電体の曲線に類似した磁気ヒステリシス曲線を有する磁気コアを備えたメモリアレイのためのパルス化プロトコルを開示している。強誘電体を含む、残留分極（ｒｅｍｎａｎｔ ｐｏｌａｒｉｚａｔｉｏｎ）の双安定性状態を呈するメモリ素子に対しては、総合的な実用性が求められるが、該本発明は各セルにおいて交差するいくつかの独立したラインから各セルにおける総磁束に対する別個の寄与分が加減されたりする磁気データ記憶装置に関する特定の教示内容しか含んでいない。このことは、マトリックス内のセルのすべてまたはサブセット（例えば列または行）に印加される低速またはバックグラウンドバイアス刺激を重ねる読み出しプロトコルおよびアドレス指定されるセルを含むクロスラインの間に印加される高速選択パルスにより、好ましい実施例においてどのようにセルをリンクするかによって示される。データへの高速ランダムアクセスと破壊的に読み出された情報の回復とを組み合わせる２端子コンデンサ状メモリセルのための効率的な電圧プロトコルに関する教示内容は示されていない。
【００１０】
米国特許第３，００２，１８２号（Ｊ．Ｒ．アンダーソン）は、誘電体で満たされたコンデンサのパッシブマトリックスでアドレス指定されるアレイにおける強誘電体メモリセルを部分スイッチングによる分極の損失の問題に関するものである。書き込み中の部分スイッチングによる分極の損失を低減するために、この特許はアドレス指定された行が一般に＋２Ｖ_s／３〜＋３Ｖ_s／４（ここでＶ_sは公称スイッチング電圧である）の電位スウィングを実行し、一方、アドレス指定された列が選択されたクロスラインにおける電極間の電位差が値Ｖ_sに到達するのに十分な負の値にスウィングするよう、アドレス指定される行および列にアドレス指定パルスを刺激的に印加することを利用することを教示している。残りの列が＋Ｖ_s／３〜＋Ｖ_s／４の範囲の電位までスイッチングされた状態では、マトリックス内の選択セルだけが大きなスイッチング電界を受け、その他のクロスラインにおける部分スイッチングが強力に低減される（この低減は強誘電体の材料の性質、特にヒステリシス曲線の形状および誘電率の大きさによって決まる）。別のパルス印加方式では上記同じ米国特許は別の「乱れ補償パルス」を各書き込み動作の後で印加することを教示している。ここでは、選択された行はゼロ電位にクランプされ、他方、選択された列および選択されない列にはそれぞれ＋Ｖ_s／４〜＋Ｖ_s／３および−Ｖ_s／４〜−Ｖ_s／３のパルスが加えられる。後者の動作は分極の部分的スイッチングで誘導された損失を更に低減するのに必要である。パルス印加方式のこの選択については物理的な説明はないが、この方式はその時期の強誘電体材料、特にチタン酸バリウムに対する発明者の経験に大きく依存しているようである。極性の基本的選択は強誘電体の当業者にとってもっともらしくかつ直感的であるように見えるが、記載されている説明は全般的なケースに対して具体的な用語でパルスの振幅およびタイミングの選択に関する適当なガイドを提供するの不十分である。書き込み動作前に記憶されている情報を読み出したり、またはセルをクリアするために、発明者は「当業者に周知である態様」と言及することにより、選択された行（単数または複数）にフルのスイッチング電圧−Ｖ_sを印加することを提案している。列電極の電圧の選択は不明瞭に記載されている。選択されていないすべての列電極が−Ｖ_s／３または−Ｖ_s／４にバイアスされた状態で選択された列電極はゼロ電位にクランプされているようである（米国特許第３，００２，１８２号における図４Ｂと比較）。しかしながら、このことによって部分的スイッチングの明らかな危険性のある状態で、選択されたセルと同じ行内の選択されていないセルに２Ｖ_s／３〜３Ｖ_s／４の電圧負荷が加わる。従って、この発明は最良でも各書き込みの間で多数の読み出し動作が必要である状況にはあまり適していないように見え、実際の強誘電デバイスへの総合的実用性は疑わしいように見える。
【００１１】
米国特許第３，８５９，６４２号（Ｊ．マール）は、パッシブマトリックスアドレス指定方式に基づくメモリ電流を開示しており、この原理ではプログラマブルな双安定性容量値を有するコンデンサのアレイが読み出しサイクル中に２レベルの励起を受けるようになっている。このメモリ機能はコンデンサの双安定性にあり、これらコンデンサはオフセット電圧を中心とし、ゼロオフセットポイントから良好に外れたヒステリシスループを呈する金属−絶縁体−半導体（ＭＩＳ）タイプ、またはその均等物であると考えられる。データの書き込みは２つの双安定性状態のいずれを書き込むかに応じて選択されたコンデンサにおいて交差する行ラインと列ラインに極性＋Ｖおよび−Ｖのバイアスをかけるか、これとは異なり−Ｖおよび＋Ｖのバイアスをかけることによって行われる。この結果、選択されたコンデンサにかかる真、若しくはネットのバイアスは±２Ｖとなり、選択されないコンデンサ上の絶対値を越えない。ここで、Ｖは書き込みのためのスレッショルドよりも低い値と定義される。部分書き込みは明らかに問題であるとは見なされず、本書に述べられた簡単な方式を越えるその接続における特定の設備については記載されていない。従って、米国特許第３，８５９，６４２号の教示内容は本発明の要旨に対して従来技術の意義を有するものとは見なすことはできない。
【００１２】
米国特許第４，１６９，２５８号（Ｌ．Ｅ．タナス・ジュニア）には、強誘電マトリックス装置をアドレス指定するための３分の１選択方式が開示されている。このケースでは、パッシブマトリックスアドレス指定装置におけるｘラインおよびｙラインは、あるパルス印加プロトコルを受ける。このプロトコルではコーディネートされた状態で、すべてのｘラインおよびｙラインに０、１／３、２／３および１の相対的振幅を有する（単極性の）電圧が印加される。ここで、電圧値１は所定のセルを論理値「ＯＦＦ」から「ＯＮ」または「ＯＮ」から「ＯＦＦ」にドライブするのに使用される公称電圧値であり、この場合、代表的な保持電圧は、例えば値１／２〜２／３の間の値として例示されている。この特許に教示されている方式の重要な制約は同じ初期分極値および方向（ＯＦＦ）からすべてのセルをスタートさせて、パルスプロトコルを予測すること、すなわちマトリックスセルに新しいパターンの状態を書き込みできる前にマトリックス全体を「ＯＦＦ」ブランク状態としなければならないことである。更に、アドレス指定されたセルと同じｙライン上の「ＯＮ」状態は「ＯＦＦ」状態の方向の振幅２／３の乱れパルスを受け、これによりほとんど公知の強誘電体での部分スイッチングが生じる。
【００１３】
これら制約は所定のタイプのディスプレイおよびメモリでは許容できるが、大多数の応用例ではこのように許容できるものではない。
【００１４】
トータルブランキングは発明者タンナス・ジュニア氏が従来方法の「２分の１選択方法」と称したものの下に包含されない。この方法は、引用した米国特許第４，１６９，２５８号に詳細に記載されている。しかしながら、後者の方式では選択されていないセルは相対値１／２の乱れパルスを受けるものである。このことは一般に、無機セラミックのような従来の強誘電材料を使用するすべての実用的なメモリ用途には許容できないものと見なされる。更にこの２分の１選択方式はアドレス指定されたセルにおける単一のスイッチング事象の点でしか記載されておらず、このことは予備的スイッチング分極状態を破壊する。
米国特許第５，５５０，７７０号（クロダ）には、３レベル電圧パルス印加プロトコルが開示されている。このパルス印加プロトコルは１Ｔ−１Ｃタイプのメモリセルを有する通常のアクティブ強誘電体マトリックスよりも高いレベルの集積度を有するアクティブ強誘電体メモリデバイスと密にリンクしている。クロダは全てのビットライン（またはクロダが称すようなデータライン）が電界効果トランジスタ、特にいわゆるＩＧＦＥＴ（絶縁ゲート電界効果トランジスタ）タイプのスイッチ素子に接続されるよう、メモリデバイスを複数のメモリブロックにセグメント化している。この結果、クロダは従来技術のアクティブメモリマトリックスの場合よりも少ないスイッチ素子、すなわちメモリセルにリンクされた少ないトランジスタを有するメモリマトリックスで終了している。クロダのメモリデバイスにおける全てのワードラインおよびビットラインは書き込みサイクルまたは読み出しサイクル前にゼロ電圧電位に維持される。書き込みサイクルまたは読み出しサイクルを初期化するためにＩＧＦＥＴの分極スイッチング電圧Ｖ０と有効スレッショルド電圧の合計程度に高くしなければならない電圧レベルを印加することによってトランジスタをオンにしなければならない。次に、クロダはワードラインデコーダによってワードラインを選択している。別のスイッチングトランジスタをオフに維持しながら第１スイッチングトランジスタをオンにすることにより、１つのビットラインを選択する。これらスイッチングトランジスタはビットラインデコーダから各１つのビットラインと出力ラインとの間に接続されている。第１トランジスタをオフにし、第２トランジスタをオンにすることにより、ビットラインの無選択が実行される。電圧パルス印加プロトコルの書き込みサイクルおよび読み出しサイクルのために、クロダはいわゆる２分の１電圧選択方式を含む３レベル方式を適用し、クロダのメモリデバイスにおける選択されないワードラインおよびビットラインにかかるいわゆる「ストレス」は１Ｔ−１Ｃタイプのメモリセルを有するフルアクティブなメモリマトリックスで生じるストレスに相当するものになることを請求している。クロダの特許の明細書第１７コラムに明らかに記載されているように、クロダの電圧パルス印加プロトコルは同じコラム内の表１内の従来技術１としてリストされているパッシブマトリックスでアドレス指定可能な強誘電体メモリには適していないようである。従って、クロダのメモリデバイスによって得られるより高い集積レベルは、まず最初にメモリブロックを選択し、次に従来技術で公知のようにワードラインを選択するメモリセル選択方式の助けを借りなければならず、一方、ビット選択がブロックコラム内のビットラインごとに２つのスイッチングＭＯＳＦＥＴが設けられているセレクタデバイスの助けを借りなければならないことによってある程度相殺される。これによってクロダはフルアクティブなマトリックスでアドレス指定可能なメモリで達成できるレベルに匹敵するアドレス指定されないメモリセルでの乱れ（ストレス）レベルを表示させるようなＶ_s／２（クロダの特許ではＶ₀／２）の電圧を使用する２分の１電圧選択方式により、３レベルプロトコルを使用できるようにしている。更に、クロダのメモリの各ブロックコラムでは１つの書き込み増幅器および１つのセンス増幅器しか接続できないので、クロダは並列の書き込みおよび読み出しをすることはできず、ビットごとの読み出しおよび書き込みしかできないが、当然ながらクロダはメモリマトリックスにおける別のメモリブロックセグメント内の個々のメモリセルを同時に書き込みかつ読み出しできる可能性を提供していることに気づくであろう。
【００１５】
従って、他のセルを乱すことなく、またはデバイス全体をブランキングさせたりリセットする必要なく、個々のセルの論理内容を変えることが望ましいパッシブマトリックスでアドレス指定可能なメモリおよびディスプレイの応用例では、従来技術を改良することが明らかに望まれている。
【００１６】
従って、本発明の主な目的は、不揮発性メモリへのデータの書き込み中だけでなく、これらメモリからのデータの読み出し中においても、選択されないメモリセルの乱れを最小にするよう、強誘電体のヒステリシス曲線を呈する不揮発性メモリにおけるｘおよびｙパッシブマトリックスアドレス指定ラインをドライブするための電圧対時間プロトコルを説明することである。
本発明の更に別の目的は、充電／放電過渡現象を低減し、よって高速度を達成する電圧プロトコルを定めることにある。
本発明の更に別の目的は、メモリマトリックスにおいて簡単で、信頼性のある、安価な電子回路がドライブおよび検出動作を実行できる電圧プロトコルを定めることにある。
【００１７】
上記目的だけでなく、それ以外の利点および特徴は、アドレス指定マトリックスを形成するワードラインおよびビットラインに電位または電圧を印加することにより、別個の選択可能な個々のセルの分極状態を所望する状態にスイッチングでき、ヒステリシスを呈する電気的に分極可能な材料、特に強誘電材料を備えたセルの、パッシブマトリックスでアドレス指定可能なディスプレイまたはメモリアレイをドライブする方法であって、時間的にコーディネートされた状態でマトリックスのうちのワードラインおよびビットラインに印加される電圧レベルを個々に制御するためのタイミングシーケンスを電圧パルス印加プロトコルが定めるように、ｎ個（ｎ≧３）の電圧レベルまたは電位レベルを有する電圧パルス印加プロトコルを設定する工程と、前記選択されたビットライン（単数または複数）と前記ビットライン（単数または複数）に接続されたセルとの間を流れる電荷を検出する読み出しサイクル、および選択されたワードラインおよびビットラインに接続されたセル内の分極状態（単数または複数）が所定の論理状態またはデータ値の組に対応するようにされるリフレッシュ／書き込みサイクルを含む少なくとも２つの別個の部分を前記タイミングシーケンスが含むようにする工程とを備えた、パッシブマトリックスでアドレス指定可能なディスプレイまたはメモリアレイをドライブする方法において、ゼロ値を有する１つの電圧レベル、分極スイッチング電圧Ｖ_sに等しい別の電圧レベル、および０とＶ_sとの間の値を有する少なくとも１つの追加電圧レベルを選択する工程を備え、電圧パルス印加プロトコルが４つ以上の電圧レベルを含む場合、少なくとも別の追加電圧レベルが０とＶ_sとの間の値を有するか、または少なくとも別の追加電圧レベルが０とＶ_sとの間の値を有し、かつ追加電圧値がＶ_sよりも大きい値を有し、いずれのケースにおける電圧パルス印加プロトコルにおける連続する電圧レベルおよびそれに続く電圧レベルの間のインターバルが同じ値を有し、アクティブ電圧レベルの１つ以上の対における電圧レベルの間の電位差がＶ_sまたはそれ以上となるように、電圧レベルの１つ以上の対をアクティブ電圧レベルの一対として選択する工程と、少なくとも１つの休止電圧レベルが０とＶ_sとの間の値を有するように、１つ以上の電圧レベルを休止電圧レベルとして選択する工程と、選択すべきメモリセルにおいて交差するワードラインおよびビットラインに前記アクティブ電圧レベルの一対のうちの電圧レベルの各々をそれぞれ印加することにより、電圧パルス印加プロトコルにおいて固有の状態でメモリセルへデータを書き込むか、またはメモリセルからデータを読み出す形態でアドレス指定動作をするための個々のメモリセルを選択する工程と、書き込みまたは読み出しサイクルの初期化前に、すべてのワードラインおよびビットラインを前記１つ以上の休止電圧レベルのうちの１つにラッチし続ける工程と、ワードラインを前記アクティブ電圧レベルの一対のうちの電圧レベルにをラッチし、１つ以上のビットラインをアクティブ電圧レベルの前記対の他方の電圧レベルにラッチするか、または前記ワードラインに印加された電圧レベルにできるだけ近い休止電圧レベルにラッチし、よってワードラインおよびビットラインを附勢し、セル内の所定の分極状態を設定し、セルの現在の分極状態を変えるか、またはセルの現在の分極状態をそのままにすることのいずれかにより、選択されたメモリセルにおける書き込み動作を実行することにより、前記所定のタイミングシーケンスのうちの書き込みサイクルにおける書き込み動作を実行する工程を備え、前記分極状態がメモリセル内に記憶されたデータ値を表示するように予め定められており、一方、書き込み動作中の非アクティブワードラインおよび非アクティブビットラインが前記少なくとも１つの休止電圧レベルにラッチされるか、または２つ以上の休止電圧レベルが使用される場合には前記ラインが休止電圧レベルから別の休止電圧レベルまたは別の電圧レベルに切り換えられ、よっていずれのケースにおいても前記電圧レベルの間の差がＶ_sを越えないようになっており、ワードラインおよび１つ以上のビットラインをそれぞれ前記アクティブ電圧レベルの一対の電圧レベルのいずれかにラッチし、１つ以上のアクティブビットラインと前記ビットライン（単数または複数）に接続した１つ以上のメモリセルとの間に流れる電荷を検出することにより、前記所定のタイミングシーケンスのうちの読み出しサイクルにおける読み出し動作を実行する工程を備え、前記電荷の流れが前記それぞれの１つ以上のメモリセルの分極状態を表示しており、前記分極状態がメモリセルに記憶されているデータ値を表示するものとして予め定められており、他方、読み出し動作中の非アクティブワードラインおよび非アクティブビットラインが休止電圧レベルにラッチされるか、または２つ以上の休止電圧レベルおよび／または２つ以上の対のアクティブ電圧レベルが使用される時には前記ラインは休止電圧レベルから別の休止電圧レベルに切り換えられるか、または別の電圧レベルに切り換えられ、いずれのケースにおいても前記電圧レベルの差はＶ_sを越えないようになっており、書き込みサイクルまたは読み出しサイクルの終了後にすべてのワードラインおよびビットラインを休止電圧レベルに戻す工程とを備え、書き込み動作においてメモリセルの分極状態を設定するか、そのままにするか、またはリセットするかに関連して、いずれのケースにおいても電圧パルス印加プロトコルに従うアクティブラインのための電圧レベルの選択が行われ、他方、書き込み動作および読み出し動作においてアクティブワードラインおよびビットラインに印加される電圧レベルに関連し、書き込みおよび読み出し動作において休止電圧または他の電圧レベルからの非アクティブワードラインおよびビットラインにラッチされる電圧レベルの選択が行われ、アクティブラインと非アクティブラインとの間の容量結合およびアドレス指定されないメモリセルの起こり得る乱れを最小にするようになっている、パッシブマトリックスでアドレス指定できるディスプレイまたはメモリアレイをドライブする方法によって達成される。
【００１８】
本発明によれば、前記読み出しサイクル中にビットラインと前記ビットラインに接続したセルとの間に流れる電荷に応答して、１つ以上のビットラインをフロート（浮遊若しくは浮動）できるようにし、リフレッシュ／書き込みサイクル中にワードラインおよびビットライン上のすべての電圧をクランプすることが好ましい。
【００１９】
本発明の第１の好ましい実施例によれば、アドレス指定されないセルの両端の電圧がＶ_s／２（ここでＶ_sは読み出しサイクル、リフレッシュサイクルおよび書き込みサイクル中のアドレス指定されたセルの両端の電圧である）を大幅に越えない場合に、値ｎ＝３およびｎ_WORD＝３およびｎ_BIT＝３を選択する。
【００２０】
本発明の第２の好ましい実施例によれば、アドレス指定されないセルの両端の電圧がＶ_s／３（ここでＶ_sは読み出しサイクル、リフレッシュサイクルおよび書き込みサイクル中のアドレス指定されたセルの両端の電圧である）を大幅に越えない場合に、値ｎ＝４およびｎ_WORD＝４およびｎ_BIT＝４を選択する。
【００２１】
本発明の第３の好ましい実施例によれば、アドレス指定されないセルの両端の電圧がＶ_s／３（ここでＶ_sは読み出しサイクル、リフレッシュサイクルおよび書き込みサイクル中のアドレス指定されたセルの両端の電圧である）を大幅に越えない場合に、値ｎ＝５およびｎ_WORD＝３およびｎ_BIT＝３を選択する。
【００２２】
本発明によれば、アクティブワードラインおよびアクティブビットラインに沿ったアドレス指定されないセルが、正確な値Ｖ_s／２またはＶ_s／３から制御された値だけずれた読み出し／書き込みサイクル中の最大電圧を受けるようにすることが好ましく、アクティブワードラインに沿ったアドレス指定されないセルが、制御された電圧増加量だけ、正確な値Ｖ_s／２またはＶ_s／３を越える振幅の電圧を受けるようにし、同時に、選択されたアクティブビットラインに沿ったアドレス指定されないセルが、制御された電圧減少量だけ、正確な値Ｖ_s／２またはＶ_s／３よりも小さい振幅の電圧を受けるようにすることが好ましく前記制御された電圧増加量と電圧減少量とが互いに等しいことが好ましい。
【００２３】
本発明によれば、非アクティブワードラインの電位Φ_inactiveＷＬに制御された電圧増加量δ₁を加え、非アクティブビットラインの電圧Φ_inactiveＢＬに制御された電圧増加量δ₂（ここでδ₁＝δ₂＝０は選択されないセルへの最大Ｖ_s／２またはＶ_s／３電圧をかける読み出し／書き込みプロトコルに対応する）を加えることが好ましい。これに関連し、δ₁＝δ₂≠０であることが好ましい。
【００２４】
本発明によれば、休止電位（読み出し／リフレッシュ／書き込みサイクルプロトコルを使用する各時間の間の時間中にワードラインおよびビットラインにかかる電位）が、ワードラインおよびビットラインに同じ値を有するように制御すること、例えばすべてのセルにゼロ電圧が加わるようにすることが好ましいと考えられる。また本発明によれば、ａ）システムのアース、ｂ）パルス印加プロトコルの開始時にアドレス指定されたワードライン、ｃ）パルス印加プロトコルの開始時のアドレス指定されたビットライン、ｄ）電源電圧（Ｖ_cc）のうちの１つから、１つ以上のワードラインおよびビットラインにかかる休止電位を選択することが好ましいと考えられる。また本発明によれば、休止状態にある選択されたビットライン上の電位がフローティング期間（読み出しサイクル）の発生時の電位とは異なるようにこの電位を選択し、該電位を休止値からフローティング期間の発生時の値に変更させ、この場合、フローティング期間の発生時の値がビットラインを充電するための時定数に相当するか、またはこれを越える時間の間、クランプ（予備的充電、プリチャージパルス）されることが好ましいと考えられる。本発明によれば、アクティブビットライン上のアドレス指定されないセルが読み出しサイクル中のアクティブビットライン電圧のシフトに起因して生じる電圧に等しいバイアス電圧を受けるよう、非アクティブワードライン上の電圧シフトによる読み出しサイクルを先行させるようになっており、前記非アクティブワードライン上の前記電圧シフトがアクティブビットライン上の前記電圧シフトに先行する所定時間にスタートし、後者の電圧シフトが開始した時に終了し、よって非アクティブワードライン上の前記電圧シフトの開始時からアクティブビットライン上の前記電圧シフトの終了時まで、アクティブビットライン上の前記アドレス指定されないセル上の認識されたバイアス電圧を連続して印加（予備的充電パルス）することが好ましいと考えられる。
【００２５】
最後に本発明によれば、予備的読み出し基準サイクル中にアクティブワードラインに電圧シフトが印加されないことを除き、前記読み出しサイクルのパルスプロトコルおよび電流検出に正確に類似し、読み出しサイクルに先行し、選択された時間だけ読み出しサイクルから離間する予備的読み出し基準サイクルを適用し、アドレス指定されたセルの論理状態を判断決定する回路への入力データとして前記予備的読み出し基準サイクル中に記録された信号を使用することが好ましいと考えられる。この場合、前記予備的読み出しサイクル中に記録された前記信号を読み出しサイクル中に記憶された信号から減算してもよい。
【００２６】
以下、添付図面を参照し、本発明の基本的原理およびその実施例について説明する。
【００２７】
以下、本発明の一般的な背景および基本原理について詳細に説明する。本発明の本質的な特徴は、以下に説明するプロトコルの１つに従ってコーディネートされた状態でマトリックス内のすべてのｘラインおよびｙラインにかかる時間に依存した電圧を制御することにある。これらプロトコルはマトリックス内のアドレス指定されないセル（クロスポイント）が乱れまたは部分スイッチングが生じるレベルよりも十分低い所定の値を越えるライン間電圧を受けないように保証するものである。
【００２８】
本発明に係わるディスプレイおよびメモリデバイスにおいて、メモリ機能を構成する材料は図１に包括的に例示されるヒステリシスを呈することが理解できよう。適当な材料としてはエレクトレット、強誘電体またはこれら２つの材料の組み合わせが挙げられる。簡潔にするために、以下の説明では当該材料を強誘電体とするが、このことは本発明の普遍性を制限するものではないと見なすべきである。
【００２９】
予め電界に露出した結果、この材料はゼロ外部磁界内にある時、図１におけるポイント＋ＰＲおよび−ＰＲで示される２つの分極状態のうちの一方となると見なされる。強誘電体を含むセルの両端に所定の電圧を印加すると、強誘電体はその分極状態を変え、強誘電体の当業者に周知のように、ヒステリシス曲線をたどる。図１におけるヒステリシス曲線は便宜上ｘ軸に沿った電界よりも大きい電圧で示されている。
【００３０】
以下、パッシブマトリックス構造において、マトリックス内の自由に選択された単一のセルが、（電極間に印加される電界の極性に応じて）正または負の方向のいずれかに分極方向を強誘電体が切り換えるようにする十分な振幅を有する電位差Ｖ_sを、そのポイントで交差する２つの電極間で受け、外部から印加した電界が除かれた後でヒステリシス曲線上のポイント＋Ｐ_Rまたは−Ｐ_Rのうちの一方で終了するように、交差するワードラインとビットラインとにどのように電圧を加えるかについて、以下説明する。これと同時にマトリックス内の他のいずれのセルも（これまで定められた基準に従い）許容できない分極状態の変化を生じさせるような電位差を受けることはない。このことは、アドレス指定されないセルの両端での電位差（乱れを生じさせる電圧）が＋Ｖ_s／ｎ（ここでｎは２またはそれ以上の一般値の整数または非整数である）を決して越えないようにすることによって保証される。
【００３１】
必要とされるスイッチング速度などに応じ、強誘電体の分極状態をドライブするために使用される公称スイッチング電圧Ｖ_sは一般に保持電圧（ｃｏｅｒｃｉｖｅ ｖｏｌｔａｇｅ）Ｖ_c（図１と比較）よりもかなり大きくなるように選択される。しかしながら、説明するパルス印加プロトコルは乱れを生じさせる電圧をＶ_sの何分の１（一般に３分の１）（このレベルはＶ_cよりも小さくすべきである）かに低減するだけであるので、この値は任意に大きく選択することはできない。
【００３２】
特定のパルス印加プロトコルの説明に移る前に、図２に示されたマトリックスを参照して問題を一般的に検討することが有効であろう。参照を容易にし、標準的な使用に合わせるために、以下、図に示されるように水平（行）ラインをワードライン（ＷＬと略称）と称し、垂直（列）ラインをビットライン（ＢＬと略称）と称す。所定のセルにおける所定の分極方向を定める（書き込む）か、または放電応答をモニタする（読み出す）ために、所定のセルをスイッチングするよう充分高い電圧を印加することが望ましい。従って、下記の式が成り立つように関連するワードラインおよびビットライン（アクティブライン）の電位を設定することによってセルを選択する。
【００３３】
【数１】

【００３４】
同時に、アドレス指定されないセルにおける乱れを生じさせる電圧が部分スイッチングのためのスレッショルドよりも低く維持されるように、アドレス指定されないセルで交差する多数のワードラインおよびビットラインの電位を制御しなければならない。これら非アクティブなワードラインおよびビットラインの各々はアドレス指定されないセルにおけるアクティブなビットラインおよびワードラインと交差する。図２を参照すると、セルの両端における、認識される電圧に従い、マトリックス内で４つの異なる種類のセルを構成できることが理解できよう。
【００３５】
【数２】

【００３６】
コストおよび複雑さを最小にしたい実際のデバイスでは、主な関心は、すべての非アクティブワードラインが共通電位Φ_inactiveＷＬとなり、従ってすべての非アクティブビットラインが共通電位Φ_inactiveＢＬとなる特殊なケースに焦点を合わせることである。図３に示されるようなマトリックスグリッド内の閉ループのまわりの電圧を加算することにより、次の条件を適用する。
【００３７】
【数３】

【００３８】
従って、Ｖ_i＝Ｖ_sの値を仮定すると、アドレス指定されないセルの両端で得られる最小電圧値は次のようになる。
【００３９】
【数４】

【００４０】
これを達成するには、マトリックス内の電極に少なくとも４つの別個の電位（すなわちΦ₀、Φ₀＋Ｖ_s／３、Φ₀＋２Ｖ_s／３、Φ₀＋Ｖ_s（ここでΦ₀は基準電位である））を印加しなければならず、そのセルもＶ_s／３を越える電圧を受けないように、電極のうちの１つにおける電位変化を他の電位の調節とコーディネートしなければならない。実際には他のいくつかの要素も注意しなければならない。すなわちスイッチングの過渡現象（充電／放電電流）を最小にし、ドライブ回路の複雑さを簡潔にすることと関連付けなければならず、その結果、以下に説明するようなパルス印加プロトコルが得られる。１つの例は、４つのすべてのレベルに同じ電圧を加減することによって電位を全体にシフトすることである。
【００４１】
実施例１： ３レベル（Ｖ _s ／２）スイッチングプロトコル
所定の特殊なケースでは、簡略化されたパルス印加プロトコルを使用できる。このプロトコルではすべての非アクティブワードラインおよびビットラインが同じ電位、例えばＶ_iv＝０にされる。このケースではアドレス指定されないセルの両端で得られる最小電圧値は次のようになる。
【００４２】
【数５】

【００４３】
書き込み動作および読み出し動作を管理するには少なくとも３つの別個の電位（例えばΦ₀、Φ₀＋Ｖ_s／２、Φ₀＋Ｖ_s（ここでΦ₀は基準電位である））が必要である。
【００４４】
既に述べたように、部分スイッチングはＶ_s／２の電圧レベルで深刻な問題を生じさせ、３レベルプロトコルを許容できないものにし得る。しかしながら、印加される所定の電圧における部分スイッチングの程度は明らかに当該強誘電材料に依存する。図１を参照すると、矩形のヒステリシス曲線を有する材料は多くの応用例で許容できる性能を生じさせる。
【００４５】
最近、有機ポリマーのようなある種の強誘電体が高度データ記憶原理におけるメモリ物質として大いに注目を集めている。他の魅力的な特徴以外に、これら材料は誘電体をベースとする不揮発性メモリデバイスの分野における開発を伝統的に支配してきたセラミック強誘電体よりもかなり矩形のヒステリシス曲線を呈す。従って、現実に最適にされた電子デバイスの設計の条件を満足できるパルス印加プロトコルを定めることが適当である。３レベルスイッチングプロトコルに基づく初期の開発および利用の努力を削いだ部分スイッチング問題に従うと、これら特徴はほとんど注目されていないが、本発明はこの問題に注目するものである。
【００４６】
以下、好ましい実施例について説明する。
【００４７】
図４および５は本発明に係わる３レベルパルス印加プロトコルを示し、このプロトコルは完全読み出しサイクルと、リフレッシュ／書き込みサイクルとを含む。これら図にはアクティブなワードラインおよびビットラインのためのパルス図しか示されていない。非アクティブワードラインは非アクティブビットラインと同じように読み出し／書き込みサイクル全体にわたってＶ_s／２に安定に維持できる。これとは異なり、非アクティブビットラインの各々は読み出しサイクル中に別個のセンス増幅器に接続でき、このセンス増幅器はビットラインのクランプがレリース、解除（フルの行の読み出し）された時にビットラインの電圧の近くにバイアスされる。図４および５に示された図では、時間マークは次のとおりである。
【００４８】
ｔ₀： ワードラインはラッチされ、０にアクティブプルダウン（図４）またはＶ_s（図５）にプルアップされる。
ｔ₁： ビットラッチのクランプはレリースされ、センス増幅器はＯＮとされる。
ｔ₂： ビットラインの決定（デシジョン）−データがラッチされる。
ｔ₃： ワードラインは休止Ｖ_s／２に戻る。
ｔ₄： ビットラインに書き込みデータがラッチされる。
ｔ₅： ワードラインはＶ_s（図４）またはゼロ（図５）にプルされ、コンデンサをセット／リセットする。
ｔ₆： ワードラインは休止Ｖ_s／２に戻る。
ｔ₇： ビットラインはＶ_s（図４）またはゼロ（図５）のクランプにアクティブに戻る。
ｔ₈： 読み出し／書き込みサイクル完了。
【００４９】
読み出しサイクルではアドレス指定されたセルの分極状態を調査する。読み出し動作では分極方向によっては分極をそのままにしてもよいし、また分極方向を反転してもよい（破壊的読み出し）。後者のケースでは、記憶されたデータの損失を回避したい場合、情報をリフレッシュしなければならない。このことは、マトリックス内のどこかの適当なセル（必ずしも読み出されるセルではない）における読み出し動作の反対方向に分極をドライブしなければならないことを意味する。このようなドライブは、図示するようなリフレッシュ／書き込み専用のプロトコル部分によって達成される。ビットラインの電圧プロトコルにおける２つのブランチは分極がそのままになっているケースと、分極が反転されるケースにそれぞれ対応する。上記読み出し動作を省略することにより、アイソレートされた書き込み動作を平凡に達成できる。
【００５０】
図４および５に示されるように、アドレス指定されないセルには読み出し期間中でもリフレッシュ／書き込み期間中のいずれでもない期間では、公称スイッチング電圧の２分の１を越える電圧を越えてはならないことは明らかである。更に、過渡現象のリングダウンおよびデータのラッチングを容易にするために、パルス印加シーケンスには事象の遅れが含まれることに気づくであろう。メモリデバイスをどのように作動すべきかに応じて、休止状態にあるビットラインの電位（例えば読み出し／リフレッシュ／書き込みサイクルの間の電位）は、読み出しサイクルの開始時のビットラインの電位に合う（マッチ）するように選択してもよいし、またはワードラインの休止電位（図示せず）に合せてもよい。前者のケースでは、周期動作が強力で、高速である時には、読み出しサイクルの開始時における適当な充電電流を最小にし、後者のケースではセル内に加えられる電界の長期効果（例えば、“ｉｍｐｒｉｎｔ”、インプリント効果）を防止する。
【００５１】
本書に示した要旨から逸脱しなければ、（例えばすべての電位を同時にシフトしたり、または図示した３レベル方式における正確な電圧レベルからわずかにずらすことにより）図４および５に示された例を変形してもよいことは明らかである。
【００５２】
実施例２： ４レベル（Ｖ _s ／３）スイッチングプロトコル
上記のように、ワードラインおよびビットラインで少なくとも４つの異なる電位レベルを使用することによって、アドレス指定されないどのセルも公称スイッチング電圧の３分の１を越える電圧を受けないことを保証できる。図６および７は、本発明に係わるデータを読み出し、かつリフレッシュ／書き込みするための好ましい方式の２つの変形例を示す。ここで、時間マークは次のとおりである。
【００５３】
ｔ₀： 休止状態；すべてのワードラインおよびビットラインは２Ｖ_s／３（図６）またはＶ_s／３（図７）とされる。
ｔ₁： 非アクティブビットラインは休止値からＶ_s／３（図６）または２Ｖ_s／３（図７）に調節される。
ｔ₂： アドレス指定されたビットラインはＶ_s（図６）または０（図７）に調節される。ｔ₁からｔ₂への時間遅延は任意であり、０または負のタイミングも許容される。
ｔ₃： プログラマブルな読み出しセットアップ遅延の後に、アドレス指定されたワードラインは休止電位から０Ｖ（図６）またはＶ_s（図７）に調節される。大きさＶ_sの電圧はアドレス指定されたワードラインとビットラインの間の電圧である。アドレス指定されないワードラインは２Ｖ_s／３（図６）またはＶ_s／３（図７）に留まる。
ｔ₄： アドレス指定されたワードラインは読み出し遅延後に休止電位に戻る。
ｔ₅： すべてのビットラインは休止電位に戻る。
ｔ₆： 次に、読み出しサイクルが完了する。すべてのワードラインおよびビットラインは休止状態（図６における２Ｖ_s／３；図７におけるＶ_s／３）にある。
ｔ₇： すべての非アクティブワードラインは休止状態からＶ_s／３（図６）または２Ｖ_s／３（図７）に調節される。
ｔ₈： 論理状態「１」に書き込むべきアドレス指定されたビットラインは、０Ｖに調節されるか、または論理状態「０」に留まるように休止電位のままにされる（図６）。論理状態「０」に書き込むべきアドレス指定されたビットラインはＶ_sに調節されるか、または論理状態「１」に留まるように休止電位のままとされる（図７）。
ｔ₉： アドレス指定されたワードラインはＶ_s（図６）または０（図７）に調節され、アドレス指定されたセルの両端には振幅Ｖ_sの電圧が印加される。
ｔ₁₀： アドレス指定されたビットラインは書き込み遅延後に休止２Ｖ_s／３（図６）またはＶ_s／３（図７）に戻る。
ｔ₁₁： すべてのワードラインは休止電位に戻る。
ｔ₁₂： 書き込みサイクルが完了する。すべてのワードラインおよびビットラインは休止状態にある。
【００５４】
電圧レベルの複雑さが増したことを除けば、基本的な特徴は３レベル方式に関連する上記特徴に類似する。しかしながら、全読み出し／書き込みサイクルの際にアドレス指定されないセルはＶ_s／３を越える電圧を受けず、これによってここで適当なほとんどの強誘電材料ではわずかな部分スイッチングしか生じない。更に、共通テーマに関するいくつかの変形例も可能である。従って、図６および７は休止状態におけるすべてのセルの両端に印加されるゼロに戻る電圧を示している（３レベルスイッチングプロトコルの上記説明と比較）。このことは、２Ｖ_s／３またはＶ_s／３のワードライン電位およびビットライン電位に対応するが、

ずれかを発生する休止状態では、ワードラインおよびビットラインで別の電位レベルとすることも可能である。かかる変形例は当業者には自明であると考えられるので、本明細書では更に詳細には説明しない。
【００５５】
図６および７におけるタイミング図は基本的には均等であり、一方を他方の反転した変形例である。しかしながら、実際には一方のほうが他方よりも好ましい。従って、図６に示された方式は読み出しサイクル中にセンス増幅器にＶ_sの近くの電圧が入力されることを意味する。しかしながら図７の方式ではこの電圧はゼロに近い。これによって、ビットラインごとに１つの高電圧パストランジスタを有する低電圧部品を使用することが可能となっている。
【００５６】
実施例３： ５レベル（Ｖ _s ／３）スイッチングプロトコル
ある種の、見かけ上、より複雑であるが所定の点でより簡単に実現されるパルス印加プロトコルでは完全読み出し／書き込みサイクル中にワードラインおよびビットラインへ５つの異なる電位レベルを印加する。図８および９には２つの好ましい実施例の外在的例が示されている。時間マーカーは次のとおりである。
【００５７】
ｔ₀： 休止状態：すべてのワードラインおよびビットラインは２Ｖ_s／３（図６）またはＶ_s／３（図７）となっている。
ｔ₁： 非アクティブビットラインは休止値からＶ_s／３（図６）または２Ｖ_s／３（図７）に調節される。
ｔ₂： アドレス指定されたビットラインはＶ_s（図６）または０（図７）に調節される。ｔ₁からｔ₂への時間遅延は任意であり、０または負のタイミングも許容できる。
ｔ₃： プログラマブル読み出し設定遅延の後に、休止電位から０Ｖ（図６）またはＶ_s（図７）へアドレス指定されたワードラインが調節され、アドレス指定されたワードラインとビットラインとの間に振幅Ｖ_sの電圧を誘導する。アドレス指定されないワードラインは２Ｖ_s／３（図６）またはＶ_s／３（図７）のままである。
ｔ₄： アドレス指定されたワードラインは読み出し遅延後に休止電位に戻る。
ｔ₅： すべてのビットラインは休止電位に戻る。
ｔ₆： 次に読み出しサイクルが完了する。すべてのワードラインおよびビットラインは休止状態にある（図６の２Ｖ_s／３；図７のＶ_s／３）。
ｔ₇： 非アクティブビットラインは休止電位からＶ_s（図８）またはＶ_s／３（図９）に調節される。
ｔ₈： 「１」状態に書き込むべきアドレス指定されたビットラインはＶ_s／３（図８）に調節され、一方、状態「０」のままでなければならないビットラインはＶ_sに調節され、「０」状態に書き込むべきアドレス指定されたビットラインはＶ_s／３に調節され、一方、状態「１」に留まらなければならないビットラインはＶ_s（図９）に調節される。
ｔ₉： アドレス指定されるワードラインは４Ｖ_s／３（図８）または０（図９）に調節され、アドレス指定されたセルの両端に大きさＶ_sの電圧を誘導する。アドレス指定されないワードラインは２Ｖ_s／３のままである。
ｔ₁₀： アドレス指定されたワードラインは書き込み遅延後に休止電位に戻る。
ｔ₁₁： すべてのビットラインは休止電位に戻される。
ｔ₁₂： 書き込みサイクル完了。すべてのワードラインおよびビットラインは休止状態となる。
【００５８】
ここでは、第５番目の電圧レベルＶ_ccが使用される。この電圧レベルは一般に４Ｖ_s／３の大きさであり、読み出しサイクル（図８）またはリフレッシュ／書き込みサイクル（図９）中にアクティブワードラインへ印加される。図６および７の４レベル方式は完全読み出し／書き込みサイクル中にすべてのワードラインおよびビットラインを４つのレベルでドライブしなければならないが、図８および９の５レベル方式はワードラインへ３つの別個の電圧レベルを印加し、ビットラインに３つの別個でありかつ同じでない電圧レベルを印加するだけでよいことが理解できよう。これによりデバイスをサポートするドライブおよび検出電子回路を最適にし、かつ簡略化できる機会が得られる。更に、４Ｖ_s／３＝Ｖ_ccを電源電圧の近くに選択することによって更に簡略化を実現できる。
【００５９】
実施例４： アクティブビットラインにおいてアドレス指定されないセルを予め充電することに関係するスイッチングプロトコル
これまでアドレス指定されないセルを部分的にスイッチングすることを防止することに主に説明を集中した。しかしながら、読み出しサイクル中にメモリマトリックス内の寄生電流の効果を同時に最小にするスイッチングプロトコルを設計することも望ましい。
【００６０】
パッシブマトリックスのアドレス指定に基づくメモリマトリックスでは、できるだけ大きいマトリックスを使用することによってデータ記憶の表面密度が最大となる。このことは、各マトリックスはワードラインとビットラインの間で可能な最大の数のクロスポイントを含まなければならず、従って所定のビットラインは多数のワードラインと交差しなければならないことを意味する。所定のワードラインとビットラインとの交差が選択されると、このビットラインと選択されない交差ワードラインのすべてとの間の多数の選択されない交差ポイントがこれに対応する多数の寄生電流漏れ路（容量性、誘導性、オーミック性漏れパス）を構成し、これら漏れ路はデバイスを更にスローダウンし、読み出し時の論理「１」と「０」のコントラスト比を低下させ得る。
【００６１】
論理状態の判断に対する寄生電流の影響を低減する１つの方法は、アクティブセルの読み出し中に近似するレベルに対応するレベルにアクティブビットライン上のアドレス指定されないセルを予め充電することである。この方法は図６〜９に示された電圧プロトコルに事実上含まれている。時間ポイント２、すなわち（図内の時間ポイント３において）アクティブワードラインに読み出し電圧ステップを印加する前に、アクティブビットライン電圧はその読み出しサイクルの値までシフトされ、アクティブビットラインとすべてのワードラインとの間にバイアス電圧を生じさせる。これによってアクティブビットライン上のすべての非アクティブセル内のスプリアス電流の発生が開始する。これら電流は一般に過渡的であり、セル内の分極現象を示し、短時間の後に消滅するか、または大幅に減少する。従って、時間ポイント２と３との間の時間ギャップを十分長くすることにより、読み出しサイクル中に検出されるスイッチング電流に対するスプリアス電流寄与分が大幅に減少される。この方式には所定の制限が伴う。時間ポイント２と３との間の時間ギャップが極めて長ければ、データアクセス速度と全読み出しサイクル時間に明らかな制限が生じる。更に、長時間の予備的充電時間による繰り返しサイクルの累積効果は部分的スイッチングおよびインプリント効果を生じさせることがあり、このことは休止状態にあるすべてのセルの両端の電圧をゼロにすることによって防止しなければならない。
【００６２】
図６〜１３の電圧プロトコルの図は、センス増幅器のタイミングを示すものではなく、このセンス増幅器のタイミングはアドレス指定されるセルとアドレス指定されないセルにおける分極スイッチングのダイナミックスおよびスプリアス電流応答に応じてケースバイケースで変わり得る。アドレス指定されないセルからのスプリアスな過渡電流を防止するには、時間ポイント２の後であって、かつ読み出しサイクルによってスイッチングされるアクティブマトリックスにおける分極反転電流を捕捉するために、時間ポイント３よりも可成り後でない時間にセンス増幅器を附勢しなければならない。
【００６３】
時間ポイント２を時間ポイント３の前に進ませることにより、アクティブビッ

だけでなく、アクティブセルもこの電圧を受けることが判るであろう。従って、センス増幅器が接続される前にアクティブセル内のスイッチング電荷の一部が排出される。この効果の大きさ（この効果は読み出しを低下させるので望ましくない）はセル内のメモリ材料の分極特性に応じて決まり、無視できる大きさからかなりの大きさまでの範囲となり得る。後者のケースでは図１０〜１３に示されるように、非アクティブワードラインに電圧シフトを導入することによって電圧プロトコルの若干の変更を実現できる。時間ポイント０ではシフトの前縁が生じ、時間ポイント２で後縁がアクティブビットラインの電圧シフトの前縁と一致する。時間ポイント２における後縁シフトと前縁シフトとを正確に制御することにより、アクティブビットライン上のアドレス指定されないセルの両端の電圧は時間

、
すなわち読み出しサイクルが完了した後もこの値のままである。次に、アドレス指定されないセル内の予備的充電の過渡現象をドライブすることに関連する制限を加えることなく、アクティブセル内で読み出しプロセスのために時間ポイント２を最適にできる。図１０〜１３から判るように、アドレス指定されないセル

持されるが、先に述べた３レベルプロトコルと比較してこの５レベルプロトコルではワードラインで４つの電圧レベルが関係する。
【００６４】
実施例５： 基準予備的読み出しサイクル（ｐｒｅ−ｒｅａｄ ｃｙｃｌｅ）に関係するスイッチングプロトコル
次に、アクティブビットライン上のアドレス指定されないセル内での寄生電流に関係する問題を緩和または解消するための別の方式について説明する。
【００６５】
より詳細に説明するために、例えば図６に示された４レベルタイミング図を参照する。上記パラグラフに述べた予備的充電方式は時間ポイント２でアクティブビットラインが読み出しサイクルにシフトされており、その後の寄生電流は時間ポイント３にてアクティブワードラインがスイッチングされる時間までに大幅に低減されることを意味している。アドレス指定されたセルにおける論理状態は時間ポイント３の近くでスタートし、時間ポイント４の前で停止する所定の時間インターバル中のビットラインへの電荷の流れを記録するセンス増幅器によって決定される。
【００６６】
理想的には、かかる予備的充電方式は非アクティブワードラインにおけるセルを通過する寄生電流からの干渉を受けることなく、時間ポイント３におけるアクティブワードラインのシフトに応答して電荷の流れを検出できなければならない。実際には寄生電流はゆっくりと消滅するか、および／またはセンス増幅器によって一部の寄生電荷が捕捉されるようなオーミック（すなわち非過渡的）成分を有し得る。アクティブビットライン上のアドレス指定されない各セルを通過する寄生電流成分の大きさは小さいが、アクティブビットライン上の何百個または何千個ものアドレス指定されないセルからの電流が加算され、極めて大きくなり、読み出しの結果を不良にし得る。
【００６７】
安定かつ予測可能な条件を仮定すると、基本的にはかかる寄生寄与分は読み出しサイクル中にセンス増幅器によって記憶された電荷から固定された量の電荷を減算することによって除くことができる。しかしながら多くの場合、寄生寄与分の大きさおよび可変性によってこのような処理が不適当になってしてしまう。従って、デバイスの製造公差の外に、疲労およびインプリント効果の履歴は同じメモリデバイス内、更に同じビットライン上の異なるセル間で広い範囲にわたって変わることがあり、寄生電流は読み出し時のデバイス温度によって大きく決まる。更に、アクティブビットライン上の所定のアドレス指定されないセルに関連する寄生電流はどの論理状態にあるかに依存し得る。このケースでは、アクティブビットライン上のアドレス指定されないすべてのセルからの累積的寄生電流は、それらセル内に記憶されているデータの組によって決まり、このことが予測を困難にしている。
【００６８】
所定の読み出し事象に関連して累積寄生電流の真の目安を得るために、図１４に例示されるような予備的読み出し基準サイクルを実現することができる。
【００６９】
この予備的読み出しサイクルは読み出しサイクルの直前に先行し、１つの点、すなわちアクティブワードラインが全くシフトされないという点でしか、読み出しサイクルと異なっていない。その後の読み出しサイクルのケースと同じように、ビットライン電圧シフトに対する正確に同じタイムスロット内でセンス増幅器が附勢される。従って、予備的読み出しサイクル中に検出される累積電荷はアクティブセルからの寄与分を含む、読み出しサイクル中に捕捉される寄生電流寄与分に極めて近似するはずである。予備的読み出しサイクルから検出された電荷を蓄積し、読み出しサイクル中に記録された電荷からこれを減算すると、アクティブセルにおけるスイッチング過渡現象または非スイッチング過渡現象からの所望する真の電荷が得られる。
【００７０】
明らかに、この基準方式により自動的に疲労、インプリント効果、温度および論理状態の効果に注意することができる。重要な前提は、読み出しサイクル中の寄生電流レベルを予備的読み出しサイクルが実質的に変えてはならないということである。従って、時間ポイントＰ６と０（図１４と比較）との間の遅延時間は、予備的読み出しサイクルの過渡現象が消滅するのに充分でなければならない。所定のケースでは、読み出しサイクル前に再現可能な寄生電流応答を得るには、２つ以上の連続的予備的読み出しサイクルを使用できる。しかしながら、これによって更に複雑となり、全読み出し時間が長くなる。
【００７１】
図６に示された４レベルパルス印加プロトコルと関連させて図１４を検討すると、本例に示された実施例のわずかな拡張により本発明によってカバーされる他のパルス印加プロトコルに対しどのように予備的読み出し基準サイクルの原理を実現できるかが判る。
【００７２】
実施例６： オフセット電圧を必要とするスイッチングプロトコル
次に、アクティブビットライン上のアドレス指定されないセル内の寄生電流に関連する問題を解消または緩和するための更に別の方式について説明する。
【００７３】
上記式（２）によれば、アドレス指定されないセルに対する最小乱れ電圧はＶ_s／３（式（３）と比較）であり、これを達成するために４レベルおよび５レベルスイッチングプロトコルに関連して説明した好ましい実施例を示した。後述するように、所定の場合ではこの基準から多少逸れることが好ましいことがある。
【００７４】
メモリセルが電気インピーダンスおよびスイッチング特性に関する所定の特徴を呈すると仮定した場合、同じ時間にアドレス指定されないセルの乱れを低いレベルに維持しながら、読み出し動作中にビットラインに低寄生電流負荷をかけることが可能である。
【００７５】
セル内のメモリ材料が分極スイッチングを受ける期間中、選択されたセルは電圧Ｖ_i＝Ｖ_sを受けると仮定する。従って、次の式が成り立つ。
【００７６】
【数６】

【００７７】
アクティブビットライン上のアドレス指定されないセルを通って流れるアクティブビットライン上の累積漏れ電流を小さくすることが望ましい。これはアドレス指定されないセルの両端での電圧を値δだけ小さくすることによって達成できる。従って、次の式が成り立つ。
【００７８】
【数７】

【００７９】
（５）によれば、この増加量は他のアドレス指定されないセルの両端の電圧をそれに対応して調節することによって補償しなければならない。
【００８０】
【数８】

【００８１】
大きいマトリックスでは、非アクティブワードラインおよび非アクティブビットラインを有するセルの数（Ｖ_iv）は、非アクティブビットラインと交差するアクティブワードラインを有するセルの数（Ｖ_ii）よりも大幅に多い。従って、マトリックス内のアドレス指定されないセルの乱れ全体を最小にするために、Ｖ_iiiの減少を補償するのにＶ_ivを変えないようにする条件を課することができる。このケースでは次のようになる。
【００８２】
【数９】

【００８３】
当然ながらこのことは単に可能な選択ではなく、その後、関係する基本的な原理を理解するのを容易にすると見なすべきである。
【００８４】
従って、Ｖ_i＝Ｖ_s、Ｖ_ii＝Ｖ_s／３＋δ、Ｖ_iii＝Ｖ_s／３−δ、Ｖ_iv＝−Ｖ_s／３となるように、Ｖ_s／３プロトコルを変更する。この変更は、例えばすべての非アクティブワードラインおよびビットラインにδを加えながら、アクティブワードラインおよびビットライン上の電位を変えないままにすることによって達成できる。
【００８５】
【数１０】

【００８６】
δの大きさは２つの相反する条件を妥当に検討することによって選択しなければならない。一方で、アクティブビットラインへの寄生電流寄与分を最小にするようにこのδはできるだけ大きくすべきであるが、他方、アドレス指定されないセルの乱れを最小にするように、できるだけ小さくしなければならない。実際には、判断は各ケースで優勢な特定の条件に基づいて行わなければならない。
【００８７】
更に、ディスプレイおよびメモリ内の記憶またはメモリ媒体として使用される電気的に分極可能な材料は、オフセット電圧に関連するスイッチングプロトコルを実現する際に有利に利用できる非線形の電圧−電流応答特性を有し得ることが、当業者には周知である。しかしながら、かかる非線形の応答特性は特定の材料およびその処理、およびファクターにも依存し、これらファクターはこれに関連して実際に使用されるパルス印加プロトコルのパラメータだけでなく、デザインおよびスケールファクターに依存し得る。このことは、アドレス指定されないセル内の非線形の電圧−電流応答を有利に利用することに関して一般化することは不可能であるが、この種の応答を行う特定の実施例は各ケースで適用できる発見的解法や経験則を受けなければならない。しかしながら、この種のどの発見的解法も本願の範囲外にあると見なすべきである。
【００８８】
実施例７： 完全な行の読み出し
図１５には、読み出し中にアクティブビットラインに沿ったアドレス指定されないセルからのスプリアス電流寄与分を減少または解消するための別のルートが示されている。アクティブラインを除くすべてのワードラインは（図１５にゼロとして記載されている）センス増幅器の入力端における電位に近い電位にクランプされる。データを呼び出すためにアクティブワードラインは電位ＶＲＥＡＤとされ、これによって交差するビットライン上のセルに電流が流れる。これら電流の大きさは各セルにおける分極状態によって決まり、図示されるように、ビットラインごとに１つずつ設けられたセンス増幅器によって測定される。
【００８９】
この方式は次のいくつかの利点を有する。
− アドレス指定されないすべてのセルの両端の電圧はゼロに極めて近いので、除去しなければアドレス指定されたセルからの読み出しを不良にし得るような漏れ電流を除去できること。
− アドレス指定されないセル内で部分スイッチングを生じさせることなく、読み出し電圧Ｖ_READを保存電圧よりもかなり大きくすることができること。これによって、セル内の分極可能な材料の固有のスイッチング速度に近い膜スイッチング速度が可能になっている。
− この方式は大きいマトリックスアレイとコンパーチブルであること。
− 高度の並列性によって高いデータ読み出し速度が可能になっていること。
【００９０】
読み出しは破壊的であるので、多くのケースではデータを再度メモリデバイスに書き込まなければならない。このような書き込みは先のパラグラフに記載したパルス印加方式の１つによって達成できる。読み出されたセルとは異なるメモリデバイス内のセルの組をリフレッシュのために、例えばキャッシングと組み合わせて選択することができる。
【００９１】
この方式で生じ得る欠点は、ドライブ機能および検出機能を実行する回路に対する要求が大きくなることに大いに関連している。従って、長いワードライン上のすべてのセルを同時にスイッチングすることによって、そのラインに大きいサージ電流が生じる（このことは、ドライバーステージにおいて低ソースインピーダンスおよび低インピーダンス電流パスが必要となることを意味し、デバイス内にクロストークが生じる潜在的な危険性も生じることを意味する）。更に、各ビットラインでは別個のセンス増幅ごとにデータの損失を防止するために、ビットラインごとに１つの別個のセンス増幅器が必要となる。パッシブマトリックスにおけるセルの密度が可能な最大である場合に、これによってセンス増幅器が接続されるマトリックスのエッジにおいてクラウディングの問題が生じる。
【００９２】
上記スイッチングプロトコルによってアドレス指定されないセルが≒Ｖ_s／３を越える乱れ電圧を受けることなく、パッシブマトリックス装置内の所定のセルの分極方向を制御しながらスイッチングすることが可能となった。
【００９３】
上記実施例に説明されているように、このパルス印加プロトコルは例えば論理「０」として定義される読み出しサイクル中に分極スイッチングを生じるか、またはそれに対応し、論理「１」として定義される分極方向をスイッチングするメモリセル内の論理状態の読み出しに直接適用できる。メモリを初期化するにはすべてのセルに０を書き込む。このことは、上記ケースでは読み出しパルスサイクル（破壊的読み出し）を実行することを意味する。論理「１」を記憶するセルの分極を変えるためにパルスシーケンスを適用し、他方で残りのセルをそのままにすることによって書き込みを実行する。その後、メモリからデータを読み出すには破壊的読み出しの後にメモリ内のデータを保持したいケースでは、リフレッシュサイクルを実現しなければならない。このリフレッシュプロトコルはデータを提供するのに破壊的に読み出されたセル以外のセルを使って新たに記憶する場合に完全な読み出し／リフレッシュパルスシーケンスを必要とする。他方、同じセルを使用する場合、論理「０」として読み出されたセルはそのままにし、「１」を含むセルだけが分極スイッチングを受ければよい。
【図面の簡単な説明】
【図１】 強誘電メモリ材料のヒステリシス曲線の基本図を示す。
【図２】 交差している電極ラインおよびオーバーラップしている電極間に位置する強誘電材料を含むセルを備えたパッシブマトリックスアドレス指定装置の基本図である。
【図３】 マトリックス内の閉ループのまわりの電圧ステップの和を示す。
【図４】 ワードラインおよびビットライン上で制御すべき３つの別個の電圧レベルを必要とする読み出しおよび書き込み電圧プロトコルを示す。
【図５】 図４における３レベルの電圧プロトコルの別の変形例を示す。
【図６】 ワードラインおよびビットライン上で制御すべき４つの別個の電圧レベルを必要とする読み出しおよび書き込み電圧プロトコルを示す。
【図７】 図６における４レベルの電圧プロトコルの別の変形例を示す。
【図８】 ワードラインおよびビットライン上で制御すべき５つの別個の電圧レベルを必要とする読み出しおよび書き込み電圧プロトコルを示す。
【図９】 図８における５レベルの電圧プロトコルの別の変形例を示す。
【図１０】 非アクティブワードライン上の予備的充電パルスが含まれることが違いとなっている、図６に示された別の電圧プロトコルを示す。
【図１１】 非アクティブワードライン上の予備的充電パルスが含まれることが違いとなっている、図７に示された別の電圧プロトコルを示す。
【図１２】 非アクティブワードライン上の予備的充電パルスが含まれることが違いとなっている、図８に示された別の電圧プロトコルを示す。
【図１３】 非アクティブワードライン上の予備的充電パルスが含まれることが違いとなっている、図９に示された別の電圧プロトコルを示す。
【図１４】 予備的読み出し基準サイクルを必要とする読み出しおよび書き込みプロトコルの一例を示す。
【図１５】 完全な行並列検出に基づく読み出し方式を示す。

Claims (14)

1. アドレス指定マトリックスを形成するワードラインおよびビットラインに電位または電圧を印加することにより、別個の選択可能な個々のセルの分極状態を所望する状態にスイッチングでき、ヒステリシスを呈する電気的に分極可能な材料、特に強誘電材料を備えたセルの、パッシブマトリックスでアドレス指定可能なディスプレイまたはメモリアレイをドライブする方法であって、時間的にコーディネートされた状態でマトリックスのうちのワードラインおよびビットラインに印加される電圧レベルを個々に制御するためのタイミングシーケンスを電圧パルス印加プロトコルが定めるように、ｎ個（ｎ≧３）の電圧レベルまたは電位レベルを有する電圧パルス印加プロトコルを設定する工程と、
   前記選択されたビットライン（単数または複数）と前記ビットライン（単数または複数）に接続されたセルとの間を流れる電荷を検出する読み出しサイクル、および選択されたワードラインおよびビットラインに接続されたセル内の分極状態（単数または複数）が所定の論理状態またはデータ値の組に対応するようにされるリフレッシュ／書き込みサイクルを含む少なくとも２つの別個の部分を前記タイミングシーケンスが含むようにする工程とを備えた、パッシブマトリックスでアドレス指定可能なディスプレイまたはメモリアレイをドライブする方法において、
   ゼロ値を有する１つの電圧レベル、分極スイッチング電圧Ｖ_sに等しい別の電圧レベル、および０とＶ_sとの間の値を有する少なくとも１つの追加電圧レベルを選択する工程を備え、電圧パルス印加プロトコルが４つ以上の電圧レベルを含む場合、少なくとも別の追加電圧レベルが０とＶ_sとの間の値を有するか、または少なくとも別の追加電圧レベルが０とＶ_sとの間の値を有し、また、少なくとも別の追加電圧レベルがＶ_sよりも大きい値を有し、いずれのケースにおける電圧パルス印加プロトコルにおける連続する電圧レベルおよびそれに続く電圧レベルの間のインターバルが同じ値を有し、
   アクティブ電圧レベルの１つ以上の対における電圧レベルの間の電位差がＶ_sまたはそれ以上となるように、電圧レベルの１つ以上の対をアクティブ電圧レベルの一対として選択する工程と、
   少なくとも１つの休止電圧レベルが０とＶ_sとの間の値を有するように、１つ以上の電圧レベルを休止電圧レベルとして選択する工程と、
   選択すべきメモリセルにおいて交差するワードラインおよびビットラインに前記アクティブ電圧レベルの一対のうちの電圧レベルの各々をそれぞれ印加することにより、電圧パルス印加プロトコルにおいてメモリセルへデータを書き込むか、またはメモリセルからデータを読み出す形態でアドレス指定動作をするための個々のメモリセルを選択する工程と、
   ワードおよびビットラインの電圧レベルが書き込みまたは読み出しサイクル中の電圧レベルに変化するときにワードラインおよびビットラインが前記少なくとも１つの休止電圧レベルであるように書き込みまたは読み出しサイクルの開始前に、すべてのワードラインおよびビットラインを前記１つ以上の休止電圧レベルのうちの１つにラッチし続ける工程と、
   ワードラインおよび１つ以上のビットラインをそれぞれ前記アクティブ電圧レベルの一対の電圧レベルのいずれかにラッチし、１つ以上のアクティブビットラインと前記ビットライン（単数または複数）に接続した１つ以上のメモリセルとの間に流れる電荷を検出することにより、前記所定のタイミングシーケンスのうちの読み出しサイクルにおける読み出し動作を実行する工程を備え、前記電荷の流れが前記それぞれの１つ以上のメモリセルの分極状態を表示しており、前記分極状態がメモリセルに記憶されているデータ値を表示するものとして予め定められており、他方、読み出し動作中の非アクティブワードラインおよび非アクティブビットラインが休止電圧レベルにラッチされるか、または２つ以上の休止電圧レベルおよび／または２つ以上の対のアクティブ電圧レベルが使用される時には前記ラインは休止電圧レベルから別の休止電圧レベルに切り換えられるか、または別の電圧レベルに切り換えられ、いずれのケースにおいても前記電圧レベルの差はＶ_sを越えないようになっており、
   ワードラインを前記アクティブ電圧レベルの一対のうちの電圧レベルにラッチし、１つ以上のビットラインをアクティブ電圧レベルの前記対の他方の電圧レベルにラッチするか、または前記ワードラインに印加された電圧レベルにできるだけ近い休止電圧レベルにラッチし、よってワードラインおよびビットラインを附勢し、セル内の所定の分極状態を設定し、セルの現在の分極状態を変えるか、またはセルの現在の分極状態をそのままにすることのいずれかにより、選択されたメモリセルにおける書き込み動作を実行することにより、前記所定のタイミングシーケンスのうちの書き込みサイクルにおける書き込み動作を実行する工程を備え、前記分極状態がメモリセル内に記憶されたデータ値を表示するように予め定められており、一方、書き込み動作中の非アクティブワードラインおよび非アクティブビットラインが前記少なくとも１つの休止電圧レベルにラッチされるか、または２つ以上の休止電圧レベルが使用される場合には前記ラインが休止電圧レベルから別の休止電圧レベルまたは別の電圧レベルに切り換えられ、よっていずれのケースにおいても前記電圧レベルの間の差がＶ _s を越えないようになっており、
   書き込みサイクルまたは読み出しサイクルの終了後にすべてのワードラインおよびビットラインを休止電圧レベルに戻す工程とを備え、書き込み動作においてメモリセルの分極状態を設定するか、そのままにするか、またはリセットするかに関連して、いずれのケースにおいても電圧パルス印加プロトコルに従うアクティブラインのための電圧レベルの選択が行われ、他方、書き込み動作および読み出し動作においてアクティブワードラインおよびビットラインに印加される電圧レベルに関連し、書き込みおよび読み出し動作において休止電圧または他の電圧レベルからの非アクティブワードラインおよびビットラインにラッチされる電圧レベルの選択が行われ、アクティブラインと非アクティブラインとの間の容量結合およびアドレス指定されないメモリセルの起こり得る乱れを最小にするようになっている、パッシブマトリックスでアドレス指定できるディスプレイまたはメモリアレイをドライブする方法。
2. 前記読み出しサイクル中にビットラインと前記ビットラインに接続したセルとの間に流れる電荷に応答して、１つ以上のビットラインをフロートできるようにし、リフレッシュ／書き込みサイクル中にワードラインおよびビットライン上のすべての電圧をクランプすることを特徴とする、請求項１記載の方法。
3. アドレス指定されないセルの両端の電圧がＶ_s／２を大幅に越えない場合に、ここでＶ_sは読み出しサイクル、リフレッシュサイクルおよび書き込みサイクル中のアドレス指定されたセルの両端の電圧であることを特徴とする、請求項１記載の方法。
4. アドレス指定されないセルの両端の電圧がＶ_s／３を大幅に越えない場合に、ここでＶ_sは読み出しサイクル、リフレッシュサイクルおよび書き込みサイクル中のアドレス指定されたセルの両端の電圧であることを特徴とする、請求項１記載の方法。
5. アドレス指定されないセルの両端の電圧がＶ_s／３を大幅に越えない場合に、ここでＶ_sは読み出しサイクル、リフレッシュサイクルおよび書き込みサイクル中のアドレス指定されたセルの両端の電圧であり、値ｎ＝５およびｎ_WORD＝３およびｎ_BIT＝３を選択することを特徴とする、請求項１記載の方法。
6. アクティブワードラインおよびアクティブビットラインに沿ったアドレス指定されないセルが、値Ｖ_s／２またはＶ_s／３から制御された値だけずれた読み出し／書き込みサイクル中の最大電圧を受けるようにすることを特徴とする、請求項１記載の方法。
7. アクティブワードラインに沿ったアドレス指定されないセルが、制御された電圧増加量だけ、値Ｖ_s／２またはＶ_s／３を越える電圧を受けるようにし、同時に、選択されたアクティブビットラインに沿ったアドレス指定されないセルが、制御された電圧減少量だけ、値Ｖ_s／２またはＶ_s／３よりも小さい電圧を受けるようにすることを特徴とする、請求項６記載の方法。
8. 前記制御された電圧増加量と電圧減少量とが互いに等しいことを特徴とする、請求項７記載の方法。
9. 非アクティブワードラインの電位Φ_inactiveＷＬに制御された電圧増加量δ１を加え、非アクティブビットラインの電圧Φ_inactiveＢＬに制御された電圧増加量δ２を加える、請求項１記載の方法。
10. δ１＝δ２≠０であることを特徴とする、請求項９記載の方法。
11. 休止電位（電圧パルス印加プロトコルを使用する各時間の間の時間中にワードラインおよびビットラインにかかる電位）が、ワードラインおよびビットラインに同じ値を有するように制御すること、即ちすべてのセルにゼロ電圧が加わるようにすることを特徴とする、請求項１記載の方法。
12. ａ）システムのアース、ｂ）パルス印加プロトコルの開始時にアドレス指定されたワードライン、ｃ）パルス印加プロトコルの開始時のアドレス指定されたビットライン、ｄ）電源電圧（Ｖ_cc）のうちの１つから、１つ以上のワードラインおよびビットラインにかかる休止電位を選択することを特徴とする、請求項１記載の方法。
13. 読み出しサイクルの直前に先行する予備的読み出しサイクルの適用に際して、該サイクル中にアクティブワードラインに電圧シフトが印加されないことを除き、前記読み出しサイクルの電圧パルスプロトコルおよび電流検出と同じであり、読み出しサイクルに先行し、選択された時間だけ読み出しサイクルから離間する前記予備的読み出しサイクルを適用し、アドレス指定されたセルの論理状態を決定する回路への入力データとして前記予備的読み出しサイクル中に記録された信号を使用することを特徴とする、請求項１記載の方法。
14. 前記予備的読み出しサイクル中に記録された前記電荷を読み出しサイクル中に記憶された電荷から減算することを特徴とする、請求項１３記載の方法。

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