ES2232666T3 - Direccionamiento de una matriz de memoria. - Google Patents

Abstract

Método para el control de una pantalla o dispositivo de memoria direccionable por matriz pasiva, de células que comprenden un material polarizable eléctricamente que muestra histéresis, en particular un material ferroeléctrico, en el que el estado de polarización de células individuales, seleccionables separadamente, se puede cambiar al estado deseado por aplicación de potenciales eléctricos o voltajes eléctricos a líneas de palabras y de bits que forman una matriz de direccionado, y en el que el método comprende el establecimiento de un protocolo pulsante de voltaje con n niveles de voltaje o potencial, n>_3, de manera tal que el protocolo pulsante de voltaje define una secuencia de temporización para controlar individualmente los niveles de voltaje aplicados a líneas de palabras y de bits de la matriz en forma coordinada a lo largo del tiempo, disponiendo dicha secuencia de temporización para comprender como mínimo dos partes distintas, incluyendo un ¿ciclo de lectura¿ durante el cual lascargas que pasan entre dichas línea o líneas de bits seleccionadas y las células que se conectan a dicha línea o líneas de bits son detectadas, y un ¿ciclo de regeneración/escritura¿ durante el cual el estado o estados de polarización en células que conectan con líneas de palabras y de bits seleccionadas se llevan a correspondencia con un conjunto de estados lógicos predeterminados o valores de datos.

Description

Direccionamiento de una matriz de memoria.

La presente invención se refiere a un método de control de una pantalla o un conjunto de memoria de células, direccionable por matriz pasiva, comprendiendo un material eléctricamente polarizable que muestra histéresis, en particular, un material ferroeléctrico, de manera que el estado de polarización de células individuales, seleccionables separadamente, se puede cambiar o conmutar al estado deseado por aplicación de potenciales o voltajes eléctricos a líneas de bits y de palabras que forman una matriz de direccionado, y en el que el método comprende el establecimiento de un protocolo de voltaje pulsante con n niveles de voltaje o de potencial, siendo n\geq3, de manera que el protocolo de voltaje pulsante define una secuencia de temporización para controlar individualmente los niveles de voltaje aplicados a líneas de palabras y bits de la matriz de manera coordinada en el tiempo, disponiendo dicha secuencia de temporización para comprender como mínimo dos partes distintas, incluyendo un "ciclo de lectura" durante el cual se detectan las cargas que pasan entre dicha línea o líneas de bits seleccionadas y las células que conectan a dicha línea o líneas de bits, y un "ciclo de memorización/escritura" durante el cual el estado o estados de polarización en células que se conectan con líneas seleccionadas de palabras y bits son llevadas a su correspondencia con un conjunto de estados lógicos o valores de datos predeterminados.

En particular, la presente invención se refiere a protocolos pulsantes para el direccionado de puntos de cruzamiento individuales en matrices pasivas utilizadas para almacenamiento de datos y para visualización. Una preocupación principal consiste en evitar la alteración de puntos de cruzamiento sin direccionado en las mismas matrices. Otra preocupación importante consiste en minimizar la señal acumulativa procedente de células no direccionadas en dichas matrices durante la lectura de los datos almacenados. Las aplicaciones comportarán de manera típica, sin que ello sirva de limitación, matrices que contienen una delgada capa ferroeléctrica que actúa como material de memoria no volátil.

El direccionado de matrices pasivas implica la utilización de dos conjuntos de juegos de electrodos paralelos que se cruzan entre sí, de manera típica de forma ortogonal, creando una matriz de puntos de cruzamiento a la que se puede acceder individualmente de forma eléctrica por la excitación selectiva de los electrodos apropiados desde el borde de la matriz. Las ventajas de esta disposición incluyen la simplicidad de fabricación y elevada densidad de puntos de cruzamiento, a condición de que la funcionalidad del dispositivo de matriz se pueda conseguir mediante las conexiones de dos terminales disponibles en cada punto de cruzamiento. En el presente contexto son de especial interés las aplicaciones de visualización y de memoria que comportan matrices en las que los electrodos, en cada punto de cruzamiento, abrazan en sándwich en una estructura similar a un condensador un determinado material, lo cual se llama una "célula", y de manera que el material de las células muestra capacidad de polarización e histéresis. Esta última característica confiere carencia de volatilidad de los dispositivos, es decir, muestran un efecto de memoria en ausencia de un campo externo aplicado. Mediante una aplicación de una diferencia de potencial entre los dos electrodos de una célula determinada, el material de la célula queda sometido a un campo eléctrico que genera una respuesta de polarización, cuya dirección y magnitud se pueden, por lo tanto, disponer y dejar en un estado determinado, representando, por ejemplo, un "0" ó "1" lógico en una aplicación de memoria o un nivel de brillo en una aplicación de visualización o de pantalla. De manera similar, la situación de polarización de una célula determinada se puede alterar o se puede deducir por aplicación renovada de voltajes a los dos electrodos que conducen a dicha célula.

Se pueden encontrar ejemplos de dispositivos de matriz pasiva utilizando sustancias con memoria ferroeléctrica en la literatura de hace 40-50 años. Así, por ejemplo, W.J. Merz y J.R. Anderson describieron un dispositivo de memoria basado en titanato de bario en 1955 (W.J. Merz y J.R. Anderson, "Ferroelectric storage devices", Bell.Lab.Record. 1, pp. 335-342 (1955)), y otros trabajos similares fueron realizados por otros poco después (ver, por ejemplo, C.F. Pulvari "Ferroelectrics and their memory applications", IRE Transactions CP-3, pp. 3-11 (1956), y D.S. Campbell "Barium titanate and its use as a memory store", J. Brit. IRE 17 (7) pp. 385-395 (1957)). Un ejemplo de pantalla direccional por matriz pasiva que se transformaba en no volátil por un material ferroeléctrico se puede encontrar en la Patente U.S.A. Nº 3 725 899 (W. Greubel) presentada en 1970.

En vista de esta larga historia y de sus ventajas aparentes, se puede observar que el principio de direccionado de matriz pasiva conjuntamente con sustancias ferroeléctricas no ha tenido un gran impacto tecnológicamente ni comercialmente. Si bien importantes razones para ello pueden ser atribuidas a la falta de materiales ferroeléctricos que satisfagan la gama completa de exigencias mínimas (técnicas y comerciales) para los dispositivos en cuestión, un factor importante ha sido unas determinadas características negativas intrínsecas del direccionado por matriz pasiva. Destaca entre éstas el problema de distribución de los puntos de cruce no direccionados. El fenómeno es bien conocido y se ha comentado de manera extensa en la literatura, tanto para pantallas como para dispositivos de memoria. Por lo tanto, las cuestiones básicas no serán explicadas aquí, sino que se sugiere que el lector acuda, por ejemplo, a la obra A. Sobel: "Some constraints on the operation of matrix displays", IEEE Trans.Electron Devices (Corresp.) ED-18, p. 797 (1971), y L.E. Tannas Jr., "Flat panel displays and CRTs", pp. 106 & sig.,(Van Nostrand 1985). Dependiendo del tipo de dispositivo en cuestión, se pueden definir diferentes criterios para evitar o reducir las alteraciones de puntos de cruce no direccionados. En general, se pretende reducir la sensibilidad de cada célula de la matriz con respecto a pequeñas alteraciones de señales, que se pueden conseguir por células que muestran una respuesta voltaje-corriente no lineal, comportando, por ejemplo, formación de umbrales, rectificación y/o diferentes formas de histéresis.

Si bien se reivindica la aplicabilidad general de la presente invención, se hará énfasis especialmente en las memorias ferroeléctricas, en las que una delgada película de material ferroeléctrico es estimulado en los puntos de cruce de la matriz, mostrando una curva de histéresis tal como se ha mostrado de manera general en la figura 1. De manera típica, la escritura de un bit se consigue por aplicación de un diferencial de voltaje a través de la película en un punto de cruce, provocando que el material ferroeléctrico se polarice o cambie la polarización. La lectura se consigue de manera análoga aplicando un voltaje de una polarización determinada, que provoca o bien que la polarización permanezca sin cambios después de eliminar el voltaje o bien el cambio a la dirección opuesta. En el primer caso, pasará una pequeña corriente como respuesta al voltaje aplicado mientras que, en el último, el cambio de polarización provoca un impulso de corriente de magnitud superior al nivel de umbral predefinido. Se puede definir un punto de cruzamiento arbitrariamente representando un bit "0" en el primer caso, y un bit "1" en el último.

Un material con una curva de histéresis tal como se muestra en la figura 1 cambiará su siguiente dirección de polarización después de la aplicación de un campo que supera V_{c}. No obstante, un cambio parcial tendrá lugar en la aplicación de voltajes por debajo de este valor, en una medida que dependerá del material en cuestión. Así, por ejemplo, en una matriz con un gran número de puntos de cruzamiento, los estímulos repetidos de puntos de cruzamientos no direccionados pueden degradar finalmente los estados de polarización de la matriz hasta el punto en el que resultan lecturas erróneas. La cantidad y tipo de estímulos recibidos por puntos de cruzamientos no direccionados en una matriz pasiva de barras cruzadas durante las operaciones de escritura y lectura depende de la forma en la que se gestionan los voltajes en todas las líneas de direccionado en la matriz durante estas operaciones que, en lo que sigue, se indicarán como el "protocolo de pulsación". La elección del protocolo de pulsación de voltaje depende de una serie de factores, y se han propuesto diferentes enfoques en la literatura para aplicaciones que comportan materiales de memoria que muestran histéresis. Se indicarán a continuación ejemplos de la técnica anterior.

La Patente U.S.A. Nº 2 942 239 (J.P. Eckert, Jr. & otros) da a conocer protocolos de pulsación para dispositivos de memoria con núcleos magnéticos, cada uno con una curva de histéresis magnética análoga a la ferroeléctrica mostrada en la figura 1. Si bien se reivindica la aplicabilidad general para elementos de memoria que muestran estados biestables de polarización remanente, incluyendo materiales ferroeléctricos, su invención contiene solamente indicaciones específicas sobre almacenamiento de datos magnéticos en la que aportaciones separadas al flujo magnético total de cada célula se suman o restan de diferentes líneas independientes que se cortan en cada célula. Esto queda reflejado en la forma en la que las células quedan enlazadas en las realizaciones preferentes, con un protocolo de lectura que proporcionará superposición de un estímulo polarizante lento, o "de fondo" aplicado a la totalidad o a un subconjunto (por ejemplo, una columna o fila) de las células de la matriz, y con la aplicación de un impulso de selección rápido entre las líneas de cruzamiento que contienen la célula direccionada. Nada se indica sobre protocolos de voltaje eficaces para células de memoria de dos terminales, similares a un condensador, que combinan alta velocidad, acceso al azar a datos con restablecimiento de la información leída de forma destructiva.

La Patente U.S.A. Nº 3 002 182 (J.R. Anderson) se refiere al problema de pérdida de polarización por cambio parcial de las células de memoria ferroeléctrica en conjuntos direccionados de matriz pasiva de condensadores llenos de sustancias ferroeléctricas. Para reducir la pérdida de polarización de cambio o conmutación parcial durante la escritura, esta patente indica la utilización de la aplicación simultánea de impulsos de direccionado a una fila y columna direccionadas, de manera tal que la primera ejecuta un cambio de potencial eléctrico típicamente de +2V_{s}/3 a +3V_{s}/4 (siendo V_{s} el voltaje de conmutación nominal), mientras que el último pasa a un valor negativo suficiente para que la diferencia de potencial entre los electrodos en el punto de cruzamiento seleccionado alcance el valor V_{s}. Conmutando el resto de columnas a un potencial comprendido en una gama de valores de +V_{s}/3 a +V_{s}/4, solamente la célula seleccionada de la matriz es sometida a un campo cambiante significativo, y el cambio parcial en los otros puntos de cruzamiento se reduce fuertemente (la reducción depende de las características del material de la sustancia ferroeléctrica, en particular de las dimensiones de la curva de histéresis y de la magnitud de la constante dieléctrica). En un sistema pulsante alternativo, la misma patente indica la aplicación de "impulsos compensadores de alteraciones" adicionales que siguen a cada operación de escritura, de manera que la fila seleccionada es fijada en potencial 0 mientras que las columnas seleccionadas y no seleccionadas se someten a impulsos de +V_{s}/4 a +V_{s}/3 y -V_{s}/4 a -V_{s}/3, respectivamente. Esta última operación se dice que reduce las pérdidas inducidas de conmutación parcial de polarización de manera adicional. No obstante, no se ha proporcionado explicación física alguna para esta elección del sistema pulsante, que parece basarse en un grado elevado en la experiencia empírica del inventor con materiales ferroeléctricos de su tiempo, en particular titanato de bario. Si bien la elección básica de polaridades parece posible y ciertamente intuitiva para un experto en la técnica de materiales ferroeléctricos, la descripción facilitada es insuficiente para proporcionar una norma u orientación adecuada para la selección de magnitudes de impulso y de temporización en términos concretos para casos generalizados. Para leer la información almacenada o borrar las células antes de una operación de escritura, el inventor propone la aplicación del voltaje de cambio completo -V_{s} a la fila o filas seleccionadas, indicándolo como "manera bien conocida en esta técnica". La selección de los voltajes de electrodos de columnas es tratada de forma poco clara. Puede ocurrir que el electrodo de la columna seleccionada es fijado a tierra, polarizando todos los electrodos de columnas no seleccionados a -V_{s}/3 o -V_{s}/4 (ver la figura 4B en la patente USA Nº 3 002 182). No obstante, esto conduce a una carga de voltaje de 2V_{s}/3 a 3V_{s}/4 en las células no seleccionadas de la misma fila que la célula seleccionada, con evidente peligro de cambio parcial. Por lo tanto, podría parecer, en el mejor de los casos, que la invención es poco apropiada para situaciones en las que se requiere un gran número de operaciones de lectura entre cada operación de escritura, y la aplicabilidad general a dispositivos ferroeléctricos reales parece dudoso.

La Patente USA Nº 3 859 642 (J. Mar) da a conocer un concepto de memoria basado en un sistema de direccionado de matriz pasiva, en el que un conjunto de condensadores con valores de capacidad biestable programable es sometido a excitación de dos niveles durante el ciclo de lectura. La función de memoria reside en la biestabilidad de los condensadores, que se supone que son del tipo metal-aislante-semiconductor (MIS) o equivalente, mostrando un bucle de histéresis centrado alrededor de un voltaje desplazado y bien alejado del punto de desplazamiento cero. La escritura de datos se consigue al polarizar las líneas de filas y columnas que se cruzan en el condensador seleccionado a las polaridades +V y -V, respectivamente, de manera alternativa a -V y +V, respectivamente, dependiendo de cual de los dos estados biestables debe ser escrito. La polarización neta resultante es por lo tanto de + -2V en el condensador seleccionado, y no supera una magnitud absoluta V en condensadores no seleccionados, definiendo V como un valor por debajo de un umbral para la escritura. La escritura parcial no se considera aparentemente un problema, y no se describen medidas específicas con respecto a ello, más allá del simple enfoque al que se ha hecho referencia. Por lo tanto, las enseñanzas de la Patente USA Nº 3 859 642 no se pueden considerar como poseedoras de significado de técnica anterior con respecto a la materia de la presente invención.

Un sistema de selección de un tercio de voltaje para el direccionado de una matriz ferroeléctrica se da a conocer en la Patente USA Nº 4 169 258 (L.E. Tannas, Jr.). En este caso, las líneas x e y de una disposición de direccionado de matriz pasiva se someten a un protocolo de impulsos, en el que se aplican voltajes (unipolares) con magnitudes relativas 0, 1/3, 2/3 y 1 de manera coordinada a todas las líneas x e y. En este caso, el valor de voltaje (1) es la amplitud del voltaje nominal utilizada para activar una célula determinada desde el estado lógico "OFF" ("paro") a "ON" ("marcha"), o viceversa, indicándose como voltaje coercitivo típico un valor comprendido entre \tfrac{1}{2} y ^{2}/_{3}. Una importante limitación del sistema que se da a conocer en la patente es que los protocolos de impulsos son indicados para todas las células, empezando con la misma magnitud de polarización inicial y dirección ("OFF"), es decir, toda la matriz debe ser borrada a un estado "OFF" antes de que se pueda escribir un nuevo dibujo o modelo de estados en las células de la matriz. Además, cualquier estado "ON" en la misma línea "y" que la célula direccionada recibirá un impulso de alteración de magnitud 2/3 en la dirección del estado "OFF", conduciendo a una conmutación parcial en los materiales ferroeléctricos más conocidos. Si bien estas limitaciones pueden ser aceptables en algunos tipos de pantallas y memorias, éste no es el caso de la mayor parte de aplicaciones.

El borrado completo ("blanking") no queda comprendido dentro de lo que Tannas Jr. indica método convencional "sistema de selección de un medio", que se describe en detalle en la Patente USA antes citada Nº 4 169 258. No obstante, el último sistema expone las células no seleccionadas a impulsos de alteración de un valor relativo \tfrac{1}{2} . Esto se considera en general no aceptable para todas las aplicaciones prácticas de memoria que utilizan materiales ferroeléctricos tradicionales, tales como cerámicas inorgánicas. Además, el sistema de selección de voltaje de un medio se describe solamente en términos de eventos de conmutación o cambio único en las células direccionadas, lo cual destruye los estados de polarización previos a la conmutación o cambio.

Un protocolo de pulsaciones de voltaje de tres niveles se da a conocer en la Patente USA Nº 5 550 770 (Kuroda). Este protocolo de pulsaciones está relacionado íntimamente con un dispositivo de memoria ferroeléctrica activa que tiene un mayor nivel de integración que las matrices ferroeléctricas activas habituales con células de memoria de tipo 1T-1C. Kuroda divide el dispositivo de memoria en bloques de memoria, de manera tal que todas las líneas de bits (o líneas de datos según denominación de Kuroda), están conectadas con un elemento de conmutación en forma de un transistor con efecto de campo, en particular del tipo llamado IGFET (transistor aislado con efecto de puerta de campo). El resultado es que Kuroda termina con una matriz de memoria con un número menor de elementos de conmutación o transistores enlazados con las células de memoria que en el caso de las matrices de memoria activa de la técnica anterior. Todas las líneas de palabras y de bits del dispositivo de memoria de Kuroda se mantienen antes de un ciclo de escritura o lectura a un potencial de voltaje cero. A efectos de iniciar un ciclo de escritura o lectura, los transistores deben ser puestos en marcha aplicando un nivel de voltaje, que debe ser tan grande como la suma del voltaje de cambio de polarización V_{0} y el voltaje de umbral efectivo del IGFET. Entonces Kuroda selecciona una línea de palabra por medio de un decodificador de línea de palabras. Se selecciona una única línea de bits al poner en marcha un primer transistor de conmutación ("ON"), mientras se mantiene otro transistor de conmutación parado ("OFF"), estando conectados estos transistores de conmutación entre cada línea de bits única y una línea de salida de un decodificador de línea de bits. La no selección de una línea de bits se realiza poniendo el primer transistor en posición OFF y el segundo transistor en posición ON. Para el ciclo de escritura y lectura del protocolo pulsante de voltaje, kuroda aplica un sistema de tres niveles que incorpora el llamado sistema de selección de medio voltaje y reivindica que lo que se designa como "esfuerzo" ("stress") en líneas de palabras y bits no seleccionadas, en su dispositivo de memoria, resulta comparable al "esfuerzo" que tiene lugar en matrices de memoria completamente activas, es decir, con células de memoria del tipo 1T-1C. Tal como se indica claramente en la patente Kuroda en la columna 17, su protocolo de voltaje pulsante no parece adecuado para las memorias ferroeléctricas direccionables mediante matriz pasiva indicadas como técnica anterior en la tabla 1 de la misma columna. El nivel más elevado de integración conseguido por el dispositivo de memoria de Kuroda se encuentra, por lo tanto, desplazado en algunos grados al tener que recurrir a un sistema de selección de células de memoria que comporte, en primer lugar, la selección de un bloque de memoria y a continuación la selección de líneas de palabras, tal como es conocido en la técnica anterior, mientras que la selección de líneas de bits tiene que recurrir a un dispositivo selector dotado de dos MOSFET de conmutación para cada línea de bits en una columna de bloques. Esto posibilita a Kuroda el utilizar un protocolo de tres niveles con el sistema de selección de medio voltaje que comporta un voltaje de V_{s}/2 (V_{0}/2 en Kuroda) que resulta en un nivel de alteración ("stress") en células de memoria no direccionadas que es comparable al que se puede conseguir en memorias direccionables por matriz completamente activa. Se debe observar además que Kuroda no permite escritura y lectura paralelas, solamente lectura y escritura bit a bit, dado que solamente se puede conectar un amplificador único de escritura y de un solo sentido en cada columna de bloques de su memoria, si bien Kuroda ofrece, desde luego, la posibilidad de escribir y leer simultáneamente células de memoria individuales en otros segmentos de bloques de memoria de su matriz de memoria.

De este modo, en aplicaciones de memoria direccionable por matriz pasiva y de pantallas en las que se desea tener la posibilidad de cambiar el contenido lógico de células individuales sin alterar otras células o teniendo que borrar y reponer el conjunto del dispositivo, existe una clara necesidad de mejora con respecto a la técnica conocida.

Por lo tanto, es un objetivo principal de la invención dar a conocer protocolos de voltaje con respecto al tiempo para la activación de las líneas de direccionado x e y de matriz pasiva en memorias no volátiles que muestran curvas de histéresis parecidas a las ferroeléctricas a efectos de minimizar las alteraciones de células de memoria no seleccionadas durante la escritura, así como leer datos hacia/desde dichas memorias.

Otro objetivo de la presente invención consiste en describir protocolos de voltaje que reducen la carga/descarga de transitorios y por lo tanto permiten conseguir una elevada velocidad.

Otro objetivo de la presente invención consiste en describir protocolos de voltaje que permiten circuitos electrónicos simples, fiables y económicos para llevar a cabo las operaciones de control y de sentido en las matrices de memoria.

Los objetivos anteriores, así como otras ventajas y características, se consiguen mediante un método según la presente invención, que se caracteriza por seleccionar un nivel de voltaje que tiene un valor 0, otro nivel de voltaje igual a un voltaje de conmutación de polarización V_{s} y, como mínimo, un nivel de voltaje adicional que tiene un valor entre 0 y V_{s} y, en caso de que el protocolo de pulsación de voltaje comprenda más de tres niveles de voltaje, como mínimo otro nivel de voltaje adicional que tiene un valor entre 0 y V_{s}, o como mínimo otro nivel de voltaje adicional que tiene un valor entre 0 y V_{s} y un valor de voltaje adicional que tiene un valor mayor que V_{s}, teniendo los intervalos entre niveles de voltaje sucesivos y siguientes en el protocolo de pulsación de voltaje, en cualquier caso, los mismos valores; seleccionando uno o varios pares de niveles de voltaje como par de niveles de voltaje activos de manera tal que la diferencia de potencial entre los niveles de voltaje en dicho par o pares de niveles de voltaje activos es V_{s} o superior; seleccionar uno o varios niveles de voltaje inactivos de manera tal que, como mínimo, un nivel de voltaje inactivo tiene un valor entre 0 y V_{s}; seleccionar células de memoria individuales para una operación de direccionado en forma de escribir datos en el mismo o leer datos del mismo, de manera intrínseca en el protocolo pulsante de voltaje al aplicar cada uno de los niveles de voltaje de un par de dichos niveles de voltaje activos, respectivamente, a una línea de palabras y a una línea de bits que se cruzan en la célula de memoria a seleccionar; mantener antes de la iniciación de un ciclo o lectura o escritura todas las líneas de palabras y bits retenidas en uno de dichos uno o varios niveles de voltaje inactivos; llevar a cabo la operación de escritura en el ciclo de escritura de dicha secuencia de tiempo definida al retener una línea de palabras en un nivel de voltaje de un par de dichos niveles de voltaje activos, y siendo lo más cercana posible cualquier línea o líneas de bits en el otro nivel de voltaje de dicho par de niveles de voltaje activos o en un nivel de voltaje inactivo al nivel de voltaje aplicado a dicha línea de palabras, activando de esta manera las líneas de palabras y de bits para llevar a cabo la operación de escritura en una célula de memoria seleccionada al determinar un estado de polarización definido en la célula, cambiar el estado de polarización existente de la célula o dejar un estado de polarización existente de la célula inalterado, siendo predefinido dicho estado de polarización como representante de valores de datos almacenados en las células de memoria; mientras líneas de palabras inactivas y líneas de bits inactivos durante la operación de escritura son retenidas a dicho nivel o niveles de voltaje inactivos o bien, en el caso de utilización de más de un nivel de voltaje inactivo, conmutadas de un nivel de voltaje inactivo a otro o conmutadas a otro nivel de voltaje, de manera que en cualquier caso la diferencia entre dichos niveles de voltaje no supere V_{s}; llevando a cabo una operación de lectura en el ciclo de lectura de dicha secuencia de temporización definida por retención de una línea de palabras y una o varias líneas de bits respectivamente en cualquiera de los niveles de voltaje de un par de dichos niveles de voltaje activos y detectando la carga que pasa entre una o varias líneas de bits activos y respectivamente una o varias células de memoria que conectan dichas línea o líneas de bits, siendo dicho flujo de carga indicativo del estado de polarización respectivamente de dicha célula o células de memoria, siendo predefinido dicho estado de polarización como valores de datos representativos almacenados en una célula de memoria, mientras que las líneas de palabras inactivas y las líneas de bits inactivas durante la operación de lectura son retenidas en un nivel de voltaje inactivo o bien, en el caso de utilizar más de un nivel de voltaje inactivo y/o más de un par de niveles de voltaje activo, son conmutados de un nivel de voltaje inactivo a otro nivel de voltaje inactivo o conmutados a otro nivel de voltaje, de manera que en cualquier caso la diferencia en dichos niveles de voltaje no superará V_{s}; y retornando después de la terminación del ciclo de escritura o lectura todas las líneas de palabras y de bis a niveles de voltaje inactivos; teniendo lugar la selección de niveles de voltaje para las líneas activas de acuerdo con el protocolo pulsante de voltajes en cualquier caso con respecto a si se determinará un estado de polarización de una célula de memoria o permanecerá sin cambios, o se hará reposición en la operación de escritura, mientras tiene lugar la selección de niveles de voltaje retenidos a las líneas de palabras y bits inactivas entre voltajes inactivos u otros niveles de voltaje en la operación de escritura y lectura con respecto a los niveles de voltaje aplicados a las líneas activas de palabras y bits en estas operaciones, a efectos de minimizar los acoplamientos capacitivos entre líneas activas y no activas y alterar posiblemente células de memoria no direccionadas.

De acuerdo con la invención es ventajoso permitir que una o varias líneas de bits floten en respuesta a cargas que fluyen entre una línea de bits y las células conectadas a la línea de bits durante el ciclo de lectura y reteniendo todos los voltajes en las líneas de palabras y de bits durante el ciclo de recuperación/escritura ("refresh/write").

En una primera realización ventajosa de la invención se seleccionan los valores n = 3, n_{PALABRAS} = 3, y n_{BIT} = 3 en el caso en el que los voltajes en las células no direccionadas no superan significativamente V_{s}/2, en la que V_{s} es el voltaje sobre la célula direccionada durante los ciclos de lectura, recuperación y escritura.

En una segunda realización ventajosa de la invención se seleccionan los valores n = 4, n_{PALABRAS} = 4, y n_{BIT} = 4 en el caso en que los voltajes en las células no direccionadas no superaran significativamente V_{s}/3, en la que V_{s} es el voltaje sobre la célula direccionada durante los ciclos de lectura, recuperación y escritura.

En una tercera realización ventajosa de la invención se seleccionan los valores n = 5, n_{PALABRAS} = 3, y n_{BIT} = 3 en el caso en que los voltajes en las células no direccionadas no superaran significativamente V_{s}/3, siendo V_{s} el voltaje sobre la célula direccionada durante los ciclos de lectura, recuperación y escritura.

De acuerdo con la invención es preferente someter a las células no direccionadas a lo largo de una línea de palabras activa y a lo largo de una línea o líneas activas de bits a un voltaje máximo durante el ciclo de lectura/escritura que se desvía en un valor controlado con respecto a los valores exactos V_{s}/2 ó V_{s}/3, y entonces es preferible someter las células no direccionadas a lo largo de una línea de palabras activa a un voltaje de magnitud tal que supera los valores exactos V_{s}/2 ó V_{s}/3 en un incremento de voltaje controlado y al mismo tiempo someter las células no direccionadas a lo largo de líneas de bits activos seleccionadas a un voltaje de una magnitud tal que es menor que los valores exactos V_{s}/2 ó V_{s}/3 en una disminución controlada de voltaje, siendo los incrementos y disminuciones controlados de voltaje preferentemente iguales entre sí.

De acuerdo con la invención es ventajoso añadir un incremento controlado de voltaje \delta_{1} a los potenciales \Phi_{inactivo}WL de líneas de palabras inactivas y añadir un incremento de voltaje controlado \delta_{2} a potenciales \Phi_{inactivo}BL de líneas de bits inactivas, de manera que \delta_{1} = \delta_{2} = 0 corresponde a los protocolos de voltaje pulsante con una exposición de voltaje máxima V_{s}/_{2} o V_{s}/3 en células no seleccionadas. A este respecto es preferible \delta_{1} = \delta_{2} \neq 0.

Se considera ventajoso, de acuerdo con la invención, controlar un potencial inactivo (el potencial impuesto a las líneas de palabras y bits durante el tiempo entre cada vez que se utiliza el protocolo de voltaje pulsante) para tener el mismo valor en todas las líneas de palabras y de bits, es decir, se impone un voltaje cero en todas las células. Además, se considera ventajoso, de acuerdo con la invención, seleccionar los potenciales inactivos en una o varias de las líneas de palabras y de bits entre una de las siguientes: a) masa del sistema, b)línea de palabras direccionada en el inicio del protocolo pulsante, c) línea de bits direccionada en el inicio del protocolo pulsante, d) voltaje de suministro de potencia (V_{cc}). También se considera ventajoso de acuerdo con la invención seleccionar el potencial en una línea de bits seleccionada o líneas de bits en estado inactivo de manera tal que difiere con respecto de aquél al inicio de un período de flotación (ciclo de lectura), y llevando dicho potencial de un valor inactivo a aquél del inicio del período de flotación, en el que es retenido durante un período de tiempo comparable o superior a una constante de tiempo para la carga de la línea de bits ("impulso de precarga"). De acuerdo con la invención se considera ventajoso proceder al ciclo de lectura con un desplazamiento de voltaje en líneas de palabras inactivas, de manera que las células no direccionadas en una línea de bits inactiva son sometidas a un voltaje igual al que tiene lugar debido al desplazamiento de voltaje de la línea de bits activa durante el ciclo de lectura, empezando dicho desplazamiento de voltaje en las líneas de palabras inactivas en un momento seleccionado antes del desplazamiento de dicho voltaje en la línea de bits activa y terminando en el momento en el que se ha iniciado el desplazamiento de este último voltaje, de manera tal que el voltaje percibido en dichas células no direccionadas en la línea de bits activa es aplicado de manera continuada desde el momento del inicio de dicho desplazamiento de voltaje en las líneas de palabras inactivas, y hasta el momento en que termina dicho desplazamiento de voltaje en la línea de bits activa ("impulso de precarga").

Finalmente, se considera ventajoso de acuerdo con la invención aplicar un ciclo de referencia de lectura previa que precede al ciclo de lectura y que está separado con respecto al mismo en un periodo de tiempo seleccionado y que imita de manera precisa el protocolo de voltaje pulsante y la detección de corriente de dicho ciclo de lectura, con la excepción de que no se impone desplazamiento de voltaje en una línea de palabras activa durante el ciclo de referencia previamente leído y utilizando una señal registrada durante el ciclo de referencia leído previamente como datos de entrada para los circuitos que determinan el estado lógico o valores de datos de la célula direccionada, en cuyo caso la señal registrada durante el ciclo de referencia de lectura previa se puede restar de la grabación de señal durante el ciclo de lectura.

Los principios básicos de la invención y realizaciones a título de ejemplo se describirán a continuación con referencia a los dibujos adjuntos, en los que:

la figura 1 muestra un dibujo de principio de una curva de histéresis para un material de memoria ferreoeléctrico,

la figura 2 muestra un dibujo de principio de un dispositivo de direccionado de matriz pasiva con líneas de electrodos cruzadas, y células que contienen un material ferreoeléctrico situado entre estos electrodos donde se solapan,

la figura 3 muestra la suma de las etapas de voltaje alrededor de un bucle cerrado en la matriz,

la figura 4 muestra un protocolo de voltaje de lectura y escritura que requieren el control de tres niveles separados de voltaje en líneas de palabras y de bits,

la figura 5 muestra una variante alternativa del protocolo de voltaje de tres niveles de la figura 4,

la figura 6 muestra un protocolo de voltaje de lectura y escritura que requiere el control de cuatro niveles de voltaje separados en las líneas de palabras y bits,

la figura 7 es una variante alternativa del protocolo de cuatro niveles de voltaje de la figura 6,

la figura 8 es un protocolo de voltaje de lectura y escritura que requiere el control de cinco niveles de voltaje separados en las líneas de palabras y bits,

la figura 9 es una variante alternativa del protocolo de voltaje de cinco niveles de la figura 8,

las figuras 10-13 muestran protocolos de voltaje alternativos con respecto al de las figuras 6-9, siendo la diferencia el que los impulsos de precarga en líneas de palabras inactivas se han incluido,

la figura 14 es un ejemplo de un protocolo de lectura y escritura que comporta un ciclo de referencia de lectura previa, y

la figura 15 es un esquema de lectura basado en detección paralela de una hilera completa.

Los principios de antecedentes federales y principios básicos de la presente invención se explicarán a continuación con cierto detalle. Un aspecto esencial de la presente invención consiste en controlar los voltajes dependientes de tiempo en todas las líneas x e y de la matriz, de manera coordinada, según uno de los protocolos que se describen. Estos protocolos aseguran que la célula (punto de cruzamiento) no direccionada de la matriz experimenta un voltaje entre líneas que supera un valor predeterminado que se encuentra sensiblemente por debajo de un nivel en el que tiene lugar la alteración o conmutación parcial.

Se comprenderá que los materiales que constituyen la función de memoria en pantallas y dispositivos de memoria, según la presente invención, muestran histéresis tal como se ejemplifica en la disposición genérica de la figura 1. Los materiales relevantes son electretos, ferroeléctricos o una combinación de ambos. A efectos de simplificidad, se supondrá a continuación que el material en cuestión es un material ferroeléctrico, pero ello no reducirá el carácter general de la presente invención.

Como consecuencia de exposición previa a campos eléctricos, se supondrá que el material se encuentra en uno de dos estados de polarización cuando el campo externo es cero, representado por los puntos +P_{R} y -P_{R} de la figura 1. La aplicación de un voltaje en la célula que contiene el material ferreoeléctrico provoca que este último cambie su estado de polarización trazando la curva de histéresis de manera bien conocida para los técnicos en la técnica de materiales ferreoeléctricos. A efectos de conveniencia, la curva de histéresis de la figura 1 se ha mostrado con el voltaje a lo largo del eje de abscisas, en vez del campo.

A continuación se describirá la forma, en que se pueden aplicar voltajes, en una configuración de matriz pasiva, a las líneas de palabras y bits en cruzamiento, de manera tal que una célula libremente escogida, única, de la matriz experimenta una diferencia de potencial V_{s} entre los dos electrodos que se cruzan en dicho punto, que tienen suficiente magnitud para provocar que el material ferroeléctrico cambie su dirección de polarización en dirección positiva o negativa (dependiendo de la polaridad del campo aplicado entre los electrodos) y terminando en uno de los puntos +P_{R} o -P_{R} en la curva de histéresis después de la eliminación del campo impuesto exteriormente. Al mismo tiempo, ninguna otra célula de la matriz será sometida a una diferencia de potencial que provoque un cambio inaceptable del estado de polarización (de acuerdo con los criterios definidos anteriormente). Esto se asegura por la diferencia de potencial en las células no direccionadas ("voltaje de alteración") que no supera nunca +V_{s}/n, siendo n un número entero o no entero cuyo valor típico es 2 o más.

Dependiendo de la velocidad de cambio requerida, etc., el voltaje de cambio nominal V_{s} utilizado para controlar el estado de polarización del material ferreoeléctrico se selecciona de manera típica en un valor considerablemente más grande que el voltaje coercitivo V_{c} (ver figura 1). No obstante, no se puede escoger arbitrariamente grande, dado que los protocolos pulsantes que se describen reducirán solamente el voltaje de alteración a una cierta fracción de V_{s} (de modo típico 1/3), cuyo nivel debe ser menor que V_{c}.

Antes de proceder a la explicación de protocolos pulsantes específicos, puede ser útil revisar el problema de manera generalizada con referencia a la matriz mostrada en la figura 2. Para referencia fácil y para adaptarse a la utilización normal se hará referencia a continuación a las líneas horizontal (fila) y vertical (columna) como "líneas de palabras" (abreviado: WL) y "líneas de bits" (abreviado: BL), respectivamente, tal como se ha indicado en la figura. Se desea aplicar un voltaje que sea suficientemente elevado para cambiar una célula determinada, para definir una dirección de polarización determinada en dicha célula (escritura), o para controlar la respuesta de descarga (lectura). De acuerdo con ello, la célula es seleccionada al ajustar los potenciales de las líneas de palabras y de bits asociadas (líneas "activas") tales como:

(1)\Phi_{activaBL} - \Phi_{activaWL} = V_{s}

Al mismo tiempo, las numerosas líneas de palabras y de bits que se cruzan en las células no direccionadas deben ser controladas en potencial, de manera que los voltajes de alteración en estas células se mantengan por debajo del umbral para el cambio o conmutación parcial. Cada una de estas líneas de palabras y bits "inactivas" cruzan la línea activa de bits y de palabras en una célula no direccionada. Haciendo referencia a la figura 2, se observa que se pueden definir en la matriz cuatro clases de células distintas, de acuerdo con los voltajes que se perciben en las células:

i)

V_{i} = \Phi_{activaBL} - \Phi_{activaWL}: Línea de palabras activa que cruza línea de bits activa (célula seleccionada)

ii)

V_{ii} = \Phi_{activaBL} - \Phi_{activaWL}: Línea de palabras activa que cruza la línea de bits inactiva

iii)

V_{iii} = \Phi_{activaBL} - \Phi_{activaWL}: Línea de palabras inactiva que cruza la línea de bits activa

iv)

V_{iv} = \Phi_{inactivaBL} - \Phi_{inactivaWL}: Línea de palabras inactiva que cruza la línea de bits inactiva

En dispositivos prácticos en los que se desea minimizar el coste y la complejidad, es de interés primordial concentrarse en el caso especial en el que todas las líneas de palabras inactivas se encuentran en un potencial común \Phi_{inactivaWL}, y de manera correspondiente todas las líneas de bits inactivas se encuentran en un potencial común \Phi_{inactivaBL}. Sumando voltajes alrededor de un bucle cerrado en la rejilla de matriz, tal como se ha mostrado en la figura 3, se aplica a la siguiente condición:

(2)V_{i} = V_{ii} + V_{iii} - V_{iv}

Dado el valor de V_{i} = V_{s}, el valor de voltaje mínimo que se puede conseguir en las células no direccionadas es por lo tanto:

(3)|V_{ii}| = |V_{iii}| = |V_{iv}| = V_{s}/3

Para conseguir este efecto, se deben aplicar, como mínimo, cuatro potenciales separados (es decir, \Phi_{0},
\Phi_{0}+V_{s}/3, \Phi_{0}+2V/3, \Phi_{0}+V_{s}; siendo \Phi_{0} el potencial de referencia) sobre los electrodos de la matriz, y cualquier cambio de potencial de uno de los electrodos se debe coordinar con ajustes en los otros potenciales de manera que ninguna célula experimente un voltaje superior a V_{s}/3. En la práctica, otros varios factores deben ser también tenidos en cuenta, por ejemplo, relacionados con la reducción de transitorios de conmutación (corrientes de carga/descarga) y reducir la complejidad de los circuitos de control, que resultan en protocolos de pulsaciones, tales como los descritos anteriormente. Un ejemplo es un desplazamiento global de potenciales al añadir o sustraer el mismo voltaje a los cuatro niveles.

Ejemplo 1 Protocolo de conmutación de tres niveles (V_{s}/2)

En algunos casos especiales, se puede utilizar un protocolo pulsante simplificado en el que todas las líneas de palabras y de bits inactivas reciben el mismo potencial, es decir, V_{iv} = 0. En este caso, el valor del voltaje mínimo que se puede conseguir en las células no direccionadas es:

V_{ii} = V_{iii} = V_{s}/2 (4)

y, como mínimo se necesitan tres potenciales separados para controlar las operaciones de escritura y lectura (es decir, \Phi_{0}, \Phi_{0}+V_{s}/2, \Phi_{0}+V_{s}; siendo \Phi_{0} un potencial de referencia).

Tal como se ha mencionado anteriormente, la conmutación parcial puede representar un serio problema para niveles de voltaje de V_{s}/2, haciendo inaceptables los protocolos de tres niveles. No obstante, el grado de conmutación parcial para un voltaje determinado aplicado depende de manera explícita en el material ferroeléctrico en cuestión. Haciendo referencia a la figura 1, los materiales con curvas de histéresis de forma cuadrada tendrán en muchas aplicaciones un rendimiento aceptable.

Recientemente, algunas clases de materiales ferroeléctricos tales como polímeros orgánicos han recibido mucha atención como sustancias dotadas de memoria en conceptos de almacenamiento de datos avanzados. Además de otras características atractivas, estos materiales muestran curvas de histéresis con forma mucho más cuadrada que los de materiales ferroeléctricos cerámicos que han dominado tradicionalmente los desarrollos en este sector de dispositivos de memoria no volátil basadas en materiales ferroeléctricos. Por lo tanto, el resultado es relevante definir protocolos pulsantes que pueden satisfacer las exigencias de diseños de dispositivos electrónicos reales y optimizados. A consecuencia de los problemas de conmutación o cambio parcial que han frenado el desarrollo y explotación de los esfuerzos iniciales basados en protocolos de conmutación de tres niveles, estos aspectos han recibido muy poca atención, lo cual se propone solucionar la presente invención.

A continuación, se facilitarán ejemplos de realizaciones preferentes.

Las figuras 4 y 5 muestran protocolos pulsantes de tres niveles según la presente invención, comprendiendo un ciclo de lectura completo y un ciclo de regeneración/escritura. Solamente se han mostrado los diagramas de pulsaciones para las líneas de palabras y de bits activas. Las líneas de palabras inactivas se pueden mantener estables en V_{s}/2 en la totalidad del ciclo de lectura/escritura, tal como pueden serlo las líneas de bits inactivas. De manera alternativa, estas últimas pueden estar conectadas, cada una de ellas, durante el ciclo de lectura con un amplificador de sentido separado, que sería polarizado cerca del voltaje de la línea de bits cuando se libera la fijación de la línea de bits (lectura de línea completa). En los diagramas mostrados en las figuras 4 y 5, los marcadores de tiempo son los siguientes:

t_{0}:

Línea de palabras retenida, reducción activa a 0 (figura 4) o elevación a V_{s} (figura 5)

t_{1}:

Fijación de la línea de bits liberada - amplificador de sentido en marcha (ON)

t_{2}:

Decisión línea bits - datos retenidos

t_{3}:

Línea de palabras devuelta a V_{s}/2 inactivo

t_{4}:

Datos de escritura retenidos en líneas de bits

t_{5}:

Línea de palabras llevada a V_{s} (figura 4) o cero (figura 5) - condensadores de ajuste/reposición

t_{6}:

Línea de palabras devuelta a V_{s}/2 inactivo

t_{7}:

Líneas de bits devueltas a fijación V_{s} (figura 4) o cero (figura 5)

t_{8}:

Terminado el ciclo de lectura/escritura

El ciclo de lectura investiga el estado de polarización de la célula direccionada. Dependiendo de la dirección de polarización, la operación de lectura puede dejar la polarización sin cambios o puede invertir la dirección de polarización (lectura destructiva). En este último caso, la información debe ser regenerada si se desea evitar pérdida de datos almacenados. Esto implica que la polarización debe ser activada en dirección opuesta de la operación de lectura en una célula apropiada (no necesariamente la que se ha leído) en algún lugar de la matriz. Esto se consigue por la parte del protocolo destinada a regeneración/escritura, tal como se ha mostrado. Las dos ramas del protocolo de voltaje de la línea de bits corresponden a los casos en los que la polarización queda sin cambios e invertida, respectivamente. Una operación de escritura aislada se consigue de manera rutinaria al omitir la operación de lectura precedente.

Tal como se ha mostrado en las figuras 4 y 5, es evidente que las células no direccionadas no recibirán voltajes que superen \tfrac{1}{2} del voltaje de conmutación nominal, ni tampoco durante los periodos de lectura o de regeneración/escritura. De modo adicional, se observará que se han incluido retardos de eventos en la secuencia pulsante para facilitar la reducción de transitorios y la retención de datos. Dependiendo de la forma en el que funcionará el dispositivo de memoria, el potencial de la línea de bits en estado inactivo (es decir, entre los ciclos de lectura/regeneración/escritura) se puede escoger para adaptarse al de la línea de bits al inicio del ciclo de lectura (ver figuras 4 y 5) o puede adaptarse al potencial inactivo de una línea de palabras (no mostrado). En el primer caso, que es apropiado cuando la generación de ciclos es intensa y a elevada velocidad, las corrientes de carga al inicio del ciclo de lectura se minimizan. En el último caso, se evitan los efectos a largo plazo de un campo impuesto a las células (por ejemplo, impresión).

Debe quedar claro que los ejemplos mostrados en las figuras 4 y 5 se pueden modificar (por ejemplo, por desplazamiento simultáneo de todos los potenciales, o por desviaciones menores de los niveles de voltaje exactos en el esquema de tres niveles mostrado) sin salir de los principios esenciales que se han mostrado.

Ejemplo 2 Protocolo de conmutación de cuatro niveles (V_{s}/3)

Tal como se ha descrito anteriormente, utilizando un mínimo de cuatro niveles de potencial distintos en las líneas de palabras y de bits, se puede asegurar que las células no direccionadas experimentan un voltaje que supera ^{1}/_{3} del voltaje de conmutación nominal. Las figuras 6 y 7 muestran dos variantes de un sistema preferente de lectura, así como regeneración/escritura de datos, de acuerdo con la presente invención. En este caso, los marcadores de tiempo son los siguientes:

t_{0}:

Estado inactivo; todas las líneas de palabras y de bits en 2V_{s}/3 (figura 6) o V_{s}/3 (figura 7)

t_{1}:

Líneas de bits inactivas ajustadas desde el valor inactivo a V_{s}/3 (figura 6) o 2V_{s}/3 (figura 7)

t_{2}:

Línea o líneas de bits direccionadas es ajustadas a V_{s} (figura 6) o 0 (figura 7). El retardo de tiempo de t_{1} a t_{2} es arbitrario; las temporizaciones cero o negativas son también aceptables

t_{3}:

Después de un retardo programable de lectura, la línea de palabras direccionadas es ajustada a partir del potencial inactivo a 0 V (figura 6) o V_{s} (figura 7), voltaje de magnitud V_{s} entre las líneas de palabras y de bits direccionadas. Las líneas de palabras no direccionadas permanecen en 2V_{s}/3 (figura 6) o V_{s}/3 (figura 7)

t_{4}:

Línea de palabras direccionada devuelta a potencial inactivo después de retardo de lectura

t_{5}:

Todas las líneas de bits devueltas a potencial inactivo

t_{6}:

Ciclo de lectura completado. Todas las líneas de palabras y de bits en estado inactivo (2V_{s}/3 en la figura 6; V_{s}/3 en la figura 7)

t_{7}:

Todas las líneas de palabras inactivas ajustadas desde valor inactivo hasta V_{s}/3V (figura 6) o 2V_{s}/3 (figura 7)

t_{8}:

Línea o líneas de bits direccionadas que se deben escribir en estado lógico "1" son ajustadas a 0 V o se dejan en potencial inactivo permaneciendo en lógico "0" (figura 6). La línea o líneas de bits direccionadas a escribir a estado lógico "0" son ajustadas a V_{s} o se dejan en potencial inactivo para permanecer en lógico "1" (figura 7)

t_{9}:

La línea de palabras direccionadas es ajustada a V_{s} (figura 6) o 0 (figura 7), introduciendo un voltaje de magnitud V_{s} en la célula o células direccionadas

t_{10}:

La línea o líneas de bits direccionadas devueltas a 2V_{s}/3V (figura 6) o V_{s}/3 (figura 7) inactivo después de retardo de escritura

t_{11}:

Todas las líneas de palabras devueltas a potencial inactivo

t_{12}:

Ciclo de lectura terminado. Todas las líneas de palabras y de bits en inactivo

Aparte de la complejidad incrementada del nivel de voltaje, las características básicas son similares a las que se han indicado anteriormente en relación con sistemas de tres niveles. En este caso, no obstante, ninguna de las células no direccionadas está expuesta a un voltaje que supere V_{s}/3 en el curso del ciclo completo de lectura/escritura, que provocará solamente conmutación parcial menor en la mayor parte de materiales ferroeléctricos relevantes en este caso. Nuevamente, son posibles varias variantes en un tema común. De este modo, las figuras 6 y 7 muestran un voltaje aplicado de retorno 0 en todas las células en estado inactivo (ver la explicación anterior, según el protocolo de conmutación de tres niveles), que corresponde a potenciales de línea de palabras y de bits de 2V_{s}/3 o V_{s}/3, mientras que otros niveles de potenciales en las líneas de palabras y de bits son posibles en estado inactivo que proporcionan voltajes 0 en las células o voltajes con valor absoluto <|V_{s}|/3. Se supondrán estas variantes evidentes a los técnicos en la materia y no se explicarán de manera más detallada.

Los diagramas de temporización de las figuras 6 y 7 son equivalentes en principio, siendo uno de ellos una versión "invertida" del otro. En la práctica, no obstante, uno puede ser preferido con respecto al otro. De este modo, el sistema mostrado en la figura 6 implica un voltaje en la entrada del amplificador de sentido durante el ciclo de lectura próximo a V_{s}. En el sistema de la figura 7, no obstante, el voltaje es próximo a cero. Esto puede permitir la utilización de componentes de bajo voltaje con un único transistor de paso de alto voltaje por línea de
bits.

Ejemplo 3 Protocolo de conmutación de cinco niveles (V_{s}/3)

Una clase de protocolos de pulsaciones que parecen más complejos de los que en ciertos aspectos se implementan con mayor simplicidad, comportan la aplicación de cinco niveles de potencial diferentes a líneas de palabras y bits durante un ciclo completo de lectura/escritura. Se muestran ejemplos explícitos de dos realizaciones preferentes en las figuras 8 y 9. Los marcadores de tiempo son los siguientes:

t_{0}:

Estado inactivo: todas las líneas de palabras y bits en 2V_{s}/3 (figura 8) o V_{s}/3 (figura 9)

t_{1}:

Líneas de bits inactivas ajustadas desde un valor inactivo hasta V_{s}/3 (figura 8) o 2V_{s}/3 (figura 9)

t_{2}:

Línea o líneas de bits direccionadas ajustadas a V_{s} (figura 8) o 0 (figura 9). El retardo de tiempo de t_{1} a t_{2} es arbitrario; son aceptables también temporizaciones cero o negativas

t_{3}:

Después de un retraso de lectura programable, la línea de palabras direccionada es ajustada de un potencial inactivo a 0V (figura 8) o 4V_{s}/3 (figura 9), induciendo un voltaje de magnitud V_{s} entre las palabras direccionadas y las líneas de bits. Las líneas de palabras no direccionadas permanecen en 2V_{s}/3 (figura 8) o V_{s}/3 (figura 9)

t_{4}:

La línea de palabras direccionada es devuelta a potencial inactivo después de retardo de lectura

t_{5}:

Todas las líneas de bits devueltas a potencial inactivo

t_{6}:

Ciclo de lectura completado. Todas las líneas de palabras y de bits en estado inactivo (2V_{s}/3 en la figura 8; V_{s}/3 en la figura 9)

t_{7}:

Líneas de bits inactivas ajustadas desde inactivo hasta V_{s}(figura 8) o V_{s}/3 (figura 9)

t_{8}:

La línea o líneas de bits direccionadas a escribir en estado "1" son ajustadas a V_{s}/3, mientras las que deben permanecer en estado "0" son ajustadas a Vs (figura 8); la línea o líneas de bits direccionadas que deben ser escritas en estado "0" son ajustadas a V_{s}/3, mientras las que deben permanecer en estado "1" son ajustadas a V_{s} (figura 9)

t_{9}:

La línea de palabras direccionada es ajustada a 4V_{s}/3 (figura 8) o 0 (figura 9), introduciendo un voltaje de magnitud V_{s} en la célula o células direccionadas. Las líneas de palabras no direccionadas permanecen en 2V_{s}/3

t_{10}:

Las líneas de palabras direccionadas devueltas a potencial inactivo después del retardo de escritura

t_{11}:

Todas las líneas de bits devueltas a potencial inactivo

t_{12}:

Ciclo de escritura terminado. Todas las líneas de palabras y de bits en inactivo.

En este caso, está involucrado un quinto nivel de voltaje V_{cc}. Típicamente es de magnitud 4V_{s}/3, y se aplica a la línea de palabras activas durante la lectura (figura 9) o ciclo de regeneración/escritura (figura 8). Se observará que mientras que los esquemas de cuatro niveles de las figuras 6 y 7 requieren el control de todas las líneas de palabras y bits en cuatro niveles en el curso de un ciclo completo de lectura/escritura, los sistemas de cinco niveles de las figuras 8 y 9 requieren solamente tres voltajes separados a aplicar a las líneas de palabras y tres niveles de voltaje separados pero no idénticos a aplicar a las líneas de bits. Esto proporciona oportunidades para la optimización y simplificación de la electrónica de control y detección que soporta el dispositivo. Se pueden realizar otras simplificaciones escogiendo 4V_{s}/3 = V_{cc} próximo al voltaje de suministro de potencia.

Ejemplo 4 Protocolos de conmutación que comportan la precarga de células no direccionadas en líneas de bits activas

Hasta el momento, el objetivo principal ha sido el evitar la conmutación parcial de células no direccionadas. No obstante, es también deseable diseñar protocolos de conmutación que simultáneamente minimizan el efecto del flujo de corrientes parásitas dentro de la matriz de memoria durante el ciclo de lectura.

En matrices de memoria basadas en direccionado de matriz pasiva, la densidad de almacenamiento de datos de área se hace máxima utilizando matrices que son lo más grandes posible. Esto implica que cada una de las matrices debe comprender el número mayor posible de puntos de cruzamiento entre líneas de palabras y líneas de bits, y cualquier línea de bits determinada debe cruzar como consecuencia un gran número de líneas de palabras. Cuando se selecciona un cruzamiento determinado de líneas de palabras y de bits, el número grande de puntos de cruzamiento no seleccionados entre la línea de bits y todas las líneas de palabras de cruzamiento no seleccionadas constituyen un número correspondientemente grande de rutas de fugas de corrientes parásitas (capacitivas, inductiva, óhmicas) que se pueden sumar para ralentizar el dispositivo y reducir la proporción de contraste de estados lógicos "1" y "0" leídos.

Un método de reducción del efecto de las corrientes parásitas en la determinación de estados lógicos consiste en la precarga de las células no direccionadas en la línea de bits activa a un nivel que corresponde a aquel al que se aproximaría durante la lectura de la célula activa. Este proceso es implícito en los protocolos de voltaje mostrados en las figuras 6-9. En el momento de tiempo 2, es decir, antes de la aplicación de la etapa de voltaje de lectura a la línea de palabras activa (en el punto de tiempo 3 de las figuras) el voltaje de la línea de bits activa es desplazado a su valor de ciclo leído, creando una desviación de voltaje entre la línea de bits activa y todas las líneas de palabras. Esto inicia los flujos de corriente espúreos en todas las células no activas de la línea de bits activa. Estas corrientes son típicamente transitorias, reflejando fenómenos de polarización en las células, y se eliminan o disminuyen notablemente después de un corto período de tiempo. Por lo tanto, haciendo el intervalo de tiempo suficientemente largo entre los puntos de tiempo 2 y 3 , las contribuciones de las corrientes espúreas a las corrientes de conmutación detectadas durante el ciclo de lectura disminuyen notablemente. Este sistema comporta algunas limitaciones: si el intervalo de tiempo entre los puntos de tiempo 2 y 3 resulta demasiado largo, tiene implicaciones evidentes en la velocidad de acceso a los datos y en el tiempo de ciclo de lectura global. Adicionalmente, el efecto acumulativo de ciclos repetidos con tiempos de precarga prolongados puede consistir en provocar conmutación e impresión parcial, que se intentó evitar teniendo voltaje cero en todas las células en estado inactivo.

Los diagramas de protocolos de voltaje de las figuras 6-13 no muestran la temporización de la amplificador de sentido, que puede variar de un caso a otro, dependiendo de la dinámica de la conmutación de polarización y de la respuesta de corriente espuria en las células direccionadas y no direccionadas. Los amplificadores de sentido deben ser activados después del punto de tiempo 2 para evitar que el transitorio de corriente espuria procedente de las células no direccionadas, y no mucho más tarde que el punto de tiempo 3 a efectos de captar cualquier corriente inversa de polarización en células activas que son conmutadas por el ciclo de lectura.

Se observará que al avanzar el punto de tiempo 2 bastante por delante del punto de tiempo 3, no solamente las células inactivas de la línea de bits activa son sometidas a una desviación de voltaje previa de magnitud |V_{s}/3| sino también la célula activa. Por lo tanto, una parte de la carga de conmutación en la célula activa es eliminada antes de que haya sido conectado el amplificador de sentido. La magnitud de este efecto, que no es deseable puesto que reduce la señal de lectura, depende de las características de polarización del material de memoria en las células y puede variar desde despreciable hasta significativo. En este último caso, se puede implementar una ligera modificación del protocolo de voltaje introduciendo un desplazamiento de voltaje en las líneas de palabras inactivas, tal como se ha mostrado en las figuras 10-13. El borde delantero del desplazamiento tiene lugar en el punto de tiempo 0, y el borde posterior coincide con el borde delantero del desplazamiento de voltaje de la línea de bit activa en el punto de tiempo 2. Al controlar de manera precisa el desplazamiento del borde posterior y delantero en el punto de tiempo 2, el voltaje en las células no direccionadas en la línea de bit activa subirán desde cero a una magnitud |V_{s}/3| en el momento de tiempo 0 y permanecerán sin cambios en este valor hasta el punto de tiempo 5, es decir, después de una terminación del ciclo de lectura. El punto de tiempo 2 puede ser optimizado para el proceso de lectura en la célula activa, sin limitaciones con respecto a la activación del transitivo de precarga en las células no direccionadas. Tal como se puede observar en las figuras 10-13, el voltaje en las células no direccionadas se mantiene siempre en un valor menor que la magnitud |V_{s}/3| en estos esquemas modificados, pero en este caso cuatro niveles de voltaje están involucrados en las líneas de palabras en los protocolos de cinco niveles, en comparación con los tres niveles anteriores.

Ejemplo 5 Protocolos de conmutación que comportan un ciclo de referencia de lectura previa

Otro esquema para evitar o aliviar los problemas relativos a corrientes parásitas en las células no direccionadas en líneas de bits activas se describirá a continuación.

De modo concreto, se hará referencia al diagrama de temporización de cuatro niveles mostrado en la figura 6. El esquema de precarga descrito en los párrafos anteriores implica que la línea de bits activa ha sido desplazada a su valor de ciclo de lectura en el punto de tiempo 2, y las corrientes parásitas correspondientes han sido reducidas significativamente en el momento en el que la línea de palabras activa es conmutada en el punto de tiempo 3. El estado lógico en la célula direccionada es determinado por el amplificador de sentido que registra la carga que pasa a la línea de bits durante un intervalo de tiempo definido que se inicia cerca del punto de tiempo 3 y que termina antes del punto de tiempo 4.

De manera ideal, dichos esquemas de precarga posibilitarán la detección de la carga que fluye como respuesta al desplazamiento de la línea de palabras activa en el punto de tiempo 3, sin interferencia de corrientes parásitas a través de las células en líneas de palabras inactivas. En la práctica, las corrientes parásitas pueden eliminarse lentamente y/o pueden tener una componente óhmica (es decir, no transitoria) de manera tal que una cierta carga parásita es captada por el amplificador de sentido. Si bien la magnitud de la componente de la corriente parásita que fluye a través de cada una de las células no direccionadas en la línea de bits activa puede ser reducida, las corrientes de cientos o miles de células no direccionadas en la línea de bits activa se puede sumar resultando muy significativa, y alterando los resultados de la lectura.

Suponiendo condiciones estables y predictibles, dicha contribución parásita puede ser eliminada en principio restando una cantidad fija de carga de la registrada por el amplificador de sentido durante el ciclo de lectura. No obstante, en muchos casos, la magnitud y variabilidad de la contribución parásita hace que esto sea inapropiado. Por lo tanto, además de las tolerancias y fabricación para el dispositivo, la fatiga e historia de impresión puede variar dentro de amplios límites entre diferentes células en el mismo dispositivo de memoria e incluso en la misma línea de bits, y la corriente parásita puede depender fuertemente de la temperatura del dispositivo en el momento de la lectura. Además, la corriente parásita asociada con una célula no direccionada determinada en la línea de bits activa puede depender del estado lógico en que se encuentra. En este caso, la corriente parásita acumulativa procedente de todas células no direccionadas de la línea de bits activa dependerá del conjunto de datos almacenados en dichas células, lo cual escapa a las posibilidades de predicción.

A efectos de obtener una medición verdadera de las corrientes parásitas acumulativas en relación con un evento leído determinado, se puede implementar un ciclo de referencia de lectura previa, tal como se indica a título de ejemplo en la figura 14.

El ciclo de lectura previa precede de manera inmediata al ciclo de lectura y difiere de este último solamente en un aspecto, a saber, que la línea de palabras activa no se encuentra en absoluto desplazada. El amplificador de sentido es activado precisamente en el mismo período de tiempo con respecto a los desplazamientos de voltaje de la línea de bits igual que en el caso de un ciclo de lectura subsiguiente. Por lo tanto, la carga acumulativa detectada durante el ciclo de lectura previa corresponderá muy íntimamente a las contribuciones de corrientes parásitas captadas durante el ciclo de lectura, incluyendo contribuciones procedentes de la célula activa. La carga detectada del ciclo de lectura previa es almacenada y restada de la registrada durante el ciclo de lectura, proporcionando la carga neta deseada desde el transitorio de conmutación o no conmutación en la célula activa.

De forma clara, los efectos de la fatiga, impresión, temperatura y estados lógicos se tienen en cuenta automáticamente por este sistema de referencia. Un requisito previo importante es que el ciclo de lectura previa no debe alterar materialmente los niveles de corrientes parásitas del ciclo de lectura. Por lo tanto, el retraso entre los puntos de tiempo P6 y 0 (ver figura 14) debe ser suficiente para que los transitorios del ciclo de lectura previa desaparezcan. En ciertos casos, se pueden utilizar dos o más ciclos sucesivos de lectura previa para obtener una respuesta de corriente parásita reproducible antes del ciclo de lectura. No obstante, esto incrementa la complejidad y el tiempo total de lectura.

La inspección de la figura 14 conjuntamente con el protocolo de impulsos de cuatro niveles mostrado en la figura 6 muestra la forma en la que el principio del ciclo de referencia de lectura previa puede ser implementado para los otros protocolos de impulsos cubiertos por la presente invención, por extensión rutinaria del ejemplo facilitado en el primer caso.

Ejemplo 6 Protocolos de conmutación con voltajes desplazados

Otro sistema para obviar o aliviar los problemas relativos a corrientes parásitas en células no direccionadas en líneas de bits activas se describirá a continuación.

De acuerdo con la anterior ecuación (2), el voltaje mínimo de alteración en células no direccionadas es V_{s}/3 (ver ecuación (3)) y las realizaciones preferentes descritas en relación con los protocolos de conmutación de cuatro y cinco niveles se ha demostrado que lo consiguen. Tal como se explicará más adelante, puede ser preferible en ciertos casos apartarse en cierta medida de este criterio.

Teniendo en cuenta que las células de memoria muestran ciertas características con respecto a su impedancia eléctrica y características de conmutación, es posible conseguir una carga de corriente parásita reducida en la línea de bits durante las operaciones de lectura, manteniendo al mismo tiempo las alteraciones de las células no direccionadas en un nivel bajo.

Se supone que la célula seleccionada es sometida a un voltaje V_{i} = V_{s} durante el período en el que el material de memoria de la célula sufre cambio de polarización. Por lo tanto,

(5)V_{s} = V_{ii} + V_{iii} - V_{iv}

Es deseable reducir la corriente de fugas acumulativa en la línea de bits activa que pasa a través de las células no- direccionadas de dicha línea. Esto se puede conseguir al reducir el voltaje en las células no direccionadas en una magnitud \delta. Por lo tanto,

(6)V_{iii} \rightarrow V_{iii} - \delta

De acuerdo con (5), este incremento debe ser compensado por el ajuste correspondiente de los voltajes sobre las células restantes no direccionadas:

(7)V_{ii} - V_{iv} \rightarrow V_{ii} - V_{iv} + \delta

En una matriz grande, el número de células con líneas de palabras y de bits inactivas (V_{iv}) superan notablemente las células con una línea de palabras activa que cruza una línea de bits inactiva (V_{ii}). Para minimizar la alteración global de las células no direccionadas en la matriz, se puede imponer por lo tanto la exigencia de que V_{iv} no cambiará para compensar la reducción en V_{iii}, en cuyo caso se tiene:

(8)V_{ii} \rightarrow V_{ii} + \delta

Desde luego, ésta no es la única opción posible, pero se debe suponer a continuación para facilitar la comprensión de los principios básicos involucrados.

Por lo tanto, el protocolo V_{s}/3 sería modificado de manera tal que: V_{i} = V_{s}, V_{ii} = V_{s}/3 + \delta, V_{iii} = V_{s}/3 - \delta, V_{iv} = -
V_{s}/3. Esto se puede conseguir, por ejemplo, dejando los potenciales en las líneas activas de palabras y de bits sin cambiar, añadiendo \delta a todas las líneas inactivas de palabras y bits:

i)

V_{i} = V_{s} = \Phi_{activaBL} - \Phi_{activaWL}: línea de palabras activa cruzando línea de bits activa (célula seleccionada)

ii)

V_{ii} = V_{s}/3 + \delta = (\Phi_{inactivaBL} + \delta) - \Phi_{activaWL}: línea de palabras activa cruzando línea de bits inactiva

iii)

V_{iii} = V_{s}/3 - \delta = \Phi_{activaBL} - (\Phi_{inactivaWL} + \delta): línea de palabras inactiva cruzando línea de bits activa

iv)

V_{iv} = -V_{s}/3 = (\Phi_{inactivaBL} + \delta) - (\Phi_{inactivaWL} + \delta): línea de palabras inactiva cruzando línea de bits inactiva

La magnitud de \delta se debe seleccionar teniendo en consideración las dos exigencias contradictorias siguientes: por una parte, debe ser lo mayor posible a efectos de minimizar las aportaciones de corrientes parásitas a la línea de bits activa. Por otra parte, debe ser lo más reducida posible a efectos de minimizar las alteraciones de células no direccionadas. En la práctica, se debe tomar una decisión basándose en las condiciones específicas prevalecientes en cada caso.

Además, es bien conocido por los técnicos en la materia, que los materiales polarizables eléctricamente utilizados como medio de almacenamiento o de memoria en pantallas y memorias pueden tener una respuesta no lineal voltaje-corriente, característica que se puede explotar de manera ventajosa cuando se ponen en práctica protocolos de conmutación que comportan voltajes de desplazamiento. Estas características de respuesta no lineal pueden ser, no obstante, dependientes del material específico y su tratamiento y factores que en el presente contexto pueden depender de los parámetros del protocolo pulsante actualmente utilizados, así como factores de diseño y de escala. Esto implica que será imposible generalizar con respecto a una explotación beneficiosa de una respuesta voltaje-corriente no lineal en células no direccionadas, pero que ninguna realización específica que comporta este tipo de respuesta debe ser sometida a heurística según sea aplicable en cada caso. No obstante, cualquier heurística de este tipo se considerará que se encuentra fuera del ámbito de la presente solicitud.

Ejemplo 7 Lectura de una línea completa

Una ruta alternativa para reducir o eliminar las contribuciones de corriente espuria procedentes de células no direccionadas a lo largo de líneas de bits activas durante la lectura se ha mostrado en la figura 15. Todas las líneas de palabras excepto la activa están fijadas a un potencial próximo al de la entrada del amplificador de sentido (definido como cero en la figura 15). Para la lectura de datos, la línea de palabras activa es llevada a potencia V_{LECTURA}, que provoca el paso de corrientes a través de las células en las líneas de bits de cruzamiento. Las magnitudes de las corrientes dependen del estado de polarización en cada célula y están determinadas por los amplificadores de sentido, uno para cada línea de bits tal como se ha mostrado.

Este sistema proporciona varias ventajas:

- Los voltajes a través de las células no direccionadas son muy próximos a cero, eliminando corrientes de fuga que podrían alterar de otro modo la lectura de las células direccionadas.

- El voltaje de lectura V_{LECTURA} puede ser escogido mucho más elevado que el voltaje coercitivo sin incurrir en cambio parcial en las células no direccionadas. Esto permite velocidades de cambio laminares que se aproximan a la velocidad de cambio intrínseca del material polarizable de las células.

- El sistema es compatible con dispositivos de matriz grandes.

- El elevado grado de paralelismo hace posible una gran velocidad de lectura de datos.

Dado que la lectura es destructiva, será necesario, en muchos casos, escribir nuevamente datos en el dispositivo de memoria. Esto se puede conseguir por uno de los sistemas pulsantes descritos en los párrafos anteriores. Un conjunto distinto de células en el dispositivo de memoria con respecto a los que se han leído se puede escoger a efectos de regeneración, por ejemplo, en relación con reserva.

Las posibles desventajas de este sistema se relacionan ampliamente con las demandas incrementadas en los circuitos que llevan a cabo las funciones de control y detección. De este modo, el cambio simultáneo de todas las células en una línea de palabras larga provocará un fuerte impulso de corriente en dicha línea (ello implica la necesidad de baja impedancia de la fuente en la etapa de control y trayectorias de corriente con baja impedancia. Asimismo, potencial de cruzamiento dentro del dispositivo). Además, a efectos de evitar pérdida de datos, se necesita un amplificador de sentidos separado en cada línea de bits. Con la densidad más elevada posible de células en la matriz pasiva, esto presenta un problema de saturación en el borde de la matriz en la que están conectados los amplificadores de sentido.

Los protocolos de cambio descritos anteriormente hacen posible el cambio controlado de dirección de polarización de cualquier célula determinada en una disposición de matriz pasiva, sin someter a las células no direccionadas a voltajes de alteración que superen \approx V_{s}/3.

Tal como se ha descrito en los ejemplos anteriores, los protocolos pulsantes son aplicables directamente a la lectura de estados lógicos en células de memoria que o bien no experimentan cambio de polarización durante el ciclo de lectura, definido como, por ejemplo, "0" lógico, o cambian la dirección de la polarización, definida de manera correspondiente como "1" lógico. La inicialización de la memoria podría comportar la escritura de 0 en todas las células, lo que en el caso anterior implicaría la realización de un ciclo de impulso de lectura (lectura destructiva). La escritura se conseguiría entonces aplicando la secuencia de impulso para cambiar la polarización en aquellas células en las que deban almacenar un "1" lógico dejando el resto de las células sin cambios. La lectura subsiguiente de datos de la memoria requeriría entonces un ciclo de regeneración implementado en aquellos casos en los que se desea retener datos en la memoria después de la lectura destructiva. El protocolo de regeneración requeriría una secuencia de impulsos completa de lectura/regeneración en los casos en los que se utilizan otras células para almacenamiento renovado en vez de aquellas que fueron leídas de forma destructiva para proporcionar los datos. Por otra parte, si se utilizan las mismas células, las que fueron leídas como "0" lógico se pueden dejar sin cambios y solamente se necesita exponer a cambio de polarización las que contenían un "1".

Claims (16)

1. Método para el control de una pantalla o dispositivo de memoria direccionable por matriz pasiva, de células que comprenden un material polarizable eléctricamente que muestra histéresis, en particular un material ferroeléctrico, en el que el estado de polarización de células individuales, seleccionables separadamente, se puede cambiar al estado deseado por aplicación de potenciales eléctricos o voltajes eléctricos a líneas de palabras y de bits que forman una matriz de direccionado, y en el que el método comprende el establecimiento de un protocolo pulsante de voltaje con n niveles de voltaje o potencial, n\geq3, de manera tal que el protocolo pulsante de voltaje define una secuencia de temporización para controlar individualmente los niveles de voltaje aplicados a líneas de palabras y de bits de la matriz en forma coordinada a lo largo del tiempo, disponiendo dicha secuencia de temporización para comprender como mínimo dos partes distintas, incluyendo un "ciclo de lectura" durante el cual las cargas que pasan entre dichas línea o líneas de bits seleccionadas y las células que se conectan a dicha línea o líneas de bits son detectadas, y un "ciclo de regeneración/escritura" durante el cual el estado o estados de polarización en células que conectan con líneas de palabras y de bits seleccionadas se llevan a correspondencia con un conjunto de estados lógicos predeterminados o valores de datos, y en el que el método

se caracteriza por

seleccionar un nivel de voltaje que tiene valor cero, otro nivel de voltaje igual a un voltaje de cambio de cambio de polarización V_{s} y, como mínimo, un nivel de voltaje adicional que tiene un nivel comprendido entre 0 y V_{s} y, en caso de que el protocolo pulsante de voltaje comprenda más de tres niveles de voltaje, como mínimo, otro nivel de voltaje adicional que tiene un valor comprendido entre 0 y V_{s}, o como mínimo, otro nivel de voltaje adicional que tiene un valor comprendido entre 0 y V_{s} y un valor de voltaje adicional que tiene un valor superior a V_{s}, teniendo los intervalos entre niveles de voltaje sucesivos y siguientes en el protocolo pulsante de voltajes, en cualquier caso, los mismos valores;

seleccionando uno o varios pares de niveles de voltaje como par de niveles de voltaje activos de manera tal que la diferencia de potencial entre los niveles de voltaje en dicho par o pares de niveles de voltaje activos es V_{s} o superior;

seleccionando uno o varios niveles de voltaje como niveles de voltaje inactivos de manera tal que, como mínimo, un nivel de voltaje inactivo tiene un valor comprendido entre 0 y V_{s};

seleccionando células de memoria individuales para una operación de direccionado en forma de escritura de datos en las mismas o lectura de datos de las mismas de manera intrínseca en el protocolo de pulsaciones de voltaje, aplicando cada uno de los niveles de voltaje de un par de dichos niveles de voltaje activos a respectivas líneas de palabras y de bits que se cruzan en la célula de memoria a seleccionar;

mantener antes de iniciar un ciclo de escritura o lectura todas las líneas de palabras y de bits retenidas a uno de dichos niveles de voltaje inactivos;

llevar a cabo una operación de escritura en el ciclo de dicha secuencia de tiempo definida por retención de una línea de palabras en un nivel de voltaje de un par de dichos niveles de voltaje activos, y una o varias líneas de bits al otro nivel de voltaje de dicho par de niveles de voltaje activos o a un nivel de voltaje inactivo que se encuentra lo más cerca posible del nivel de voltaje aplicado a dicha línea de palabras, activando de esta manera las líneas de palabras y de bits para llevar a cabo la operación de escritura en una célula de memoria seleccionada al disponer un estado de polarización definido en la célula, cambiando un estado de polarización existente en la misma, o dejando un estado de polarización existente de la célula inalterado, estando predefinido dicho estado de polarización como representación de valores de datos almacenados en las células de memoria, mientras que las líneas de palabras inactivas y las líneas de bits inactivas durante la operación de escritura son retenidas en dicho nivel o niveles de voltaje inactivos, o bien, en caso de utilizar más de un nivel de voltaje inactivo, cambiar de un nivel de voltaje inactivo a otro nivel de voltaje inactivo o cambiar a otro nivel de voltaje, de manera que en cualquier caso la diferencia entre dichos niveles de voltaje no supere Vs;

llevar a cabo una operación de lectura en el ciclo de lectura de dicha secuencia de temporización definida por retención de una línea de palabras y una o varias líneas de bits, respectivamente, a cualquiera de los niveles de voltaje de un par de dichos niveles de voltaje activos y detectar la carga que pasa entre una o varias líneas de bits activas y, respectivamente, una o varias células de memoria que se conectan con dicha línea o líneas de bits, indicando dicho flujo de cargas un estado de polarización de dicha o dichas células de memoria, siendo predefinido dicho estado de polarización como representativo de valores de datos almacenados en una célula de memoria, mientras que las líneas de palabras inactivas y las líneas de bits inactivas durante la operación de lectura son retenidas a un nivel de voltaje inactivo o bien, en caso de utilizar más de un nivel de voltaje inactivo y/o más de un par de niveles de voltaje activos, son cambiadas de un nivel de voltaje inactivo a otro nivel de voltaje inactivo o son cambiadas a otro nivel de voltaje, de manera que en cualquier caso la diferencia de dicho niveles de voltaje no supere Vs; y volviendo después de la terminación de un ciclo de escritura o lectura todas las líneas de palabras y de bits a un nivel de voltaje inactivo; teniendo lugar la selección de niveles de voltaje para líneas activas de acuerdo con el protocolo pulsante de voltaje en cualquier caso con respecto a si se ajusta un estado de polarización de la célula de memoria, permanece sin cambios, o se efectúa reposición en la operación de escritura, mientras que la selección de niveles de voltaje retenidos en las líneas de palabras y bits inactivas entre voltajes inactivos u otros niveles de voltaje tiene lugar en la operación de escritura y lectura con respecto a los niveles de voltaje aplicados a las líneas de palabras y bits activas en dichas operaciones a efectos de minimizar los acoplamientos capacitivos entre líneas activas e inactivas y una posible alteración de células de memoria no direccionadas.

2. Método, según la reivindicación 1,

caracterizado por permitir que una o varias líneas de bits floten como respuesta a las cargas que pasan entre una línea de bits y las células que conectan a la línea de bits durante el ciclo de lectura, y retener todos los voltajes en las líneas de palabras y de bits durante el ciclo de regeneración/escritura.

3. Método, según la reivindicación 1,

caracterizado por seleccionar los valores n=3 y n_{palabra} = 3 y n_{BIT} = 3, en caso de voltajes en las células no direccionadas que no superan significativamente V_{s}/2, siendo V_{s} el voltaje en la célula direccionada durante el ciclo de lectura, regeneración y escritura.

4. Método, según la reivindicación 1,

caracterizado por seleccionar los valores n= 4 y n_{palabra} = 4 y n_{BIT} = 4, en el caso de que los voltajes en las células no direccionadas no superan significativamente V_{s}/3, siendo V_{s} el voltaje en la célula direccionadora en los ciclos de lectura, regeneración y escritura.

5. Método, según la reivindicación 1,

caracterizado por la selección de los valores n= 5 y n_{PALABRA} = 3 y n_{BIT} = 3, en el caso de que los voltajes en las células no direccionadas no superen significativamente V_{s}/3, siendo V_{s} el voltaje en la célula direccionada durante los ciclos de lectura, regeneración y escritura.

6. Método, según la reivindicación 1,

caracterizado por someter las células no direccionadas a lo largo de la línea de palabras activa y de una línea o líneas de bits activas a un voltaje máximo durante un ciclo de lectura y escritura que se desvía en un valor controlado con respecto a los valores exactos V_{s}/2 o V_{s}/3.

7. Método, según la reivindicación 6,

caracterizado por someter las células no direccionadas a lo largo de una línea de palabras activas a un voltaje de una magnitud tal que supera los valores exactos V_{s}/2 o V_{s}/3 por un incremento de voltaje controlado, y sometiendo al mismo tiempo las células no direccionadas a lo largo de líneas de bits activas seleccionadas a un voltaje de una magnitud menor que los valores exactos V_{s}/2 o V_{s}/3 por una disminución de voltaje controlada.

8. Método, según la reivindicación 7,

caracterizado porque el incremento de voltaje y la definición de voltaje controlados son iguales entre sí.

9. Método, según la reivindicación 1,

caracterizado por adición de un incremento de voltaje controlado \delta1 a potenciales \Phi_{inactiva} WL de líneas de palabras inactivas y añadir un incremento de voltaje controlado \delta2 a potenciales \Phi_{inactiva} BL de líneas de bits inactivas, de manera que \delta1 = \delta2 = 0 corresponde a protocolos pulsantes de voltaje con una exposición al voltaje máximo V_{s}/2 o V_{s}/3 en células no seleccionadas.

10. Método, según la reivindicación 9,

caracterizado porque \delta1 = \delta2 \neq 0.

11. Método, según la reivindicación 1,

caracterizado por el control de un potencial inactivo (potencial impuesto en las líneas de palabras y de bits durante el tiempo entre cada vez que se utiliza el protocolo de voltaje pulsante) de manera que tenga el mismo valor en todas las líneas de palabras y de bits, es decir, se impone un voltaje cero en todas las células.

12. Método, según la reivindicación 1,

caracterizado por la selección de potenciales inactivos en una o varias de las líneas de bits y de palabras entre uno de los siguientes: a) Masa del sistema, b) Línea de palabras direccionada al inicio del protocolo de impulsos, c) Línea de bits direccionada al inicio del protocolo de impulsos, d) Voltaje de suministro de potencia (V_{cc}).

13. Método, según la reivindicación 1,

caracterizado por la selección del potencial en una línea o líneas de bits seleccionadas en estado inactivo de manera tal que difiere del correspondiente al inicio de un período de flotación (ciclo de lectura), y siendo llevado dicho potencial desde un valor inactivo al del inicio del período de flotación, siendo retenido durante un período de tiempo comparable o superior a una constante de tiempo para cargar la línea o líneas de bits ("impulso de pre-carga").

14. Método, según la reivindicación 1,

caracterizado por preceder el ciclo de lectura con un desplazamiento de voltaje en líneas de palabras inactivas, de manera que las células no direccionadas en una línea de bits activa son sometidas a una acción de voltaje igual a la que tiene lugar debido a desplazamiento de voltaje de la línea de bits activa durante el ciclo de lectura, empezando dicho desplazamiento de voltaje en las líneas de palabras inactivas en un tiempo seleccionado que precede dicho desplazamiento de voltaje en la línea de bits activa, y terminando en el momento en el que se inicia el último desplazamiento de voltaje, de manera tal que una acción de voltaje percibida en dichas células no direccionadas en la línea de bits activa es aplicada de forma continua desde el momento de dicho desplazamiento de voltaje en las líneas de palabras inactivas y hasta el momento de terminación de dicho desplazamiento de voltaje en la línea de bits activa ("impulso de pre-carga").

15. Método, según la reivindicación 1,

caracterizado por aplicación de un ciclo de referencia de lectura previa que precede al ciclo de lectura y que está separado del mismo en un tiempo seleccionado, y que imita de manera precisa el protocolo de voltaje pulsante y detección de corriente de dicho ciclo de lectura, con la excepción de que no se impone el desplazamiento de voltaje en una línea de palabras activa durante el ciclo de referencia de lectura previa, y utilizando una señal registrada durante el ciclo de referencia de lectura previa como datos de entrada a circuitos que determinan el estado lógico o un valor de datos de una célula direccionada.

16. Método, según la reivindicación 15,

caracterizado porque la señal registrada durante el ciclo de referencia de lectura previa es restada de una señal registrada durante el ciclo de lectura.