KR100484580B1 - 메모리 매트릭스의 어드레싱 - Google Patents

메모리 매트릭스의 어드레싱 Download PDF

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KR100484580B1 KR10-2003-7000191A KR20037000191A KR100484580B1 KR 100484580 B1 KR100484580 B1 KR 100484580B1 KR 20037000191 A KR20037000191 A KR 20037000191A KR 100484580 B1 KR100484580 B1 KR 100484580B1
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퍼-에릭 노르달
괴란 구스타프손
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띤 필름 일렉트로닉스 에이에스에이
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Abstract

히스테리시스를 나타내는 전기적으로 분극가능한 재료, 특히 강유전체 재료를 포함하는 패시브 매트릭스 디스플레이 또는 셀의 메모리 어레이를 구동시키는 방법으로서, 매트릭스 또는 어레이의 워드 및 비트 라인에 전위 또는 전압을 인가함으로써 개별적 셀의 부늑 상태가 스위치될 수 있고, 선택된 워드 및 비트 라인상의 전위는 n개의 예정된 전위 레벨중 하나에 근접하거나 또는 일치하도록 제어되며 모든 워드 및 비트 라인상의 전위는, 워드 라인이 nWORD 전위중에서 선택된 전위로 차후 래치되고 비트 라인이 nbit전위중에서 선택된 전위로 차후 래치되거나, 또는 타이밍 시퀀스의 일정 주기 동안 비트 라인 또는 비트 라인들 및 상기 비트 라인에 접속되는 셀들 사이에서 흐르는 전하를 검출하기 위한 회로에 접속된 프로토콜에 의해 부여되도록 프로토콜에 따른 시간에 있다. 이러한 타이밍 시퀀스는 선택된 비트 라인 또는 비트 라인에 접속되는 비트 라인들 사이를 흐르는 전하가 검출되는 동안은 판독 주기가 제공되고 선택된 워드 및 비트 라인과 접속되는 셀의 분극이 예정된 값의 세트에 해당하는 동안은 "리프레쉬/기록 주기"가 제공된다.

Description

메모리 매트릭스의 어드레싱{ADDRESSING OF MEMORY MATRIX}
본 발명은 히스테리시스를 나타내는 전기적으로 분극가능한 재료, 특히 강유전체 재료를 포함하는 셀의 메모리 어레이 또는 패시브 매트릭스 어드레스 디스플레이를 구동시키는 방법에 관한 것으로, 각각 개별적으로 선택가능한 셀의 분극 상태는 상기 매트릭스의 워드 및 비트 라인에 전위 또는 전압의 인가에 의해 원하는 조건으로 스위치될 수 있고, 상기 방법은 전압 펄싱 프로토콜이 시간-좌표 형태로 매트릭스의 워드 및 비트 라인에 인가되는 전압 레벨을 개별적으로 제어하도록 타이밍 시퀀스를 정의하도록 n≥3의 전압 또는 전위 레벨로 전압 펄싱 프로토콜을 설정하는 단계, 및 선택된 비트 라인(들)과 상기 비트 라인(들)에 접속되는 셀들 사이를 흐르는 전하가 감지되는 동안은 "판독 주기"에 포함되고, 선택된 워드 및 비트 라인과 접속되는 셀의 분극 상태(들)가 예정된 세트의 논리 상태 또는 데이터 값에 해당하는 동안은 "리프레쉬/기록 주기"에 포함되는 적어도 2개의 개별 부분을 포함하도록 상기 타이밍 시퀀스를 배열하는 단계를 포함한다.
특히 본 발명은 데이터 저장 및 디스플레이를 목적으로 사용되는 패시브 매트릭스의 각각의 교차 포인트의 어드레싱을 위한 펄싱 프로토콜에 관한 것이다. 본 발명은 주로 동일한 매트릭스에서 어드레스되지 않은 교차 포인트의 교란 방지에 관한 것이다. 또한, 본 발명은 저장된 데이터를 판독하는 동안 상기 매트릭스의 어드레스되지 않은 셀로부터의 누적 신호를 최소화시키는 것에 관한 것이다. 발명은 비휘발성 메모리 재료로서 작용하는 강유전체 박막을 함유한 매트릭스에 관한 것이나, 제한되지는 않는다.
패시브 매트릭스 어드레싱은 매트릭스의 에지로부터 적절한 전극의 선택적 여기(excitation)에 의해 개별적으로 전기적으로 액서스될 수 있는 교차 포인트의 매트릭스를 형성하는, 일반적으로 직교 형태로 서로 교차하는 2세트의 평행한 전극의 사용을 의미한다. 이러한 구성의 장점으로는 제조의 간단함 및 고밀도의 교차 포인트가 포함되며, 매트릭스 장치가 각각의 교차 포인트에서 이용가능한 2개의 단자 접속부를 통해 달성될 수 있다는 기능이 제공된다. 특히 본 명세서는 각각의 교차 포인트에서 전극이 캐패시터형 구조로 재료를 삽입시키고(이하 "셀"이라 정의) 셀에서의 재료가 분극성 및 히스테리시스를 나타내는 매트릭스를 수반하는 디스플레이 및 메모리 분야에 관한 것이다. 후자의 특성은 장치에 비휘발성을 제공한다, 즉, 이들은 인가된 외부 전계의 부재시 메모리 효과를 나타낸다. 주어진 셀에서 2개의 전극 사이에 전위차를 인가함으로써, 셀에서의 재료는 분극 응답을 발생시키는 전계의 영향을 받아, 원하는 상태로 설정 및 유지될 수 있는 방향 및 크기는 메모리 분야에서는 예를 들어 논리 "0" 또는 논리 "1"로 또는 디스플레이 분야에서는 광도 레벨로 표시된다. 마찬가지로, 주어진 셀에서의 분극 상태는 상기 셀을 어드레싱하는 2개의 전극으로 인가 전압을 갱신함으로써 변경 또는 추론될 수 있다.
강유전체 메모리 물질을 사용하는 패시브 매트릭스 장치의 예는 40-50년전 문헌에서 알 수 있다. 따라서, W.J. Merz 및 J.R. Anderson은 1995년에 바륨 티타네이트 기재 메모리 장치(W.J. Merz 및 J.R. Anderson, "Ferroelectric storage devices" Bell.Lab. Record. 1, pp.335-342(1995))를 개시했고, 이후 다른 사람들에 의해 유사한 연구가 보고되었다(예를 들어, C.F. Pulvari, "Ferroelectrics and their memory applications", IRE Transactions CP-3, pp.3-11(1956) 및 D.S.Campbell "Barium titanate and its use as a memory store", J.Brit. IRE 17(7) pp. 385-395(1957) 참조). 강유전체 재료에 의해 비휘발성을 나타내는 패시브 매트릭스 어드레스 디스플레이의 예는 1970년 출원된 US 특허 제 3 725 899호(W. Greubel)에서 알 수 있다.
오랜 역사와 명백한 장점으로 인해, 강유전체에 관련하여 패시브 매트릭스 어드레싱 원리는 기술적으로 상업적으로 큰 영향을 받지 않는다는 것이 중요하다. 이러한 원리가 중요한 이유는 문제의 장치에 대해 최소 요구조건으로 전체 범위(기술적 및 상업적)를 만족시키는 강유전체 재료의 결함(lack)을 추적할 수 있는 반면, 그보다 주요한 요인은 패시브 매트릭스 어드레싱의 고유한 네거티브 특성에 있다. 이들 사이에서 어드레스되지 않은 교차 포인트의 교란 문제가 두드러진다. 상기 현상은 디스플레이 및 메모리 어레이에 대해 공지되어 있고 문헌에 광범위하게 개시되어 있다. 따라서, 이에 대한 기초에 대해서는 본 명세서에서 설명하지 않지만, 예를 들어, A. Sobel : "Some constraints on the operation of matrix displays", IEEE Trans. Electron Devices(Corresp.) ED-18, p.797(1971) 및 L.E.Tannas Jr., "Flat panel displays and CRTs", pp.106 & seq., (Van Nostrand 1985)가 참조된다. 문제의 장치의 형태에 따라, 어드레스되지 않은 교차 포인트의 교란(disturbance)을 방지 또는 감소시키기 위한 상이한 기준이 정의될 수 있다. 일반적으로, 소신호 교란에 대해 매트릭스에서 각각의 셀의 감도를 낮추는 것이 요구되며, 이는 예를 들어, 임계값처리(thresholding), 정류 및/또는 다양한 형태의 히스테리시스를 수반하는, 비선형 전압-전류 응답을 나타내는 셀에 의해 달성될 수 있다.
본 발명에 대해 일반적인 적용 분야가 청구되었지만, 본 발명은 특히 강유전체 메모리에 대해 적용될 수 있고, 강유전체 재료의 박막은 일반적으로 도 1에 도시된 히스테리시스를 나타내는 매트릭스 교차 포인트에서 자극(stimulated)된다. 일반적으로 비트의 기록은 강유전체를 분극시키거나 또는 분극을 전환시키도록, 교차 포인트에서 막 양단에 상이한 전압을 인가함으로써 달성된다.
판독은 전압의 제거 이후 분극이 변경되지 않고 유지되도록 또는 반대 방향으로 플립되도록(flip), 주어진 분극의 전압 인가에 의해 유사하게 달성된다. 전자의 경우, 인가된 전압에 응답하여 작은 전류가 흐르지만, 후자의 경우 분극 변화는 예정된 임계치 레벨 보다 큰 크기의 전류 펄스를 야기시킨다. 교차 포인트는 전자의 경우 "0" 비트를 나타내고, 후자의 경우 "1" 비트를 나타내도록 임의대로 정의될 수 있다.
도 1에 도시된 히스테리시스 곡선을 갖는 재료는 Ec를 초과하는 전계의 인가에 따라 순 분극 방향을 변화시킨다. 그러나, 부분 스위칭은 문제의 재료에 따른 범위로, 상기 값 이하의 전압 인가에 의해 발생된다. 따라서, 다수의 교차 포인트를 갖는 매트릭스에서, 어드레스되지 않은 교차 포인트의 반복된 자극(stimuli)은 잘못된 판독이 발생하는 경우 포인트로 매트릭스의 분극 상태를 경감시킨다. 기록 및 판독 동작 동안 크로스바 패시브 매트릭스에서 어드레스되지 않은 교차 포인트에 의해 수신된 자극의 양 및 형태는 이들 동작 동안 매트릭스에서의 모든 어드레싱 라인 상에서 전압이 어떻게 처리되는지(이하 "펄싱 프로토콜"이라 한다)에 따라 좌우된다. 펄싱 프로토콜의 선택은 다수의 요인에 따라 좌우되며, 히스테리시스를 나타내는 메모리 재료를 수반하는 분야에 대한 문헌에 다양한 방법이 제시되어있다. 종래 기술의 예를 설명한다.
US 특허 제 2 942 239호(J.P. Eckert, Jr. 등)는 자기 코어를 갖는 메모리 어레이에 대한 펄싱 프로토콜을 개시하였고, 각각은 도 1에 도시된 강유전체와 유사한 자기 히스테리시스 곡선을 갖는다. 강유전체를 포함하는 잔류 분극의 쌍안정 상태를 나타내는 메모리 엘리먼트에 대한 일반적인 분야에 대해 청구하였지만, 본 발명은 각각의 셀에서 전체 자속으로 개별 컨트리뷰션(contribution)이 각각의 셀에서 교차되는 몇 개의 독립 라인으로부터 부가되거나 차감되는 자기 데이터 저장에 대한 특정 방법만을 포함한다. 이는 셀이 제시된 실시예와 어떻게 관련되는지를 반영하며, 판독 프로토콜은 느린 중첩을 제공하거나, 또는 "백그라운드" 바이어싱 자극은 매트릭스에 셀 전체 또는 서브세트(예를 들어, 칼럼 또는 로우)에 인가되고, 어드레스된 셀을 포함하는 교차 라인 사이에는 빠른 선택 펄스가 인가된다. 어떠한 방법에서도 파괴적인 판독 정보의 재저장과 데이터로의 고속, 랜덤 액서스를 조합하는 2개의 단자의 캐패시터형 메모리 셀을 위한 효율적인 전압 프로토콜을 제시하지 않았다.
US 특허 제 3 002 182호(J.R. Anderson)는 강유전체로 채워진 캐패시터의 패시브 매트릭스 어드레스 어레이에서 강유전체 메모리 셀의 부분적 스위칭에 의한 분극 손실의 문제점에 관한 것이다. 기록 동안 부분 스위칭 분극 손실을 감소시키기 위해, 상기 특허는 어드레스된 로우 및 칼럼에 어드레싱 펄스를 동시에 인가하는 방법을 개시하였고 전자는 +2Vs/3 내지 +3Vs/4(여기서, Vs는 공칭 스위칭 전압)의 전위 스윙을 실시하는 반면 후자는 선택된 교차 포인트에서 전극 사이의 전위차가 값(Vs)에 도달하도록 충분한 네거티브 값으로 스윙된다. +Vs/3 내지 +Vs /4 범위의 전위로 스위치되는 나머지 칼럼으로, 매트릭스에서 선택된 셀만이 상당한 스위칭 필드의 영향을 받고, 다른 교차 포인트에서 부분 스위칭은 상당히 감소된다(상기 감소는 강유전체의 재료 특성, 특히 히스테리시스 곡선 및 유전 상수의 크기에 따라 좌우된다). 또다른 펄싱 방법에서, 상기 특허는 각각의 기록 동작에 이어 추가의 "교란 보상 펄스"를 인가하는 분야를 개시하며, 선택된 로우는 제로 전위로 클램프되며 선택 및 비선택 칼럼은 각각 +Vs/4 내지 +Vs/3가 전달된다. 후자의 동작은 분극 손실을 유도하는 부분 스위칭을 보다 더 감소시킨다고 청구하고 있다. 그러나, 펄싱 방법의 선택을 위한 어떠한 물리적 설명도 제시하고 있지 않으며, 이는 당시의 강유전체 재료, 특히 바륨 티타네이트를 사용하는 발명자의 경험적인 실험에 상당히 의존한다는 것을 나타낸다. 극성의 기본적인 선택은 강유전체 기술에서의 당업자에게 바람직하고 실제 직관적인 것으로 보이지만, 개시된 설명은 일반화된 경우와 관련하여 펄스 크기 및 타이밍을 선택하기 위한 적절한 가이드를 제공하기에는 불충분하다. 기록 동작 이전에 저장된 정보를 판독하고 셀을 제거하기 위해, 발명자는 "기술상 공지된 방식"이라 간주되는, 선택된 로우 또는 로우들에 완전한 스위칭 전압(-Vs)을 인가하는 방법을 제시하였다. 칼럼 전극 전압의 선택은 불명료한 방식으로 처리된다. 선택된 칼럼 전극은 접지에 클램프되고 모든 비선택 칼럼 전극은 -Vs/3 또는 -Vs/4로 바이어스된다(US 특허 제 3 002 182호의 도 4B 참조). 그러나, 이는 부분 스위칭의 위험으로, 선택된 셀과 동일한 로우의 비선택 셀에 2Vs/3 내지 3Vs/4의 부하 전압을 유도한다. 따라서, 발명은 각각의 기록 동작 사이에 다수의 판독 동작이 수반되는 상황에 대해서는 부적합하며, 사실상 강유전체 장치의 일반적인 분야에서도 바람직하지 못하다.
US 특허 제 3 859 642호(J.Mar)는 패시브 매트릭스 어드레싱 방법에 기초한 메모리 구성을 개시하였고, 여기서 프로그램가능한 쌍안정 캐패시턴스 값을 갖는 캐패시터 어레이는 판독 주기 동안 2-레벨 여기(excitation)에 영향을 받는다. 메모리 기능은 히스테리시스 루프가 오프셋 전압 부근으로는 집중되고 제로 오프셋 포인트로부터는 완전히 제거되는 금속-절연체-반도체(MIS)형 또는 등가형이라 가정되는 캐패시터의 쌍안정성에 있다. 데이터 기록은 기록되는 2개의 쌍안정 상태에 따라 각각 +V 및 -V, 다르게 각각 -V 및 +V 극성으로 선택된 캐패시터에서 교차되는 로우 및 칼럼 라인의 바이어싱에 의해 달성된다. 형성되는 순 바이어스는 선택 캐패시터에서 +-2V이고, 비선택 캐패시터 상에서는 절대값 V를 초과하지 않고, 여기서 V는 기록을 위한 임계치 이하인 것으로 정의된다. 부분 기록이 문제시되어 고려되지 않았고, 본 명세서에서 참조로 하는 간략한 방법에 관련한 어떠한 방법도 제시되지 않았다. 따라서, US 특허 3 859 642호는 본 발명의 내용과 관련한 종래 기술의 중요성을 갖는 것으로 볼 수 없다.
강유전체 매트릭스 장치를 어드레싱하는 1/3 선택 방법은 US 특허 제 4 169 258호(L.E.Tannas. Jr.)에 개시되었다. 이 경우, 패시브 매트릭스 어드레싱 장치에서의 x 라인 및 y 라인은 0, 1/3, 2/3 및 1의 상대적 크기를 갖는 (단극) 전압이 모든 x 및 y 라인에 좌표 형태로 인가되는 펄싱 프로토콜에 영향을 받는다. 여기서, 전압값 1은 논리 상태 "OFF"를 "ON"으로, 또는 이와 반대로 주어진 셀을 구동시키기 위해 사용되는 공칭 전압 크기이며, 전형적인 항전압(coercive voltage)은 1/2 및 2/3 사이의 값으로서 예시될 수 있다. 상기 특허에서 나타내는 방법의 중요한 제한은 펄스 프로토콜이 동일한 초기 분극 크기 및 방향("OFF")으로 개시되는 모든 셀에 따라 단정된다는 것이다, 즉, 모든 매트릭스는 상태의 새로운 패턴이 매트릭스 셀에 기록되기 전에 "OFF" 상태로 블랭크되어야 한다. 또한, 어드레스된 셀이 "OFF" 상태의 방향으로 2/3 크기의 교란 펄스를 수신함에 따라 동일한 y-라인 상의 임의의 "ON"상태는 공지된 강유전체에서 부분 스위칭을 유도한다. 이러한 제한은 디스플레이 및 메모리의 형태에서 수용가능하지만, 대부분의 응용에 적용되는 경우는 아니다.
전체 블랭킹은 Tannas Jr.의 "1/2 선택 방법"이라 불리는 종래의 방법을 포함하지 않으며, 이는 US 특허 4 169 258호에 보다 상세히 설명된다. 그러나, 후자의 방법은 비선택 셀들을 비교값 1/2의 교란 펄스에 노출시킨다. 이는 일반적으로 무기 세라믹과 같은 종래의 강유전체 재료를 사용하는 모든 일반적 메모리 분야에 대해서는 허용되기 어렵다. 또한 1/2 선택 방법은 예비-스위칭 분극 상태를 파괴시키는 어드레스된 셀에서 단일 스위칭 이벤트에 관해서만 개시되었다. 3레벨 전압 펄싱 프로토콜은 US 특허 제 5, 550,770(Kuroda)호에 개시되어 있다. 상기 펄싱 프로토콜은 1T-1C 형의 메모리 셀을 갖는 통상의 활성 강유전체 매트릭스 보다 집적도가 높은 활성 강유전체 메모리 장치와 직접적으로 관련된다. Kuroda는 모든 비트 라인(또는 Kuroda에 의해 정의된 데이터 라인)은 소위 IGFET이라 불리는 전계 효과 트랜지스터 형태로 스위치 엘리먼트와 접속되도록 메모리 장치를 메모리 블록으로 분할한다. 그 결과 Kuroda는 종래의 화성 매트릭스의 경우에서 보다 메모리 셀과 관련된 보다 적은 수의 스위치 엘리먼트 또는 트랜지스터를 갖는 메모리 매트릭스를 제공하게 되었다. Kuroda의 메모리 장치에서 모든 워드 및 비트 라인들은 기록 또는 판독 주기 이전에 제로 전위로 유지된다. 기록 및 판독 주기를 초기화시키기 위해서, 트랜지스터는 분극 스위칭 전압(V0) 및 IGFET의 유효 임계 전압의 합보다 큰 전압 레벨을 인가함으로써 턴온된다. 다음 Kuroda는 워드 라인 디코더에 의해 워드 라인을 선택한다. 단일 비트 라인은 제 1 스위치 트랜지스터는 턴온시키면서, 또다른 스위치 트랜지스터는 OFF로 유지하는 동안 선택되며, 이들 스위치 트랜지스터는 비트 라인 디코더로부터의 출력 라인과 각각의 단일 비트 라인 사이에 접속된다. 비트 라인은 제 1 트랜지스터는 턴오프시키고 제 2 트랜지스터는 턴온시킴으로써 선택되지 않는다. 전압 펄싱 프로토콜의 기록 및 판독 주기를 위해 Kuroda는 소위 1/2 전압 선택 방법이라 불리는 3-레벨 방법을 사용하며 그의 메모리 장치에 비선택 워드 및 비트 라인상의 "스트레스"가 1T-1C 형태라 불리는 메모리를 갖는 완전한 활성 메모리 매트릭스에서 발생하는 "스트레스"와 유사해지는 것을 청구하였다. Kuroda의 칼럼. 17에서 개시된 것처럼 Kuroda의 전압 펄싱 프로토콜은 동일 칼럼의 표 1에서의 종래 기술로서 나열된 패시브 매트릭스-어드레스가능 강유전체 메모리에 대해서는 부적합하다. Kuroda의 메모리 장치에 의해 달성되는 높은 집적도는 먼저 메모리 블록의 선택 및 종래 기술로서 공지된 것처럼 워드 라인의 선택을 수반하는 메모리 셀 선택 방법에서 리소트되도록 함으로써 어느 정도 상쇄되는 반면, 비트 라인의 선택은 블록 칼럼에서의 모든 비트 라인에 대해 2개의 스위칭 MOSFET을 갖는 선택 장치에서 리소트된다. 이는 Kuroda가 메모리 셀 상에서의 교란(스트레스) 레벨이 완전한 활성 매트릭스-어드레스가능 메모리에서 달성될 수 있는 것과 유사한 Vs/2(Kuroda에서는 V0/2)의 전압을 수반하는 1/2 전압 선택 방법으로 3-레벨 프로토콜의 사용을 가능케 한다. 또한 주목할 것은 물론 Kuroda는 그의 메모리 매트릭스의 다른 메모리 블록에서 각각의 메모리 셀의 동시적인 기록 및 판독의 가능성을 제공하였지만, Kuroda는 단지 하나의 기록 및 단일 감지 증폭기만이 그의 메모리에서 각각의 블록 칼럼에 접속될 수 있도록 함으로써, 비트 단위의 판독 및 기록만으로는 평행한 기록 및 판독을 허용하지 않는다는 것이다.
따라서, 패시브 매트릭스 어드레스 가능 메모리 및 디스플레이 분야에서 다른 셀 교란 또는 블랭크 및 전체 장치를 리셋시키지 않고 각각의 셀의 논리 내용을 변경시키는 것이 바람직한 경우, 종래 기술을 능가하는 개선책이 요구된다.
도 1은 강유전체 메모리 재료에 대한 히스테리시스 곡선의 원리를 나타내는 도면,
도 2는 교차하는 전극 라인을 갖는 패시브 매트릭스 어드레싱 장치 및, 중첩되는 전극들 사이에 국부적으로 위치된 강유전체 재료를 포함하는 셀을 나타내는 도면,
도 3은 매트릭스에서 폐루프 부근의 전압 스텝의 합,
도 4는 워드- 및 비트 라인상에서 제어되는 3개의 개별 전압 레벨을 요구하는 판독 및 기록 전압 프로토콜,
도 5는 도 4의 3개 레벨 전압 프로토콜의 또다른 변형,
도 6은 워드- 및 비트 라인상에서 제어되는 4개의 개별 전압 레벨을 요구하는 판독 및 기록 전압 프로토콜,
도 7은 도 6의 4개 레벨 전압 프로토콜의 또다른 변형,
도 8은 워드 및 비트 라인상에서 제어되는 5개의 개별 전압 레벨을 요구하는 판독 및 기록 전압 프로토콜,
도 9는 도 8의 5개 레벨 전압 프로토콜의 또다른 변형,
도 10-13은 도 6-9에 도시된 도다른 전압 프로토콜이며, 차이점은 비활성 워드 라인 상의 예비-충전 펄스가 포함된다는 것이다,
도 14는 예비-판독 기준 주기를 수반하는 판독 및 기록 프로토콜의 예,
도 15는 전체 로우 평행 방향에 기초한 판독 설계도.
본 발명의 목적은 상기 메모리로/메모리로부터 데이터를 판독 뿐만 아니라 기록하는 동안 비선택 메모리 셀의 교란을 최소화시키기 위해, 강유전체와 같은 이력 곡선을 나타내는 비휘발성 메모리에서 x 및 y 패시브 매트릭스 어드레싱 라인을 구동시키기 위한 전압 대 시간 프로토콜을 제공하는 것이다. 본 발명의 또다른 목적은 충전/방전 과도현상을 감소시켜 고속을 달성하는 전압 프로토콜을 제공하는 것이다. 본 발명의 또다른 목적은 메모리 매트릭스 상에서 구동 및 감지 동작을 수행하기 위해 간단하고, 신뢰성있고 값이 싼 전자 회로를 허용하는 전압 프로토콜을 제공하는 것이다.
다른 장점 및 특징 뿐만 아니라 상기 목적은 본 발명에 따른 방법에 의해 달성되며, 상기 방법은 제로 값을 갖는 하나의 전압 레벨, 및 분극 스위칭 전압(Vs)과 동일한 또다른 전압 레벨 및 0과 Vs 사이의 값을 갖는 적어도 하나의 추가 전압 레벨을 선택하는 단계를 포함하는데, 전압 펄싱 프로토콜이 3개 이상의 전압 레벨을 포함하는 경우, 적어도 추가 전압 레벨은 0과 Vs 사이의 값을 갖거나, 또는 적어도 또다른 추가의 전압 레벨은 0과 Vs 사이의 값을 갖고 추가 전압 값은 Vs 보다 큰 값을 갖고, 그 간격은 동일한 값을 갖는 임의의 경우에 전압 펄싱 프로토콜에서 연속하는 전압 레벨 및 이후의 전압 레벨 사이이며; 상기 1개 이상의 쌍의 활성 전압 레벨에서 전압 레벨 사이의 전위차가 Vs 이거나 또는 그보다 높도록 쌍의 활성 전압 레벨로서 1개 이상의 쌍의 전압 레벨을 선택하는 단계를 포함하며; 적어도 하나의 정지 전압 레벨이 0과 Vs 사이의 값을 갖도록 정지 전압 레벨로서 1 개 이상의 전압 레벨을 선택하는 단계를 포함하며; 선택되는 메모리 셀에서 교차하는 워드 라인 및 비트 라인 각각에 상기 활성 전압 레벨의 쌍의 전압 레벨 각각을 인가함으로써 전압 펄싱 프로토콜에 데이터를 기록하거나 또는 고유의 전압 펄싱 프로토콜로부터 데이터를 판독하는 형태로의 어드레싱 동작을 위한 개별 메모리 셀을 선택하는 단계를 포함하며; 기록 또는 판독 주기가 초기화되기 이전에 상기 1개 이상의 정지 전압 레벨중 하나에서 래치된 모든 워드 및 비트 라인을 유지하는 단계를 포함하며; 상기 쌍의 활성 전압 레벨의 전압 레벨로 워드 라인을 래칭시킴으로써, 그리고 1개 이상의 비트 라인을 상기 쌍의 활성 전압 레벨의 다른 전압 레벨로 또는 상기 워드 라인에 적용된 전압 레벨과 가능한 근접한 정지 전압 레벨로 래칭시킴으로써 상기 정의된 타이밍 시퀀스의 기록 주기에서 판독 동작을 수행하여, 셀에서 한정된 분극 상태를 설정하고, 셀에 존재하는 분극 상태를 변화시키거나, 또는 변경되지 않은 셀에 존재하는 분극 상태를 유지함으로써 선택된 메모리 셀 상에서 기록 동작을 수행하도록 워드 및 비트 라인을 활성화시키는 단계를 포함하는데, 상기 분극 상태는 메모리 셀에 저장된 데이터 값을 나타냄으로써 예정되는 반면, 기록 동작 동안 비활성 워드 라인 및 비활성 비트 라인은 상기 적어도 하나의 정지 전압 레벨로 래치되거나, 또는 1개 이상의 정지 전압 레벨이 사용되는 경우, 정지 전압 레벨로부터 다른 정지 전압 레벨로 스위치되거나 또는 다른 전압 레벨로 스위치되어, 임의의 경우에 상기 전압 레벨 사이의 전압차가 Vs를 초과하지 않고; 쌍의 상기 활성 전압 레벨의 전압 레벨에서 각각 워드 라인 및 1개 이상의 비트 라인을 래칭시키고 1개 이상의 활성 비트 라인과 상기 비트 라인 또는 비트 라인들과 접속되는 각각의 1개 이상의 메모리 셀 사이를 흐르는 전하를 감지함으로써 상기 정의된 타이밍 시퀀스의 판독 주기에서 판독 동작을 수행하는 단계를 포함하는데, 상기 전하 흐름은 상기 1개 이상의 메모리 셀 각각의 분극 상태를 나타내며, 상기 분극 상태는 메모리 셀에 저장된 데이터 값을 나타냄으로써 예정되는 반면, 판독 동작 동안 비활성 워드 라인 및 비활성 비트 라인은 정지 전압 레벨로 래치되거나, 또는 1개 이상의 정지 전압 레벨 및/또는 1개 이상의 쌍의 활성 전압 레벨이 사용되는 경우 정지 전압 레벨로부터 다른 정지 전압 레벨로 스위치되거나 또는 다른 전압 레벨로 스위치되어, 임의의 경우에 상기 전압 레벨에서 차이가 Vs를 초과하지 않고; 기록 또는 판독 주기가 종결된 후에 모든 워드 및 비트 라인이 정지 전압 레벨로 복귀되는 단계를 포함하며; 임의의 경우에 전압 펄싱 프로토콜에 따라 활성 라인에 대한 전압 레벨의 선택은 메모리 셀의 분극 상태를 설정하고 변하지 않게 유지하거나, 또는 기록 동작으로 재설정하는지에 따라 이루어지는 반면, 정지 전압 또는 다른 전압 레벨 사이에서 비활성 워드 및 비트 라인으로 래치되는 전압 레벨의 선택은 활성 및 비활성 라인 사이의 용량성 커플링 및 어드레스되지 않은 메모리 셀의 교란 가능성을 최소화시키기 위해 동작시에 활성 워드 및 비트 라인에 인가되는 전압 레벨과 관련하여 기록 및 판독 동작에서 이루어진다.
본 발명에 따라, 바람직하게 상기 기록 주기 동안 상기 비트 라인에 접속되는 셀과 비트 라인 사이에 흐르는 전하에 응답하여 1개 이상의 비트 라인이 부유되며, 리프레쉬/기록 주기 동안 워드 및 비트 라인 상의 모든 전압은 래칭된다.
발명의 제 1 바람직한 실시예에서, 어드레스되지 않은 셀들 사이의 전압이 Vs/2를 크게 초과하지 않는 경우 n=3, nWORD=3, 및 nBIT=3 값이 선택되며, 여기서 Vs는 판독, 리프레쉬 및 기록 주기 동안 어드레스된 셀들 사이의 전압이다.
발명의 제 2 바람직한 실시예에서, 어드레스되지 않은 셀들 사이의 전압이 Vs/3를 크게 초과하지 않는 경우 n=4, nWORD=4, 및 nBIT=4 값이 선택되며, 여기서 Vs는 판독, 리프레쉬 및 기록 주기 동안 어드레스된 셀들 사이의 전압이다.
발명의 제 3 바람직한 실시예에서, 어드레스되지 않은 셀들 사이의 전압이 Vs/3를 크게 초과하지 않는 경우 n=5, nWORD=3, 및 nBIT=3 값이 선택되며, 여기서 Vs는 판독, 리프레쉬 및 기록 주기 동안 어드레스된 셀들 사이의 전압이다.
발명에 따라, 정확한 값(Vs/2 또는 Vs/3)으로부터 제어된 값에 의해 편향되는 판독/기록 주기 동안 최대 전압으로 활성 워드 라인 및 활성 비트 라인(들)을 따라 어드레스되지 않은 셀들을 처리하는 것이 바람직하며, 제어된 전압 증가량만큼 정확한 값(Vs/2 또는 Vs/3)을 초과하는 크기의 전압으로 활성 워드 라인을 따라 어드레스되지 않은 셀을 처리하고, 동시에 제어된 전압 감소량에 의해 정확한 값(Vs/2 또는 Vs/3) 보다 작은 크기의 전압으로 선택된 활성 비트 라인을 따라 어드레스되지 않은 셀들을 처리하는 것이 바람직하며, 제어된 전압 증가량 및 전압 감소량은 바람직하게 서로 동일하다.
본 발명에 따라, 제어된 전압 증가량(δ1)에 비활성 워드 라인의 전위(Φinactive WL)를 부가하고 제어된 전압 증가량(δ2)에 비활성 비트 라인의 전위(Φinactive BL)를 부가하는 것이 바람직하며, 여기서 δ1=δ2=0은 비선택 셀들 상에 노출되는 최대 Vs/2 또는 Vs/3 전압을 갖는 판독/기록 프로토콜에 해당한다. 이와 관련하여 δ1=δ2≠0인 것이 바람직하다.
발명에 따라 모든 워드 및 비트 라인 상에 동일한 값을 갖도록, 즉, 제로 전압이 모든 셀상에 부과되도록 정지(quiescent) 전위(사용되는 각각의 판독/리프레쉬/기록 주기 프로토콜 시간 사이의 시간 동안 워드 라인 및 비트 라인상에 부과된 모든 전위)를 제어하는 것이 바람직하다. 또한, 발명에 따라 하나 이상의 워드 라인 및 비트 라인중 정지 전위를, a) 시스템 그라운드, b) 펄싱 프로토콜의 초기에 어드레스된 워드 라인, c) 펄싱 프로토콜의 초기에 어드레스된 비트 라인, d) 전원 장치(Vcc) 전압 중 하나 사이에서 선택하는 것이 바람직하다. 또한 발명에 따라 부유 기간(판독 주기) 초기와 상이하게 정지 상태의 선택된 비트 라인 또는 비트 라인들 상에서 전위를 선택하여, 비트 라인을 충전시키기 위한 시간 상수("예비-충전 펄스")로 또는 이를 초과하는 시간 주기 동안 클램프되는 부유 기간 초기에서의 값으로 정지 값으로부터 상기 전위를 야기시키는 것이 바람직하다. 본 발명에 따라 비활성 워드 라인 상에 전압 시프트로 판독 주기를 선행하는 것이 바람직하며, 여기서 활성 비트 라인상의 어드레스되지 않은 셀들은 판독 주기동안 활성 비트 라인 전압 시프트로 인해 발생하는 것과 동일한 전압이 바이어스되며, 비활성 워드 라인 상의 상기 전압 시프트는 활성 비트 라인 상의 상기 전압 시프트를 선행하는 선택된 시간에서 개시되며 후자의 전압 시프트가 개시되는 시간에서 종결되고, 이는 활성 비트 라인 상의 상기 어드레스되지 않은 셀들 상에서 인지된 전압 바이어스가 비활성 워드 라인 상의 상기 전압 시프트의 개시 시간으로부터 활성 비트 라인("예비-충전 펄스") 상의 상기 전압 시프트의 시간에 이르게 연속적으로 인가된다.
마지막으로 발명에 따라 판독 주기를 선행하고 선택된 시간에 의해 분리되는 예비-판독 기준 주기를 인가하고, 상기 예비-판독 주기 동안 활성 워드 라인 상에 어떠한 전압 시프트도 부과되지 않는다는 것을 제외하고는 상기 판독 주기의 전류 검출 및 전압 펄싱 프로토콜을 정확히 모방하며, 어드레스된 셀의 논리 상태 또는 데이터 값을 결정하는 회로에 입력 테이터로서 상기 예비-판독 기준 주기 동안 기록된 신호를 사용하는 것이 바람직하며, 이 경우 예비-판독 기준 주기 동안 기록된 신호는 판독 주기 동안 기록되는 신호로부터 차감될 수 있다.
본 발명의 기본 원리 및 실시예는 첨부된 도면을 참조로 이하 설명된다.
본 발명의 기본적 배경 및 기본 원리가 보다 상세히 설명될 것이다. 본발명의 중요한 면은 이하 설명되는 프로토콜중 하나에 따라 좌표 형태인 매트릭스에서 모든 x 및 y 라인상에서 시간에 따라 전압을 제어하는 것이다. 이러한 프로토콜은 매트릭스에 있는 어드레스되지 않은 셀(교차 포인트)이 교란 또는 부분 스위칭을 발생시키는 레벨 이하에 있는 예정된 값을 초과하는 인터라인 전압을 경험하지 않게 한다.
발명에 따라 디스플레이 및 메모리 장치에서 메모리 기능을 제공하는 재료는 도 1에 일반적 형태로 예시된 것처럼 히스테리시스를 나타낸다. 관련 재료로 일렉트릿, 강유전체 또는 이 둘의 조합물이 있다. 간략화를 위해, 발명의 재료는 강유전체로 가정하나, 이는 본 발명을 제한하는 것은 아니다.
전계의 예비 노출로 인해, 재료는 제로 외부 전계에 있는 경우 도 1에 +PR 및 -PR 포인트로 표시된 2개의 분극 상태중 하나에 존재한다고 가정한다. 강유전체를 포함하는 셀들 사이의 전압 인가는 나중에 분극 상태를 변경시키며, 강유전체 기술의 당업자에게 공지된 방식으로 히스테리시스 곡선이 기록된다. 편의상, 도 1의 히스테리시스 곡선은 횡좌표를 따르는 전계보다는 전압을 따라 도시된다.
이하에서는 패시브 매트릭스 구성에서, 매트릭스에서 단일의, 자유롭게 선택된 셀은 2개의 전극 사이에서 강유전체가 포지티브 또는 네거티브 방향(전극들 사이에 인가된 전계의 극성에 따라)에 있는 분극 방향을 스위치시키기에 충분한 크기를 갖는 포인트에서 교차하고 외부적으로 부과된 전계의 제거 후에 히스테리시스 곡선 상의 +PR 또는 -PR 포인트중 하나에서 종결되는 전압차(Vs)를 나타내는 방식으로 교차하는 워드 및 비트 라인에 전압이 어떻게 인가되는지를 설명한다. 동시에, 매트릭스에서 어떠한 다른 셀도 분극 상태에서의 허용불가능한(미리 정해진 기준에 따라) 변화를 야기시키는 전위차에 영향을 받지 않는다. 이는 결코 +Vs/n을 초과하지 않는 어드레스되지 않은 셀들 사이의 전위차("교란 전압")에 의해 확실시되며, 여기서 n은 정수 또는 2 이상의 전형적 값의 비정수이다.
요구되는 스위칭 속도 등에 따라, 강유전체의 분극 상태를 구동시키기 위해 사용되는 공칭 스위칭 전압(Vs)은 항전압(Vc)(도 1 참조) 보다 상당히 크게 선택된다. 그러나, 본 명세서에서 개시되는 펄싱 프로토콜은 Vs의 일부(전형적으로 1/3)로 교란 전압을 감소시킬 수 있기 때문에, 임의대로 크게 선택할 수 없고, 레벨은 Vc보다 작아야 한다.
특정 펄싱 프로토콜의 논의에 앞서, 도 2에 도시된 매트릭스를 참조로, 일반화된 형태에서의 문제점을 검토하는 것이 바람직하다. 참조를 용이하게 하는 기준법에 따라, 이하 각각 수평(로우) 및 수직(칼럼) 라인은 도면에 표시된 것처럼 "워드 라인"(줄여서 WL) 및 "비트 라인"(줄여서 BL)으로서 간주된다. 셀에서 주어진 분극 방향을 한정하거나(기록), 또는 방전 응답을 모니터링(판독)하기 위해 주어진 셀을 스위치하기 위해 충분히 높은 전압을 인가하는 것이 바람직하다. 따라서, 다음과 같이 관련된 워드 및 비트 라인("활성" 라인)의 전위를 설정함으로써 셀이 선택된다:
(1) ΦactiveBL - ΦactiveWL = Vs
동시에, 어드레스되지 않은 셀에서 교차되는 다수의 워드 및 비트 라인은 이들 셀에서 교란 전압이 부분 스위칭을 위해 임계치 이하로 유지되도록 전위가 제어된다. 이들 "비활성" 워드 및 비트 라인 각각은 어드레스되지 않은 셀에서 활성 비트 및 워드 라인을 교차한다. 도 2를 참조로, 셀의 4개의 개별 클라스는 셀을 교차하는 인식된 전압에 따라, 매트릭스에 정의될 수 있다:
ⅰ) Vⅰ= ΦactiveBL - ΦactiveWL : 활성 비트 라인을 교차하는 활성 워드 라인(선택된 셀)
ⅱ)Vⅱ = ΦinactiveBL - ΦactiveWL : 비활성 비트 라인을 교차하는 활성 워드 라인
ⅲ)Vⅲ = ΦactiveBL - ΦinactiveWL : 활성 비트 라인을 교차하는 비활성 워드 라인
ⅳ)Vⅳ= ΦinactiveBL - ΦinactiveWL : 비활성 비트 라인을 교차하는 비활성 워드 라인
비용 및 복잡성을 최소화시키는 것이 바람직한 장치에서는, 모든 비활성 워드 라인이 공통 전위(ΦinactiveWL )에 있고, 대응적으로 모든 비활성 비트 라인이 공통 전위( ΦinactiveBL )에 있는 특별한 경우에 초점을 맞추는 것이 가장 중요하다. 도 3에 도시된 매트릭스 그리드에서 폐루프 부근의 전압을 합산함으로써, 이하 조건이 적용된다 :
(2) Vⅰ = Vⅱ + Vⅲ - Vⅳ
Vⅰ = Vs의 값이 주어지면, 어드레스되지 않은 셀에 대해 얻을 수 있는 최대 전압값은:
(3) │Vⅱ│= │Vⅲ │= │Vⅳ│=Vs/3 이다.
이를 달성하기 위해, 적어도 4개의 개별 전위(즉, Φ0, Φ0+Vs/3, Φ0 + 2Vs/3, Φ0 + Vs ; 여기서 Φ0 = 기준 전위)가 매트릭스의 전극에 부과되어야 하며, 전극중 한 개 상에서의 임의의 전위 변화는 어떠한 셀도 Vs/3을 초과하는 전압을 나타내지 않도록 다른 전위로 조절되어야 한다. 특히, 예를 들어, 이하 설명되는 펄싱 프로토콜에서 야기되는 스위칭 과도현상(충전/방전 전류)을 최소화시키고 구동 회로의 복잡성을 감소시키는데 관련된 몇 가지 다른 요인을 고려해야 한다. 일 실시예는 4개의 모든 레벨에 동일한 전압을 부가 또는 차감시킴으로써 모든 전위를 시프트시킨다.
실시예 1 : 3-레벨(V s /2) 스위칭 프로토콜
특정한 경우, 간략화된 펄싱 프로토콜이 사용될 수 있으며, 모든 비활성 워드 및 비트 라인은 동일한 전위, 즉, Vⅳ=0로 주어진다. 이 경우, 어드레스되지 않은 셀들 사이에 얻을 수 있는 최소 전압값은,
(4) Vⅱ = Vⅲ =Vs/2가 되고,
기록 및 판독 동작을 처리하기 위해 적어도 3개의 개별 전위(즉, Φ0, Φ0+Vs/2, Φ0 + Vs, 여기서 Φ0는 기준 전위)가 요구된다.
상기 설명된 것처럼, 부분 스위칭은 허용불가능한 3-레벨 프로토콜을 야기시키는 Vs/2의 전압 레벨에서 심각한 문제를 나타낼 수 있다. 그러나, 주어진 인가 전압에서의 부분 스위칭 정도는 발명의 강유전체 재료에 따라 좌우된다. 도 1을 참조로, 사각형의 히스테리시스 곡선을 갖는 재료는 다양한 분야에서 허용가능한 성능을 산출할 수 있다.
최근, 유기성 중합체와 같은 강유전체 분야는 진보된 데이터 저장 개념에서 메모리 물질로서 많은 주목을 받고 있다. 다른 흥미로운 특징 외에, 이들 재료는 강유전체에 기초한 비휘발성 메모리 장치 분야에서 일반적으로 우세한 현상을 나타내는 세라믹 강유전체 보다 사각형상의 히스테리시스 곡선을 나타낸다. 따라서, 이는 현실적이며 최적화된 전자 장치 디자인의 요구사항을 만족시킬 수 있는 펄싱 프로토콜을 형성하는 것에 관련되었다. 3단계 스위칭 프로토콜에 기초한 초기 노력의 낙담적인 발전과 개발의 부분 스위칭 문제가 뒤따르기 때문에, 이러한 관점은 본 발명이 구제책을 제시하기 전에는 거의 주목을 받지 못했다.
바람직한 실시예를 제공한다.
도 4 및 도 5는 본 발명에 따른 3-레벨 펄싱 프로토콜을 나타낸 것으로, 완벽한 판독 주기 및 리프레쉬/기록 주기를 포함한다. 활성 워드 및 비트 라인에 대한 펄스 도표만을 도시한다. 비활성 워드 라인은 비활성 비트 라인일 수 있는 판독/기록 라인 동안 Vs/2에서 안정하게 유지될 수 있다. 선택적으로, 후자는 판독 주기 동안 개별 감지 증폭기와 각각 접속될 수 있고, 비트 라인 클램프가 해체되는(전체 로우 판독) 경우 비트 라인 전압 부근에서 바이어스된다. 도 4 및 도 5에 도시된 도표에서, 표시 시간은 다음과 같다 :
to :워드 라인 래치, 0으로 (도 4) 활성 풀다운 또는 Vs로 풀업(도 5)
t1 : 비트 라인 클램프 해체-감지 증폭기 온
t2 : 비트 라인 결정-데이터 래치
t3 : 워드 라인 정지 Vs/2로 복귀
t4 : 비트 라인으로 기록 데이터 래치
t5 : Vs(도 4) 또는 제로(도 5)로 워드 라인 이동-캐패시터 셋트/리셋트
t6 : 워드 라인 정지 Vs/2로 복귀
t7 : Vs(도 4) 또는 제로(도 5) 클램프로 비트 라인 활성적으로 복귀
t8 : 판독/기록 주기 완성
판독 주기는 어드레스된 셀의 분극 상태를 조사한다. 분극 방향에 따라, 판독 동작은 변화되지 않은 분극을 유지하거나, 분극 방향을 반전(파괴적 판독)시킬 수 있다. 후자의 경우, 저장된 데이터의 손실을 방지하는 것이 요구되는 경우 정보는 리프레쉬되어야 한다. 이는 분극이 매트릭스의 임의의 장소에서 적절한 셀(판독되는 것일 필요는 없다)의 판독 동작의 반대 방향으로 구동되어야 한다는 것을 의미한다. 이는 도시된 것처럼, 리프레쉬/기록에 사용되는 프로토콜의 일부에 의해 달성된다. 비트 라인 전압 프로토콜에서 2개의 브랜치는 분극이 변하지 않고 역전되는 각각의 경우에 해당된다. 절연된 기록 동작은 선행하는 판독 동작을 생략함으로써 일반적으로 달성된다.
도 4 및 도 5에 도시된 것처럼, 어드레스되지 않은 셀은 판독 또는 리프레쉬/기록 동작 동안 어디에서도 공칭 스위칭 전압의 1/2를 초과하는 전압을 수신하지 않는다. 또한, 주목할 것은 과도 링다운 및 데이터의 래칭을 용이하게 하기 위해 펄싱 시퀀스에 이벤트 지연이 포함된다는 것이다. 메모리 장치가 어떻게 동작하는지에 따라, 정지 상태(즉, 판독/리프레쉬/기록 주기)에서의 비트 라인 전위는 판독 주기의 시작시에 비트와 매치되도록 선택되거나(도 4 및 도 5) 또는 워드 라인의 정지 전위(도시되지 않음)와 매치될 수 있다. 전자의 경우, 주기가 강화되고 고속인 경우 바람직하게, 판독 주기의 개시시에서 충전 전류는 최소화된다. 후자의 경우, 셀에 부과된 전계의 장기간 효과(예를 들어, 임프린트)는 방지된다.
도 4 및 도 5에 도시된 예는 본 명세서에서 설명된 기본 원리를 이탈하지 않고(예를 들어, 모든 전위를 동시에 시프팅시키거나, 도시된 3-레벨 설계에서 정확한 전압 레벨로부터 최소 이탈시킴으로써) 변형될 수 있다.
실시예 2 : 4-레벨(V s /3) 스위칭 프로토콜
상기 설명된 것처럼, 워드 및 비트 라인 상에 적어도 4개의 상이한 전위 레벨을 사용함으로써, 어드레스되지 않은 셀은 공칭 스위칭 전압의 1/3을 초과하지 않을 수 있다. 도 6 및 도 7은 본 발명에 따라, 리프레싱/기록 데이터 뿐만 아니라 판독 데이터에 대한 바람직한 설계의 2가지 변형을 나타낸다. 여기서, 표시 시간은 다음과 같다:
to : 정지 상태; 2Vs/3(도 6) 또는 Vs/3(도 7)에서 모든 워드- 및 비트 라인
t1 : 정지 값에서 Vs/3(도 6) 또는 2Vs/3(도 7)로 조절된 비활성 비트 라인
t2 : Vs(도 6) 또는 0(도 7)으로 조절된 어드레스된 비트 라인(들). t1에서 t2로의 시간 지연은 임의적이며; 제로 또는 네거티브 타이밍이 허용될 수 있다
t3 : 프로그램가능한 판독 구성 지연 이후, 정지 전위로부터 0V(도 6) 또는 Vs(도 7)로 조절된 어드레스된 워드 라인, 어드레스된 워드 및 비트 라인 사이의 전압(Vs) 크기. 어드레스되지 않은 워드 라인은 2Vs/3(도 6) 또는 Vs/3(도 7)로 유지된다.
t4 : 판독 지연 후 정지 전위로 어드레스된 워드 라인 복귀
t5 : 정지 전위로 모든 비트 라인 복귀
t6 : 판독 주기 완료. 모든 워드 및 비트 라인은 정지 상태(2Vs/3(도 6); Vs/3(도 7))
t7 : 정지에서 Vs/3(도 6) 또는 2Vs/3(도 7)로 조절된 모든 비활성 워드 라인
t8 : 논리 상태 "1"에 기록되는 어드레스된 비트 라인(들)은 0V로 조절되거나 논리 "0"(도 6)에 유지되도록 정지 전위에 유지된다. 논리 상태 "0"으로 기록도는 어드레스된 비트 라인(들)은 Vs로 조절되거나 논리 "1"(도 7)로 유지되도록 정지 전위로 유지된다.
t9 : 어드레스된 워드 라인은 Vs(도 6) 또는 0(도 7)으로 조절되어, 어드레스된 셀(들)에 대해 Vs 크기의 전압을 유도한다
t10 : 기록 지연 이후 어드레스된 비트 라인(들)은 정지 2Vs/3(도 6) 또는 Vs/3(도 7)로 복귀된다
t11 : 정지 전위로 모든 워드 라인 복귀
t12 : 기록 주기 완성, 모든 워드 및 비트 라인 정지
증가된 전압 레벨 복잡성과는 별개로, 기본 특징은 3 레벨 방법과 관련하여 상기 언급된 것과 유사하다. 그러나, 어드레스되지 않은 어떠한 셀도 완성 판독/기록 주기 동안에는 Vs/3을 초과하는 전압에 노출되지 않으며, 본 발명과 관련한 대부분의 강유전체 재료에서는 최소의 부분 스위칭만이 야기된다. 다시, 공통 화제의 몇가지 변형이 가능하다. 따라서, 도 6 및 도 7은 정지 상태에서의 모든 셀에 대해 인가된 전압이 제로로 복귀되는 것을 나타내며(3-레벨 스위칭 프로토콜 하에서 상기 논의 비교), 이는 2Vs/3 또는 Vs/3의 워드 및 비트 라인에 해당하며, 반면에, 워드 및 비트 라인상의 다른 전위 레벨은 셀에 대한 제로 전압 또는 절대값의 전압 ≤│Vs │/3을 산출하는 정지 상태에서 가능하다. 이러한 변형을 당업자는 알 것이며 보다 상세한 설명은 하지 않는다.
도 6 및 도 7에서의 타이밍 도표는 원리에 해당하며, 이는 다른 것과 "반전된" 버전이다. 그러나, 실제 다른 것이 바람직할 수 있다. 따라서, 도 6에 도시된 방법은 Vs 부근의 판독 주기 동안 감지 증폭기 입력에서의 전압을 의미한다. 그러나, 도 7의 방법에서, 전압은 거의 제로이다. 이는 비트 라인당 단일 고전압 통과 트랜지스터를 갖는 저전압 컴포넌트의 사용을 허용할 수 있다.
실시예 3 : 5-레벨(Vs /3) 스위칭 프로토콜
외관상 보다 복잡한 분야지만, 보다 간단히 수행되는 펄싱 프로토콜에 대해 완성 판독/기록 주기 동안 워드 및 비트 라인에 5개의 상이한 전위 레벨의 인가가 수반된다. 2개의 바람직한 실시예는 도 8 및 도 9에 도시된다. 표시 시간은 다음과 같다;
to : 정지 상태 : 2Vs/3(도 6) 또는 Vs/3(도 7)에서 모든 워드 및 비트 라인
t1 : 정지값으로부터 Vs/3(도 6) 또는 2Vs/3(도 7)로 조절된 비활성 비트 라인
t2 : Vs(도 6) 또는 0(도 7)으로 조절된 어드레스된 비트 라인(들). t1에서 t2로의 시간 지연은 임의적이며, 제로 또는 네거티브 타이밍은 허용가능하다.
t3 : 프로그램가능 판독-셋업 지연 이후, 어드레스된 워드 라인은 정지 전위로부터 0V(도 6) 또는 Vs(도 7)로 조절되며, 어드레스된 워드 및 비트 라인 사이에 Vs 크기 전압을 유도한다.
t4 : 판독 지연후 어드레스된 워드 라인 정지 전위로 복귀
t5 : 모든 비트 라인 정지 전위로 복귀
t6 : 판독 주기 완성, 모든 워드 및 비트 라인 정지 상태(도 6에서 2Vs/3, 도 7에서 Vs/3)
t7 : 정지에서 Vs(도 8) 또는 Vs/3(도 9)로 조절된 비활성 비트 라인
t8 : "1" 상태로 기록되는 어드레스된 비트 라인(들)은 Vs/3(도 8)으로 조절되며 이들은 Vs로 조절되어 상태 "0"을 유지하며, "0" 상태로 기록되는 어드레스된 비트 라인(들)은 Vs/3으로 조절되며, 이들은 Vs로 조절된 상태 "1"로 유지된다(도 9)
t9 : 어드레스된 워드 라인은 4Vs/3(도 8) 또는 0(도 9)으로 조절되며, 어드레스된 셀(들) 사이에 Vs 크기 전압을 유도하며, 어드레스되지 않은 워드 라인은 2Vs/3에서 유지된다.
t10 : 기록 지연 이후 어드레스된 워드 라인 정지 전위로 복귀
t11 : 모든 비트 라인 정지 전위로 복귀
t12 : 기록 주기 완성. 모든 워드 및 비트 라인 정지.
여기서, 5번째 전압 레벨(Vcc)이 수반된다. 크기는 4Vs/3 이 전형적이며, 판독(도 9) 또는 리프레쉬/기록(도 8) 주기 동안 활성 워드 라인에 인가된다. 주목할 것은 도 6 및 도 7에서 4-레벨 방법은 완성 판독/기록 주기 동안 4 레벨에서 구동되는 반면, 도 8 및 도 9에서의 5-레벨 방법은 워드 라인에 인가되는 3개의 개별 전압 레벨만을 필요로 하며 3개는 개별적이나 비트 라인에 인가되는 전압 레벨과 동일하지는 않다. 이는 장치를 지지하는 구동 및 감지 전자장치의 최적화 및 간략화를 위한 방법을 제공한다. 추가적인 간략화는 전원 장치 전압에 인접하게 4Vs/3=Vcc를 선택함으로써 실현될 수 있다.
실시예 4 : 활성 비트 라인 상에서 어드레스되지 않은 셀의 예비-충전을 수반하는 스위칭 프로토콜
지금까지, 어드레스되지 않은 셀의 부분 스위칭을 방지하는 것에 초점을 두었다. 그러나, 판독 주기 동안 메모리 매트릭스 내에서 흐르는 기생 전류의 효과를 동시에 최적화시키는 스위칭 프로토콜을 설계하는 것이 바람직하다.
패시브 매트릭스 어드레싱에 기초한 메모리 매트릭스에서, 영역 데이터 저장 밀도는 가능한 큰 매트릭스를 사용함으로써 최대화된다. 이는 워드 및 비트 라인 사이에 가능한 큰 수의 교차 포인트를 포함하며, 임의의 주어진 비트 라인은 다수의 워드 라인을 교차해야 한다는 것을 의미한다. 주어진 교차 워드 및 비트 라인이 선택되는 경우, 비트 라인과 모든 비선택 교차 라인 사이의 다수의 비선택 교차 라인은 장치의 속도를 보다 늦추고 논리 "1" 및 "0"이 판독되는 대조 비율을 감소시킬 수 있는 다수의 기생 전류 흐름(용량성, 유도성, 저항성) 통로를 구성한다.
논리 상태 결정에 따른 기생 전류의 효과를 감소시키는 방법은 활성 셀의 판독 동안 접근되는 해당 레벨로 활성 비트 라인 상의 어드레스되지 않은 셀을 예비 충전하는 것이다. 이러한 방법은 도 6-9에 도시된 전압 프로토콜과 관련된다. 시간 포인트 2에서, 즉, 활성 워드 라인(도면에서 시간 포인트 3)에 판독 전압 스텝을 인가하기 이전에, 활성 비트 라인 전압은 판독 주기 값으로 시프트되어, 활성 비트 라인 및 모든 워드 라인 사이에 전압 바이어스를 형성한다. 이는 활성 비트 라인 상의 비활성 셀 모두에 가성(spurious) 전류가 흐르게 한다. 이러한 전류는 과도 전류이며, 셀에서의 분극 현상을 반영하며, 차차 소멸되거나 또는 단시간 이후 급격히 감소된다. 따라서, 시간 포인트 2 및 3 사이에 충분히 긴 시간 갭을 형성함으로써, 판독 주기 동안 감지된 스위칭 전류에서 가성 전류 컨트리뷰션은 급격히 감소된다. 이러한 방법에 몇가지 제한이 따른다: 시간 포인트 2 및 3 사이의 시간 갭이 너무 긴 경우, 이는 데이터 액서스 속도 및 전체 판독 주기 시간과 관련된다. 또한, 긴 예비 충전 시간으로 반복된 주기의 누적 효과는 부분 스위칭 및 임프린트를 야기시킬 수 있고, 이는 정지 상태에 있는 모든 셀들에 대해 제로 전압을 갖게 함으로써 방지될 수 있다.
도 6-13의 전압 프로토콜 도표는 감지 증폭기 타이밍을 나타내는 것이 아니며, 이는 어드레스된 그리고 어드레스되지 않은 셀에 응답하는 분극 스위칭 및 가성 전류의 다이나믹에 의해, 경우에 따라 변할 수 있다. 감지 증폭기는 어드레스되지 않은 셀로부터 가상 전류 과도 현상을 방지하기 위해 시간 포인트 2 이후에 활성화되어야 하며, 판독 주기에 의해 스위치되는 활성 셀에서의 임의의 분극 반전 전류를 포착하기 위해 시간 포인트 3 보다 크면 안된다.
주목할 것은 시간 포인트 3 앞의 시간 포인트 2를 전진시킴으로써, 활성 비트 라인 상의 비활성 셀 뿐만 아니라 활성 셀이 │Vs/3│크기의 초기 전압 바이어스에 영향을 받는다는 것이다. 따라서, 활성 셀에서의 스위칭 전하의 일부는 감지 증폭기가 접속되기 이전에 사라진다. 판독 신호가 감소하기 때문에 바람직하지 않은 이러한 효과의 중요성은, 셀에서의 메모리 재료의 분극 특성에 따라 좌우되고 무시해도 되는 것에서부터 중요한 것에 이르는 범위에 있다. 후자의 경우, 도 10-13에 도시된 것처럼 비활성 워드 라인 상에서의 전압 시프트를 도입함으로써 전압 프로토콜의 간단한 변형이 실시될 수 있다. 시프트의 리딩(leading) 에지는 시간 포인트 0에서 발생하며 트레일링 에지는 시간 포인트 2에서 활성 비트 라인 전압 시프트의 리딩 에지와 일치한다. 시간 포인트 2에서 트레일링 및 리딩 에지 시프트를 정확히 제어함으로써, 활성 비트 라인 상에 어드레스되지 않은 셀에 대한 전압은 시간 포인트 0에서 제로에서 │Vs/3│으로 상승하고 시간 포인트 5까지, 즉, 판독 주기 완료이후 까지 이값이 변화되지 않고 유지된다. 시간 포인트 2는 어드레스되지 않은 셀에서 예비 충전 과도 전류를 구동시키는 것과 관련하여 제한없이 활성 셀에서 판독 프로세스를 위해 최적화될 수 있다. 도 10-13에서 볼 수 있듯이, 어드레스되지 않은 셀들 사이의 전압은 이들 변형된 방법에서의 크기 │Vs/3│보다 작게 유지되나, 4 전압 레벨은 이전의 3레벨과 비교하여, 5-레벨 프로토콜에서의 워드 라인상에 수반된다.
실시예 5 : 기준 예비-판독 주기를 수반하는 스위칭 프로토콜
활성 비트 라인 상의 어드레스되지 않은 셀에서의 기생 전류와 관련된 문제를 방지하거나 경감시키기 위한 또다른 방법을 설명한다.
구체화를 위해, 도 6에 도시된 4-레벨 타이밍 도표를 참조한다. 상기 문단에 개시된 예비-충전 방법은 활성 비트 라인이 시간 포인트 2에서 판독 주기 값으로 시프트되어 기생 전류가 시간에 의해 크게 감소된다는 것을 의미하며 활성 워드 라인은 시간 포인트 3에서 스위치된다. 어드레스된 셀에서 논리 상태는 시간 포인트 3 부근에서 개시되고 시간 포인트 4 이전에서 중단되는 예정된 시간 간격 동안 비트 라인에 흐르는 전하를 기록하는 감지 증폭기에 의해 결정된다.
사실상, 이러한 예비-충전 방법은 비활성 워드 라인에서 셀을 지나는 기생 전류로부터의 방해없이, 시간 포인트 3에서 활성 워드 라인의 시프팅에 응답하여 흐르는 전하의 검출을 가능케 한다. 특히, 기생 전류는 느리게 사라질 수 있고/또는 일부 기생 전하가 감지 증폭기에 의해 포획되도록 저항(즉, 비-일시적) 성분을 갖는다. 활성 비트 라인상의 각각의 어드레스되지 않은 셀을 흐르는 기생 전류 성분의 크기는 작지만, 활성 비트 라인 상의 어드레스되지 않은 셀의 수백 또는 수천 전류는 심각해질 수 있어, 판독 결과가 잘못될 수 있다.
안정되고 예측가능한 조건을 가정하면, 이러한 기생 컨트리뷰션은 판독 주기 동안 감지 증폭기에 의해 기록된 전하량으로부터 고정 전하량을 차감시킴으로써 제거되는 것이 원칙적일 수 있다. 그러나, 많은 경우에 있어, 기생 컨트리뷰션의 크기 및 변화도는 부적합할 수 있다. 따라서, 장치를 위한 제조 톨러런스 이외에, 피로도 및 임프린트 히스토리는 동일한 메모리 장치에서 상이한 셀들과 심지어 동일한 비트 라인 사이의 광범위한 범위내에서 변형가능하며, 기생 전류는 판독 시간에서 장치 온도에 따라 크게 변할 수 있다. 또한, 활성 비트 라인 상에 주어진 어드레스되지 않은 셀과 관련된 기생 전류는 논리 상태에 따라 좌우된다. 이 경우 활성 비트 라인 상의 모든 어드레스되지 않은 셀로부터의 누적 기생 전류는 이들 셀에 저장된 데이터 세트에 따라 좌우되며, 이는 예언을 문제삼지 않는다.
주어진 판독 이벤트와 관련하여 누적 기생 전류의 실제 측정값을 얻기 위해, 도 14에 예시된 것처럼 예비-판독 기준 주기를 실시할 수 있다.
예비판독 주기는 판독 주기를 우선하며 이후 단지 한가지 만이 차이가 있다, 즉, 활성 워드 라인은 전혀 시프트되지 않는다. 감지 증폭기는 이후 판독 주기의 경우에서 처럼 비트 라인 전압 시프트에 관련하여 정확히 동일한 시간대에서 활성화된다. 따라서, 예비-판독 주기 동안 검출된 누적 전하는 활성 셀로부터의 컨트리뷰션을 포함하는, 판독 주기 동안 포획된 기생 전류 컨트리뷰션에 매우 가깝게 일치한다. 예비-판독 주기에서 검출된 전하가 저장되고 판독 주기 동안 저장된 것으로부터 차감되어, 활성 셀에서의 스위칭 또는 비스위칭 과도 전류로부터 원하는 순수 전하를 산출한다.
물론, 피로도, 임프린트 및 온도 및 논리 상태의 효과는 이러한 기준 방법에 의해 자동적으로 처리된다. 중요한 필수조건은 예비-판독 주기가 판독 주기에서 기생 전류 레벨을 실질적으로 변화시키지 않아야 한다는 것이다. 따라서, 시간 포인트 P6과 0(도 14 참조) 사이의 지연은 예비-판독 주기 과도현상이 서서히 없어지게 하는데 충분하다. 어떤 경우에, 2개 이상의 연속하는 예비-판독 주기는 판독 주기 이전에 재생가능한 기생 전류 응답을 얻기 위해 사용될 수 있다. 그러나, 이는 복잡성 및 전체 판독 시간을 증가시킨다.
도 6에 도시된 4 레벨 펄스 프로토콜과 관련한 도 14의 결과는 예비-판독 기준 주기 원리가 현재 주어진 실시예의 일반적 연장에 의해 본 발명이 적용되는 다른 펄스 프로토콜에 대해 어떻게 실행되는지를 나타낸다.
실시예 6 : 오프셋 전압을 수반하는 스위칭 프로토콜
활성 비트 라인상에 어드레스되지 않은 셀에서 기생 전류와 관련한 문제를 방지하거나 경감시키는 또다른 방법이 개시된다.
상기 식(2)에 따라, 어드레스되지 않은 셀 상의 최소 교란 전압은 Vs/3 이고 (식 (3) 참조) 4 및 5-레벨 스위칭 프로토콜과 관련하여 개시된 바람직한 실시예는 이를 달성하기 위해 도시된다. 이하 설명된 것처럼, 어떤 경우에는 이러한 기준으로부터 다소 이탈하는 것이 바람직할 수 있다.
주어진 메모리 셀은 전기적 임피던스 및 스위칭 성능에 관련되는 특징을 나타내며, 판독 동작 동안 비트 라인 상의 낮은 기생 전류 부하를 달성하고, 동시에 낮은 레벨에서 어드레스되지 않은 셀의 교란을 유지할 수 있다.
셀에서의 메모리 재료가 분극 스위칭을 거치는 주기 동안 선택된 셀은 전압 Vi=Vs로 처리된다고 가정한다. 따라서,
(5) Vs = Vⅱ + Vⅲ - Vⅳ .
상기 라인상에서 어드레스되지 않은 셀을 흐르는 활성 비트 라인 상의 축적 누설 전류를 낮추는 것이 바람직하다. 이는 어드레스되지 않은 셀 양단의 전압을 δ양 만큼 낮춤으로써 달성될 수 있다. 따라서,
(6) Vⅲ →Vⅲ - δ.
(5)에 따라, 상기 증가량은 남아있는 어드레스되지 않은 셀 양단의 전압에서 상응하는 조절에 의해 보상되어야 한다:
(7) Vⅱ - Vⅳ →Vⅱ - Vⅳ + δ.
큰 매트릭스에서, 비활성 워드 및 비활성 비트 라인(Vⅳ)을 갖는 다수의 셀은 비활성 비트 라인(Vⅱ)을 교차하는 활성 워드 라인을 갖는 셀보다 수적으로 크게 우세하다. 매트릭스에서 어드레스되지 않은 셀의 전체 교란을 최소화시키기 위해서, Vⅳ는 Vⅲ에서 감소를 보상하기 위해 변화되지 않아야 한다는 요구사항이 부과될 수 있고, 이 경우,
(8) Vⅱ → Vⅱ + δ이다.
물론, 이것만이 선택 가능한 것이 아니라, 이후 수반되는 기본 원리의 이해를 돕기 위해 가정된 것이다.
따라서, Vs/3 프로토콜은 Vⅰ=Vs, Vⅱ=Vs/3 + δ, Vⅲ=Vs/3-δ, Vⅳ= -Vs/3과 같이 변형가능하다. 이는 예를 들어, 변화되지 않은 활성 워드 및 비트 라인 상에 전위를 남겨두고, 모든 비활성 워드 라인 및 비트 라인에 δ를 부가시킴으로써 달성될 수 있다:
ⅰ) Vⅰ= Vs = Φactive BL - Φactive WL : 활성 비트 라인을 교차하는 활성 워드 라인(선택된 모든 셀),
ⅱ) Vⅱ = Vs/3 + δ= (Φinactive BL + δ) - Φactive WL : 비활성 비트 라인을 교차하는 활성 워드 라인,
ⅲ) Vⅲ = Vs/3 - δ = Φactive BL - ( Φinactive WL + δ) : 활성 비트 라인을 교차하는 비활성 워드 라인,
ⅳ) Vⅳ = -Vs/3 = (Φinactive BL + δ) - ( Φinactive WL + δ) : 비활성 비트 라인을 교차하는 비활성 워드 라인.
δ의 크기는 2개의 상반되는 요구조건을 고려하여 선택해야 한다: 한편으로, 상기 크기는 활성 비트 라인에서 기생 전류 컨트리뷰션을 최소화하기 위해 가능한 커야 한다. 또 한편으로는, 상기 크기는 어드레스되지 않은 셀의 교란을 최소화시키기 위해서 가능한 작아야 한다. 특히, 각각의 경우에 일반적인 특정 조건에 기초하여 결정해야 한다.
또한, 당업자는 디스플레이 및 메모리에서의 저장 또는 메모리 매체로서 사용되는 전기적으로 분극가능한 재료가 오프셋 전압을 수반하는 스위칭 프로토콜을 수행하는 경우 바람직하게 이용될 수 있는 비선형 전압-전류 응답 특성을 갖을 수 있다는 것을 알 것이다. 그러나, 이러한 비선형 응답 특성은 특정 재료 및 그의 처리 및 설계 및 스케일 요인 뿐만 아니라 실제 사용되는 펄싱 프로토콜 파라미터에 따라 좌우될 수 있다. 이는 어드레스되지 않은 셀에서 비선형 전압-전류 응답의 바람직한 이용에 대해 일반화시키는 것이 불가능하다는 것을 의미하나, 이런 응답을 수반하는 임의의 특정 실시예는 각각의 경우에 적용가능한 것으로 발견적 해결 방법(heuristic)으로 처리될 수 있다. 이러한 형태의 발견적 해결 방법은 본 출원의 범위밖에 있다.
실시예 7 : 전체 로우 판독
판독 동안 활성 비트 라인을 따르는 어드레스되지 않은 셀로부터의 가성 전류 컨트리뷰션을 감소 또는 소거시키기 위한 또다른 방안이 도 15에 도시된다. 활성 라인을 제외한 모든 워드 라인은 감지 증폭기 입력에서와 가까운 전위에서 클램프된다(도 15에서 제로로 표시). 데이터 판독을 위해, 활성 워드 라인은 전위(VREAD)로 되고, 이는 교차 비트 라인 상의 셀에 전류가 흐르게 한다. 전류 크기는 각각의 셀에서의 분극 상태에 따라 좌우되며 감지 증폭기에 의해 결정되고, 각각의 비트 라인에 대한 것이 도시된다.
이러한 설계안은 몇가지 장점을 제공한다 :
- 모든 어드레스되지 않은 셀에 대한 전압은 제로에 매우 근접하며, 어드레스된 셀로부터 판독을 방해할 수 있는 누설 전류를 제거한다.
- 판독 전압(VREAD)은 어드레스되지 않은 셀에서 부분적 스위칭을 발생시키지 않고 항전압 보다 높게 선택될 수 있다. 이는 셀에서 분극 가능한 셀의 본질적 스위칭 속도에 근접하는 막 스위칭 속도를 허용한다.
- 설계안은 큰 매트릭스 어레이와 호환가능하다.
- 고도의 평행도(parallelsim)는 빠른 데이터 판독 속도를 가능케한다.
판독은 파괴적이기 때문에, 많은 경우에서 메모리 장치로의 데이터 재기록이 요구된다. 이는 상기 문단에서 개시된 펄싱 방법 중 하나에 의해 달성될 수 있다. 판독되는 것과 메모리 장치에서의 셀의 상이한 셋트는 예를 들어, 캐칭(caching)과 조합하여 리프레쉬에 대해 선택될 수 있다.
이러한 방법에서 발생할 수 있는 단점은 구동 및 감지 기능을 수행하는 회로 상에서 요구사항이 크게 증가한다는 것이다. 따라서, 긴 워드 라인 상의 모든 셀의 동시적 스위칭은 라인 상에서의 큰 전류 서지(surge)를 야기시킬 수 있다(이는 구동기 스테이지에서의 낮은 소스 임피던스 및 낮은 임피던스 전류 경로에 대한 필요성을 의미한다. 또한 장치내에서 혼선이 있을 수 있다). 또한, 데이터 손실을 방지하기 위해서, 각각의 비트 상에 개별 감지 증폭기가 요구된다. 패시브 매트릭스의 셀의 최대 밀도로, 감지 증폭기가 접속된 매트릭스의 에지에서 크라우딩(crowding) 문제가 발생된다.
상술된 스위칭 프로토콜은 ∼Vs/3을 초과하는 전압을 교란시키기 위해 어드레스 되지 않은 셀을 처리하지 않고도 패시브 매트릭스 장치에서 임의의 주어진 셀의 분극 방향의 스위칭을 제어할 수 있다.
상기 실시예에 설명된 것처럼, 펄싱 프로토콜은 예를 들어, 논리 "0"으로 정의된 판독 주기 동안 분극 스위칭없이, 또는 논리"1"로 대응되게 정의된 분극 방향을 스위치하는 메모리 셀에서의 논리 상태를 판독하는데 직접 적용될 수 있다. 메모리 셀의 초기치는 모든 셀에서 0의 기록을 수반할 수 있고, 이 경우 판독 펄스 주기 수행을 포함할 수 있다(파괴적 판독). 다음 논리 "1"을 저장하는 셀에서 분극을 변화시키기 위해 변화되지 않은 나머지 셀은 남겨두고 펄스 시퀀스를 인가함으로써 기록이 달성된다. 차후 메모리로부터의 데이터 판독은 파괴적으로 판독을 수반하는 메모리에서 데이터를 유지하는 것이 바람직한 경우 수행되는 리프레쉬 주기를 필요로 한다. 리프레쉬 프로토콜은 데이터를 제공하기 위해 파괴적으로 판독되는 것보다 갱신된 저장을 위해 다른 셀이 사용되는 경우 완성 판독/리프레쉬 펄스 시퀀스를 필요로 한다. 한편, 동일한 셀이 사용되는 경우, 논리 "0"으로서 판독되는 이들 셀은 변하지 않게 유지되고 "1"을 포함한 것만이 분극 스위칭에 노출된다.

Claims (16)

  1. 전압 펄싱 프로토콜이 선택된 비트 라인(들)과 상기 비트 라인(들)에 접속된 셀들 사이에 흐르는 전하가 감지되는 "기록 주기", 및 선택된 워드 및 비트 라인과 접속된 상기 셀에서의 분극 상태(들)이 예정된 논리 상태 또는 데이터 값의 세트에 대응하게 되는 "리프레쉬/기록 주기"에 포함하는 적어도 2개의 개별 부분을 포함하도록 상기 시간 시퀀스를 배열하는 단계를 포함하는, 각각 개별적으로 선택가능한 상기 셀의 분극 상태가 어드레싱 가능 매트릭스를 형성하는 상기 워드 및 비트 라인에 전위 또는 전압을 인가함으로써 원하는 조건으로 스위치될 수 있는 시간-좌표 형태에서 매트릭스의 상기 워드 및 비트 라인에 인가된 상기 레벨을 개별적으로 제어하도록 시간 시퀀스를 한정하기 위해 n≥3의 전압 또는 전위 레벨로 전압 펄싱 프로토콜을 설정하는 단계를 포함하는, 상기 히스테리시스를 나타내는 전기적으로 분극가능한 재료, 특히 강유전체 재료를 포함하는 패시브 매트릭스 어드레스 디스플레이 또는 셀의 메모리 어레이를 구동시키는 방법에 있어서,
    제로 값을 갖는 하나의 전압 레벨, 분극 스위칭 전압(Vs)과 동일한 또다른 전압 레벨 및, 0과 Vs 사이의 값을 갖는 적어도 하나의 추가 전압 레벨을 선택하는 단계를 포함하는데, 적어도 추가 전압 레벨은 0과 Vs 사이의 값을 갖거나, 또는 적어도 또다른 추가의 전압 레벨은 0과 Vs 사이의 값을 갖고 상기 추가 전압 값은 Vs 보다 큰 값을 갖는, 상기 전압 펄싱 프로토콜이 3개 이상의 전압 레벨을 포함하는 경우, 임의의 경우에 상기 전압 펄싱 프로토콜에서 연속하는 전압 레벨 및 이후의 전압 레벨 사이의 간격은 동일한 값을 가지며;
    상기 한 이상의 쌍의 활성 전압 레벨에서 상기 전압 레벨 사이의 전위차가 Vs 이거나 또는 그보다 높도록 상기 활성 전압 레벨의 쌍으로서 한 쌍 이상의 전압 레벨을 선택하는 단계;
    적어도 하나의 정지 전압 레벨이 0과 Vs 사이의 값을 갖도록 상기 정지 전압 레벨로서 1 개 이상의 상기 전압 레벨을 선택하는 단계;
    선택된 상기 메모리 셀에서 교차하는 각각의 상기 워드 라인 및 비트 라인에 상기 활성 전압 레벨의 쌍의 각각의 전압 레벨을 인가함으로써 고유의 상기 전압 펄싱 프로토콜을 사용하여 상기 메모리 셀에 데이터를 기록하거나 또는 상기 메모리 셀로부터 데이터를 판독하는 형태로 어드레싱 동작을 위한 상기 개별 메모리 셀을 선택하는 단계;
    상기 기록 또는 판독 주기를 초기화하기 이전에 상기 1개 이상의 상기 정지 전압 레벨 중 하나로 래칭된 상기 모든 워드 및 비트 라인을 유지하는 단계;
    상기 쌍의 활성 전압 레벨 중 하나의 전압 레벨로 상기 워드 라인을 래칭시킴으로써, 그리고 1개 이상의 상기 비트 라인을 상기 쌍의 활성 전압 레벨 중 다른 전압 레벨로 또는 상기 워드 라인에 적용된 상기 전압 레벨과 가능한한 근접한 정지 전압 레벨로 래칭시킴으로써 상기 한정된 시간 시퀀스의 기록 주기에서 상기 판독 동작을 수행하여, 상기 셀에서 한정된 상기 분극 상태를 설정하고, 상기 셀에 존재하는 상기 분극 상태를 변화시키거나, 또는 변경되지 않은 상기 셀에 존재하는 상기 분극 상태를 유지함으로써 선택된 메모리 셀 상에서 기록 동작을 수행하도록 상기 워드 및 비트 라인을 활성화시키는 단계를 포함하는데, 상기 분극 상태는 상기 메모리 셀에 저장된 상기 데이터 값을 나타내도록 예정되는 반면, 상기 기록 동작 동안 상기 비활성 워드 라인 및 비활성 비트 라인은 적어도 하나의 상기 정지 전압 레벨로 래치되거나, 또는 1개 이상의 상기 정지 전압 레벨이 사용되는 경우, 상기 정지 전압 레벨로부터 다른 정지 전압 레벨로 스위치되거나 또는 다른 전압 레벨로 스위치되어, 임의의 경우에 상기 전압 레벨 사이의 전압차가 Vs를 초과하지 않으며;
    상기 한 쌍의 활성 전압 레벨 중 하나의 전압 레벨로 각각의 상기 워드 라인 및 1개 이상의 상기 비트 라인을 래칭시키고, 1개 이상의 상기 활성 비트 라인과 상기 비트 라인 또는 비트 라인들과 접속되는 각각의 1개 이상의 상기 메모리 셀 사이를 흐르는 상기 전하를 감지함으로써 상기 한정된 시간 시퀀스의 판독 주기에서 상기 판독 동작을 수행하는 단계를 포함하는데, 상기 전하 흐름은 상기 1개 이상의 메모리 셀 각각의 상기 분극 상태를 나타내며, 상기 분극 상태는 상기 메모리 셀에 저장된 상기 데이터 값을 나타내도록 예정되는 반면, 상기 판독 동작 동안 상기 비활성 워드 라인 및 비활성 비트 라인은 상기 정지 전압 레벨로 래치되거나, 또는 1개 이상의 상기 정지 전압 레벨 및/또는 한 쌍 이상의 상기 활성 전압 레벨이 사용되는 경우 상기 정지 전압 레벨로부터 다른 정지 전압 레벨로 스위치되거나 또는 다른 전압 레벨로 스위치되어, 임의의 경우에 상기 전압 레벨들에서의 차이가 Vs를 초과하지 않으며; 및
    상기 기록 또는 판독 주기가 종결된 후에 모든 워드 및 비트 라인이 상기 정지 전압 레벨로 복귀되는 단계를 포함하며,
    임의의 경우에 상기 전압 펄싱 프로토콜에 따라 상기 활성 라인에 대한 상기 전압 레벨의 선택은 상기 메모리 셀의 분극 상태를 설정하고 변하지 않게 유지하거나, 또는 상기 기록 동작에서 재설정하는지에 따라 이루어지는 반면, 상기 정지 전압 또는 다른 전압 레벨들 사이에서 상기 비활성 워드 및 비트 라인으로 래칭된 상기 전압 레벨의 선택은 상기 활성 및 비활성 라인 사이의 용량성 커플링 및, 어드레스되지 않은 상기 메모리 셀의 교란 가능성을 최소화시키기 위해 상기 기록 및 판독 동작시에 상기 활성 워드 및 비트 라인에 인가된 상기 전압 레벨과 관련하여 상기 기록 및 판독 동작에서 이루어지는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 판독 주기 동안 상기 비트 라인과 상기 비트 라인에 접속된 상기 셀들 사이를 흐르는 상기 전하에 응답하여 1개 이상의 상기 비트 라인이 부유되게 하며, 상기 리프레쉬/기록 주기 동안 상기 워드 및 비트 라인상의 모든 전압을 래칭하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    어드레스되지 않은 상기 셀들 양단의 전압이 Vs/2를 현저히 초과하지 않는 경우, n=3, nWORD =3 및 nBIT =3으로 값을 선택하며, 상기 Vs는 상기 판독, 리프레쉬 및 기록 주기 동안 어드레스된 상기 셀 양단의 전압인 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    어드레스되지 않은 상기 셀들 양단의 전압이 Vs/3를 현저히 초과하지 않는 경우, n=4, nWORD =4 및 nBIT =4로 값을 선택하며, 상기 Vs는 판독, 리프레쉬 및 기록 주기 동안 어드레스된 상기 셀 양단의 전압인 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    어드레스되지 않은 상기 셀들 양단의 전압이 Vs/3를 현저히 초과하지 않는 경우, n=5, nWORD =3 및 nBIT =3으로 값을 선택하며, 상기 Vs는 판독, 리프레쉬 및 기록 주기 동안 어드레스된 상기 셀 양단의 전압인 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    활성 워드 라인을 따르고 활성 비트 라인(들)을 따르는 어드레스되지 않은 상기 셀은 Vs/2 또는 Vs/3의 정확한 값으로부터 제어된 값에 의해 편향된 상기 판독 및 기록 주기 동안 최대 전압으로 처리된 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서,
    상기 활성 워드 라인을 따르는 어드레스되지 않은 상기 셀은 제어된 전압 증가량 만큼 Vs/2 또는 Vs/3의 정확한 값을 초과하는 크기의 전압으로 처리되고, 동시에 선택된 상기 활성 비트 라인을 따르는 어드레스되지 않은 상기 셀은 제어된 전압 감소량 만큼 Vs/2 또는 Vs/3의 정확한 값보다 작은 크기의 전압으로 처리된 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,
    상기 제어된 전압 증가량 및 전압 감소량은 서로 동일한 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서,
    제어된 전압 증가량(δ1)을 비활성 워드 라인의 전위(Φinactive WL)에 부가하고 제어된 전압 증가량(δ2)을 비활성 워드 라인의 전위(Φinactive BL)에 부가하며, 상기 δ1 = δ2 = 0은 선택되지 않은 상기 셀들 상에 최대 Vs/2 또는 Vs/3 전압 노출을 갖는 전압 펄싱 프로토콜에 해당하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 δ1 = δ2 ≠0인 것을 특징으로 하는 방법.
  11. 제 1 항에 있어서,
    상기 모든 워드 및 비트 라인 상에서 동일한 값을 갖도록, 즉, 상기 모든 셀에 제로 전압이 부과되도록 상기 정지 전위(상기 전압 펄싱 프로토콜이 사용된 각각의 시간 사이에서의 시간 동안 상기 워드 및 비트 라인상에 부과된 전위)를 제어하는 것을 특징으로 하는 방법.
  12. 제 1 항에 있어서,
    a) 시스템 그라운드, b) 펄싱 프로토콜의 초기에 어드레스된 워드 라인, c) 펄싱 프로토콜의 초기에 어드레스된 비트 라인, d) 전원 장치 전압(Vcc)중 하나에서 1개 이상의 상기 워드 및 비트 라인상에서의 정지 전위를 선택하는 것을 특징으로 하는 방법.
  13. 제 1 항에 있어서,
    부유 기간(상기 판독 주기)의 초기에서의 전위와 상이하도록 상기 정지 상태에 있는 선택된 상기 비트 라인 또는 비트 라인들에 대한 전위를 선택하고, 상기 전위는 정지 값으로부터 상기 부유 주기의 초기의 값으로 유도되며, 상기 전위는 상기 비트 라인 또는 비트 라인들("예비-충전 펄스")을 충전하기 위해 시간 상수로 또는 시간 상수를 초과하는 시간 주기 동안 래칭된 것을 특징으로 하는 방법.
  14. 제 1 항에 있어서,
    상기 비활성 워드 라인에 대한 전압 시프트로 상기 판독 주기를 선행시키며, 상기 활성 비트 라인 상의 어드레스되지 않은 상기 셀은 판독 주기 동안 상기 활성 비트 라인 전압 시프트로 인해 발생하는 것과 동일한 전압 바이어스에 영향을 받으며, 상기 비활성 워드 라인에 대한 상기 전압 시프트는 상기 활성 비트 라인에 대한 상기 전압 시프트를 선행하는 선택된 시간에서 개시되고, 상기 활성 비트 라인에 대한 상기 전압 시프트가 개시된 시간에서 종결되어, 상기 활성 비트 라인 상의 어드레스되지 않은 상기 셀에 대한 감지된 전압 바이어스는 상기 비활성 워드 라인 상의 상기 전압 시프트의 초기 시간으로부터 상기 활성 비트 라인("예비-충전 펄스")에 대한 상기 전압 시프트의 종결 시간까지 연속적으로 인가된 것을 특징으로 하는 방법.
  15. 제 1 항에 있어서,
    상기 판독 주기를 선행하고 선택된 시간만큼 상기 판독 주기로부터 분리되고, 상기 예비-판독 주기 동안 활성 워드 라인 상에 어떠한 전압 시프트도 부과되지 않는 것을 제외하고는 상기 판독 주기의 전류 검출 및 전압 펄스 프로토콜을 정확히 모방하는 상기 예비-판독 기준 주기를 인가하며, 상기 예비-판독 기준 주기 동안 어드레스된 상기 셀의 논리 상태 또는 데이터 값을 결정하는 회로에 입력 데이터로서 기록된 신호를 사용하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 상기 예비-판독 기준 주기 동안 기록된 상기 신호는 상기 판독 주기 동안 기록된 신호로부터 차감된 것을 특징으로 하는 방법.
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