JPH04295690A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のメモリセルによ
って構成されている半導体メモリ、特に、複数のメモリ
セルがそれぞれ強誘電体コンデンサとゲ−ト用トランジ
スタとによって構成され、情報の読み出しに先だってビ
ット線をプリチャ−ジすることによりダミ−用メモリセ
ルを省くようにした半導体メモリに関する。

【０００２】

【従来の技術】従来、強誘電材料からなる絶縁層を持つ
コンデンサ（以下、これを強誘電体コンデンサという）
を各メモリセルに用いてなる半導体メモリが開発されて
おり、この種の半導体メモリは、例えば、特開昭６３−
２０１９９８号、特開昭６４−６６８９７号、特開平１
−１５８６９１号等に開示されている。

【０００３】図８は、従来のこの種の半導体メモリにお
ける１つのメモリセル部分を示す回路構成図である。

【０００４】図において、１はメモリセル、１０はダミ
−用メモリセル、１１はゲ−ト用トランジスタ、１２は
強誘電体コンデンサ、３０はワ−ド線、３５はプレ−ト
線、４０はビット線、４３は反転ビット線をそれぞれ示
し、メモリセル１は１個の強誘電体コンデンサ１２と１
個のゲ−ト用トランジスタ１１とで１ビットメモリセル
を構成している。

【０００５】始めに、前記メモリセル１に対する情報の
書き込み動作について説明する。

【０００６】図９に示すように、プレ−ト線３５を０Ｖ
に維持した状態で、ビット線４０に正電圧の書き込み信
号５０を供給し、その書き込み信号５０の供給期間にワ
−ド線３０に同じく正電圧の制御パルスを５１を供給す
ると、トランジスタ１１のソ−スＳに正の電圧信号５２
が発生し、この電圧信号５２が強誘電体コンデンサ１２
間に印加される。このとき、強誘電体コンデンサ１２で
は電圧信号５２により中にある強誘電材料に電界が加え
られて分極を生じるが、この分極ベクトルはトランジス
タ１１の方向を向くようになり、それにより強誘電体コ
ンデンサ１２に情報”１”が記憶されたことになる。

【０００７】一方、図１０に示すように、ビット線４０
を０Ｖに維持した状態で、プレ−ト線３５に正電圧の書
き込み信号５４を供給し、その書き込み信号５４の供給
期間にワ−ド線３０に同じく正電圧の制御パルスを５５
を供給すると、トランジスタ１１のソ−スＳはビット線
４０と同じ０Ｖに維持されているので、強誘電体コンデ
ンサ１２間には正電圧の電圧信号が印加されることにな
る。このとき、強誘電体コンデンサ１２ではこの電圧信
号により強誘電材料に電界が加えられて同様に分極を生
じるが、この分極ベクトルは前の場合と逆にプレ−ト線
３５の方向を向くようになり、強誘電体コンデンサ１２
に情報”０”が記憶されたことになる。

【０００８】図１１は、強誘電体コンデンサ１２の強誘
電材料における電界と分極との履歴を表すヒステリシス
曲線を示している。

【０００９】この図において、横軸は電界、縦軸は分極
を表し、前述のように、分極ベクトルがトランジスタ１
１の方向を向いている場合に情報”１”、プレート線３
５の方向を向いている場合に情報”０”が記憶されてい
るものとし、その時の電荷をそれぞれＱ１、Ｑ０（ただ
し、Ｑ１＝−Ｑ０）としたとき、これらの電荷Ｑ１、Ｑ
０は強誘電材料の残留分極に対応するものであって、当
該残留分極は強誘電体コンデンサ３の両端に電位差が与
えられていない場合においても保持されているものであ
るから、当該電荷Ｑ１、Ｑ０のいずれかを保持すること
により、強誘電体コンデンサ１２に情報”１”か”０”
を不揮発状態で記憶できるものである。

【００１０】次に、前記メモリセル１に対する情報の読
み出し動作について説明する。

【００１１】図１２に示すように、ビット線４０を０Ｖ
に維持した状態で、ワ−ド線３０に正電圧の読み出し信
号５６を供給し、その読み出し信号５６の供給期間にプ
レ−ト線３５に正電圧の制御パルスを５７を供給する。 このとき、強誘電体コンデンサ１２中に情報”１”（電
荷Ｑ１）が記憶されている場合は、トランジスタ１１の
ドレインＤの電圧は図の曲線５８のように変化し、ビッ
ト線４０の電位をΔＶ（＝ΔＱ１）だけ正方向に増大さ
せ、強誘電体コンデンサ１２中に情報”０”（電荷Ｑ０
）が記憶されている場合は、トランジスタ１１のドレイ
ンＤの電圧は図の曲線５９のように変化し、ビット線４
０の電位をΔＶ（＝ΔＱ０）だけ正方向に増大させる。

【００１２】この場合、図示されているように、電位の
増分ΔＱ１、ΔＱ０の間にはΔＱ１＞ΔＱ０の関係があ
り、ビット線４０の電位変化は強誘電体コンデンサ１２
の中に情報”１”（電荷Ｑ１）が記憶されている場合の
方が大きいので、ビット線４０におけるこの電位変化を
センス増幅器で検出すれば、その大きさにより強誘電体
コンデンサ１２中の情報”１”か”０”を読み取ること
ができるものである。

【００１３】

【発明が解決しようとする課題】前記従来の半導体メモ
リにおいては、情報読み出しの際に、情報が”１”であ
るか”０”であるかの判断を行うときのビット線４０の
電位変化基準として、図８に示すように、反転ビット線
４３に当該読み出しを行うメモリセル１に記憶された情
報と相補な情報（メモリセル１に情報”１”が記憶され
ている場合には情報”０”、また、情報”０”が記憶さ
れている場合には情報”１”）が記憶されているダミー
用メモリセル１０を接続し、１回の読み出し動作時に、
メモリセル１とダミー用メモリセル１０の読み出しを同
時に行い、ダミー用メモリセル１０の情報を読み出した
際の反転ビット線４３の電位変化と、メモリセル１の情
報を読み出した際のビット線４０の電位変化とを比較す
ることによって、メモリセル１の情報が”１”であるか
または”０”であるかの判断を行っていた。

【００１４】このため、従来の半導体メモリは、１ビッ
トの情報を記憶させるために２つのメモリセル１、１０
を必要とすることになり、本来の情報を記憶するための
記憶容量が半減してしまうという問題点があった。

【００１５】前記問題点を解決するため、各メモリセル
１に内蔵されたコンデンサ１２の容量と異なる容量を持
つコンデンサを内蔵した共通の１個のダミー用メモリセ
ルを設け、当該ダミー用メモリセルを前記各メモリセル
１とともに１本のビット線４０に接続することにより、
メモリセルの数を少なくした読み出し手段も既に提案さ
れているところである。

【００１６】図１３は、当該共通のダミー用メモリセル
で得られた基準電位を利用し、読み出すべきメモリセル
１の記憶情報の判断を行っている前記読み出し手段に用
いる各部の信号波形図である。

【００１７】そして、図における読み出し信号６０、制
御パルス６１、強誘電体コンデンサ１２中に情報”１”
が記憶されている場合のトランジスタ１１のドレインＤ
の電圧変化曲線６３、強誘電体コンデンサ１２中に情報
”０”が記憶されている場合のトランジスタ１１のドレ
インＤの電圧変化曲線６４は、それぞれ、図１２におけ
る読み出し信号５６、制御パルス５７、情報”１”のと
きの電圧変化曲線５８、情報”０”のときの電圧変化曲
線５９に対応する。なお、曲線６５は共通のダミー用メ
モリセルで得られる電圧である。

【００１８】この読み出し手段における読み出し動作は
、既に述べた各別のダミー用メモリセル１０を用いたメ
モリセル１の読み出し動作をほぼ同じであるが、前記読
み出し手段においては、共通のダミー用メモリセルで得
られる基準電位６５はメモリセル１の情報”１”と”０
”を読み出すことにより得られる電位のほぼ中間の電位
になるので、当該中間の電位６５を基準にしてメモリセ
ル１より得られる電位の大小を判別すれば、メモリセル
１の情報が”１”であるかまたは”０”であるかの判断
を行うことができる。

【００１９】しかしながら、前記読み出し手段は、各別
のダミー用メモリセル１０を用いた読み出し手段を採用
するものに比べると、本来の情報の記憶に用いられるメ
モリセル数を相対的に増大させ、それにより記憶容量を
増大させることができる反面、ダミー用メモリセルの反
転（読み出し）回数が極端に多くなるため、当該ダミー
用メモリセルのコンデンサとして強誘電体コンデンサを
用いたときには、分極の鈍りが大きくなって、当該ダミ
ー用メモリセルで得られる基準電位が変化してしまうと
いう新たな問題点が発生する。

【００２０】この問題点の解決には、当該ダミー用メモ
リセルを構成するコンデンサとして強誘電体コンデンサ
以外のコンデンサを用いることが考えられ、例えば、前
記コンデンサの誘電材料として２酸化珪素（ＳｉＯ２　
）を用いようとすれば、２酸化珪素は誘電率が小さいた
めコンデンサは大型のものになり、また、２酸化珪素よ
りの高誘電率の誘電材料を用いようとすれば、新たな製
造プロセスが必要となって半導体メモリの製造コストが
上昇してしまうという欠点がある。さらに、前記手段で
は、情報”１”や”０”の読み出しの際に得られる微小
な電位のさらに中間の電位を発生させる必要を有するも
のであるため、前記新たな製造プロセスを採用したとき
には、その採用時の条件のバラツキ等により前記中間の
電位が変動してしまうという別の問題点も発生すること
になる。

【００２１】本発明は、このような各種の問題点を解決
するために考案されもので、ダミー用メモリセルを用い
ることなしに、メモリセルからの情報を読み出して”１
”と”０”の判断が行える半導体メモリを提供すること
を主たる目的としている。

【００２２】また、本発明は、集積度がより高くなるよ
うにメモリセルを配置した半導体メモリを提供すること
を付随的な目的としている。

【００２３】

【課題を解決するための手段】前記主たる目的の達成の
ために、本発明は、それぞれ強誘電体コンデンサとトラ
ンジスタとからなる第１及び第２のメモリセルと、第１
のメモリセルの強誘電体コンデンサに接続された第１の
プレート線と、第２のメモリセルの強誘電体コンデンサ
に接続された第２のプレート線と、第１のメモリセルの
トランジスタのゲートに接続された第１のワード線と、
第２のメモリセルのトランジスタのゲートに接続された
第２のワード線と、第１のメモリセルのトランジスタに
接続された第１のビット線と、第２のメモリセルのトラ
ンジスタに接続された第２のビット線と、第１及び第２
のビット線に接続されたセンスアンプを具備し、情報の
読み出しに先だって第１及び第２のビット線を所定電位
にプリチャージする手段を備えたものである。

【００２４】また、前記付随的な目的の達成のために、
本発明は、各プレート線と各ビット線を平行配置させ、
半導体メモリの集積度向上を図るようにしたものである
。

【００２５】

【作用】図１は本発明の第１の実施例を示す回路構成図
であり、また、図２及び図３はそれぞれ強誘電材料にお
ける電界と分極とのヒステリシス曲線とその曲線上の電
荷履歴図である。

【００２６】以下、これらの図を用いて本発明の半導体
メモリの作用について説明する。

【００２７】まず、ビット線４０にプリチャージ電圧Ｖ
ｂを供給し、また、プレート線３５に制御パルス信号６
０を供給する。このとき、前記制御パルス信号６０の電
圧値Ｖｐは電源電圧（Ｖｃｃ）に等しいものであり、前
記プリチャージ電圧Ｖｂは強誘電コンデンサ１２の強誘
電材料膜の抗電界Ｅｃに対応した電圧Ｖｃ（ここで、強
誘電材料膜の厚さをｄとすると、電圧ＶｃはＥｃ×ｄで
求まる）に等しいものである。

【００２８】次に、ワード線３０に読み出し信号６１を
供給すると、強誘電体コンデンサ１２間には、ほぼ（Ｖ
ｐ−Ｖｂ）の電位が印加される。ここで、当該強誘電材
料における分極方向が完全に反転する電界の大きさをＥ
ｍａｘとすると、一般に、前記抗電界ＥｃはＥｍａｘの
３分の１程度の大きさであるから、次式、 Ｖｃ＝Ｅｍａｘ／３　　…　　…　　（１）が成立する
。

【００２９】いま、強誘電体コンデンサ１２に初期状態
として情報”１”が記憶され、電荷Ｑ１が保持されてい
る場合に、その電荷Ｑ１の極性を完全に反転させるため
には、強誘電体コンデンサ１２間に印加される電位（Ｖ
ｐ−Ｖｂ）がＥｍａｘより大きければよいから、Ｖｐ−
Ｖｂ＞Ｅｍａｘ　　…　　…　　（２）の関係があれば
足りる。

【００３０】ここで、Ｖｐ＝Ｖｃｃ、Ｖｂ＝Ｖｃ＝Ｖｃ
ｃ−Ｅｍａｘ／３の関係があるから、（２）式を変形す
ると、Ｖｃｃ−Ｅｍａｘ／３＞Ｅｍａｘ　　…　　…　
　（３）が得られ、（３）式からさらに、 　　Ｖｃｃ＞（４／３）×Ｅｍａｘ、または、Ｖｃｃ＞
４×Ｖｃ　　…　　…　　（４）が成立する。

【００３１】（４）式から、Ｖｂ＝Ｖｃ＝Ｖｃｃ／４に
選べば、即ち、前記プリチャージ電圧Ｖｂを電源電圧Ｖ
ｃｃの４分の１以上に選べば、電荷Ｑ１の極性は完全に
反転し、強誘電体コンデンサ１２の電荷は図２の点Ａの
位置に変遷し、ビット線４０の電位は図４の曲線６２の
ように変遷する。

【００３２】このとき、プレート線３５の電位を０Ｖに
戻すと、強誘電体コンデンサ１２間の電位差はほぼ（−
Ｖｂ）＝（−Ｖｃ）になって、強誘電体コンデンサ１２
の電荷はほぼ０になるので、現在の電荷と初期状態の電
荷Ｑ１との差はほぼＱ１＞０になり、ビット線４０の電
位は図４の曲線６４のように変遷する。

【００３３】一方、強誘電体コンデンサ１２に初期状態
として情報”０”が記憶され、電荷Ｑ０が保持されてい
る場合には、強誘電体コンデンサ１２間にＥｍａｘ以上
の電位（Ｖｐ−Ｖｂ）を供給したとしても、前記電圧（
Ｖｐ−Ｖｂ）により形成される電界の向きが既に保持さ
れている分極向きと同方向であるので、前記電圧（Ｖｐ
−Ｖｂ）供給によっても電荷の反転は行われず、電荷Ｑ
０は単に図３の点Ａの位置にくるように変遷するだけで
あって、ビット線４０の電位は図４の曲線６３に示すよ
うに変遷する。

【００３４】そして、このとき、プレート線３５の電位
を０Ｖに戻すと、前の場合と同様に、強誘電体コンデン
サ１２の電荷はほぼ０になり、現在の電荷と初期状態の
電荷Ｑ０の差は符号が反転してほぼ（−Ｑ０）＜０にな
るとともに、ビット線４０の電位は図４の曲線６５に示
すように変遷する。

【００３５】従って、初期状態に記憶されていた電荷Ｑ
１、Ｑ０の極性に応じて、電荷の状態が変化し、それに
比例してビット線４０の電位も変化する。即ち、電荷Ｑ
１が記憶されている場合は電荷が増加して、ビット線４
０の電位は前記曲線６２に示すように以前の状態よりも
上昇し、また、電荷Ｑ０が記憶されている場合は電荷が
減少して、ビット線４０の電位は前記曲線６３に示すよ
うに以前の状態よりも下降する。

【００３６】一方、図４に示す線６８は、基準電圧（プ
リチャージ電圧Ｖｂ）が供給されている他のビット線４
１の電圧状態を示すもので、メモリセル１の情報の読み
出し時には前記基準電圧（プリチャージ電圧Ｖｂ）を維
持するように構成されているので、この基準電圧（プリ
チャージ電圧Ｖｂ）を用いてビット線４０の情報の検出
を行えば、当該情報の”１”または”０”の判断を行う
ことができる。

【００３７】このように、プリチャージ電圧Ｖｂを基準
電圧にしてメモリセル１の情報の検出を行えば、ダミー
用メモリセルを特に用意しなくても、メモリセル１に記
憶されている情報を読み出したときにその”１”または
”０”の判断が可能になる。

【００３８】この場合、判断の基準として用いる反転ビ
ット線４１としては、判断されるビット線４０と全く同
一構成の他のビット線であって、当該反転ビット線４１
は、ある期間に反転ビット線に選ばれたとしても、別の
ある期間には情報を書き込みまたは読み出すためのビッ
ト線として用いられるものである。

【００３９】さらに、メモリセル１からの情報の感知（
センス）を行った後に、当該メモリセル１に情報の再書
き込みを行うためには、再書き込みの情報が”１”であ
る場合は電荷の状態をヒステリシス曲線の点Ａ’に変遷
させ、再書き込みの情報が”０”である場合は電荷の状
態を当該曲線の点Ａに変遷させればよい。即ち、再書き
込みの情報が”１”である場合は強誘電体コンデンサ１
２に−Ｅｍａｘを印加し、再書き込みの情報が”０”で
ある場合は強誘電体コンデンサ１２にＥｍａｘを印加す
ればよい。

【００４０】このため、前記情報が”１”である場合は
ビット線４０の電位を図４の曲線６６に示すようにＶｃ
ｃに、かつ、プレート線３５の電位を０Ｖにし、また、
前記情報が”０”である場合はビット線４０の電位を図
４の曲線６７に示すように０Ｖにし、かつ、プレート線
３５の電位をＶｃｃにすればよい。

【００４１】また、前記情報の再書き込み時には、前記
情報が”１”である場合は前記他のビット線４１の電位
を図４の曲線７０に示すように０Ｖにし、前記情報が”
０”である場合は前記他のビット線４１の電位を図４の
曲線６９に示すようにＶｃｃにする。

【００４２】以上は本発明の半導体メモリの作用につい
て説明を行ったものであるが、前述の作用と比較のため
に、ビット線４０にプリチャージ電圧Ｖｂを供給しない
場合の作用を図１４乃至図１６を用いて説明する。

【００４３】図１４は、強誘電体コンデンサ１２におけ
る初期状態の電荷がＱ１である場合のヒステリシス曲線
上の変遷を示す図であり、図１５は、強誘電体コンデン
サ１２における初期状態の電荷がＱ０である場合のヒス
テリシス曲線上の変遷を示す図である。また、図１６は
図４に対応させた各部の信号波形図である。

【００４４】ビット線４０にプリチャージ電圧Ｖｂを供
給せずに、ワ−ド線３０に読み出し信号７１を供給し、
かつ、プレ−ト線３５に制御パルス７２を供給すると、
図１４及び図１５に示すように、その初期状態に係わら
ず、電荷の状態はヒステリシス曲線上のＡ点に変遷し、
ビット線４０の電位は図１６の曲線７３に示すように上
昇する。また、反転ビット線４１の電位も図１６の曲線
７４に示すように僅かに上昇する。

【００４５】次に、プレ−ト線３５が０Ｖに戻った時に
、強誘電体コンデンサ１２は、図１４及び図１５に示す
ように、その初期状態に係わらず、電荷の状態はヒステ
リシス曲線上のＱ０点に変遷する。即ち、初期状態の電
荷がＱ１の場合は電荷の変化がＱ０−Ｑ１（＝２×Ｑ０
）であり、ビット線４０の電位は図１６の曲線７３に示
すように０Ｖよりも上昇するが、初期状態の電荷がＱ０
の場合は、Ｑ０−Ｑ０（＝０）であって、ビット線４０
の電位は反転ビット線４１の電位と同様に０Ｖに戻って
しまうものである。

【００４６】このように、ビット線４０にプリチャージ
電圧Ｖｂを供給しない半導体メモリにおいては、前述の
ような本発明の半導体メモリが奏する作用が期待できず
、メモリセル１における情報の正しい検出ができないも
のである。

【００４７】即ち、初期状態に応じてビット線電位が正
負に分かれるためには、ビット線をプリチャージしなけ
ればならない。

【００４８】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。

【００４９】図１は、本発明の半導体メモリの第１の実
施例を示す回路構成図であり、図４は図１の実施例にお
ける各部の動作信号波形図である。

【００５０】図において、１は第１のメモリセル、２は
第２のメモリセル、１１、１３はゲ−ト用トランジスタ
、１２、１４は強誘電体コンデンサ、３０、３１は第１
、第２のワード線、３５、３６は第１、第２のプレ−ト
線、４０、４１は第１、第２のビット線、４５はセンス
アンプである。

【００５１】そして、第１のメモリセル１はゲ−ト用ト
ランジスタ１１と強誘電体コンデンサ１２からなり、第
２のメモリセル２はゲ−ト用トランジスタ１３と強誘電
体コンデンサ１４からなっている。第１のメモリセル１
の強誘電体コンデンサ１２の一端は第１のプレート線３
５に接続され、第２のメモリセル２の強誘電体コンデン
サ１４の一端は第２のプレート線３６に接続されている
。第１のメモリセル１のトランジスタ１１のゲートは第
１のワード線３０に接続され、第２のメモリセル２のト
ランジスタ１３のゲートは第２のワード線３１に接続さ
れている。また、第１及び第２のビット線４０、４１は
センスアンプ４５に接続されている。

【００５２】本実施例は、以下に述べるような動作を行
う。

【００５３】ただし、ここでは、第１のメモリセル１に
記憶されている情報を読み出す場合について説明を行う
が、このときには第２のメモリセル２に記憶されている
情報は無関係であるから、前記読み出し動作の期間中、
第２のワード線３１は０Ｖであって、ゲ−ト用トランジ
スタ１３はカットオフされており、第２のプレート線３
６は開放状態になっている。

【００５４】始めに、第１及び第２のビット線４０、４
１を電圧Ｖｂ（Ｖｃ）でプリチャージするが、このとき
に第２のビット線４１は反転ビット線として用いる。次
に、第１のプレート線３５に制御パルス６０として電源
電圧Ｖｃｃを印加し、やや遅れて第１のワード線３０に
読み出し信号６１として電源電圧Ｖｃｃを印加する。こ
こで、読み出し信号６１が印加されるまでは、ゲ−ト用
トランジスタ１１がカットオフされていて、強誘電体コ
ンデンサ１２間には電位差が与えられていないので、強
誘電体コンデンサ１２内で電荷は移動しない。ところが
、読み出し信号６１が印加されると、ゲ−ト用トランジ
スタ１１がオンになるので、強誘電体コンデンサ１２に
は（Ｖｃｃ−Ｖｃ）の電位差が与えられる。既に述べた
ように、プリチャージ電圧Ｖｂ（Ｖｃ）を電源電圧Ｖｃ
ｃの４分の１になるように、強誘電体コンデンサ１２に
おける強誘電体の膜厚ｄを設定しておけば、Ｖｃｃ−Ｖ
ｃ＝３×Ｖｃとなって、強誘電体コンデンサ１２の初期
状態の電荷がＱ１であっても、電荷は極性が反転されて
図２に示されるヒステリシス曲線上の点Ａまで変遷する
。その結果、第１のビット線４０の電位は図４の曲線６
２に示すようにプリチャージ電圧Ｖｂ（Ｖｃ）より上昇
する。

【００５５】次に、第１のプレート線３５の制御パルス
６０の電位が０Ｖに戻ると、強誘電体コンデンサ１２に
は（−Ｖｃ）の電位差、即ち、抗電界Ｅｃが加わり、そ
の電荷は殆ど０になる。このため、強誘電体コンデンサ
１２の初期状態の電荷がＱ１（情報”１”）である場合
は−Ｑ１（＝Ｑ０＞０）だけ電荷が移動、即ち、Ｑ０の
電荷が入り込んだことになる。一方、強誘電体コンデン
サ１２の初期状態の電荷がＱ０（情報”０”）である場
合は−Ｑ０（＜０）だけ電荷が移動、即ち、Ｑ０の電荷
が出ていったことになる。

【００５６】従って、図４の曲線６４に示すように、初
期状態の電荷がＱ１（情報”１”）である場合は、第１
のビット線４０の電位はプリチャージ電圧Ｖｂ（Ｖｃ）
より上昇するが、図４の曲線６５に示すように、初期状
態の電荷がＱ０（情報”０”）である場合は、第１のビ
ット線４０の電位はプリチャージ電圧Ｖｂ（Ｖｃ）より
下降する。

【００５７】このとき、反転ビット線となる第２のビッ
ト線４１の電位はプリチャージ電圧Ｖｂ（Ｖｃ）のまま
であるので、第１及び第１のビット線４０、４１間に接
続されたセンスアンプ４５を用いて、第２のビット線４
１のプリチャージ電位Ｖｂ（Ｖｃ）を基準として、第１
のビット線４０の電位を、情報が”１”である場合はＶ
ｃｃに上昇させ、また、情報が”０”である場合は０Ｖ
に下降させれば、当該情報をＶｃｃ、０Ｖのデジタル情
報として検出することができる。

【００５８】次に、情報の再書き込みにおいて、情報”
１”の再書き込みの場合は、図４の曲線６６に示すよう
に、第１のビット線４０の電位をＶｃｃに上昇させ、強
誘電体コンデンサ１２にＶｃｃを加えて情報”１”の再
書き込みを行っている。一方、情報”０”の再書き込み
の場合は、図４の曲線６７に示すように、第１のビット
線４０の電位を０Ｖに下降させるが、このときはゲ−ト
用トランジスタ１１のカットオフにより、強誘電体コン
デンサ１２には電位差が加わらず、情報”０”の再書き
込みができない。このため、情報”０”の再書き込みの
場合に限って、図４の再書き込みパルス７５に示すよう
に、第１のプレート線３５の電位を一時的にＶｃｃに上
昇させるようにすれば、強誘電体コンデンサ１２には電
位差Ｖｃｃが加わり、情報”０”の再書き込みを行うこ
とができる。

【００５９】本実施例においては、第１のメモリセル１
の情報の読み出しのために、第２のビット線４１を反転
ビット線に用いたものとして説明を行ったが、第２のメ
モリセル２の情報の読み出しを行うためには、第１のビ
ット線４０を反転ビット線として用い、さらに、第１の
ワード線３０の電位を０Ｖにし、第１のプレート線３５
を開放状態にするとともに、前記説明中のゲ−ト用トラ
ンジスタ１１、強誘電体コンデンサ１２、第１のワード
線３０、第１のプレート線３５、それに第１のビット線
４０を、それぞれ、ゲ−ト用トランジスタ１３、強誘電
体コンデンサ１４、第２のワード線３１、第２のプレー
ト線３６、それに第２のビット線４１に読み変えれば、
同様の動作によって達成することができるものである。

【００６０】さらに、本実施例においては、第１、第２
のビット線４０、４１及び第１、第２のプレート線３５
、３６がいずれも平行配置されるように構成し、しかも
、第１、第２のワード線３０、３１がそれらと交差配置
されるように構成している。

【００６１】このような構成を採用すれば、第１、第２
のプレート線３５、３６と、第１、第２のワード線３０
、３１とが平行配置されていないため、情報の書き込み
及び読み出しを行っているワード線に接続されている全
てのメモリセルが選択された場合に、それらの強誘電体
コンデンサの分極状態が変化するのを避けることが可能
になる。

【００６２】図５は、本発明の半導体メモリの第２の実
施例を示す回路構成図である。

【００６３】図において、３は第３のメモリセル、４は
第４のメモリセル、１５、１７はゲ−ト用トランジスタ
、１６、１８は強誘電体コンデンサ、３２は第３のワ−
ド線であり、その他に図１に示した構成要素と同じ構成
要素には同じ符号を付している。

【００６４】そして、第３のメモリセル３はゲ−ト用ト
ランジスタ１５と強誘電体コンデンサ１６からなり、第
４のメモリセル４はゲ−ト用トランジスタ１６と強誘電
体コンデンサ１８からなっている。強誘電体コンデンサ
１６の一端は第１のプレ−ト線３５に、強誘電体コンデ
ンサ１８の一端は第２のプレ−ト線３６にそれぞれ接続
され、トランジスタ１５のゲ−トは第２のワード線３１
に、トランジスタ１７のゲ−トは第３のワード線３２に
それぞれ接続され、さらに、トランジスタ１５は第１の
ビット線４０に、トランジスタ１７は第２のビット線４
１にそれぞれ接続されているもので、メモリセル対１、
２及び３、４を２組用いているにも係わらず、それらの
境界部分に配置されるワード線３１を両者が共用するよ
うに構成したものである。

【００６５】本実施例は、以下に述べるような動作を行
う。

【００６６】ただし、ここでは、第２のメモリセル２の
情報を読み出す場合について説明する。

【００６７】第２のメモリセル２の情報の読み出しを行
う場合には、第１及び第３のワード線３０、３２の電位
を０Ｖにし、第１のプレート線３５を開放状態にする。 このような設定を行うと、第１及び第３のワード線３０
、３２の０Ｖ電位により、各トランジスタ１１、１７が
カットオフされるので、第１及び第４のメモリセル１、
４に記憶されている情報は他に影響を及ぼさず、保持さ
れたままになっている。また、第２のワード線３１の電
位がＶｃｃとなることにより、第３のメモリセル３のト
ランジスタ１５がオンにはなるが、当該メモリセル３に
接続されている第１のプレート線３５が開放状態になっ
ているので、第３のメモリセル３の強誘電体コンデンサ
１６の情報は反転ビット線となる第１のビット線３０に
現れることがない。

【００６８】従って、第１のビット線４０を反転ビット
線として用い、第２のワード線３１、第２のプレート線
３６、それに第２のビット線４１に、それぞれ、前述の
第１の実施例で説明したのと同様の、読み出し信号６１
、制御パルス６０と再書き込みパルス７５、プリセット
電圧Ｖｂ（Ｖｃ）を供給すれば、前述の第１の実施例と
同じ読み出し動作を達成させることができる。

【００６９】なお、本実施例では、第２のメモリセル２
の情報の読み出しについて説明したが、第１、第３、そ
れに第４のメモリセル１、３、４の情報の読み出しにつ
いても、同様の動作により達成することができる。

【００７０】図６は、本発明の半導体メモリの第３の実
施例を示す回路構成図である。

【００７１】図において、３３は第４のワ−ド線であり
、図５に示した構成要素と同じ構成要素には同じ符号を
付している。

【００７２】そして、各強誘電体コンデンサ１２、１４
、１６、１８の一端はいずれも第１のプレ−ト線３５に
接続され、第３のメモリセル３のトランジスタ１５のゲ
−トは第３のワ−ド線３２に、第４のメモリセル４のト
ランジスタ１７のゲ−トは第４のワ−ド線３３にそれぞ
れ接続されているもので、２組のメモリセル対１、２及
び３、４のそれぞれの中央部分に配置されるプレ−ト線
３５を両メモリセル１、２及び３、４が共用するように
構成したものである。

【００７３】本実施例は、以下に述べるような動作を行
う。

【００７４】ただし、ここでは、第１のメモリセル１の
情報を読み出す場合について説明する。

【００７５】第１のメモリセル１の情報の読み出しを行
う場合には、第２、第３、及び第４のワード線３１、３
２、３３の電位を０Ｖとする。このような設定を行うと
、第２乃至第４のワード線３１〜３３の０Ｖ電位により
、各トランジスタ１３、１５、１７がカットオフされる
ので、第２乃至第４のメモリセル２〜４に記憶されてい
るは情報は他に影響を及ぼさず、保持されたままになっ
ている。そして、第２のビット線４１を反転ビット線に
用いれば、第１の実施例で説明したのと同様に、第１の
メモリセル１の情報を読み出すことができる。

【００７６】本実施例では、第１のメモリセル１の情報
の読み出しについて説明したが、第２、第３、及び第４
のメモリセル２、３、４の情報の読み出しについても、
前述の動作と同様の動作によって達成することができる
。

【００７７】図７は、本発明の半導体メモリの第４の実
施例を示す回路構成図である。

【００７８】図において、５は第５のメモリセル、６は
第６のメモリセル、７は第７のメモリセル、８は第８の
メモリセル、１９、２１、２３、２５はゲ−ト用トラン
ジスタ、２０、２２、２４、２６は強誘電体コンデンサ
、３７は第３のプレ−ト線、４２は第３のワード線であ
り、図６に示した構成要素と同じ構成要素には同じ符号
を付している。

【００７９】そして、各強誘電体コンデンサ２０、２２
、２４、２６の一端はいずれも第２のプレ−ト線３６に
接続され、第５のメモリセル５のトランジスタ１９のゲ
−トは第１のワ−ド線３０に、第６のメモリセル６のト
ランジスタ２１のゲ−トは第３のワ−ド線３２に、第７
のメモリセル７のトランジスタ２３のゲ−トは第２のワ
−ド線３１に、第８のメモリセル８のトランジスタ２５
のゲ−トは第４のワ−ド線３３にそれぞれ接続されてい
るもので、２組のメモリセル対１、２及び３、４のそれ
ぞれの中央部分に配置される第１のプレ−ト線３５、他
の２組のメモリセル対５、７及び６、８のそれぞれの中
央部分に配置される第２のプレ−ト線３６を、これらメ
モリセル対１、２及び３、４、並びに、５、７及び６、
８間で共用するように構成したものである。

【００８０】本実施例は、以下に述べるような動作を行
う。

【００８１】ただし、ここでも、第１のメモリセル１の
情報を読み出す場合について説明する。

【００８２】第１のメモリセル１の情報を読み出す場合
は、第２のプレート線３６を開放状態にして、第２、第
３、及び第４のワード線３１、３２、３３の電位を０Ｖ
とする。このような設定を行うと、第２のプレート線３
６の開放状態により、第５乃至第８のメモリセル５乃至
８の各強誘電体コンデンサ２０、２２、２４、２６には
、電位差が与えられないことになって、第５乃至第８の
メモリセル５乃至８の情報は他に影響を及ぼさずにその
ままの状態で保持され、また、第２乃至第４のワード線
３１〜３３の０Ｖ電位により、第２乃至第４のメモリセ
ル２乃至４の各トランジスタ１３、１５、１７がカット
オフされるので、第２乃至第４のメモリセル２〜４に記
憶されている情報も他に影響を及ぼさずに保持されたま
まになっている。そして、この場合に、第２のビット線
４１を反転ビット線に用いれば、第１の実施例で説明し
たのと同様に、第１のメモリセル１の情報を読み出すこ
とができる。

【００８３】本実施例では、第１のメモリセル１の情報
の読み出しについて説明したが、第２、第３、及び第４
のメモリセル２、３、４の情報の読み出しについても、
前述の動作と同様の動作によって達成することができる
。

【００８４】また、第５乃至第８のメモリセル５乃至８
の情報の読み出しについては、第１のプレ−ト線３５を
開放状態にし、かつ、第２のプレ−ト線３６を能動状態
にすることによって、第１乃至第４のメモリセル１乃至
４の情報の読み出しと同様な動作を行わせることによっ
て、やはり、同様に情報の読み出しを達成することがで
きる。

【００８５】前記各実施例において、各強誘電体コンデ
ンサ１２、１４、１６、１８、２０、２２、２４、２６
には、強誘電体膜材料としてＰｂＺｒＯ３−ＰｂＴｉＯ
３　系（以下、これをＰＺＴという）を用い、この場合
のＺｒの組成比を０．５としている。このときのＰＺＴ
の特性は、残留分極が１２μＣ／ｃｍ２で、抗電界Ｅｃ
が５０ｋＶ／ｃｍである。そして、各強誘電体コンデン
サ１２、１４、１６、１８、２０、２２、２４、２６と
して、その電極面積が１μｍ２、強誘電体の膜厚ｄが０
．５μｍのものを用いたときには、各ビット線４０乃至
４２のプリチャージ電圧（Ｅｃ×ｄ）は１．２５Ｖにな
り、電源電圧Ｖｃｃとして５Ｖのものを用いたとすると
、丁度その１／４になるものである。

【００８６】前述の強誘電体コンデンサ１２、１４、１
６、１８、２０、２２、２４、２６を含むメモリセル１
乃至８を用いて半導体メモリを構成すると、当該半導体
メモリにおける各ビット線４０乃至４２の容量は約１．
５ｐＦになるので、当該ビット線４０乃至４２の電位は
、情報が”１”の場合に反転ビット線のプリチャージ電
位よりも約７０ｍＶだけ上昇し、また、情報が”０”の
場合に反転ビット線のプリチャージ電位よりも約７０ｍ
Ｖだけ降下するようになり、その結果、センスアンプ４
５を用いれば、情報が”１”、または、”０”の場合も
十分検出することができることが実験によって確認でき
た。

【００８７】本実施例では、前記強誘電体膜材料として
ＰＺＴを用いたが、ＬａをドープしたＰｂＴｉＯ３　（
以下、これをＰＬＴという）を用いてもよい。このＰＬ
ＴはＰＺＴより残留分極が大きく、かつ、誘電率が小さ
いので、より大きなビット線４０乃至４２の電位変化を
得ることが可能となり、各強誘電体コンデンサ１２、１
４、１６、１８、２０、２２、２４、２６の体積を小さ
くできるという利点がある。

【００８８】

【発明の効果】以上説明したように、本発明によれば、
情報の読み出しに先だってビット線４０乃至４２にプリ
チャ−ジ電圧Ｖｂを与えることにより、ダミー用メモリ
セル１０を用いることなく、各メモリセル１乃至８から
の情報を読み出し、当該情報の”１”または”０”の判
断を行うことができる。そして、ダミー用メモリセル１
０が不要になるため、その分だけ各メモリセル１乃至８
の数を増やすことができ、結果的に、信頼性が高く、安
価な半導体メモリを得ることができるものである。

【００８９】また、本発明によれば、各プレ−ト線３５
乃至３７と各ビット線４０乃至４２とを平行配置し、そ
れらの交差するように各ワ−ド線３０乃至３３を配置し
たので、各メモリセル１乃至８の配置がより合理的にな
り、高い集積度の半導体メモリを得ることが可能になる
。

【図面の簡単な説明】

【図１】本発明の半導体メモリの第１の実施例を示す回
路構成図である。

【図２】ヒステリシス曲線上の強誘電体コンデンサ電荷
の履歴図である。

【図３】ヒステリシス曲線上の強誘電体コンデンサ電荷
の他の履歴図である。

【図４】本発明の半導体メモリの第１の実施例における
各部の動作信号波形図である。

【図５】本発明の半導体メモリの第２の実施例を示す回
路構成図である。

【図６】本発明の半導体メモリの第３の実施例を示す回
路構成図である。

【図７】本発明の半導体メモリの第４の実施例を示す回
路構成図である。

【図８】従来の半導体メモリを示す回路構成図である。

【図９】メモリセルに対する情報の書き込み動作を説明
する信号波形図である。

【図１０】メモリセルに対する情報の書き込み動作を説
明する他の信号波形図である。

【図１１】ヒステリシス曲線上の強誘電体コンデンサ電
荷の履歴図である。

【図１２】従来の半導体メモリにおける各部の動作信号
波形図である。

【図１３】従来の半導体メモリにおける各部の他の動作
信号波形図である。

【図１４】従来の半導体メモリにおける強誘電体コンデ
ンサ電荷の履歴図である。

【図１５】従来の半導体メモリにおける強誘電体コンデ
ンサ電荷の他の履歴図である。

【図１６】従来の他の半導体メモリにおける各部の動作
信号波形図である。

【符号の説明】

１　　第１のメモリセル ２　　第２のメモリセル ３　　第３のメモリセル ４　　第４のメモリセル ５　　第５のメモリセル ６　　第６のメモリセル ７　　第７のメモリセル ８　　第８のメモリセル １０　　ダミ−用メモリセル １１、１３、１５、１７、１９、２１、２３、２５　　
ゲ−ト用トランジスタ １２、１４、１６、１８、２０、２２、２４、２６　　
強誘電体コンデンサ ３０　　第１のワ−ド線 ３１　　第２のワ−ド線 ３２　　第３のワ−ド線 ３３　　第４のワ−ド線 ３５　　第１のプレ−ト線 ３６　　第２のプレ−ト線 ３７　　第３のプレ−ト線 ４０　　第１のビット線 ４１　　第２のビット線 ４２　　第３のビット線 ４３　　反転用ビット線 ４５　　センスアンプ

Claims (9)

【特許請求の範囲】
1. 【請求項１】それぞれ強誘電体コンデンサとトランジス
   タとからなる第１及び第２のメモリセルと、第１のメモ
   リセルの強誘電体コンデンサに接続された第１のプレー
   ト線と、第２のメモリセルの強誘電体コンデンサに接続
   された第２のプレート線と、第１のメモリセルのトラン
   ジスタのゲートに接続された第１のワード線と、第２の
   メモリセルのトランジスタのゲートに接続された第２の
   ワード線と、第１のメモリセルのトランジスタに接続さ
   れた第１のビット線と、第２のメモリセルのトランジス
   タに接続された第２のビット線と、第１及び第２のビッ
   ト線に接続されたセンスアンプとを具備し、情報の読み
   出しに先だって第１及び第２のビット線を所定電位にプ
   リチャージすることを特徴とする半導体メモリ。
2. 【請求項２】前記第２または第１のビット線を反転ビッ
   ト線とし、情報の読み出し時に当該反転ビット線の電位
   を基準にして第１または第２のビット線の電位をセンス
   アンプで検出することを特徴とする請求項１記載の半導
   体メモリ。
3. 【請求項３】前記プリチャージ電圧を、前記強誘電体コ
   ンデンサの強誘電材料の抗電界とその膜厚の積にほぼ等
   しくなるように選んだことを特徴とする請求項１乃至２
   記載の半導体メモリ。
4. 【請求項４】前記プリチャージ電圧を、電源電圧のほぼ
   ４分の１以下になるように選んだことを特徴とする請求
   項１乃至２記載の半導体メモリ。
5. 【請求項５】第２のメモリセルのトランジスタのゲート
   に接続された第２のワード線を、ワード線配置方向にお
   いて当該第２のメモリセルに隣接した他の第１のメモリ
   セルのトランジスタのゲートに接続された第１のワード
   線と併用させたことを特徴とする請求項１乃至４記載の
   半導体メモリ。
6. 【請求項６】第１のメモリセルの強誘電体コンデンサに
   接続された第１のプレート線を、第２のメモリセルの強
   誘電体コンデンサに接続された第２のプレート線と併用
   させたことを特徴とする請求項１乃至４記載の半導体メ
   モリ。
7. 【請求項７】第１のメモリセルの強誘電体コンデンサに
   接続された第１のプレート線を、第２のメモリセルの強
   誘電体コンデンサに接続された第２のプレート線と併用
   させ、かつ、第１のメモリセルのトランジスタに接続さ
   れた第１のビット線及び第２のメモリセルのトランジス
   タに接続された第２のビット線を、ビット線配置方向に
   おいて、それぞれ、当該第１のメモリセルに隣接した他
   の第２のメモリセルのトランジスタに接続された第２の
   ビット線及び当該第２のメモリセルに隣接したさらに他
   の第１のメモリセルのトランジスタに接続された第１の
   ビット線と併用させたことを特徴とする請求項１乃至４
   記載の半導体メモリ。
8. 【請求項８】各ビット線と各プレ−ト線とを平行配置し
   たことを特徴とする請求項１乃至７記載の半導体メモリ
   。
9. 【請求項９】第２または第１のビット線を反転ビット線
   とし、第２または第１のプレ−ト線を開放し、第１また
   は第２のプレ−ト線の電位を０Ｖ、電源電圧、０Ｖと変
   化させた後、第２または第１のビット線の電位を基準電
   位として、第１または第２のビット線の電位をセンスア
   ンプで検出する場合、センスアンプのセンス動作直前の
   第１または第２のビット線の電位が、プリチャ−ジ電圧
   よりも高い場合は第１または第２のプレ−ト線の電位を
   ０Ｖのままにし、プリチャ−ジ電圧よりも低い場合は第
   １または第２のプレ−ト線の電位を電源電圧にして再書
   き込みを行うことを特徴とする請求項１乃至８記載の半
   導体メモリ。