JP4168056B2

JP4168056B2 - 不揮発性強誘電体メモリ装置及びその駆動方法

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Publication number: JP4168056B2
Application number: JP2005367256A
Authority: JP
Inventors: 鄭然培; 田炳吉
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1996-12-13
Filing date: 2005-12-20
Publication date: 2008-10-22
Anticipated expiration: 2017-12-15
Also published as: KR100224673B1; JP3847933B2; US5978250A; GB2320377A; DE19732694B4; DE19732694A1; TW328589B; JP2006134570A; KR19980047083A; GB9715910D0; JPH10188575A; GB2320377B

Description

本発明は半導体メモリ装置に係り、特に不揮発性強誘電体メモリ装置及びその駆動方法に関する。

強誘電体ランダムアクセスメモリ（FRAM：Ferroelectric Random Access Memory）は不揮発性メモリであって、電源供給が中断される場合にもその中に貯蔵されているデータが貯蔵される。各メモリセルは強誘電性物質で構成されたキャパシタが含まれ、強誘電体キャパシタは２つの導電層とその間に形成されている強誘電性物質で構成される。強誘電体キャパシタに使用される強誘電性物質としては、３相硝酸（Phase III potassium nitrate）、蒼鉛チタン酸塩（bismuth titanate）及びPZT（Pb（Zr、Ti）O3：lead zirconate titanate）等が知られている。強誘電性物質はヒステリシス特性を示し、電源供給が遮断される場合にも分極状態が保てる。分極状態は強誘電性物質内に貯蔵及び保たれ、FRAMはこのような強誘電性物質の分極状態としてデータを貯蔵する。

強誘電性物質のヒステリシス特性を図１に基づきさらに具体的に説明する。強誘電体キャパシタは、２つの導電層とその間に形成されている強誘電性物質層よりなる。図１において、横軸は強誘電体キャパシタの両端に印加される電圧を示し、縦軸は強誘電体キャパシタに蓄積された電荷量を示す。強誘電性物質の分極−電界（P−E）特性グラフは、図１に示されているQ−V特性グラフと類似した形を有する。強誘電体キャパシタはヒステリシス特性を有するので、キャパシタを通して流れる電流がそれに印加されてきた電圧の履歴（history of the voltage appliedthereto）により変わる。例えば、Ｓ４状態がデータ１に対応され、Ｓ１状態がデータ０に対応されるとしよう。Ｓ４状態にある強誘電体キャパシタに負の電圧を印加すると、強誘電体キャパシタはＳ５状態を経てＳ６状態に遷移される。遷移が進行する間に、強誘電体キャパシタに蓄積されている電荷量はQRから−QRに変化する。この場合、蓄積電荷の変化量はΔ２QRとなり、それによりビットラインには次の数式１のような電圧の変化が発生する。

数式１においてCBLはデータが載せられるビットラインの等化キャパシタンスを示す。一方、強誘電体キャパシタがデータ０に対応されるＳ１状態にある場合に負の電圧を印加すると、Ｓ１状態からＳ６状態に変化し、蓄積電荷量の変化がほとんどないと見られる。従って、理想的な場合、ビットラインの電圧変化は０と見られる。次の数式２はこれを示したものである。

強誘電体キャパシタのヒステリシス特性をさらに詳しく説明する。強誘電体キャパシタの初期状態を図１におけるＳ１としよう。Ｓ１において強誘電体キャパシタに印加される電圧は０［volt］であり、第２分極状態を有する。

Ｓ１状態において、強誘電体キャパシタに印加される電圧を増加させると、強誘電体キャパシタの状態はＳ１からＳ２に遷移する。Ｓ２状態で強誘電体キャパシタに印加される電圧を保電力（coercive voltage）と称する。Ｓ２状態で持続的に強誘電体キャパシタに印加される電圧の強度を増加させると、Ｓ３状態となる。Ｓ３状態で強誘電体キャパシタは第１分極状態を有する。ここで、印加される電圧の大きさを０［volt］に減少させた場合にも、図１のＳ４状態からわかるように、強誘電体キャパシタは持続的に第１分極状態を保つ。一方、Ｓ３状態で強誘電体キャパシタに印加される電圧の大きさをさらに増加させる場合にも、分極状態の変化にほとんど影響を与えない。

Ｓ４状態で、強誘電体キャパシタに印加される電圧の大きさを負の方向に増加させると、強誘電体キャパシタはＳ５状態を経てＳ６状態に遷移する。Ｓ６状態は第２分極状態を有し、Ｓ６状態から強誘電体キャパシタに印加される電圧の大きさを０［volt］にした場合にも、第２分極状態をそのまま保つことになる。即ち、強誘電体キャパシタは不揮発性である。第１分極状態及び第２分極状態は、データの０または１のうち何れか１つに各々対応される。

強誘電体キャパシタの分極スイッチング速度は約１０-9［sec］で、他の不揮発性メモリ素子のEPROM(Electrically Programmable Read Only Mmemory)、EEPROM(Electrlcally Erasable and Programmab1e Read Only Memory)及びフラッシュ(flash)メモリより、プログラムタイムが非常に短い。強誘電体キャパシタは、約１０9乃至１０12ほどの読出／書込サイクル耐久（endurance）数を有する。

このような特性を有する強誘電体キャパシタを用いた不揮発強誘電体メモリ装置等が従来から多く提案されており、これらを図２乃至図４に基づき説明する。図２において、不揮発性強誘電体メモリ装置は９個のメモリセルで構成されている。１つのメモリセルは１つの強誘電体キャパシタよりなる。強誘電体キャパシタは、各々ローラインR0、Rl、R2のうち何れか一本とカラムラインC0、C1、C2のうち何れか一本との間に連結されている。

強誘電体キャパシタ101よりなるメモリセルを選択しようとすれば、ローラインROに正電圧(例えば、5［vo1t］を印加し、他のローラインRl、R2には0［vo1t］を印加することになる。この際、正電圧は強誘電体キャパシタ101の上部導電層だけでなく、強誘電体キャパシタ102、103の上部導電層にも印加される。カラムラインC0には0［vo1t］が印加される。そして、選択された強誘電体キャパシタ101の両端には5［volt］の電圧が印加され、それにより強誘電体キャパシタ101は第１分極状態となる。この際、強誘電体キャパシタ104の両端には0［volt］の電圧しか印加されず、それにより自体の分極状態は変わらない。一方、強誘電体キャパシタ102、103の両端に印加される電圧は、それらの分極状態を変化させないようにする必要があるので、カラムラインC1、C2には約2.5［volt］の電圧が印加される。

強誘電体キャパシタ101よりなるメモリセルに対した読出動作が行われた後には、本来の分極状態への復旧動作が必要である。このため、カラムラインC0に5［volt］を印加し、ローラインROに0［volt］を印加する。ローラインR1、R2には2.5［volt］を印加し、カラムラインC1、C2には0［volt］を印加する。従って、図２に示されたような不揮発性強誘電体メモリ装置には、前述したように、多様な電圧組み合わせのシーケンスを発生しうる駆動回路が要求される。このような駆動回路は複雑なため、メモリの高速化に障害となりより多くのレイアウト面積が必要となるという短所がある。

図３は従来の他の例による不揮発性強誘電体メモリ装置を示したものであって、メモリセルは１つのアクセストランジスタと１つの強誘電体キャパシタで構成される。メモリセルは、ビットラインBL0、BL1、BL2、...、BLnとワードラインWL0、WLl、...、WLnの交差点に対応して配置される。メモリセル11Oにおいて、アクセストランジスタ111のゲートはワードラインWL0に連結されており、ドレインはビットラインBLOに連結されている。強誘電体強誘電体112はアクセストランジスタ111のソースとプレートラインPL0の間に連結されている。プレートラインPL0、PLl、PLnはワードラインWL0、WLl、...、WLnに平行に交互に形成されている。図３に示されている不揮発性強誘電体メモリ装置を駆動する方法は、T. Sumi et al.“A 256kb Nonvolatile Ferroelectric Memory at 3V and l00ns”、 lSSCC Digest of Technical Papers、pp.268-269、 Feb. 1994に開示されている。

図３に示されている不揮発性強誘電体メモリ装置は、読出/書込動作時にアクセスされるメモリセル以外の同一なワードライン及びプレートラインに連結されている全てのメモリセルの強誘電体キャパシタが、不要な疲労(fatigue)サイクルに晒される。よって、強誘電体キャパシタの劣化を早める問題点がある。また、読出/書込動作の間にプレート電圧が同一なワードラインに接続される全てのメモリセルに印加されるので、アクティブパワーの消耗が大きな問題点である。

図４は従来のまた他の例による不揮発性強誘電体メモリ装置を示したものであって、１つのメモリセルは１つのアクセストランジスタ及び１つの強誘電体キャパシタよりなる。メモリセルは、ビットラインBL0、BL1、BL2、...、 BLnとワードラインWLO、WLl、...、WLnの交差点に１つずつ形成される。メモリセル120において、アクセストランジスタ121のゲートはワードラインWL0に連結されており、ドレインはビットラインBL0に連結されており、ソースは強誘電体キャパシタ122の一端に連結されている。強誘電体キャパシタ122の他端はプレートラインPL0に連結されている。ここで、プレートラインPL0、PLl、...、PLnは、図３とは異なり、ビットラインBL0、BL1、BL2、...、BLnに平行に交互に形成されている。図４に示されている不揮発性強誘電体メモリ装置を駆動する方法は、図３と同様にT. Sumi et al.“A 256kb Nonvolatile Ferroelectric Memory at3V and l00ns”、 ISSCC Digest of Technical Papers、 pp. 268-269、 Feb.1994に開示された方法が適用されうる。

しかしながら、図４に示されている不揮発性強誘電体メモリ装置は、ビットラインの間にプレートラインが存在するため、製造工程上に難点があり、高集積化の障害となる。

従って、本発明の目的は、別にプレート信号ラインを必要としない不揮発性強誘電体メモリ装置を提供することにある。本発明の他の目的は、製造工程が単純でデータビットを高集積化しうる不揮発性強誘電体メモリ装置を提供することにある。

本発明のさらに他の目的は、電力消耗が小さく、読出／書込動作が速くなり、メモリセルの耐久性が向上される不揮発性強誘電体メモリ装置を提供することにある。本発明のさらに他の目的は、上記本発明の不揮発性強誘電体メモリ装置の駆動方法を提供することにある。

前記目的を達成するため本発明による不揮発性強誘電体メモリ装置は、第１及び第２ビットライン対と、ワードラインと、第１及び第２電極とゲートとを有し、第１電極が前記第１ビットラインに連結されており、ゲートが前記ワードラインに連結されているアクセストランジスタと、その一端が前記アクセストランジスタの第２電極に連結されており、他端が前記第２ビットラインに連結されている強誘電体キャパシタとを具備し、読出／書込動作時には、前記ワードラインがアクティブされ、外部から印可されるアドレスのデコーディング結果に応じて、前記第１及び第２ビットライン対のうちの一方のビットラインがデータ信号の入出力に使用されるよう選択され、他方のビットラインがプレート電圧の印加に使用されるよう選択されることを特徴とする。実施の形態によれば、アクセストランジスタはNMOSトランジスタで構成されうる。

更に、基準ワードラインと、第１及び第２電極とゲートとを有し、第１電極が前記第１及び第２ビットライン対の一方に連結されており、ゲートが前記基準ワードラインに連結されている第１基準セルトランジスタと、第１及び第２電極とゲートとを有し、第１電極が前記第１及び第２ビットライン対の一方に連結されており、ゲートが前記基準ワードラインに連結されている第２基準セルトランジスタと、一端が前記第１基準セルトランジスタの第２電極に連結されており、他端が前記第１及び第２ビットライン対の他方に連結されている第１基準セル強誘電体キャパシタと、一端が前記第２基準セルトランジスタの第２電極に連結されており、他端が前記第１及び第２ビットライン対の他方に連結されている第２基準セル強誘電体キャパシタとを具備することを特徴とする。実施の形態において、第１及び第２基準セルアクセストランジスタはNMOSトランジスタで構成される。また、第１基準セル強誘電体キャパシタ及び第２基準セル強誘電体キャパシタは相補的なデータを貯蔵している。

前記目的を達成するため本発明による他の不揮発性強誘電体メモリ装置は、第１及び第２ビットライン対と第３及び第４ビットライン対と、ワードラインと基準ワードラインと、直列に連結されているアクセストランジスタ及び強誘電体キャパシタで構成され、前記第１及び第２ビットライン対の間に直列に連結されており、その内に含まれるアクセストランジスタのゲートが前記ワードラインに連結される動作メモリセルと、第１及び第２電極とゲートとを有し、第１電極が前記第３及び第４ビットライン対の一方に連結されており、ゲートが前記基準ワードラインに連結されている第１基準セルトランジスタと、第１及び第２電極とゲートとを有し、第１電極が前記第３及び第４ビットライン対の一方に連結されており、ゲートが前記基準ワードラインに連結されている第２基準セルトランジスタと、一端が前記第１基準セルトランジスタの第２電極に連結されており、他端が前記第３及び第４ビットライン対の他方に連結されている第１基準セル強誘電体キャパシタと、一端が前記第２基準セルトランジスタの第２電極に連結されており、他端が前記第３及び第４ビットライン対の他方に連結されている第２基準セル強誘電体キャパシタとを具備し、データの読出／書込動作時には、前記ワードラインがアクティブされ、外部から印可されるアドレスのデコーディング結果に応じて、前記第１及び第２ビットライン対の一方がデータ信号の入出力に使用されるよう選択され、前記第３及び第４ビットライン対の一方が反転データ信号の入出力に使用されるよう選択され、前記第１及び第２ビットライン対の他方と前記第３及び第４ビットライン対の他方とがプレート電圧の印加に使用されるよう選択されることを特徴とする。

前記さらに他の目的を達成するため、本発明による不揮発性強誘電体メモリ装置の駆動方法は、１つのアクセストランジスタ及び１つの強誘電体キャパシタよりなる動作メモリセルと、２つの基準セルアクセストランジスタ及び２つの基準セル強誘電体キャパシタよりなる基準セルとを含む不揮発性強誘電体メモリ装置におけるデータ読出動作を行う方法であって、ａ）外部から印加されるアドレスのデコーディング結果に基づき、前記動作メモリセルに連結されている１対のビットラインのうちの一方をデータ入出力に使用するよう選択し、他方をプレート電圧の印可に使用するよう選択し、前記基準セルに連結されている１対のビットラインのうちの一方を反転データ入出力に使用するよう選択し、他方をプレート電圧の印可に使用するよう選択する工程と、ｂ）前記プレート電圧の印可に使用するよう選択されたビットラインにプレート電圧を印加して、前記データ入出力に使用するよう選択されたビットライン及び前記反転データ入出力に使用するよう選択されたビットラインにチャージシェアリングを起こす工程と、ｃ）前記チャージシェアリングの結果で前記データ入出力に使用するよう選択されたビットライン及び反転データ入出力に使用するよう選択されたビットラインに示される電圧差を増幅させる工程と、ｄ）前記データ入出力に使用するよう選択されたビットライン及び反転データ入出力に使用するよう選択されたビットラインの電圧を出力する工程とを具備することを特徴とする。

不揮発性強誘電体メモリ装置の駆動方法の実施の形態によれば、前記基準セルに連結されているプレート電圧の印可に使用するよう選択されたビットラインを電気的に２部分に２分割する工程と、前記２部分のうち基準セルに電気的に接続されない部分と前記反転データ入出力に使用するよう選択されたビットラインとを電気的に結合させて、前記反転データ入出力に使用するよう選択されたビットラインのビットラインキャパシタンスを２倍に増加させる工程とをさらに具備する。また、前記データ入出力に使用するよう選択されたビットライン、反転データ入出力に使用するよう選択されたビットライン、及びプレート電圧の印可に使用するよう選択されたビットラインを指定する工程は、外部から印加されるローアドレスの最上位ビットとカラムアドレスの最下位ビットとにより行われる。

前記さらに他の目的を達成するための本発明による不揮発性強誘電体メモリ装置の駆動方法は、それぞれ１つのアクセストランジスタ及び１つの強誘電体キャパシタよりなる複数の動作メモリセルと、各々２つの基準セルアクセストランジスタ及び２つの基準セル強誘電体キャパシタよりなる複数の基準セルとを有する不揮発性強誘電体メモリ装置を駆動する方法であって、ａ）外部から印加されるアドレスのデコーディング結果に応じて、複数のビットラインのうちからデータ入出力に使用するビットラインと反転データ入出力に使用するビットラインとを選択する工程と、ｂ）前記外部から印加されるアドレスのデコーディング結果に応じて、複数のビットラインのうちからプレート電圧の印可に使用するビットラインを選択する工程と、ｃ）データ入出力に使用するよう選択されたビットライン、反転データ入出力に使用するよう選択されたビットライン及びプレート電圧の印可に使用するよう選択されたビットラインをフローティングさせる工程と、ｄ）前記アクセストランジスタ及び前記基準セルアクセストランジスタを選択的にアクティブさせる工程と、ｅ）プレート電圧の印可に使用するよう選択されたビットラインを通して選択された動作メモリセル及び基準セルにプレート電圧を印加する工程と、ｆ）データ入出力に使用するよう選択されたビットライン及び反転データ入出力に使用するよう選択されたビットラインに誘起された電圧をセンシングする工程とを具備することを特徴とする。

前記さらに他の目的を達成するため、本発明による不揮発性強誘電体メモリ装置の駆動方法は、１つのアクセストランジスタ及び１つの強誘電体キャパシタよりなる動作メモリセルと、２つの基準セルアクセストランジスタ及び２つの基準セル強誘電体キャパシタよりなる基準セルを含む不揮発性強誘電体メモリ装置におけるデータ書込動作を行う方法であって、ａ）外部から印加されるアドレスのデコーディング結果に基づき、前記動作メモリセルに連結されている１対のビットラインのうちの一方をデータ入出力に使用するよう選択し、他方をプレート電圧の印可に使用するよう選択し、前記基準セルに連結されている１対のビットラインのうちの一方を反転データ入出力に使用するよう選択し、他方をプレート電圧の印可に使用するよう選択する工程と、ｂ）書込もうとするデータ信号及び反転データ信号を前記データ入出力に使用するよう選択されたビットライン及び前記反転データ入出力に使用するよう選択されたビットラインに印加する工程と、ｃ）前記データ入出力に使用するよう選択されたビットライン及び前記反転データ入出力に使用するよう選択されたビットラインの電圧差を増幅させる工程と、ｄ）前記プレート電圧の印可に使用するよう選択されたビットラインにプレート電圧を印加する工程と、ｅ）前記データ入出力に使用するよう選択されたビットライン、反転データ入出力に使用するよう選択されたビットライン及びプレート電圧の印可に使用するよう選択されたビットラインを接地レベルにプリチャージさせる工程とを具備することを特徴とする。

前記さらに他の目的を達成するため、本発明による他の不揮発性強誘電体メモリ装置の駆動方法は、それぞれ１つのアクセストランジスタ及び１つの強誘電体キャパシタよりなる複数の動作メモリセルと、各々２つの基準セルアクセストランジスタ及び２つの基準セル強誘電体キャパシタよりなる複数の基準セルとを有する不揮発性強誘電体メモリ装置を駆動する方法であって、ａ）外部から印加されるアドレスのデコーディング結果に応じて、複数のビットラインのうちからデータ入出力に使用するビットラインと反転データ入出力に使用するビットラインとを選択する工程と、ｂ）前記外部から印加されるアドレスのデコーディング結果に応じて、複数のビットラインのうちからプレート電圧の印可に使用するビットラインを選択する工程と、ｃ）接地レベルにプリチャージされている前記データ入出力に使用するよう選択されたビットライン及び前記反転データ入出力に使用するよう選択されたビットラインの電圧差を増幅させる工程と、ｄ）前記データ入出力に使用するよう選択されたビットライン及び反転データ入出力に使用するよう選択されたビットラインにデータ信号及び反転データ信号を印加する工程と、ｅ）前記データ入出力に使用するよう選択されたビットライン及び反転データ入出力に使用するよう選択されたビットラインの電圧差を増幅させる工程と、ｆ）選択された動作メモリセルのアクセストランジスタをターンオンさせる工程と、ｇ）前記プレート電圧の印可に使用するよう選択されたビットラインにプレート電圧を印加する工程と、ｈ）前記データ入出力に使用するよう選択されたビットライン、反転データ入出力に使用するよう選択されたビットライン及びプレート電圧の印可に使用するよう選択されたビットラインを接地レベルにプリチャージさせる工程と、ｉ）前記選択されたアクセストランジスタをターンオフさせる工程とを具備することを特徴とする。

即ち、本発明による不揮発性強誘電体メモリ装置において、ビットラインがそれに隣接しているメモリセルをアクセスする場合にプレートラインまたは反転ビットラインとしても使用できる構造を有する。

前述したように、本発明による不揮発性強誘電体メモリ装置は、別にプレートラインが形成される必要がなく、ビットラインが必要に応じてデータライン、反転データライン、プレートラインとして動作する。従って、要求されるレイアウト面積が減少される利点がある。

また、動作メモリセル及び基準セルが不要な動作サイクルに晒されないし、書込動作が早く行われる利点もある。

以下、添付した図面に基づき本発明の望ましい実施の形態等を詳しく説明する。

＜本実施の形態によるメモリセル及び不揮発性強誘電体メモリ装置の構成例＞
図５は、本実施の形態による不揮発性強誘電体メモリ装置の単位メモリセル構造を示したものである。

１つのメモリセルは、１つのアクセストランジスタ301及び強誘電体キャパシタ302で構成されている。アクセストランジスタ301の第１ドレイン／ソースはビットラインBL0に連結されており、ゲートはワードラインWLに連結されており、第２ドレイン／ソースは強誘電体キャパシタ302の一端に連結されている。強誘電体キャパシタ302の他端はビットラインBL1に連結されている。

このような構造において、データ信号はビットラインBL0及びビットラインBL1のうち予め決められた何れか１つに入出力される。例えば、ビットラインBL0にデータ信号が入出力される場合は、ビットラインBL1はプレートラインとして作用する。ここで、ビットライン(BL1）は他のメモリセル(図示せず)をアクセスする場合にはデータラインとして使用される。

図５において、アクセストランジスタ301はNMOSトランジスタで構成されている。強誘電体キャパシタ302は、その両端に印加される電圧により第１または第２分極状態にプログラムされ、強誘電体キャパシタ302の両端に印加される電圧が0［vo1t］の場合にはプログラムされた分極状態がそのまま保たれることになる。

メモリセル300に対する読出動作においては、まずビットラインが0［vo1t］にプリチャージされる。それから、ワードライン（WL）に“ハイ”レベルの信号を印加して、ビットライン(BL0）が強誘電体キャパシタ302に電気的に結合されるようにする。プレートラインとして指定されたビットラインに、プレート電圧(例えば、5［vo1t］)を印加する。データラインに示される電圧は強誘電体キャパシタ302の分極状態により変わり、これをセンシングしてデータを出力する。例えば、ビットラインBL0がデータラインとして指定され、ビットラインBL1がプレートラインとして指定される場合は、プレート電圧をビットラインBL1に印加し、プレート電圧によりビットラインBL0に示される電圧をセンシングしてデータを読出すことになる。

メモリセル300に対した書込動作のためのアクセスは、ワードラインWLに“ハイ”レベルの信号を印加してアクセストランジスタ301をターンオンさせる。ビットラインのうち予め指定された１本のビットラインにデータ信号を印加し、残りビットラインにはプレート電圧を印加する。そして、強誘電体キャパシタ302を、その両端に印加されるデータ信号の電圧とプレート電圧とのレベル差によりプログラムする。

ここで、強誘電体キャパシタ302のプログラムに必要な電圧の大きさは、強誘電体キャパシタを構成する強誘電性物質の結合比により変わる。例えば、PZTと酸化シリコンとの結合比によりプログラム電圧の大きさが変わる。図６は、本実施の形態による不揮発性強誘電体メモリ装置を示した回路図である。

動作メモリセル310は、１つのアクセストランジスタ311及び１つの強誘電体キャパシタ３１２で構成されている。アクセストランジスタ311の第１ドレイン/ソースはビットラインBL0に連結されており、第２ドレイン/ソースは強誘電体キャパシタ312の一端に連結されており、ゲートはワードラインWLに連結されている。強誘電体キャパシタ312の他端は、ビットラインBL1に連結されている。図７は動作メモリセルの他の構成を示したものであって、１つのアクセストランジスタ313及び１つの強誘電体キャパシタ314で構成されている。アクセストランジスタ313のドレイン/ソース経路は強誘電体キャパシタ314とビットラインBL1との間に形成され、そのゲートはワードラインWLに連結されている。図５及び図６に示されている動作メモリセルにおいて、データは強誘電体キャパシタの分極状態で貯蔵される。.再び、図６を参照すれば、ビットラインプリチャージ320は、NMOSトランジスタ321、322、323、324で構成されている。NMOSトランジスタ321のドレインはビットラインBL0に連結されており、ソースは接地されており、ゲートにビットラインプリチャージャイネーブル信号BLNが印加される。NMOSトランジスタ322のドレインはビットラインBL1に連結されており、ソースは接地されており、ゲートにビットラインプリチャージイネーブル信号BLNが印加される。NMOSトランジスタ323のドレインはビットラインCBL0に連結されており、ソースは接地されており、ゲートにビットラインプリチャージイネーブル信号BLNが印加される。NMOSトランジスタ324のドレインはビットラインCBL1に連結されており、ソースは接地されており、ゲートにビットラインプリチャージイネーブル信号BLNが印加される。従って、ビットラインプリチャージャイネーブル信号BLNが“ハイ”レベルとなると、NMOSトランジスタ321、322、323、324がターンオンされて、ビットラインBL0、BL1、CBL0、CBL1が接地電圧レベルにプリチャージされる。

基準セル330は、ビットラインCBL0とビットラインCBL1との間に連結されており、基準ワードラインRWLによりアクセスされる。即ち、基準ワードラインRWLがアクティブにされ、ビットラインCBL1にプレート電圧が印加されると、データ“1”の電圧とデータ“0”の電圧の中間値をビットラインCBL0が示すようにする。センス増幅器340は、ビットラインBL0とビットラインCBL0との間に連結されており、センス増幅器イネーブル信号LSAENがアクティブの場合に、ビットラインBL0とビットラインCBL0との電圧差をセンスして増幅させる。

図６において、ビットラインBL0はデータラインとして作用し、ビットラインCBL0は反転データラインとして作用し、ビットラインBL1及びビットラインCBL1はプレートラインとして作用する。しかし、ビットラインBL0、ビットラインBL1、ビットラインCBL0及びビットラインCBL1は、他の動作メモリセルに対してはその役割が相互に変わる。特に、ビットラインBL1及びビットラインCBL1はプレートラインとしてのみ作用するのではなく、他の動作メモリセル（図示せず）に対したデータ読出/書込動作ではデータライン及び反転データラインとして作用することとなる。

＜本実施の形態によるメモリセル及び不揮発性強誘電体メモリ装置の他の構成例＞
図８は、他の実施の形態による不揮発性強誘電体メモリ装置を示した回路図である。動作メモリセル310は、１つのアクセストランジスタ311及び１つの強誘電体キャパシタ312よりなる。アクセストランジスタ311は、それ自体の第１ドレイン/ソースがビットラインBL0に連結されており、第２ドレイン/ソースが強誘電体キャパシタ312に連結されており、その自体のゲートがワードラインWLに連結されているNMOSトランジスタで構成されている。強誘電体キャパシタ312はヒステリシス特性を示し、アクセストランジスタ311の第２ドレイン/ソースとビットラインBL1との間に連結されている。このような動作メモリセルは図７に示されたように構成されうる。

基準セル350は、２つの基準セルアクセストランジスタ351、353と２つの基準セル強誘電体キャパシタ352、354で構成されている。基準セルアクセストランジスタ351の第１ドレイン/ソースはビットラインCBL0に連結されており、ゲートは基準ワードラインRWLに連結されている。基準セル強誘電体キャパシタ352の一端は基準セルアクセストランジスタ351の第２ドレイン/ソース及び基準セルデータ書込ライン355に共通連結されており、基準セル強誘電体キャパシタ352の他端はビットラインCBL1’に連結されている。同様に、基準セルアクセストランジスタ353の第１ドレイン/ソースはビットラインCBL0に連結されており、ゲートは基準ワードラインRWLに連結されている。基準セル強誘電体キャパシタ354の一端は基準セルアクセストランジスタ353の第２ドレイン/ソース及び基準セル反転データ書込ライン356に共通連結されており、基準セル強誘電体キャパシタ354の他端はビットラインCBL1’に連結されている。

センス増幅器340は、ビットラインBL0とビットラインCBL0との間に連結されており、センス増幅器イネーブル信号LSAENがアクティブの場合に、ビットラインBL0とビットラインCBL0の電圧差をセンスして増幅させる。センス増幅器341はビットラインBL1とビットラインCBL1との間に連結されているものであって、他の動作セル（図示せず）に対したアクセスのためのものである。

ビットラインプリチャージ器320は、４つのNMOSトランジスタ321、322、323、324よりなる。各NMOSトランジスタのドレインは対応されるビットラインに連結されており、ソースは接地されており、ゲートにはビットラインプリチャージイネーブル信号BLNが印加される。そこで、ビットラインプリチャージイネーブル信号BLNが“ハイ”レベルにアクティブされる、と対応されるビットラインの電圧を接地にプリチャージさせる。

ビットライン等化器360は、１つのNM0Sトランジスタ361で構成される。NMOSトランジスタ361の第１ドレイン/ソースはビットラインCBL0に連結されており、第２ドレイン/ソースはビットラインCBL1に連結されており、ゲートにはビットライン等化器イネーブル信号REQが印加される。そこで、ビットライン等化器イネーブル信号REQが“ハイ”レベルの場合にターンオンされて、ビットラインCBL0及びビットラインCBL1を電気的に連結させる。

隔離スイッチ370は、ビットラインCBL1上に連結されており、隔離スイッチ制御信号ISがインアクティブの場合に隔離スイッチはオフされる。隔離スイッチ370がオフされると、ビットラインCBL1は基準セルと連結されている部分CBL1'とそうでない部分CBL1''で電気的に分離される。隔離スイッチ371は、他の動作セル（図示せず）に対するアクセスのためのものである。複数の隔離スイッチのうち何れを各々ターンオンまたはターンオフさせるかは、動作メモリセルと基準セルの配列により変わる。隔離スイッチのうちオフされるのは基準セルに連結されており、オンされる隔離スイッチは動作メモリセルに連結される。従って、複数の隔離スイッチは外部から印加されるアドレス情報により選択的にオン/オフされうる。

図８に示されている不揮発性強誘電体メモリ装置における読出動作を図９に基づき説明する。まず、外部から印加されるアドレスをデコーディングして、その結果により複数のビットラインのうちデータライン、反転データライン、プレートラインを指定し、隔離スイッチ370をオフさせる。図８において、メモリセル310をアクセスするためには、ビットラインBL0がデータラインとして指定され、ビットラインCBL0が反転データラインとして指定され、ビットラインBL1及びビットラインCBL1がプレートラインとして指定される。ビットラインCBL1は、基準セルに連結されている部分CBL1'と連結されていない部分CBL1''とに電気的に分けられる。ビットラインプリチャージャイネーブル信号BLNが“ハイ”レベルになると、ビットラインBL0、BL1、CBL0、CBL1''が0［volt］にプリチャージされる。これは、その前にビットライン上に貯蔵されている電荷を放電することにより、正確なデータ読出動作を行うためのものである。ビットラインプリチャージイネーブル信号BLNが“ロー”レベルになると、ビットラインがフローティング状態となる。この際、ワードラインWL及び基準ワードラインRWLに“ハイ”レベルが印加され、アクセストランジスタ311及び基準セルアクセストランジスタ351、353がターンオンされる。そこで、強誘電体キャパシタ312がビットラインBL0に電気的に結合され、基準セル強誘電体キャパシタ352、354がビットラインCBL0に電気的に結合される。

アクセストランジスタ311及び基準セルアクセストランジスタ351、353がターンオンされている状態において、ビットライン等化器イネーブル信号REQが“ハイ”レベルにアクティブされると、ビットラインCBL0及びビットラインCBL1''が電気的に連結される。そこで、ビットラインCBL0及びビットラインCBL1''が反転データラインとして作用し、ビットラインCBL1'がプレートラインとして作用することになる。ここで、ビットラインCBL1'の長さがビットラインCBL1''の長さに比べて極めて短ければ、結果的に、反転データラインのキャパシタンスが２倍に増加することになる。また、ビットラインBL0のキャパシタンスとビットラインCBL0のキャパシタンスとが同一であると仮定すれば、データラインのキャパシタンスをCBLとし、反転データラインのビットラインキャパシタンスは２CBLで示しうる。

プレートラインとして指定されたビットラインBL1及びビットラインCBL1'にプレート電圧（例えば、5［vo1t］）を印加する。プレート電圧が印加されると、動作メモリセルの強誘電体キャパシタ312の分極状態による電圧レベルが、ビットラインBL0に示される。さらに具体的に説明すれば、強誘電体キャパシタ312にデータ“1”（即ち、図１のＳ４状態）が貯蔵されていると、強誘電体キャパシタ312は図１のＳ６状態に遷移すながら、ビットラインBL0は次の数式3のような電圧レベルを有することになる。

前記数式３において、CBLはビットラインBL0のキャパシタンスを示す。一方、強誘電体キャパシタ312にデータ“0”（即ち、図１のＳ１状態）が貯蔵されていると、強誘電体キャパシタ312は図１のＳ６状態に遷移する。しかし、Ｓ１状態とＳ６状態とにおいて強誘電体キャパシタ312に蓄積される電荷量の差がないため、ビットラインBL0の電圧レベルは前の値（即ち、接地レベル）をそのまま保つことになる。

基準セル強誘電体キャパシタ352、354は相反のデータを貯蔵している。例えば、基準セル強誘電体キャパシタ352にはデータ“1”が貯蔵されており、基準セル強誘電体キャパシタ354はデータ“0”が貯蔵されている。また、強誘電体キャパシタ352、354のキャパシタンスは、動作メモリセルのアクセストランジスタ311または313のキャパシタンスと実質的に同一に構成される。ここで、データラインのキャパシタンスをCBLとすると、反転データラインのビットラインキャパシタンスは２CBLであるため、反転データラインにはデータ“0”の電圧レベルとデータ“1”の電圧レベルの中間レベルが示される。

さらに具体的に説明すれば、基準セル強誘電体キャパシタ352は、図１のＳ４状態からＳ６状態に遷移しながら、2QRの電荷量を反転データラインCBL0、CBL1''に伝達し、基準セル強誘電体キャパシタ354は図１のＳ１状態からＳ６状態に遷移しながら、ほぼ0の電荷量を反転データラインCBL0、CBL1''に伝達する。従って、反転データラインに伝達される総電荷量は2QRであり、反転データラインのキャパシタンスは2CBLであるため、反転データラインの電圧レベルは次の数式4のように示しうる。

次いで、ビットラインBL1及びビットラインCBL1'に印加される電圧を接地レベルにダウンさせる。こうすれば、強誘電体キャパシタ312及び基準セル強誘電体キャパシタ352、354は、全て図１のＳ１状態となる。引続き、ビットライン等化器イネーブル信号REQを“ロー”レベルに非活性化させて、ビットラインCBL0とビットラインCBL1''を電気的に断線させる。また、基準ワードラインRWLを“ロー”レベルに非活性化させ、基準セル強誘電体キャパシタ352、354をビットラインCBL0と電気的に断線させる。

次いで、センス増幅器イネーブル信号LSAENを“ハイ”レベルにアクティブさせる。センス増幅器340は、データラインとして作用するビットラインBL0及び反転データラインとして作用するビットラインCBL0に示された電圧差をセンスして増幅させる。従って、動作メモリセル310にデータ“1”が貯蔵されていると、ビットラインBL0はロジック“ハイ”レベルとなり、動作メモリセル310にデータ“0”が貯蔵されいると、ビットラインBL0はロジック“ロー”レベルとなる。この際、ビットラインBL1は接地レベルに固定されているため、データ“1”を貯蔵した強誘電体キャパシタ312は図１のＳ３状態となり、データ“0”を貯蔵した強誘電体キャパシタ312は図１のＳ１状態となる。センス増幅器により増幅されたビットラインBL0及びビットラインCBL0の電圧レベルが、各々データ信号及び反転データ信号として出力される。

一方、基準ワードラインRWLが“ロー”レベルになって、ビットラインCBL0と基準セル強誘電体キャパシタ352、354が電気的に断線された状態で、基準セルデータラインRFDINに“ハイ”レベルを印加し、反転基準セルデータラインRFDINBに“ロー”レベルを印加する。また、プレートラインとして指定されたビットラインCBL1'にプレート電圧が印加される。通常、プレート電圧はフル電源レベル(fu11 VCC)を有するように設計される。即ち、VCCが5［vo1t］ならプレート電圧は5［vo1t］であり、VCCが3［volt］ならプレート電圧も3［vo1t］となることが一般的である。そこで、基準セル強誘電体キャパシタ352は図１のＳ３状態となり、基準セル強誘電体キャパシタ354は図１のＳ６状態となる。

次いで、ビットラインCBL1'が接地レベルとなり、基準セルデータラインRFDIN及び基準セル反転データラインRFDlNBが全て接地されると、基準セル強誘電体キャパシタ352は図１のＳ４状態となり、基準セル強誘電体キャパシタ354は図１のＳ１状態となる。即ち、基準セル強誘電体キャパシタ352、354は、各々データ“1”及びデータ“0”に復旧される。

最後に、ビットラインプリチャージイネーブル信号BLNが“ハイ”レベルとなり、動作メモリセルに連結されたワードラインWLが“ロー”レベルに非活性化される。図８に示されている不揮発性強誘電体メモリ装置における書込動作を図１０に基づき説明する。

まず、外部から印加されるアドレスをデコーディングしてその結果により複数のビットラインのうちデータライン、反転データライン、プレートラインを指定し、隔離スイッチ370をオフさせる。図８において動作メモリセル310をアクセスしようとする場合に、前記ラインの指定方式は図９の説明と同一である。ビットラインプリチャージイネーブル信号BLNが“ハイ”レベルにアクティブされると、ビットラインBL0、BL1、CBL0、CBL1は接地レベルにプリチャージされる。

このような状態において、ビットラインプリチャージイネーブル信号BLNを“ロー”レベルに非活性化し、ビットラインBL0、BL1、CBL0、CBL1をフローティングさせる。次いで、データラインとして指定されたビットラインBL0に書込もうとするデータ信号を印加し、反転データラインとして指定されたビットラインCBL0に反転データ信号を印加する。この際、センス増幅器イネーブル信号LSAENは“ハイ”レベルにアクティブされる。動作メモリセル310のアクセスのため、ワードラインWLを“ハイ”レベルにアクティブさせ、強誘電体キャパシタ312がビットラインBL0に電気的に連結されるようにする。一方、基準ワードラインRWLは持続的に“ロー”レベルの非活性状態を保たせる。

ここで、ビットラインBL0に“ハイ”レベルのデータ信号が印加されると、強誘電体キャパシタ312は図１のＳ３状態となり、ビットラインBL0に“ロー”レベルのデータ信号が印加されると強誘電体キャパシタ312の両端の電圧差がないので状態遷移はない。ワードラインWLがアクティブでありデータ信号及び反転データ信号が印加されている状態で、プレートラインとして指定されたビットラインBL1及びビットラインCBL1'にプレート電圧を印加する。ここで、データラインとして指定されたビットラインBL0に“ハイ”レベル信号が印加される場合、強誘電体キャパシタ312は図１のＳ３状態からＳ４状態となる。反面、ビットラインBL0に“ロー”レベル信号が印加される場合には、強誘電体キャパシタ312はＳ６状態となる。以降、プレートラインとして指定されたビットラインBL1及びビットラインCBL1'を接地レベルにし、引続き、ワードラインWLを“ロー”レベルに非活性化させる。そこで、ビットラインBL0に“ハイ”レベルが印加される場合に、強誘電体キャパシタ312は図１のＳ３状態を経て再びＳ４状態に遷移する。一方、ビットラインBL0に“ロー”レベルが印加される場合、強誘電体キャパシタ312は図１のＳ１状態となる。

＜本実施の形態によるメモリセルアレー及び不揮発性強誘電体メモリ装置の構成例＞
図１１は、さらに他の実施の形態による不揮発性強誘電体メモリ装置を示したものであって、特に動作メモリセルアレーを示したものである。図１１において、１つの動作メモリセルは、１つのアクセストランジスタと１つの強誘電体キャパシタで構成されている。複数の動作メモリセルが直交する複数のビットラインBL0、BL1、...BLn-1、BLnと複数のワードラインWLO-L、WLO-R、...、WLm-L、WLm-Rとに対応して、マトリックス的に配列されている。動作メモリセルにおいて、強誘電体キャパシタはアクセストランジスタのドレイン/ソース経路を介して隣接したビットラインの間に連結されている。

図１１において、動作メモリセル410のアクセストランジスタ411は第１ドレイン/ソースがビットラインBL0に連結されており、強誘電体キャパシタ412はアクセストランジスタ411の第２ドレイン/ソースとビットラインBL1の間に連結されている。アクセストランジスタ411のゲートはワードラインWL0-Lに連結されている。一方、動作メモリセル420において、アクセストランジスタ421の第１ドレイン/ソースはビットラインBL1に連結されており、強誘電体キャパシタ422はアクセストランジスタ421の第２ドレイン/ソースとビットラインBLOとの間に連結されている。アクセストランジスタ421のゲートはワードラインWL0-Rに連結されている。即ち、動作メモリーセル410と動作メモリセル420は相互対称になる構造を有している。

このような構造において、動作メモリセル410をアクセスしようとすれば、ワードラインWLO-Lを“ハイ”レベルにアクティブさせ、ビットラインBL0をデータラインとして使用し、ビットラインBL1をプレートラインとして使用することになる。一方、動作メモリセル420をアクセスする場合には、ワードラインWLO-Rを“ハイ”レベルにアクティブさせ、ビットラインBL1をデータラインとして使用し、ビットラインBL0をプレートラインとして使用することになる。ここで、残りビットラインは接地レベルを保つことになる。

従って、同一なワードラインに連結されている動作メモリセルのアクセストランジスタがターンオンされるが、アクセスされる動作メモリセルの強誘電体キャパシタにのみプレート電圧が印加され、残り動作メモリセルの強誘電体キャパシタにはプレート電圧が印加されない。さらに具体的に説明すれば、動作メモリセル410をアクセスする場合、ワードラインWL0-Lが“ハイ”レベルにアクティブされ、残りワードラインは“ロー”レベルを保つことになる。従って、アクセストランジスタ421、431、441は全てターンオフ状態を保つため、強誘電体キャパシタ422、432、442の一端はフローティング状態となる。一方、ビットラインBL0はデータ信号が入出力され、ビットラインBL1はプレート電圧が印加されるが、残りビットラインは全て接地レベルを保つので動作メモリセル450、460、470、480に含まれる強誘電体キャパシタには0［vo1t］が印加される。よって、アクセスされない強誘電体キャパシタが不要に動作サイクルに晒されない。

図１２は、さらに他の実施の形態による不揮発性強誘電体メモリ装置を示した図面である。図１２において、動作メモリセル310Lはアクセストランジスタ31lLと強誘電体キャパシタ312Lで構成されており、動作メモリセル310Rはアクセストランジスタ31lRと強誘電体キャパシタ312Rで構成されている。基準セル350Lは、２つの基準セルアクセストランジスタ351L、353L、及び２つの基準セル強誘電体キャパシタ352L、354Lで構成されており、基準セル350Rは、２つの基準セルアクセストランジスタ351R、353R、及び２つの基準セル強誘電体キャパシタ352R、354Rで構成されている。

動作メモリセル310Lをアクセスする場合、ワードラインWL0が“ハイ”レベルにアクティブされ、ビットラインBL0がデータラインとして指定され、ビットラインCBL0が反転データラインとして指定され、ビットラインBL1及びビットラインCBL1がプレートラインとして使用される。動作メモリセル310Lに対した読出動作を行う場合には、基準ワードラインRWL0が“ハイ”レベルにアクティブされて基準セル350Lがアクセスされ、隔離スイッチ370がターンオフされ、隔離スイッチ371はターンオン状態を保つ。また、ビットライン等化器イネーブル信号REQが“ハイ”レベルにアクティブされてNMOSトランジスタ361がターンオンされる。従って、動作メモリセル310Lに対した読出動作においては、ビットラインCBL1のうち基準セルに連結されている部分CBL1'がプレートラインとして作用し、ビットラインCBL1の残り部分はビットラインCBL0と共に反転データラインとして作用する。データ信号及び反転データ信号はセンス増幅器340により増幅される。また、読出動作において基準セルのデータを復旧するため、基準ワードラインRWL0が“ロー”レベルとなって、ビットラインCBL0と基準セル強誘電体キャパシタ352L、354Lが電気的に断線された状態で、基準セルデータラインRFDINLに“ハイ”レベルを印加し、反転基準セルデータラインRFDINBLに“ロー”レベルを印加する。

動作メモリセル31OLに対した読出/書込動作のより具体的な内容は図９及び図10の説明と類似している。一方、動作メモリセル310Rに対した読出動作を説明する。図１２においてメモリセル310Rをアクセスするためには、ビットラインBL1がデータラインとして指定され、ビットラインCBL1が反転データラインとして指定されて、ビットラインBL0及びビットラインCBL0がプレートラインとして指定される。隔離スイッチ371はターンオフされ、隔離スイッチ370はターンオン状態を保つ。それから、ビットラインCBL0は基準セルに連結されている部分CBL0'と連結されていない部分CBLO''とに電気的に分けられる。

ビットラインプリチャージイネーブル信号BLNが“ハイ”レベルとなると、ビットラインBL0、BL1、CBLO''、CBL1がO［volt］にプリチャージされる。ビットラインプリチャージイネーブル信号BLNが“ロー”レベルになれば、ビットラインがフローティング状態となる。ビットラインのフローティング状態で、ワードラインWLl及び基準ワードラインRWL1に“ハイ”レベルが印加され、アクセストランジスタ31lR及び基準セルアクセストランジスタ351R、353Rがターンオンされる。そこで、強誘電体キャパシタ312RがビットラインBL1に電気的に結合され、基準セル強誘電体キャパシタ352R、354RがビットラインCBL1’に電気的に結合される。この際、アクセストランジスタ31lL及び基準セルアクセストランジスタ351L、353Lはターンオフ状態を保つことになる。従って、強誘電体キャパシタ312L及び基準セル強誘電体キャパシタ352L、354Lは、動作メモリセル310Rに対する読出動作の間にどんな影響も与えられない。

アクセストランジスタ31lR及び基準セルアクセストランジスタ351R、353Rがターンオンされている状態で、ビットライン等化器イネーブル信号REQが“ハイ”レベルにアクティブされると、ビットラインCBL1及びビットラインCBLO''が電気的に連結される。そこで、ビットラインCBL1及びビットラインCBL0''が反転データラインとして作用することになり、ビットラインCBL0'がプレートラインとして作用することになる。従って、データラインとして指定されたビットラインBL1のキャパシタンスはＣBLとなり、ビットラインCBL1及びビットラインCBLO''で構成された反転データラインのキャパシタンスは２ＣBLとなる。

プレートラインとして指定されたビットラインBL0及びビットラインCBL0'にプレート電圧(例えば5［volt］）を印加する。プレート電圧が印加されると、動作メモリセルの強誘電体キャパシタ312Rの分極状態による電圧レベルがビットラインBL1に示される。基準セル強誘電体キャパシタ352R、354Rは相反するデータを貯蔵している。また、強誘電体キャパシタ352R、354Rのキャパシタンスは、動作メモリセル310Rのアクセストランジスタ312Rのキャパシタンスと実質的に同一に構成する。ここで、データラインのキャパシタンスをCBLとすると、反転データラインのビットラインキャパシタンスは2CBLであるため、反転データラインにはデータ“0”の電圧レベルとデータ“1”の電圧レベルとの中間レベルが示される。

次いで、ビットラインWL0及びビットラインCBL0'に印加される電圧を接地レベルにダウンさせる。引続き、ビットライン等化器イネーブル信号REQを“ロー”レベルに非活性化させ、ビットラインCBL1とビットラインCBL0''を電気的に断線させる。また、基準ワードラインRWLlを“ロー”レベルに非活性化させ基準セル強誘電体キャパシタ352R、354RをビットラインCBL1と電気的に断線させる。次いで、センス増幅器イネーブル信号LSAENを“ハイ”レベルにアクティブさせる。センス増幅器341は、データラインとして作用するビットラインBL1及び反転データラインとして作用するビットラインCBL1に示された電圧差をセンスして増幅させる。

従って、動作メモリセル310Rにデータ“1”が貯蔵されていると、ビットラインBL1はロジック“ハイ”レベルとなり、動作メモリセル310Rにデータ“0”が貯蔵されていると、ビットラインBL1はロジック“ロー”レベルとなる。この際、ビットラインBL0は接地レベルとして固定されている。センス増幅器により増幅されたビットラインBL1及びビットラインCBL1の電圧レベルが、各々データ信号及び反転データ信号として出力される。

一方、基準ワードラインRWLlが“ロー”レベルになってビットラインCBL1と基準セル強誘電体キャパシタ352R、354Rが電気的に断線された状態で、基準セルデータラインRFDINRに“ハイ”レベルを印加し、反転基準セルデータラインRFDINBRに“ロー”レベルを印加する。また、プレートラインとして指定されたビットラインCBL0'にプレート電圧を印加する。次いで、ビットラインCBL0'が接地レベルとなり、基準セルデータラインRFDINR及び基準セル反転データラインRFDINBRが全て接地されると、基準セル強誘電体キャパシタ352R、354Rには各々データ“1”及びデータ“0”が復旧される。最後に、ビットラインプリチャージイネーブル信号BLNが“ハイ”レベルになり、動作メモリセルに対したワードラインWLlが“ロー”レベルに非活性化される。

一方、動作メモリセル310Rに対した書込動作は下記の通りである。まず、ビットラインBL1をデータラインとして指定し、ビットラインCBL1を反転データラインとして指定し、ビットラインBL0及びビットラインCBL0をプレートラインとして指定する。また、隔離スイッチ371をオフさせ、隔離スイッチ370がターンオン状態を保たせる。ビットラインプリチャージイネーブル信号BLNが“ハイ”レベルにアクティブされると、ビットラインBLO、BL1、CBL0、CBL1は接地レベルにプリチャージされる。このような状態で、ビットラインプリチャージイネーブル信号BLNを“ロー”レベルに非活性化させ、ビットラインBL0、BL1、CBL0、CBL1をフローティングさせる。

次いで、データラインとして指定されたビットラインBL1に書込もうとするデータ信号を印加し、反転データラインとして指定されたビットラインCBL1に反転データ信号を印加する。この際、センス増幅器イネーブル信号LSAENは“ハイ”レベルにアクティブさせ、センス増幅器341を動作させる。動作メモリセル310Rに対したアクセスのためにワードラインWL1を“ハイ”レベルにアクティブさせ、強誘電体キャパシタ312RをビットラインBL1に電気的に連結させる。一方、基準ワードラインRWLlは持続的に“ロー”レベルの非活性状態を保つようにする。また、ワードラインWL0及び基準ワードラインRWL0は持続的に“ロー”レベルを保たせる。

ワードラインWLlがアクティブであり、データ信号及び反転データ信号が印加されている状態で、プレートラインとして指定されたビットラインBL0及びビットラインCBL0'にプレート電圧を印加する。以降、プレートラインとして指定されたビットラインBL0及びビットラインCBL0'を接地レベルにし、引続きワードラインWLlを“ロー”レベルに非活性化させる。こうすれば、ビットラインBL1に“ハイ”レベルが印加される場合に、強誘電体キャパシタ312は図１のＳ４状態にプログラムされ、ビットラインBL1に“ロー”レベルが印加される場合に、強誘電体キャパシタ312は図１のＳ１状態にプログラムされる。

つまり、動作メモリセル310Lに対した読出/書込動作と動作メモリセル310Rに対した読出/書込動作は、相補的に行われる。図１３乃至図１５は、図１２に示された動作メモリセルの他の構成を示した図面である。図１３において、動作メモリーセル310Lと動作メモリセル310RのアクセストランジスタがビットラインBL0に連結されており、強誘電体キャパシタがビットラインBL1に連結されている。ここで、アクセストランジスタはデータの読出/書込動作の間“ハイ”レベルにアクティブされ、対応される強誘電体キャパシタドレイン/ソース経路を通してビットラインBL0、BL1に連結されるので、アクセストランジスタと強誘電体キャパシタの位置が相互変わってもデータの読出/書込動作には影響を与えなくなる。

図１４を参照すれば、動作メモリーセル310L及び動作メモリセル310Rにおいて、アクセストランジスタは各々それら第１ドレイン/ソースがビットラインBL1に連結されており、強誘電体キャパシタは各々ビットラインBL0と対応されるアクセストランジスタの第２ドレイン/ソースの間に連結されている。図１５において、動作メモリセル310LのアクセストランジスタはビットラインBL1に連結されており、対応される強誘電体キャパシタはアクセストランジスタとビットラインBLOとの間に連結されている。動作メモリセル310RのアクセストランジスタはビットラインBL0に連結されており、対応される強誘電体キャパシタはアクセストランジスタとビットラインBL1との間に連結されている。

図１３乃至図１５において、動作メモリセル310Lのアクセスのためには、ビットラインBL0がデータラインとして指定され、ビットラインBL1がプレートラインとして指定される。また、動作メモリセル310Lをアクセスする場合には、ワードラインWL0が“ハイ”レベルにアクティブされ、動作メモリセル310Rをアクセスする場合に、はワードラインWL1が“ハイ”レベルにアクティブされる。

＜本実施の形態によるメモリセルアレー及び不揮発性強誘電体メモリ装置の他の構成例＞
図１６はさらに他の実施の形態による不揮発性強誘電体メモリ装置を示したものである。図１６において、動作メモリセル310aはアクセストランジスタ31la及び強誘電体キャパシタ312aからなっており、動作メモリセル310bはアクセストランジスタ31lb及び強誘電体キャパシタ312bからなっている。アクセストランジスタ31laの第１ドレイン/ソースはビットラインBL0に連結され、第２ドレイン/ソースは強誘電体キャパシタ312aに連結され、ゲートはワードラインWL0に連結されている。強誘電体キャパシタ312aはアクセストランジスタ31laの第２ドレイン/ソース及びビットラインBL1の間に連結されている。アクセストランジスタ31lbの第１ドレイン/ソースはビットラインBL1に連結されており、第２ドレイン/ソースは強誘電体キャパシタ312bに連結されており、ゲートはワードラインW1に連結されている。強誘電体キャパシタ312bはアクセストランジスタ31lbの第２ドレイン/ソース及びビットラインBL2の間に連結されている。動作メモリセルに含まれるアクセストランジスタは、NMOSトランジスタで構成される場合、対応されるワードラインが“ハイ”レベルにアクティブされる場合にターンオンされる。

基準セル350aは、２つの基準セルアクセストランジスタ351a、353a、及び２つの基準セルアクセストランジスタ352a、354aからなっており、基準セル350bは２つの基準セルアクセストランジスタ351b、353b、及び２つの基準セル強誘電体キャパシタ352b、354bよりなる。基準セルアクセストランジスタ351a、353aはビットラインBL0に連結されており、基準セル強誘電体キャパシタ352a、354aは各々対応される基準セルアクセストランジスタ351a、353aとビットラインBL1との間に連結されている。基準セルアクセストランジスタ351b、353bはビットラインBL1に連結されており、基準セル強誘電体キャパシタ352b、354bは各々対応される基準セルアクセストランジスタ352b、353bとビットラインBL2との間に連結されている。

図１６において、動作メモリセル310aに対した読出動作は次のように行われる。動作メモリセル310aをアクセスするためには、ビットラインBL0がデータラインとして指定され、ビットラインCBL0が反転データラインとして指定され、ビットラインBL1及びビットラインCBL1がプレートラインとして指定される。隔離スイッチ370aはターンオフされ、他の隔離スイッチはターンオン状態を保つ。そこでビットラインCBL1は基準セルに連結されている部分CBL1'と連結されていない部分CBL1''とに分けられる。ビットラインプリチャージイネーブル信号BLNが“ハイ”レベルの場合、ビットラインプリチャージ器320に含まれたNMOSトランジスタ321、322、323、324、325、326を通して各ビットラインが接地レベルにフリーチャージされる。このような状態でビットラインプリチャージイネーブル信号BLNが“ロー”レベルになると、ビットラインがフローティング状態となる。

ビットラインがフローティング状態でワードラインWL0及び基準ワードラインRWL0に“ハイ”レベルが印加され、これによりアクセストランジスタ311a及び基準セルアクセストランジスタ351a、353aがターンオンされる。それから、強誘電体キャパシタ312aがビットラインBL0に電気的に結合することになり、基準セル強誘電体キャパシタ352a、354aがビットラインCBL0に電気的に結合することになる。ここで、他の動作メモリセルに属するアクセストランジスタ及び他の基準セルに属する基準セルアクセストランジスタは、全てターンオフ状態を保つ。これにより、他の動作メモリセル及び他の基準セルに含まれる強誘電体キャパシタは無駄に動作サイクルに晒されなくなる。

アクセストランジスタ311a及び基準セルアクセストランジスタ351a、353aがターンオンされている状態で、ビットライン等化器イネーブル信号REQ0が“ハイ”レベルにアクティブされると、NMOSトランジスタ361aがターンオンされてビットラインCBL0及びビットラインCBL1''が電気的に連結される。ここで、ビットラインCBL0及びビットラインCBL1''が反転データラインとして作用することになり、ビットラインCBL1'がプレートラインとして作用することになる。これは、基準セルに連結する反転データラインのキャパシタンスを動作メモリセルに連結するデータラインのキャパシタンスの２倍とするためのものである。また、残りのビットライン等化器イネーブル信号REQ1は“ロー”レベルに非活性状態を保たせる。

プレートラインとして指定されたビットラインBL1及びビットラインCBL1'にプレート電圧を印加し、動作メモリセルの強誘電体キャパシタ312aに貯蔵されたデータに応じた電圧レベルをビットラインBL0に出力させる。プレート電圧により、反転データラインにはデータ“0”の電圧レベルとデータ“1”の電圧レベルとの中間レベルが示されるが、これは基準セル強誘電体キャパシタ352a、354aが相反するデータを貯蔵しているからである。

次いで、ビットラインBL1及びビットラインCBL1'に印加される電圧を接地レベルにダウンさせる。次いで、ビットライン等化器イネーブル信号REQ0を“ロー”レベルに非活性化させて、ビットラインCBL0とビットラインCBL1''を電気的に断線させる。また、基準ワードラインRWL0を“ロー”レベルに非活性化させ、基準セル強誘電体キャパシタ352a、354aをビットラインCBL0と電気的に断線させる。引続き、センス増幅器イネーブル信号LSAENを“ハイ”レベルにアクティブさせる。センス増幅器340は、データラインとして作用するビットラインBL0及び反転データラインとして作用するビットラインCBL0に示された電圧差をセンスして増幅させる。この際、ビットラインBL1は動作メモリセル310aのデータの復旧のために接地レベルに固定されている。センス増幅器により増幅されたビットラインBL0及びビットラインCBL0の電圧レベルが、各々データ信号及び反転データ信号として出力される。

一方、基準ワードラインRWL0が“ロー”レベルとなってビットラインCBL0と基準セル強誘電体キャパシタ352a、354aが電気的に断線された状態で、基準セルデータラインRFDINaに“ハイ”レベルを印加し、反転基準セルデータラインRFDINBaに“ロー”レベルを印加し、プレートラインとして指定されたビットラインCBL1'にプレート電圧を印加する。また、ビットラインCBL1'が接地レベルとなり、基準セルデータラインRFDINO及び基準セル反転データラインRFDINBOが全て接地されると、基準セル強誘電体キャパシタ352a、354aには各々データ“1”及びデータ“0”が復旧される。

読出動作後、ビットラインプリチャージイネーブル信号BLNを“ハイ”レベルとしてビットラインを接地レベルにプリチャージさせ、動作メモリセルに対したワードラインWL0を“ロー”レベルに非活性化させる。動作メモリセル310aに対した書込動作は次の通りである。まず、ビットラインBL0をデータラインとして指定し、ビットラインCBL0を反転データラインとして指定し、ビットラインBL1及びビットラインCBL1’をプレートラインとして指定する。また、隔離スイッチ370aをオフさせ、残り隔離スイッチはターンオン状態を保たせる。ビットラインプリチャージイネーブル信号BLNを“ロー”レベルに非活性化させ、NMOSトランジスタ321、322、323、324、325、326をターンオフさせる。それにより、ビットラインBL0、BL1、BL2、CBL0、CBL1、CBL2がフローティングされる。

次いで、データラインとして指定されたビットラインBL0に書込もうとするデータ信号を印加し、反転データラインとして指定されたビットラインCBL0に反転データ信号を印加する。この際、センス増幅器イネーブル信号LSAENは“ハイ”レベルにアクティブさせて、センス増幅器340を動作させる。動作メモリセル310aに対したアクセスのため、ワードラインWL0を“ハイ”レベルにアクティブさせ、強誘電体キャパシタ312aをビットラインBL0、BL1に電気的に連結させる。一方、基準ワードラインは持続的に“ロー”レベルの非活性状態を保たせる。また、残りワードラインも持続的に“ロー”レベルの非活性状態を保たせる。

ワードラインWL0がアクティブであり、データ信号及び反転データ信号が印加されている状態で、プレートラインとして指定されたビットラインBL1及びビットラインCBL1'にプレート電圧を印加する。以降、プレートラインとして指定されたビットラインBL1及びビットラインCBL1'を接地レベルとし、引続きワードラインWL0を“ロー”レベルに非活性化させる。こうすれば、ビットラインBL0に“ハイ”レベルが印加される場合に、強誘電体キャパシタ312aは図１のＳ４状態にプログラムされ、ビットラインBL0に“ロー”レベルが印加される場合に、強誘電体キャパシタ312aは図１のＳ１状態にプログラムされる。

図１６において、動作メモリセル310bに対した読出動作は次のように行われる。動作メモリセル310bをアクセスするためには、ビットラインBL1がデータラインとして指定され、ビットラインCBL1が反転データラインとして指定され、ビットラインBL2及びビットラインCBL2がプレートラインとして指定される。隔離スイッチ370bはターンオフされ、他の隔離スイッチはターンオン状態を保つ。それから、ビットラインCBL2は基準セルに連結されている部分CBL2'とそうでない部分CBL2''とに電気的に分けられる。ビットラインプリチャージイネーブル信号BLNが“ハイ”レベルの場合、ビットラインプリチャージ器320に含まれたNMOSトランジスタ321、322、323、324、325、326により各ビットラインが接地レベルにプリチャージされている。このような状態でビットラインプリチャージイネーブル信号BLNが“ロー”レベルとなるとビットラインがフローティング状態となる。ビットラインのフローティング状態でワードラインWL1及び基準ワードラインRWL1は“ハイ”レベルにアクティブされ、それによりアクセストランジスタ311b及び基準セルアクセストランジスタ351b、353bがターンオンされる。そこで、強誘電体キャパシタ312bがビットラインBL1、BL2に電気的に結合され、基準セル強誘電体キャパシタ352b、354bがビットラインCBL1’に電気的に結合することになる。ここで、他の動作メモリセルに属するアクセストランジスタ及び他の基準セルに属する基準セルアクセストランジスタは、全てターンオフ状態を保つ。そこで、他の動作メモリセル及び他の基準セルに含まれる強誘電体キャパシタは無駄に動作サイクルに晒されなくなる。

アクセストランジスタ311b及び基準セルアクセストランジスタ351b、353bがターンオンされている状態で、ビットライン等化器イネーブル信号REQ1が“ハイ”レベルにアクティブされると、NMOSトランジスタ361bがターンオンされてビットラインCBL1及びビットラインCBL2''が電気的に連結される。ここで、ビットラインCBL1及びビットラインCBL2''が反転データラインとして作用し、ビットラインCBL2'がプレートラインとして作用することになる。これは、基準セルに連結される反転データラインのキャパシタンスを動作メモリセルに連結されるデータラインのキャパシタンスの２倍にするためのものである。また、残りビットライン等化器イネーブル信号は“ロー”レベルに非活性状態を保たせる。次いで、プレートラインとして指定されたビットラインBL2及びビットラインCBL2'にプレート電圧を印加し、動作メモリセルの強誘電体キャパシタ312bに貯蔵されたデータによる電圧レベルをビットラインBL1に出力させる。

また、プレート電圧により、反転データラインCBL１にはデータ“0”の電圧レベルとデータ“1”の電圧レベルの中間レベルが示されるが、これは基準セル強誘電体キャパシタ352b、354bが相反するデータを貯蔵しているからである。次いで、ビットラインBL2及びビットラインCBL2'に印加される電圧を接地レベルにダウンさせる。次いで、ビットライン等化器イネーブル信号REQ1を“ロー”レベルに非活性化させ、ビットラインCBL1とビットラインCBL2''とを電気的に断線させる。また、基準ワードラインRWL1を“ロー”レベルに非活性化させ、基準セル強誘電体キャパシタ352b、354bをビットラインCBL1と電気的に断線させる。

次いで、センス増幅器イネーブル信号LSAENを“ハイ”レベルにアクティブさせる。センス増幅器341はデータラインに作用するビットラインBL1及び反転データラインとして作用するビットラインCBL1に示された電圧差をセンスして増幅させる。この際、ビットラインBL2は、動作メモリセル310bのデータの復旧のために接地レベルに固定される。センス増幅器により増幅されたビットラインBL1及びビットラインCBL1の電圧レベルが、各々データ信号及び反転データ信号として出力される。

一方、基準ワードラインRWL1が“ロー”レベルとなってビットラインCBL1と基準セル強誘電体キャパシタ352b、354bが電気的に断線された状態で、基準セルデータラインRFDIN1に“ハイ”レベルを印加し、反転基準セルデータラインRFDINB1に“ロー”レベルを印加し、プレートラインとして指定されたビットラインCBL2'にプレート電圧を印加する。また、ビットラインCBL2'が接地レベルとなり、基準セルデータラインRFDINb及び基準セル反転データラインRFDINBbが全て接地されると、基準セル強誘電体キャパシタ352b、354bには各々データ“1”及びデータ“0”が復旧される。読出動作後、ビットラインプリチャージイネーブル信号BLNを“ハイ”レベルとしてビットラインを接地レベルにプリチャージさせ、動作メモリセルに対したワードラインWL1を“ロー”レベルに非活性化させる。

動作メモリセル310bに対した書込動作は次の通りである。まず、ビットラインBL1をデータラインとして指定し、ビットラインCBL1を反転データラインとして指定し、ビットラインBL2及びビットラインCBL2をプレートラインとして指定する。また、隔離スイッチ370bをオフさせ、残り隔離スイッチはターンオン状態を保たせる。ビットラインプリチャージイネーブル信号BLNを“ロー”レベルに非活性化させ、ビットラインBL0、BL1、BL2、CBL0、CBL1、CBL2をフローティングさせる。

次いで、データラインとして指定されたビットラインBL1に書込もうとするデータ信号を印加し、反転データラインとして指定されたビットラインCBL1に反転データ信号を印加する。この際、センス増幅器イネーブル信号LSAENは“ハイ”レベルにアクティブさせて、センス増幅器341を動作させる。動作メモリセル310bに対したアクセスのためにワードラインWL1を“ハイ”レベルにアクティブさせ、強誘電体キャパシタ312bをビットラインBL1、BL2に電気的に連結させる。一方、基準ワードラインは持続的に“ロー”レベルの非活性状態を保たせる。また、残りワードラインも持続的に“ロー”レベルの非活性状態を保たせる。

ワードラインWL1がアクティブでありデータ信号及び反転データ信号が印加されている状態で、プレートラインとして指定されたビットラインBL2及びビットラインCBL2'にプレート電圧を印加する。以降、プレートラインとして指定されたビットラインBL2及びビットラインCBL2'を接地レベルとし、引続きワードラインWL1を“ロー”レベルに非活性化させる。こうすれば、ビットラインBL1に“ハイ”レベルが印加される場合に、強誘電体キャパシタ312bは図１のＳ４状態にプログラムされ、ビットラインBL1に“ロー”レベルが印加される場合に、強誘電体キャパシタ312bは図１のＳ１状態にプログラムされる。

図１６において、隔離スイッチ371はビットラインCBL0がプレートラインとして作用する場合にターンオフ動作をすることになる。また、センス増幅器342はビットラインBL2がデータラインとして指定され、ビットラインCBL2が反転データラインとして指定される場合に、ビットラインBL2及びビットラインCBL2の電圧差をセンスして増幅する機能を行う。ここで、データライン、反転データライン及びプレートラインを選択的に指定すること、複数のワードラインのうちひとつを選択的にアクティブさせること、複数の基準ワードラインのうちひとつを選択的にアクティブさせること、複数の隔離スイッチを選択的にオン/オフさせること、及び複数の等化器を選択的にターンオンさせること等は、外部から印加されるアドレス情報に基づき行える。

図１７乃至図１９は、図１６における動作メモリセルの他の構成を示した図面である。ここで、アクセストランジスタは、データの読出/書込動作の間“ハイ”レベルにアクティブされ、対応される強誘電体キャパシタをドレイン/ソース経路を通してビットラインに連結させるため、アクセストランジスタと強誘電体キャパシタの位置が相互に変わっても、データの読出/書込動作には影響を与えない。

図１７を参照すれば、動作メモリセル310aにおいて、アクセストランジスタはビットラインBL0に連結されており、強誘電体キャパシタはビットラインBL1に連結されている。動作メモリセル310bにおいて、アクセストランジスタはビットラインBL1に連結されており、強誘電体キャパシタはビットラインBL2に連結されている。

図１８を参照すれば、動作メモリセル310aにおいて、アクセストランジスタはビットラインBL1に連結されおり、強誘電体キャパシタはビットラインBL0に連結されている。動作メモリセル310bにおいて、アクセストランジスタはビットラインBL2に連結されており、強誘電体キャパシタはビットラインBL1に連結されている。

図１９を参照すれば、動作メモリセル310aにおいて、アクセストランジスタはビットラインBL1に連結されており、強誘電体キャパシタはビットラインBL0に連結されている。動作メモリセル310bにおいて、アクセストランジスタはビットラインBL1に連結されており、強誘電体キャパシタはビットラインBL2に連結されている。

図１７乃至図１９において、動作メモリセル310aに対するアクセスのためには、ビットラインBL0がデータラインとして指定され、ビットラインBL1がプレートラインとして指定され、ワードラインWL0が“ハイ”レベルとしてアクティブされる。動作メモリセル310bをアクセスする場合には、ワードラインWL1が“ハイ”レベルにアクティブされ、ビットラインBL1がデータラインとして指定され、ビットラインBL2がプレートラインとして指定される。

＜本実施の形態によるメモリセルアレー及び不揮発性強誘電体メモリ装置の他の構成例＞
図２０は、さらに他の実施の形態による不揮発性強誘電体メモリ装置を示したものであって、オープンビットライン構造(open bit line structure)を有する。特に、図１２に示されている不揮発性強誘電体メモリ装置がセンス増幅器を中心に対称に連結された構造を有している。

図２０において、動作メモリセル310TLは、アクセストランジスタ311TL及び強誘電体キャパシタ312TLで構成されており、動作メモリセル310TRは、アクセストランジスタ311TR及び強誘電体キャパシタ312TRで構成されており、動作メモリセル310BLは、アクセストランジスタ311BL及び強誘電体キャパシタ312BLで構成されており、動作メモリセル310BRは、アクセストランジスタ311BR及び強誘電体キャパシタ312BRで構成されている。また、動作メモリセル310TL、310TR、310BL、310BRは、各々対応されるビットラインの間に連結されている。

基準セル350TLは、２つの基準セルアクセストランジスタ351TL、353TL、及び２つの基準セル強誘電体キャパシタ352TL、354TLで構成されており、基準セル350TRは、２つの基準セルアクセストランジスタ351TR、353TR、及び２つの基準セル強誘電体キャパシタ352TR、354TRで構成されており、基準セル350BLは、２つの基準セルアクセストランジスタ351BL、353BL、及び２つの基準セル強誘電体キャパシタ352BL、354BLで構成されており、基準セル350BRは、２つの基準セルアクセストランジスタ351BR、353BR、及び２つの基準セル強誘電体キャパシタ352BR、354BRで構成されている。

各基準セル350BL、350BR、350TL、350TRは、各動作メモリセル310TL、310TR、310BL、310BRのアクセスのためのものである。従って、基準ワードラインRWLB0は、動作メモリセル310TLに対した読出動作を行う場合に“ハイ”レベルにアクティブされ、基準ワードラインRWLB1は、動作メモリセル310TRに対した読出動作を行う場合に“ハイ”レベルにアクティブされ、基準ワードラインRWLT0は、動作メモリセル310BLに対した読出動作を行う場合に“ハイ”レベルにアクティブされ、基準ワードラインRWLT1は、動作メモリセル310BRに対した読出動作を行う場合に“ハイ”レベルにアクティブされる。

RFDINTL及びRFDINBTLは、各々基準セル350TLに対した基準セルデータライン及び反転基準セルデータラインであり、RFDINTR及びRFDINBTRは、各々基準セル350TRに対した基準セルデータライン及び反転基準セルデータラインであり、RFDINBL及びRFDINBBLは、各々基準セル350BLに対した基準セルデータライン及び反転基準セルデータラインであり、RFDINBR及びRFDINBBRは、各々基準セル350BRに対した基準セルデータライン及び反転基準セルデータラインである。

データは動作メモリセルの強誘電体キャパシタ312TL、312TR、312BL、312BRの分極状態で貯蔵され、動作メモリセルをアクセスするためには、対応するワードラインWLT0、WLT1、WLB0、WLB1が選択的にアクティブされる。動作メモリセル310TLに対する読出/書込を行う場合に、ビットラインBLT0はデータライン、ビットラインBLB0は反転データラインとして、そしてビットラインBLT1及びビットラインBLB1はプレートラインとして作用する。特に、読出動作の場合には、反転データラインのビットラインキャパシタンスを２倍に増加させるために、隔離スイッチ370BRがターンオフされる。そこで、ビットラインBLB1は、基準セル350BLに連結されている部分BLB1'と連結されない部分BLB1"とに分離される。また、ビットライン等化器イネーブル信号REQBが“ハイ”レベルにアクティブされてビットラインBLB0とビットラインBLB1''が電気的に結合される。そこで、ビットラインBLB1'はプレートラインとして作用され、ビットラインBLB1''はビットラインBLB0と共に反転データラインとして作用する。

動作メモリセル310TRに対した読出/書込を行う場合には、ビットラインBLT1がデータラインとして作用し、ビットラインBLB1が反転データラインとして作用し、ビットラインBLT0及びビットラインBLB0がプレートラインとして作用する。読出動作において、隔離スイッチ370BLがターンオフされてビットラインBLB0が部分BLB0'と部分BLB0''とに分けられる。

動作メモリセル310BLに対した読出/書込を行う場合には、ビットラインBLB0がデータラインとして作用し、ビットラインBLT0が反転データラインとして作用し、ビットラインBLB1及びビットラインBLT1がプレートラインとして作用する。読出動作において、隔離スイッチ370TRがターンオフされてビットラインBLT1が部分BLT1'と部分BLT1"とに分けられる。

動作メモリセル310BRに対した読出/書込を行う場合には、ビットラインBLB1がデータラインとして作用し、ビットラインBLT1が反転データラインとして作用し、ビットラインBLB0及びビットラインBLT0がプレートラインとして作用する。読出動作において、隔離スイッチ370TLがターンオフされてビットラインBLT0が部分BLT0'と部分BLT0''とに分けられる。

ビットラインプリチャージ器320は、各ビットラインにそのドレインが連結されてそのソースが接地されており、ゲートにはビットラインプリチャージイネーブル信号BLNが印加されるNMOSトランジスタ321、322、323、324で構成されている。ビットラインフリチャージ器320は、データ読出/書込動作の前にビットラインをプリチャージさせる。

ビットライン等化器360Tは、１つのNMOSトランジスタ361Tで構成されており、ビットライン等化器360Bは、１つのNMOSトランジスタ361Bで構成されている。ビットライン等化器360Tは、動作メモリセル310BL、310BRに対する読出動作を行う場合にターンオンされ、ビットライン等化器360Bは、動作メモリセル310TL、310TRに対する読出動作を行う場合にターンオンされる。即ち、ビットライン等化器イネーブル信号REQTは、動作メモリセル310BL、310BRに対する読出動作を行う場合に“ハイ”レベルにアクティブされ、ビットライン等化器イネーブル信号REQBは、動作メモリセル310TL、310TRに対する読出動作を行う場合に“ハイ”レベルにアクティブされる。

隔離スイッチ370TL、370TR、370BL、370BRは、前述したように選択的にターンオフされる。隔離スイッチがターンオフされると、対応されるビットラインは基準セルに連結される部分と動作メモリセルに連結される部分とに電気的に分けられる。そこで、基準セルを動作させるために印加されるプレート電圧が、アクセスされない動作メモリセルに印加されないようにする。

センス増幅器340、341は、センス増幅器イネーブル信号LSAENがアクティブの場合に各々それに連結されているビットラインの電圧差をセンスして増幅させる。図２１は、さらに他の実施の形態による不揮発性強誘電体メモリ装置を示したものである。

不揮発性強誘電体メモリ装置は、ローデコーダ/制御信号発生部500、データ入出力スイッチ530T、530B、ビットラインプリチャージ器520T、520B、動作メモリセルアレー510T、510B、ビットライン等化器560T、560B、隔離スイッチ570T、570B、基準セルアレー550T、550B、プレートライン選択スイッチ/ビットライン選択スイッチ580T、580B及びカラムデコーダ/センス増幅器540を含んで構成されている。

図２１において、ローデコーダ/制御信号発生部500は、外部から印加されるローアドレスをデコーディングして、複数のワードラインWLT0、WLT1、WLT2、...、WLTn、WLB0、WLB1、WLB2、...、WLBnの中何れか１つを選択的にアクティブさせ、複数の基準ワードラインRWLTL、RWLTR、RWLBL、RWLBRの中何れか１つを選択的にアクティブさせる。また、読出/書込動作を制御する複数の制御信号を発生する。

カラムデコーダ/センス増幅器540は、外部から印加されるカラムアドレスをデコーディングし、センス増幅器イネーブル信号LSAENがアクティブの場合に、それに連結されているビットライン等の電圧差をセンスして増幅させる。プレートライン選択スイッチ/ビットライン選択スイッチ580T、580Bは、データ読出/書込動作時データライン、反転データライン、プレートラインを指定することになる。

図２２は、プレートライン選択スイッチ/ビットライン選択スイッチ580Tの具体的な回路図であって、図２３はプレートライン選択スイッチ/ビットライン選択スイッチ580Bの具体的な回路図である。図２２を参照すれば、プレートライン選択スイッチ581Tは、複数の伝送ゲートで構成されている。各伝送ゲートは、対応するカラム選択信号がアクティブの場合に、プレート電圧ラインSPLと対応するビットラインとを電気的に結合させる。即ち、カラム選択信号Y0が“ハイ”レベルにアクティブされると、伝送ゲート581T0がターンオンされ、プレート電圧ラインSPLとビットラインBLT1とが電気的に結合される。カラム選択信号Y1が“ハイ”レベルにアクティブされると、伝送ゲート581T1がターンオンされて、プレート電圧ラインSPLとビットラインBLT0とが電気的に結合される。残りのプレート電圧ラインとビットラインもこのような方式でスイッチングされる。

ここで、カラム選択信号Y0、Y1、Y2、Y3、...、Yn-1、Ynは何れか１つのみが選択的にアクティブされる。従って、プレートライン選択スイッチ581Tに含まれる複数の伝送ゲートは選択的に何れか１つのみターンオンされ、複数のビットラインBLT0、BLT1、BLT2、BLT3、...、BLTn-1、BLTnの中何れか１つのみプレートラインとして指定される。他の方法としては、前記プレート電圧ライン（SPL）がBLT1、BLT3、BLT5、．．．BLTnに同時に結合され、同一な列の複数のメモリセルが同時にアクセス（読出または書込）することもできる。

ビットライン選択スイッチ582Tは、複数の伝送ゲートで構成されており、各伝送ゲートは、対応するカラム選択信号が“ハイ”レベルにアクティブされる。即ち、カラム選択信号Y0が“ハイ”レベルにアクティブされると、伝送ゲート582T0がターンオンされ、センスアンプラインST0とビットラインBLT0とが電気的に結合される。この際、ビットライン選択スイッチ582Tに含まれる他の伝送ゲート等は全てターンオフされる。また、カラム選択信号Y1が“ハイ”レベルにアクティブされる場合には、伝送ゲート582T1がターンオンされて、センスアンプラインST0とビットラインBLT1とが電気的に結合される。ビットライン選択スイッチ582Tに含まれる残りの伝送ゲートもこのような方式で動作する。

ここで、センスアンプラインST0はビットラインBLT0とビットラインBLT1のうち何れか１つと選択的に連結され、センスアンプラインST1はビットラインBLT2とビットラインBLT3のうち何れか１つと選択的に連結され、センスアンプラインSTmは、ビットラインBLTn-1とビットラインBLTnのうち何れか１つと選択的に連結される。

図２２において、カラム選択信号Y0がアクティブならば、ビットラインBLT0がセンスアンプラインST1に連結され、ビットラインBLT1がプレート電圧ラインSPLに連結される。即ち、ビットラインBLT0がデータラインまたは反転データラインとして指定され、ビットラインBLT1がプレートラインとして指定されるものである。

図２３は、図２１に示されたプレートライン選択スイッチ/ビットライン選択スイッチ580Bの具体的な回路を示したものである。図２３において、プレートライン選択スイッチ581Bは複数の伝送ゲートからなっており、ビットライン選択スイッチ582Bも複数の伝送ゲートからなる。カラム選択信号Y0が“ハイ”レベルにアクティブされると、伝送ゲート581B0及び伝送ゲート582B0がターンオンされて、プレート電圧ラインSPLとビットラインBLB1とが電気的に結合され、センスアンプラインSB0とビットラインBLB0とが電気的に結合される。即ち、ビットラインBLB1がプレートラインとして指定され、ビットラインBLB0がデータラインまたは反転データラインとして指定されるものである。

カラム選択信号Y1が“ハイ”レベルにアクティブされると、伝送ゲート581B1及び伝送ゲート582B1がターンオンされて、プレート電圧ラインSPLとビットラインBLB0とが電気的に結合され、センスアンプラインSB0とビットラインBLB1とが電気的に結合される。同様に、カラム選択信号Ynが“ハイ”レベルにアクティブされると、伝送ゲート581Bn及び伝送ゲート582Bnがターンオンされて、プレート電圧ラインSPLとビットラインBLBn-1とが電気的に結合され、センスアンプラインSbmとビットラインBLBnとが電気的に結合される。残りの伝送ゲート等もこのような方式で動作する。

図２１における基準セルアレー550Tの具体的な回路が図２４に示されており、基準セルアレー550Bの具体的な回路が図２５に示されている。図２４を参照すれば、基準セル551TLは、２つの基準セルアクセストランジスタと２つの基準セル強誘電体キャパシタで構成され、ビットラインBLT0とビットラインBLT1との間に連結されており、基準ワードラインRWLTLが“ハイ”レベルの場合にアクセスされる。基準セル(551TL)に対するデータ書込を制御する基準セルデータ書込制御部552TLは、NANDゲート555TL、インバータ556TL、伝送ゲート553TL、554TLを含んでなる。NANDゲート555TLは、カラム選択信号Y0が“ハイ”レベルにアクティブされ、基準セルデータゲート信号RFPRSTが“ハイ”レベルにアクティブされる場合に、“ロー”レベルの信号を出力する。インバータ556TLはNANDゲート555TLの出力を反転する。伝送ゲート553TLは、NANDゲート555TLの出力が“ロー”レベルの場合にターンオンされて、反転基準セルデータラインRFDINBを強誘電体キャパシタ558TLに電気的に結合させ、伝送ゲート554TLは、NANDゲート555TLの出力が“ロー”レベルの場合にターンオンされ、基準セルデータラインRFDINを強誘電体キャパシタ557TLに電気的に結合させる。

基準セル551TRは、２つの基準セルアクセストランジスタと２つの基準セル強誘電体キャパシタで構成され、ビットラインBLT0とビットラインBLT1との間に連結されており、基準ワードラインRWLTRが“ハイ”レベルの場合にアクセスされる。基準セル551TRに対するデータ書込を制御する基準セルデータ書込制御部552TRは、NANDゲート555TR、インバータ556TR、伝送ゲート553TR、554TRを含んで構成されている。NANDゲート555TRは、カラム選択信号Y1が“ハイ”レベルにアクティブされ、基準セルデータゲート信号RFPRSTが“ハイ”レベルにアクティブされる場合に、“ロー”レベルの信号を出力する。インバータ556TRはNANDゲート555TRの出力を反転する。伝送ゲート553TR、NANDゲート555TRの出力が“ロー”レベルの場合にターンオンされて、反転基準セルデータラインRFDINBを強誘電体キャパシタ558TRに電気的に結合させ、伝送ゲート554TRは、NANDゲート555TRの出力が“ロー”レベルの場合にターンオンされて、基準セルデータラインRFDINを強誘電体キャパシタ557TRに電気的に結合させる。

図２４において、基準セル551TL、551TRは、ビットラインBLB0とビットラインBLB1との間に連結されている動作メモリセルをアクセスする場合に、選択的にアクティブされる。即ち、１つの基準セルが複数の動作メモリセルに対するアクセスのために共通的に使われる。残りの基準セルも同様である。図２５を参照すれば、基準セル551BLは、２つの基準セルアクセストランジスタ557BL、558BLで構成されており、ビットラインBLB0とビットラインBLB1との間に連結されており、基準ワードラインRWLBLが“ハイ”レベルの場合にアクセスされる。残りの基準セルも、２つのアクセストランジスタ及び２つの強誘電体キャパシタで構成されており、対応するビットラインの間に連結されている。複数の基準セルのうちアクティブされる基準セルは、カラム選択信号と基準ワードラインとによって決定される。

基準セルデータ書込制御部552BLは、NANDゲート555BL、インバータ556BL、伝送ゲート553BL、554BLを含んで構成されている。NANDゲート555BLは、カラム選択信号Y0が“ハイ”レベルにアクティブされ、基準セルデータゲート信号RFPRSBが“ハイ”レベルにアクティブされる場合に、“ハイ”レベルの信号を出力する。インバータ556BLはNANDゲート555BLの出力を反転する。伝送ゲート553BLは、NANDゲート555BLの出力が“ハイ”レベルの場合にターンオンされて、反転基準セルデータラインRFDINBを強誘電体キャパシタ558BLに電気的に結合させ、伝送ゲート554BLは、NANDゲート555BLの出力が“ハイ”レベルの場合にターンオンされて、基準セルデータラインRFDINを強誘電体キャパシタ557BLに電気的に結合させる。

図２１において、隔離スイッチ570T、570Bは各々動作メモリセルアレーと基準セルアレーとの間に位置することになる。図２６は、隔離スイッチ570Tの具体的な回路を示したものであって、図２７は、隔離スイッチ570Bの具体的な回路を示したものである。図２６において、隔離スイッチ570Tは、複数の伝送ゲート573T0、573T1、573T2、573T3、...、573Tn-1、573Tn及びインバータ571T、572Tを含んで構成される。インバータ571T、572Tは各々隔離スイッチ制御信号ISTL、ISTRを反転する。伝送ゲート573T0は、ビットラインBLT0上に位置し、隔離スイッチ制御信号ISTLが“ハイ”レベルにアクティブされる場合にターンオンされる。伝送ゲート573T1は、ビットラインBLT1上に位置し、隔離スイッチ制御信号ISTRが“ハイ”レベルにアクティブされる場合にターンオンされる。簡単にいえば、伝送ゲート573T0、573T2、...573Tn-1は、隔離スイッチ制御信号ISTLがアクティブされる場合にターンオンされ、伝送ゲート573T1、573T3、...、573Tnは、隔離スイッチ制御信号ISTRが“ハイ”レベルにアクティブされる場合にターンオンされる。即ち、隔離スイッチを構成する伝送ゲートは、図１２で説明したように、基準セルに連結され、プレートラインとして指定されたビットラインを電気的に２分割する役割をする。

図２７において、隔離スイッチ570Bは、インバータ571B、572B及び複数の伝送ゲート573B0、573B1、573B2、573B3、...、573Bn-1、573Bnを含む。伝送ゲート573B0、573B2、...573Bn-1は、隔離スイッチ制御信号ISBLがアクティブされる場合にターンオンされ、伝送ゲート573B1、573B3、...、573Bnは、隔離スイッチ制御信号ISBRが“ハイ”レベルにアクティブされる場合にターンオンされる。

図２８は、図２１に示されているビットライン等化器560Tの具体的な回路図であり、図２９は、図２１２１に示されているビットライン等化器560Bの具体的な回路図である。図２８において、ビットライン等化器560Tは、複数のNMOSトランジスタで構成されている。各NMOSトランジスタ560T0、560T1、...、560Tmは、ビットライン等化器イネーブル信号REQTが“ハイ”レベルにアクティブされる場合にターンオンされ、対応されるビットラインを電気的に結合させる。即ち、ビットライン等化器イネーブル信号REQTが“ハイ”レベルにアクティブされると、ビットラインBLT0とビットラインBLT1とが電気的に結合され、ビットラインBLT2とビットラインBLT3とが電気的に結合され、残りもこれと同様な方式で結合される。

図２９において、ビットライン等化器560Bは、複数のNMOSトランジスタ560B0、560B1、...、560Bmで構成される。各NMOSトランジスタ560B0、560B1、...、560Bmは、ビットライン等化器イネーブル信号REQBが“ハイ”レベルにアクティブされる場合にターンオンされて、対応するビットラインを電気的に結合させる。図２８及び図２９において、ビットライン等化器イネーブル信号REQT、REQBは、データ読出動作で“ハイ”レベルにアクティブされる。図２１において動作メモリセルアレー510Bに属する動作メモリセルに対する読出動作では、ビットライン等化器イネーブル信号REQTが“ハイ”レベルにアクティブされ、ビットライン等化器イネーブル信号REQBは“ロー”レベルに非活性状態を保つ。一方、図２１の動作メモリセルアレー510Tに含まれる動作メモリセルに対した読出動作では、ビットライン等化器イネーブル信号REQTは非活性状態を保ち、ビットライン等化器イネーブル信号REQBは“ハイ”レベルにアクティブされる。さらに具体的な内容は読出動作に対した説明に開示されている。

図３０は、図２１における動作メモリセルアレー510Tの一実施の形態を示したものである。図３０において、動作メモリセルは、各々１つのアクセストランジスタ及び１つの強誘電体キャパシタで構成されており、隣接したビットラインの間に連結されている。また、アクセストランジスタのゲートは対応するワードラインに連結されている。図３０において、アクセストランジスタはNMOSトランジスタで構成されている。

動作メモリセル511Tをアクセスしようとする場合には、ワードラインWLT0が“ハイ”レベルにアクティブされてビットラインBLT0がデータラインとして指定され、ビットラインBLT1がプレートラインとして指定される。一方、動作メモリセル512Tをアクセスしようとする場合には、ワードラインWLT1が“ハイ”レベルにアクティブされ、ビットラインBLT1がデータラインとして指定され、ビットラインBLT0がプレートラインとして指定される。動作メモリセル513Tをアクセスしようとする場合には、ワードラインWLTm-1が“ハイ”レベルにアクティブされ、ビットラインBLT2がデータラインとして指定され、ビットラインBLT3がプレートラインとして指定される。残りの動作メモリセルもこのような方式でアクセスされる。要約すれば、隣接したビットラインは、その間に連結されている動作メモリセルに対してアクセスされる場合に、一本はデータラインとして作用し、残り一本はプレートラインとして作用することになる。

図３１は、図２１に示された動作メモリセルアレー510Bの一実施の形態を具体的に示した回路図である。これを参照すれば、動作メモリセルは１つのアクセストランジスタ及び１つの強誘電体キャパシタで構成されている。また、アクセストランジスタはNMOSトランジスタよりなる。BLB0、BLB1、BLB2、BLB3、...、BLBn-1、BLBnはビットラインを示し、WLB0、WLB1、WLB2、WLB3、...、WLBm-1、WLBmはワードラインを示す。動作メモリセル511Bは、ビットラインBLB0とビットラインBLB1との間に連結されており、アクセストランジスタのゲートはワードラインWLB0に連結されている。動作メモリセル512Bは、ビットラインBLB2とビットラインBLB3との間に連結されており、アクセストランジスタのゲートはワードラインWLB0に連結されており、動作メモリセル513Bは、ビットラインBLB2とビットラインBLB3との間に連結されており、それに含まれるアクセストランジスタのゲートはワードラインWLB1に連結されている。

図３１において、動作メモリセル511Bに対してアクセスする場合には、ビットラインBLB1がデータラインとして指定され、ビットラインBLB0がプレートラインとして指定される。また、動作メモリセル512Bに対してアクセスする場合には、ビットラインBLB3がデータラインとして指定され、ビットラインBLB2がプレートラインとして指定される。一方、動作メモリセル513Bに対してアクセスする場合には、ビットラインBLB2がデータラインとして指定され、ビットラインBLB3がプレートラインとして指定される。残りもこのような方式で指定される。

図３０及び図３１において、複数のワードラインWLT0、WLT1、WLT2、WLT3、...WLTm-1、WLTm、WLB0、WLB1、WLB2、WLB3、...WLBm-1、WLBmのうち何れか１つが選択的にアクティブされる。ワードラインに対した選択は外部から印加されるローアドレスに基づき行える。図２１において、ビットラインプリチャージ器520Tの具体的な回路は図３２に示されており、ビットラインプリチャージ器520Bの具体的な回路は図３３に示されている。図３２において、ビットラインプリチャージ器520Tは複数のNMOSトランジスタで構成されている。NMOSトランジスタは、各々そのゲートにビットラインプリチャージイネーブル信号BLNが印加され、そのドレインが対応されるビットラインに連結されており、そのソースが接地されている。そこで、ビットラインBLT0、BLT1、BLT2、BLT3、...、BLTn-1、BLTnは、ビットラインプリチャージイネーブル信号BLNが“ハイ”レベルにアクティブされる場合に、接地レベルにプリチャージされる。

図３３において、ビットラインプリチャージ器520Bは複数のNMOSトランジスタで構成されている。NMOSトランジスタは、各々そのゲートにビットラインプリチャージイネーブル信号BLNが印加され、そのドレインが対応されるビットラインに連結されており、そのソースが接地されている。そこで、ビットラインBLB0、BLB1、BLB2、BLB3、...、BLBn-1、BLBnは、ビットラインプリチャージイネーブル信号BLNが“ハイ”レベルにアクティブされる場合に接地レベルにプリチャージされる。

ここで、ビットラインプリチャージイネーブル信号BLNは、データ読出/書込動作が行われる前に“ハイ”レベルにアクティブされて、データライン、反転データライン及びプレートラインを接地レベルにプリチャージさせることにより、誤動作を防止する。図２１において、データ入出力スイッチ530Tの具体的な回路の一実施の形態は図３４に示されており、データ入出力スイッチ530Bの具体的な回路の一実施の形態は図３５に示されている。

図３４を参照すれば、データ入出力スイッチ530Tは複数のNMOSトランジスタで構成されている。各NMOSトランジスタは、対応される入/出力スイッチ信号をそのゲートに入力し、それ自体の第１ドレイン/ソースがデータ入/出力ラインDLに連結されており、それ自体の第２ドレイン/ソースが対応されるビットラインに連結されている。さらに具体的には、NMOSトランジスタ531Tはそのドレイン及びソースが、各々データ入/出力ラインDL及びビットラインBLT0に各々連結されており、そのゲートにデータ入/出力スイッチ信号YSW0が印加され、NMOSトランジスタ532Tは、そのドレイン及びソースが各々データ入/出力ラインDL及びビットラインBLT1に各々連結されており、そのゲートにデータ入/出力スイッチ信号YSW1が印加される。

ここで、複数のデータ入/出力スイッチ信号YSW0、YSW1、YSW2、YSW3、...、YSWn-1、YSWnは、選択的に何れか１つのみ“ハイ”レベルにアクティブされる。データ入/出力スイッチ信号は外部から印加されるカラムアドレスに基づき選択的にアクティブされるものであって、カラム選択信号Y0、Y1、Y2、Y3、...、Yn-1、Ynを遅延させて使用しうる。即ち、図２１においてカラムデコーダ540は、カラム選択信号及びデータ入出力スイッチ信号を発生するように構成しうる。

図３５を参照すれば、データ入出力スイッチ530Bは複数のNMOSトランジスタで構成されている。各NMOSトランジスタは、対応するデータ入/出力スイッチ信号をそのゲートに入力し、それ自体の第１ドレイン/ソースがデータ入/出力ラインCDLに連結されており、それ自体の第２ドレイン/ソースが対応されるビットラインに連結されている。さらに具体的には、NMOSトランジスタ531Bは、そのドレイン及びソースが各々データ入/出力ラインCDL及びビットラインBLB0に各々連結されており、そのゲートにデータ入/出力スイッチ信号YSW0が印加され、NMOSトランジスタ532Bは、そのドレイン及びソースが各々データ入/出力ラインCDL及びビットラインBLTnに各々連結されており、そのゲートにデータ入/出力スイッチ信号YSWnが印加される。ここで、複数のデータ入/出力スイッチ信号YSW0、YSW1、YSW2、YSW3、...、YSWn-1、YSWnは選択的に何れか１つのみが“ハイ”レベルにアクティブされるものであって、図３４と同様である。

図３４及び図３５において、データ入/出力ラインDLにデータ信号が入/出力される場合には、データ入/出力ラインCDLを通して反転データ信号が入/出力され、データ入/出力ラインDLに反転データ信号が入/出力される場合には、データ入/出力ラインCDLにデータ信号が入/出力される。即ち、データ入/出力ラインDL、CDLは相補的に動作する。

図３６は、図２１乃至図３５に示されている不揮発性強誘電体メモリ装置の読出動作を示す波形図である。これを参照して読出動作を説明する。まず、カラムデコーダから出力されるカラム選択信号Y０、Y1、Y2、Y3、...、Yn-1、Ynに応じて、データライン/反転データラインとプレートラインを指定することになる。また、外部から印加されるローアドレス及びカラムアドレスに応じて、隔離スイッチ制御信号ISTL、ISTR、ISBL、ISBRのレベルが変わる。

例えば、図３０の動作メモリセル511Tをアクセスする場合には、カラム選択信号Y0が“ハイ”レベルにアクティブされる。そこで、図２２で伝送ゲート581T0、582T0がターンオンされ、図２３で伝送ゲート581B0、582B0がターンオンされ、ビットラインBLT0及びビットラインBLB0がデータライン及び反転データラインとして指定され、ビットラインBLT1及びビットラインBLB1がプレートラインとして指定される。そして、隔離スイッチ制御信号ISTL、ISTR、ISBLは全て“ハイ”レベルにアクティブされて、隔離スイッチ制御信号ISBRは“ロー”レベルに非活性される。そこで、図２６で伝送ゲート573T0、573T1はターンオンされ、図２７で伝送ゲート573B0はターンオンされ、伝送ゲート573B1はターンオフされ、ビットラインBLB1は２つの部分BLB1'、BLB1''に電気的に分けられる。

即ち、プレートラインのうち、アクセスされる動作メモリセルに連結されるプレートライン上に位置する隔離スイッチはターンオンされ、基準セルに連結されているプレートライン上に位置する隔離スイッチはターンオフされる。ここで、隔離スイッチ制御信号は、前述したように外部から印加されるローアドレス及びカラムアドレスにより発生させうる。例えば、図２１において、ローアドレスの最上位ビットが“0”の動作メモリセルはセンス増幅器の上部に配置され、ローアドレスの最上位ビットが“1”の動作メモリセルはセンス増幅器の下部に配置されていると仮定しよう。また、カラムアドレスの最下位ビットが“0”の場合には、１対のビットラインのうち左側に位置したビットラインがデータラインとして指定され、右側に位置したビットラインがプレートラインとして指定されると仮定しよう。このような場合に、隔離スイッチ制御信号ISTL、ISTR、ISBL、ISBRは読出動作で次の表１のようなレベルを有することになる。

表１において、“Ｌ”は“ロー”レベルを示し、“Ｈ”は“ハイ”レベルを示す。ビットラインプリチャージイネーブル信号BLNが“ハイ”レベルから “ロー”レベルに変化し、接地されていたビットラインはフローティング状態となる。次いで、外部から印加されるローアドレスに基づき複数のワードラインのうち何れか１つが選択的に“ハイ”レベルにアクティブされる。また、それに対応する基準ワードラインが“ハイ”レベルにアクティブされる。図３０の動作メモリセル511Tをアクセスする場合には、基準ワードラインRWLBLが“ハイ”レベルにアクティブされ、残りの基準ワードラインRWLTL、RWLTR、RWLBRは全て“ロー”レベルに非活性状態を保つ。

前述したような構造を有する場合に、基準ワードラインの選択は、外部から印加されるローアドレスの最上位ビット及びカラムアドレスの最下位ビットに応じて行われ、これを次の表２に要約した。

表２において、“Ｌ”は“ロー”を示し、“Ｈ”は“ハイ”レベルを示す。次いで、ビットライン等化器イネーブル信号REQT、REQBのうち何れか１つが選択的に"ハイ"レベルにアクティブされる。図３０の動作メモリセル511Tをアクセスする場合には、ビットライン等化器イネーブル信号REQBが"ハイ"レベルにアクティブされ、ビットライン等化器イネーブル信号REQTは"ロー"レベルに非活性状態を保つことになる。そこで、図２８でNMOSトランジスタ560T0、560T1、...560Tmはターンオフされ、図２９でNMOSトランジスタ560B0、560B1、...560Bmはターンオンされる。

ビットライン等化器イネーブル信号REQT、REQBは読出動作で次の表３のように制御されうる。

ビットライン等化器イネーブル信号REQBが“ハイ”レベルにアクティブされた状態で、プレート電圧ラインSPLを通してプレート電圧(例えば、5[volt])を印加する。プレート電圧パルスによりデータラインとして指定されたビットラインには、動作メモリセルの強誘電体キャパシタの分極状態に応じる電圧が示され、反転データラインとして指定されたビットラインには、次の数式５のような電圧が示される。

数式５において、CBLはビットラインのキャパシタンス示す。例えば、図３０の動作メモリセル511Tをアクセスする場合に、ビットラインBLT0には、動作メモリセルの強誘電体キャパシタの分極状態による電圧が示される。具体的に、データ“1”が動作メモリセル511Tに貯蔵されている場合には、プレート電圧パルスにより強誘電体キャパシタが図１のＳ４状態からＳ６状態を経てＳ１状態に遷移されながら、2QRに該当される電荷量がビットラインBLT0にチャージシェアリング(charge sharing)される。そこで、次の数式６のような電圧が示される。

数式６において、CBLT0はビットラインBLT0のキャパシタンスを示す。一方、図３０の動作メモリセル511Tにデータ“0”が貯蔵されている場合には、強誘電体キャパシタは図１のＳ１状態からＳ６状態を経て再びＳ１状態となる。そこで、データラインとして指定されたビットラインBLT0に電荷量の変化がないので、ビットラインBLT0は接地レベルを保つことになる。

このようにデータライン及び反転データラインに示される電圧差は、センス増幅器により増幅される。センス増幅器を活性化させるため、センス増幅器イネーブル信号LSAENが“ハイ”レベルにアクティブされる。増幅された信号を出力するため、複数のデータ入/出力スイッチ信号YSW0、YSW1、YSW2、YSW3、...、YSWn-1、YSWnのうち何れか１つが選択的に“ハイ”レベルにアクティブされる。図３０の動作メモリセル511Tをアクセスする場合には、データ入/出力スイッチ信号YSW0が“ハイ”レベルにアクティブされ、残りデータ入/出力スイッチ信号は“ロー”レベルに非活性状態を保つ。そこで、図３４及び図３５においてNMOSトランジスタ531T、531Bがターンオンされ、それによりビットラインBLT0がデータ入/出力ラインDLに連結され、ビットラインBLB0がデータ入/出力ラインCDLに連結される。

図３７は、前述したような図３０の動作メモリセル511Tに対した読出動作に対した理解のための等価回路図である。一方、基準セル強誘電体キャパシタに対するデータの復旧のため、基準セルデータラインRFDIN及び反転基準セルデータラインRFDINBに“ハイ”レベルの基準セルデータ信号及び“ロー”レベルの反転基準セルデータ信号を印加する。また、選択された基準ワードラインRWLBLを“ロー”レベルに非活性化させる。次いで、基準セルデータゲート信号RFPRST、RFPRSBのうち何れか１つを選択的に“ハイ”レベルにアクティブさせる。読出動作において基準セルデータゲート信号に対した制御は次の表４のように要約しうる。

即ち、図３０の動作メモリセル511Tをアクセスする場合には、基準セルデータゲート信号RFPRSBが“ハイ”レベルにアクティブされて、図２５で伝送ゲート554BL、553BLがターンオンされる。そこで、図２５の基準セル551BLに基準セルデータ書込が行われる。

図３６において、基準セルデータ信号及び基準セル反転データ信号の下降エッジが、基準セルデータゲート信号RFPRSBの下降エッジより先に発生することになる。そこで、基準セル強誘電体キャパシタの両端間の電圧差は、0[volt]でプリチャージされる。図３８は、図３０の動作メモリセル511Tを読出するための動作で、基準セルデータ書込動作を説明するための等価回路図である。

図３８において、基準セル強誘電体キャパシタ557BLの一方は基準セルデータ信号が印加され、他方にはプレート電圧パルスが印加される。基準セル強誘電体キャパシタ558BLの一方は反転基準セルデータ信号が印加され、他方にはプレート電圧パルスが印加される。図３９は、図２１乃至図３５に示されている不揮発性強誘電体メモリ装置の書込動作を示す波形図である。これに基づき書込動作を説明する。

まず、カラムデコーダから出力されるカラム選択信号Y0、Y1、Y2、Y3、...、Yn-1、Ynにより、データライン/反転データラインとプレートラインを指定することになる。また、外部から印加されるローアドレス及びカラムアドレスにより、隔離スイッチ制御信号ISTL、ISTR、ISBL、ISBRのレベルが変わる。これらの制御方式は読出動作と同一である(前出の表１参照)。

次いで、“ハイ”レベルにプリチャージされていたビットラインをフローティングさせるため、ビットラインプリチャージイネーブル信号BLNが“ロー”レベルに非活性化される。そして、複数のデータ入/出力スイッチ信号のうち何れか１つが選択的にアクティブされる。図３０の動作メモリセル511Tに書込動作を行う場合には、データ入/出力スイッチ信号YSW0は“ハイ”レベルにアクティブされ、残りデータ入/出力スイッチ信号は“ロー”レベルに非活性状態を保つ。そこで、データ入/出力ラインDL、CDLを通して印加されるデータ信号及び反転データ信号が、ビットラインBLT0及びビットラインBLB0に各々伝達される。次いで、センス増幅器をイネーブルさせるために、センス増幅器イネーブル信号LSAENが“ハイ”レベルにアクティブされる。次いで、選択されたワードラインが“ハイ”レベルにアクティブされる。即ち、図３０の動作メモリセル511Tに対した書込動作においては、ワードラインWLT0が“ハイ”レベルにアクティブされ、残りワードラインは非活性状態を保つことになる。

このような状態で、プレートラインとして指定されたビットラインにプレート電圧パルスが印加される。即ち、ビットラインBLT1及びビットラインBLB1'に約5[volt]のパルスが印加される。そこで、動作メモリセル511Tに含まれる強誘電体キャパシタがデータ信号により分極状態にプログラムされる。次いで、データ入/出力スイッチ信号YSW0が“ロー”レベルに遷移され、ビットラインプリチャージイネーブル信号BLNが“ハイ”レベルに遷移される。そこで、ビットラインBLT0及びビットラインBLB0が接地される。また、選択されたワードラインWLT0が再び“ロー”レベルとなる。

図３９から分かるように、書込動作では基準ワードラインRWLBL、ビットライン等化器イネーブル信号REQB、基準セルデータライン及び反転基準セルデータラインRFDIN/RFDINBは、全て“ロー”レベルに非活性状態を保つことになる。また、読出動作で非活性状態を保ち、基準ワードラインRWLTL、RWLTR、RWLBR、ビットライン等化器イネーブル信号REQTも、持続的に非活性状態を保つ。即ち、全ての基準セルアクセストランジスタがターンオフ状態を保つ。そこで、不要に基準セルが動作サイクルに晒されない。

図４０は、図３９で説明された書込動作の理解のための等価回路図である。図４０から分かるように、隔離スイッチ制御信号ISBRが“ロー”レベルになってビットラインBLB1が２部分BLB1'、BLB1''に分離される。そこで、ビットラインBLB1''に連結される動作メモリセルにはプレート電圧パルスが印加されないため、動作メモリセルが不要に動作サイクルに晒されない。

本発明は前記実施の形態に限定されることなく、多くの変形が本発明の思想内で当分野で通常の知識を有する者により可能なのは勿論である。

強誘電体キャパシタのヒステリシス特性を示す図である。従来の技術による不揮発性強誘電体メモリ装置のセルアレーを示す図である。従来の技術による不揮発性強誘電体メモリ装置のセルアレーを示す図である。従来の技術による不揮発性強誘電体メモリ装置のセルアレーを示す図である。本実施の形態による不揮発性強誘電体メモリ装置の単位メモリセルの構造を示した図である。本実施の形態による不揮発性強誘電体メモリ装置を示した回路図である。単位メモリセルの他の構成を示した図である。他の実施の形態による不揮発性強誘電体メモリ装置を示した回路図である。図８に示されている不揮発性強誘電体メモリ装置における読出動作を示すタイミング図である。図８に示されている不揮発性強誘電体メモリ装置における書込動作を示すタイミング図である。さらに他の実施の形態による不揮発性強誘電体メモリ装置を示した図である。さらに他の実施の形態による不揮発性強誘電体メモリ装置を示した図である。図１２に示された動作メモリセルの他の構成を示した図である。図１２に示された動作メモリセルの他の構成を示した図である。図１２に示された動作メモリセルの他の構成を示した図である。さらに他の実施の形態による不揮発性強誘電体メモリ装置を示した図である。図１６に示された動作メモリセルの他の構成を示した図面である。図１６に示された動作メモリセルの他の構成を示した図面である。図１６に示された動作メモリセルの他の構成を示した図面である。さらに他の実施の形態による不揮発性強誘電体メモリ装置を示した図である。さらに他の実施の形態による不揮発性強誘電体メモリ装置を示した図である。図２１のプレートライン選択スイッチ／ビットライン選択スイッチ５８０Ｔの具体的な回路を示した図である。図２１のプレートライン選択スイッチ／ビットライン選択スイッチ５８０Bの具体的な回路を示した図である。図２１の基準セルアレー５５０Ｔの具体的な回路を示した図である。図２１の基準セルアレー５５０Ｂの具体的な回路を示した図である。図２１の隔離スイッチ５７０Ｔの具体的な回路を示した図である。図２１の隔離スイッチ５７０Ｂの具体的な回路を示した図である。図２１のビットライン等化器５６０Ｔの具体的な回路を示した図である。図２１のビットライン等化器５６０Ｂの具体的な回路を示した図である。図２１の動作メモリセルアレー５１０Ｔの一実施の形態を示した図である。図２１の動作メモリセルアレー５１０Ｂの一実施の形態を示した図である。図２１のビットラインプリチャージャ５２０Ｔの具体的な回路を示した図である。図２１のビットラインプリチャージャ５２０Ｂの具体的な回路を示した図である。図２１のデータ入出力スイッチ５３０Ｔの具体的な回路の一実施の形態を示した図である。図２１のデータ入出力スイッチ５３０Ｂの具体的な回路の一実施の形態を示した図である。図２１乃至図３５に示されている不揮発性強誘電体メモリ装置の読出動作を示す波形図である。図３０の動作メモリセル５１０Ｔに対した読出動作の理解のための等価回路図である。図３０の動作メモリセル５１０Ｔに対した読出動作の理解のための等価回路図である。図２１乃至図３５に示されている不揮発性強誘電体メモリ装置の書込動作を示す波形図である。図３９で説明された書込動作の理解のための等価回路図である。

Claims

第１及び第２ビットライン対と、
ワードラインと、
第１及び第２電極とゲートとを有し、第１電極が前記第１ビットラインに連結されており、ゲートが前記ワードラインに連結されているアクセストランジスタと、
その一端が前記アクセストランジスタの第２電極に連結されており、他端が前記第２ビットラインに連結されている強誘電体キャパシタとを具備し、
読出／書込動作時には、前記ワードラインがアクティブされ、外部から印可されるアドレスのデコーディング結果に応じて、前記第１及び第２ビットライン対のうちの一方のビットラインがデータ信号の入出力に使用されるよう選択され、他方のビットラインがプレート電圧の印加に使用されるよう選択されることを特徴とする不揮発性強誘電体メモリ装置。
前記アクセストランジスタはNMOSトランジスタで構成されることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
更に、
基準ワードラインと、
第１及び第２電極とゲートとを有し、第１電極が前記第１及び第２ビットライン対の一方に連結されており、ゲートが前記基準ワードラインに連結されている第１基準セルトランジスタと、
第１及び第２電極とゲートとを有し、第１電極が前記第１及び第２ビットライン対の一方に連結されており、ゲートが前記基準ワードラインに連結されている第２基準セルトランジスタと、
一端が前記第１基準セルトランジスタの第２電極に連結されており、他端が前記第１及び第２ビットライン対の他方に連結されている第１基準セル強誘電体キャパシタと、
一端が前記第２基準セルトランジスタの第２電極に連結されており、他端が前記第１及び第２ビットライン対の他方に連結されている第２基準セル強誘電体キャパシタとを具備することを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
前記第１及び第２基準セルトランジスタはNMOSトランジスタで構成されていることを特徴とする請求項３に記載の不揮発性強誘電体メモリ装置。
前記第１基準セル強誘電体キャパシタ及び前記第２基準セル強誘電体キャパシタは相補的なデータを貯蔵していることを特徴とする請求項３に記載の不揮発性強誘電体メモリ装置。
第１及び第２ビットライン対と第３及び第４ビットライン対と、
ワードラインと基準ワードラインと、
直列に連結されているアクセストランジスタ及び強誘電体キャパシタで構成され、前記第１及び第２ビットライン対の間に直列に連結されており、その内に含まれるアクセストランジスタのゲートが前記ワードラインに連結される動作メモリセルと、
第１及び第２電極とゲートとを有し、第１電極が前記第３及び第４ビットライン対の一方に連結されており、ゲートが前記基準ワードラインに連結されている第１基準セルトランジスタと、
第１及び第２電極とゲートとを有し、第１電極が前記第３及び第４ビットライン対の一方に連結されており、ゲートが前記基準ワードラインに連結されている第２基準セルトランジスタと、
一端が前記第１基準セルトランジスタの第２電極に連結されており、他端が前記第３及び第４ビットライン対の他方に連結されている第１基準セル強誘電体キャパシタと、
一端が前記第２基準セルトランジスタの第２電極に連結されており、他端が前記第３及び第４ビットライン対の他方に連結されている第２基準セル強誘電体キャパシタとを具備し、
データの読出／書込動作時には、前記ワードラインがアクティブされ、外部から印可されるアドレスのデコーディング結果に応じて、前記第１及び第２ビットライン対の一方がデータ信号の入出力に使用されるよう選択され、前記第３及び第４ビットライン対の一方が反転データ信号の入出力に使用されるよう選択され、前記第１及び第２ビットライン対の他方と前記第３及び第４ビットライン対の他方とがプレート電圧の印加に使用されるよう選択されることを特徴とする不揮発性強誘電体メモリ装置。
前記動作メモリセルのアクセストランジスタは、第１電極が前記第１ビットラインに連結され、第２電極が前記強誘電体キャパシタの一端に連結され、ゲートがワードラインに連結されるNMOSトランジスタで構成され、
前記動作メモリセルの強誘電体キャパシタは、他端が前記第２ビットラインに連結されていることを特徴とする請求項６に記載の不揮発性強誘電体メモリ装置。
前記動作メモリセルのアクセストランジスタは、それ自体の一端が前記第２ビットラインに連結され、それ自体の第２電極が前記強誘電体キャパシタの一端に連結され、それ自体のゲートが前記ワードラインに連結されているNMOSトランジスタで構成され、
前記動作メモリセルの強誘電体キャパシタは、他端が前記第１ビットラインに連結されていることを特徴とする請求項６に記載の不揮発性強誘電体メモリ装置。
前記第１及び第２基準セルトランジスタはNMOSトランジスタで構成されることを特徴とする請求項６に記載の不揮発性強誘電体メモリ装置。
前記第３及び第４ビットライン対の間に連結されており、前記動作メモリセルの読出動作時にターンオンされるビットライン等化器をさらに具備することを特徴とする請求項６に記載の不揮発性強誘電体メモリ装置。
１つのアクセストランジスタ及び１つの強誘電体キャパシタよりなる動作メモリセルと、２つの基準セルアクセストランジスタ及び２つの基準セル強誘電体キャパシタよりなる基準セルとを含む不揮発性強誘電体メモリ装置におけるデータ読出動作を行う方法であって、
ａ）外部から印加されるアドレスのデコーディング結果に基づき、前記動作メモリセルに連結されている１対のビットラインのうちの一方をデータ入出力に使用するよう選択し、他方をプレート電圧の印可に使用するよう選択し、前記基準セルに連結されている１対のビットラインのうちの一方を反転データ入出力に使用するよう選択し、他方をプレート電圧の印可に使用するよう選択する工程と、
ｂ）前記プレート電圧の印可に使用するよう選択されたビットラインにプレート電圧を印加して、前記データ入出力に使用するよう選択されたビットライン及び前記反転データ入出力に使用するよう選択されたビットラインにチャージシェアリングを起こす工程と、
ｃ）前記チャージシェアリングの結果で前記データ入出力に使用するよう選択されたビットライン及び反転データ入出力に使用するよう選択されたビットラインに示される電圧差を増幅させる工程と、
ｄ）前記データ入出力に使用するよう選択されたビットライン及び反転データ入出力に使用するよう選択されたビットラインの電圧を出力する工程とを具備することを特徴とする不揮発性強誘電体メモリ装置の駆動方法。
前記基準セルに連結されているプレート電圧の印可に使用するよう選択されたビットラインを電気的に２部分に２分割する工程と、
前記２部分のうち基準セルに電気的に接続されない部分と前記反転データ入出力に使用するよう選択されたビットラインとを電気的に結合させて、前記反転データ入出力に使用するよう選択されたビットラインのビットラインキャパシタンスを２倍に増加させる工程とをさらに具備することを特徴とする請求項１１に記載の不揮発性強誘電体メモリ装置の駆動方法。
前記データ入出力に使用するよう選択されたビットライン、反転データ入出力に使用するよう選択されたビットライン、及びプレート電圧の印可に使用するよう選択されたビットラインを指定する工程は、外部から印加されるローアドレスの最上位ビットとカラムアドレスの最下位ビットとにより行われることを特徴とする請求項１１に記載の不揮発性強誘電体メモリ装置の駆動方法。
それぞれ１つのアクセストランジスタ及び１つの強誘電体キャパシタよりなる複数の動作メモリセルと、各々２つの基準セルアクセストランジスタ及び２つの基準セル強誘電体キャパシタよりなる複数の基準セルとを有する不揮発性強誘電体メモリ装置を駆動する方法であって、
ａ）外部から印加されるアドレスのデコーディング結果に応じて、複数のビットラインのうちからデータ入出力に使用するビットラインと反転データ入出力に使用するビットラインとを選択する工程と、
ｂ）前記外部から印加されるアドレスのデコーディング結果に応じて、複数のビットラインのうちからプレート電圧の印可に使用するビットラインを選択する工程と、
ｃ）データ入出力に使用するよう選択されたビットライン、反転データ入出力に使用するよう選択されたビットライン及びプレート電圧の印可に使用するよう選択されたビットラインをフローティングさせる工程と、
ｄ）前記アクセストランジスタ及び前記基準セルアクセストランジスタを選択的にアクティブさせる工程と、
ｅ）プレート電圧の印可に使用するよう選択されたビットラインを通して選択された動作メモリセル及び基準セルにプレート電圧を印加する工程と、
ｆ）データ入出力に使用するよう選択されたビットライン及び反転データ入出力に使用するよう選択されたビットラインに誘起された電圧をセンシングする工程とを具備することを特徴とする不揮発性強誘電体メモリ装置の駆動方法。
前記基準セルに連結されているプレート電圧の印可に使用するよう選択されたビットラインを電気的に２部分に分ける工程と、
前記２部分のうち基準セルに電気的に接続されない部分と前記反転データ入出力に使用するよう選択されたビットラインととを電気的に結合させて、前記反転データ入出力に使用するよう選択されたビットラインのビットラインキャパシタンスを２倍に増加させる工程とをさらに具備することを特徴とする請求項１４に記載の不揮発性強誘電体メモリ装置の駆動方法。
前記データ入出力に使用するよう選択されたビットライン及び反転データ入出力に使用するよう選択されたビットラインを指定する工程及び前記プレート電圧の印可に使用するよう選択されたビットラインを指定する工程は、外部から印加されるローアドレスの最上位ビットとカラムアドレスの最下位ビットとにより行われることを特徴とする請求項１４に記載の不揮発性強誘電体メモリ装置の駆動方法。
１つのアクセストランジスタ及び１つの強誘電体キャパシタよりなる動作メモリセルと、２つの基準セルアクセストランジスタ及び２つの基準セル強誘電体キャパシタよりなる基準セルを含む不揮発性強誘電体メモリ装置におけるデータ書込動作を行う方法であって、
ａ）外部から印加されるアドレスのデコーディング結果に基づき、前記動作メモリセルに連結されている１対のビットラインのうちの一方をデータ入出力に使用するよう選択し、他方をプレート電圧の印可に使用するよう選択し、前記基準セルに連結されている１対のビットラインのうちの一方を反転データ入出力に使用するよう選択し、他方をプレート電圧の印可に使用するよう選択する工程と、
ｂ）書込もうとするデータ信号及び反転データ信号を前記データ入出力に使用するよう選択されたビットライン及び前記反転データ入出力に使用するよう選択されたビットラインに印加する工程と、
ｃ）前記データ入出力に使用するよう選択されたビットライン及び前記反転データ入出力に使用するよう選択されたビットラインの電圧差を増幅させる工程と、
ｄ）前記プレート電圧の印可に使用するよう選択されたビットラインにプレート電圧を印加する工程と、
ｅ）前記データ入出力に使用するよう選択されたビットライン、反転データ入出力に使用するよう選択されたビットライン及びプレート電圧の印可に使用するよう選択されたビットラインを接地レベルにプリチャージさせる工程とを具備することを特徴とする不揮発性強誘電体メモリ装置の駆動方法。
前記データ入出力に使用するよう選択されたビットライン及び反転データ入出力に使用するよう選択されたビットラインを指定する工程及び前記プレート電圧の印可に使用するよう選択されたビットラインを指定する工程は、外部から印加されるローアドレスの最上位ビットとカラムアドレスの最下位ビットとにより行われることを特徴とする請求項１７に記載の不揮発性強誘電体メモリ装置の駆動方法。
それぞれ１つのアクセストランジスタ及び１つの強誘電体キャパシタよりなる複数の動作メモリセルと、各々２つの基準セルアクセストランジスタ及び２つの基準セル強誘電体キャパシタよりなる複数の基準セルとを有する不揮発性強誘電体メモリ装置を駆動する方法であって、
ａ）外部から印加されるアドレスのデコーディング結果に応じて、複数のビットラインのうちからデータ入出力に使用するビットラインと反転データ入出力に使用するビットラインとを選択する工程と、
ｂ）前記外部から印加されるアドレスのデコーディング結果に応じて、複数のビットラインのうちからプレート電圧の印可に使用するビットラインを選択する工程と、
ｃ）接地レベルにプリチャージされている前記データ入出力に使用するよう選択されたビットライン及び前記反転データ入出力に使用するよう選択されたビットラインの電圧差を増幅させる工程と、
ｄ）前記データ入出力に使用するよう選択されたビットライン及び反転データ入出力に使用するよう選択されたビットラインにデータ信号及び反転データ信号を印加する工程と、
ｅ）前記データ入出力に使用するよう選択されたビットライン及び反転データ入出力に使用するよう選択されたビットラインの電圧差を増幅させる工程と、
ｆ）選択された動作メモリセルのアクセストランジスタをターンオンさせる工程と、
ｇ）前記プレート電圧の印可に使用するよう選択されたビットラインにプレート電圧を印加する工程と、
ｈ）前記データ入出力に使用するよう選択されたビットライン、反転データ入出力に使用するよう選択されたビットライン及びプレート電圧の印可に使用するよう選択されたビットラインを接地レベルにプリチャージさせる工程と、
ｉ）前記選択されたアクセストランジスタをターンオフさせる工程とを具備することを特徴とする不揮発性強誘電体メモリ装置の駆動方法。
前記データ入出力に使用するよう選択されたビットライン及び反転データ入出力に使用するよう選択されたビットラインを指定する工程及び前記プレート電圧の印可に使用するよう選択されたビットラインを指定する工程は、外部から印加されるローアドレスの最上位ビットとカラムアドレスの最下位ビットとにより行われることを特徴とする請求項１９に記載の不揮発性強誘電体メモリ装置の駆動方法。