JP2006134570A - 不揮発性強誘電体メモリ装置及びその駆動方法 - Google Patents
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Abstract
【解決手段】 不揮発性強誘電体メモリ装置において、各メモリセル300はビットラインBL0,BL1の間に連結されており、アクセストランジスタ301及び強誘電体キャパシタ302で構成される。アクセストランジスタ301の第1電極は第1ビットラインBL0に連結され、第2電極は強誘電体キャパシタ302の一端に連結され、ゲートはワードラインWLに連結される。強誘電体キャパシタ302の他端は第2ビットラインBL1に連結される。読出/書込動作時には、ワードラインWLがアクティブされ、第1ビットラインBL0と第2ビットラインBL1のうち予め決められた何れか1つにデータ信号が入/出力され、残りのビットラインにプレート電圧が印加される。
【選択図】 図5
Description
図5は、本実施の形態による不揮発性強誘電体メモリ装置の単位メモリセル構造を示したものである。
図8は、他の実施の形態による不揮発性強誘電体メモリ装置を示した回路図である。動作メモリセル310は、1つのアクセストランジスタ311及び1つの強誘電体キャパシタ312よりなる。アクセストランジスタ311は、それ自体の第1ドレイン/ソースがビットラインBL0に連結されており、第2ドレイン/ソースが強誘電体キャパシタ312に連結されており、その自体のゲートがワードラインWLに連結されているNMOSトランジスタで構成されている。強誘電体キャパシタ312はヒステリシス特性を示し、アクセストランジスタ311の第2ドレイン/ソースとビットラインBL1との間に連結されている。このような動作メモリセルは図7に示されたように構成されうる。
図11は、さらに他の実施の形態による不揮発性強誘電体メモリ装置を示したものであって、特に動作メモリセルアレーを示したものである。図11において、1つの動作メモリセルは、1つのアクセストランジスタと1つの強誘電体キャパシタで構成されている。複数の動作メモリセルが直交する複数のビットラインBL0、BL1、...BLn-1、BLnと複数のワードラインWLO-L、WLO-R、...、WLm-L、WLm-Rとに対応して、マトリックス的に配列されている。動作メモリセルにおいて、強誘電体キャパシタはアクセストランジスタのドレイン/ソース経路を介して隣接したビットラインの間に連結されている。
図16はさらに他の実施の形態による不揮発性強誘電体メモリ装置を示したものである。図16において、動作メモリセル310aはアクセストランジスタ31la及び強誘電体キャパシタ312aからなっており、動作メモリセル310bはアクセストランジスタ31lb及び強誘電体キャパシタ312bからなっている。アクセストランジスタ31laの第1ドレイン/ソースはビットラインBL0に連結され、第2ドレイン/ソースは強誘電体キャパシタ312aに連結され、ゲートはワードラインWL0に連結されている。強誘電体キャパシタ312aはアクセストランジスタ31laの第2ドレイン/ソース及びビットラインBL1の間に連結されている。アクセストランジスタ31lbの第1ドレイン/ソースはビットラインBL1に連結されており、第2ドレイン/ソースは強誘電体キャパシタ312bに連結されており、ゲートはワードラインW1に連結されている。強誘電体キャパシタ312bはアクセストランジスタ31lbの第2ドレイン/ソース及びビットラインBL2の間に連結されている。動作メモリセルに含まれるアクセストランジスタは、NMOSトランジスタで構成される場合、対応されるワードラインが“ハイ”レベルにアクティブされる場合にターンオンされる。
図20は、さらに他の実施の形態による不揮発性強誘電体メモリ装置を示したものであって、オープンビットライン構造(open bit line structure)を有する。特に、図12に示されている不揮発性強誘電体メモリ装置がセンス増幅器を中心に対称に連結された構造を有している。
Claims (20)
- 第1及び第2ビットラインと、
ワードラインと、
第1及び第2電極とゲートとを有し、第1電極が前記第1ビットラインに連結されており、ゲートが前記ワードラインに連結されているアクセストランジスタと、
その一端が前記アクセストランジスタの第2電極に連結されており、他端が前記第2ビットラインに連結されている強誘電体キャパシタとを具備し、
読出/書込動作時には、前記ワードラインがアクティブされ、前記第1及び第2ビットラインのうち予め決められた何れか1つにデータ信号が入出力され、残りのビットラインにプレート電圧が印加されることを特徴とする不揮発性強誘電体メモリ装置。 - 前記アクセストランジスタはNMOSトランジスタで構成されることを特徴とする請求項1に記載の不揮発性強誘電体メモリ装置。
- 第1及び第2ビットラインと、
基準ワードラインと、
第1及び第2電極とゲートとを有し、第1電極が前記第1ビットラインに連結されており、ゲートが前記基準ワードラインに連結されている第1基準セルトランジスタと、
第1及び第2電極とゲートとを有し、第1電極が前記第1ビットラインに連結されており、ゲートが前記基準ワードラインに連結されている第2基準セルトランジスタと、
一端が前記第1基準セルトランジスタの第2電極に連結されており、他端が前記第2ビットラインに連結されている第1基準セル強誘電体キャパシタと、
一端が前記第2基準セルトランジスタの第2電極に連結されており、他端が前記第2ビットラインに連結されている第2基準セル強誘電体キャパシタとを具備することを特徴とする不揮発性強誘電体メモリ装置。 - 前記第1及び第2基準セルトランジスタはNMOSトランジスタで構成されていることを特徴とする請求項3に記載の不揮発性強誘電体メモリ装置。
- 前記第1基準セル強誘電体キャパシタ及び前記第2基準セル強誘電体キャパシタは相補的なデータを貯蔵していることを特徴とする請求項3に記載の不揮発性強誘電体メモリ装置。
- 第1、第2、第3及び第4ビットラインと、
ワードラインと基準ワードラインと、
直列に連結されているアクセストランジスタ及び強誘電体キャパシタで構成され、前記第1及び第2ビットラインの間に直列に連結されており、その内に含まれるアクセストランジスタのゲートが前記ワードラインに連結される動作メモリセルと、
第1及び第2電極とゲートとを有し、第1電極が前記第3ビットラインに連結されており、ゲートが前記基準ワードラインに連結されている第1基準セルトランジスタと、
第1及び第2電極とゲートとを有し、第1電極が前記第3ビットラインに連結されており、ゲートが前記基準ワードラインに連結されている第2基準セルトランジスタと、
一端が前記第1基準セルトランジスタの第2電極に連結されており、他端が前記第4ビットラインに連結されている第1基準セル強誘電体キャパシタと、
一端が前記第2基準セルトランジスタの第2電極に連結されており、他端が前記第4ビットラインに連結されている第2基準セル強誘電体キャパシタとを具備し、
データの読出/書込動作時には、前記ワードラインがアクティブされ、前記第1ビットラインにデータ信号が入出力され、前記第3ビットラインに反転データ信号が入出力され、前記第2及び第4ビットラインにプレート電圧が印加されることを特徴とする不揮発性強誘電体メモリ装置。 - 前記動作メモリセルのアクセストランジスタは、第1電極が前記第1ビットラインに連結され、第2電極が前記強誘電体キャパシタの一端に連結され、ゲートがワードラインに連結されるNMOSトランジスタで構成され、
前記動作メモリセルの強誘電体キャパシタは、他端が前記第2ビットラインに連結されていることを特徴とする請求項6に記載の不揮発性強誘電体メモリ装置。 - 前記動作メモリセルのアクセストランジスタは、それ自体の一端が前記第2ビットラインに連結され、それ自体の第2電極が前記強誘電体キャパシタの一端に連結され、それ自体のゲートが前記ワードラインに連結されているNMOSトランジスタで構成され、
前記動作メモリセルの強誘電体キャパシタは、他端が前記第1ビットラインに連結されていることを特徴とする請求項6に記載の不揮発性強誘電体メモリ装置。 - 前記第1及び第2基準セルトランジスタはNMOSトランジスタで構成されることを特徴とする請求項6に記載の不揮発性強誘電体メモリ装置。
- 前記第3ビットラインと前記第4ビットラインの間に連結されており、前記動作メモリセルの読出動作時にターンオンされるビットライン等化器をさらに具備することを特徴とする請求項6に記載の不揮発性強誘電体メモリ装置。
- 1つのアクセストランジスタ及び1つの強誘電体キャパシタよりなる動作メモリセルと、2つの基準セルアクセストランジスタ及び2つの基準セル強誘電体キャパシタよりなる基準セルとを含む不揮発性強誘電体メモリ装置におけるデータ読出動作を行う方法であって、
a)外部から印加されるアドレスに基づき、前記動作メモリセルに連結されている1対のビットラインのうち何れか1本をデータラインとして指定し、残り1本をプレートラインとして指定し、前記基準セルに連結されている1対のビットラインのうち何れか1本を反転データラインとして指定し、残り1本をプレートラインとして指定する工程と、
b)前記プレートラインにプレート電圧を印加して、前記データライン及び前記反転データラインにチャージシェアリングを起こす工程と、
c)前記チャージシェアリングの結果で前記データライン及び反転データラインに示される電圧差を増幅させる工程と、
d)前記データライン及び反転データラインの電圧を出力する工程とを具備することを特徴とする不揮発性強誘電体メモリ装置の駆動方法。 - 前記基準セルに連結されているプレートラインを電気的に2部分に2分割する工程と、
前記2部分のうち基準セルに電気的に接続されない部分と前記反転データラインとを電気的に結合させて、反転データラインのビットラインキャパシタンスを2倍に増加させる工程とをさらに具備することを特徴とする請求項11に記載の不揮発性強誘電体メモリ装置の駆動方法。 - 前記データライン、反転データライン及びプレートラインを指定する工程は、外部から印加されるローアドレスの最上位ビットとカラムアドレスの最下位ビットとにより行われることを特徴とする請求項11に記載の不揮発性強誘電体メモリ装置の駆動方法。
- それぞれ1つのアクセストランジスタ及び1つの強誘電体キャパシタよりなる複数の動作メモリセルと、各々2つの基準セルアクセストランジスタ及び2つの基準セル強誘電体キャパシタよりなる複数の基準セルとを有する不揮発性強誘電体メモリ装置を駆動する方法であって、
a)外部から印加されるアドレスに応じて、複数のビットラインのうちデータライン、反転データラインを指定する工程と、
b)外部から印加されるアドレスに応じて、複数のビットラインのうちプレートラインを指定する工程と、
c)データライン、反転データライン及びプレートラインをフローティングさせる工程と、
d)前記アクセストランジスタ及び前記基準セルアクセストランジスタを選択的にアクティブさせる工程と、
e)プレートラインを通して選択された動作メモリセル及び基準セルにプレート電圧を印加する工程と、
f)データライン及び反転データラインに誘起された電圧をセンシングする工程とを具備することを特徴とする不揮発性強誘電体メモリ装置の駆動方法。 - 前記基準セルに連結されているプレートラインを電気的に2部分に分ける工程と、前記2部分のうち基準セルに電気的に接続されない部分と前記反転データラインととを電気的に結合させて、反転データラインのビットラインキャパシタンスを2倍に増加させる工程とをさらに具備することを特徴とする請求項14に記載の不揮発性強誘電体メモリ装置の駆動方法。
- 前記データライン及び反転データラインを指定する工程及び前記プレートラインを指定する工程は、外部から印加されるローアドレスの最上位ビットとカラムアドレスの最下位ビットとにより行われることを特徴とする請求項14に記載の不揮発性強誘電体メモリ装置の駆動方法。
- 1つのアクセストランジスタ及び1つの強誘電体キャパシタよりなる動作メモリセルと、2つの基準セルアクセストランジスタ及び2つの基準セル強誘電体キャパシタよりなる基準セルを含む不揮発性強誘電体メモリ装置におけるデータ書込動作を行う方法であって、
a)外部から印加されるアドレスに基づき、前記動作メモリセルに連結されている1対のビットラインのうち何れか1本をデータラインとして指定し、残りの1本をプレートラインとして指定し、前記基準セルに連結されている1対のビットラインのうち何れか1本を反転データラインとして指定し、残りの1本をプレートラインとして指定する工程と、
b)書込もうとするデータ信号及び反転データ信号を前記データライン及び前記反転データラインに印加する工程と、
c)前記データライン及び前記反転データラインの電圧差を増幅させる工程と、
d)前記プレートラインにプレート電圧を印加する工程と、
e)前記データライン、反転データライン及びプレートラインを接地レベルにプリチャージさせる工程とを具備することを特徴とする不揮発性強誘電体メモリ装置の駆動方法。 - 前記データライン及び反転データラインを指定する工程及び前記プレートラインを指定する工程は、外部から印加されるローアドレスの最上位ビットとカラムアドレスの最下位ビットとにより行われることを特徴とする請求項17に記載の不揮発性強誘電体メモリ装置の駆動方法。
- それぞれ1つのアクセストランジスタ及び1つの強誘電体キャパシタよりなる複数の動作メモリセルと、各々2つの基準セルアクセストランジスタ及び2つの基準セル強誘電体キャパシタよりなる複数の基準セルとを有する不揮発性強誘電体メモリ装置を駆動する方法であって、
a)外部から印加されるアドレスに応じて複数のビットラインのうちデータライン、反転データラインを指定する工程と、
b)外部から印加されるアドレスに応じて複数のビットラインのうちプレートラインを指定する工程と、
c)接地レベルにプリチャージされている前記データライン、反転データライン及びプレートラインをフローティングさせる工程と、
d)前記データライン及び反転データラインにデータ信号及び反転データ信号を印加する工程と、
e)前記データライン及び反転データラインの電圧差を増幅させる工程と、
f)選択された動作メモリセルのアクセストランジスタをターンオンさせる工程と、
g)前記プレートラインにプレート電圧を印加する工程と、
h)前記データライン、反転データライン及びプレートラインを接地レベルにプリチャージさせる工程と、
i)前記選択されたアクセストランジスタをターンオフさせる工程とを具備することを特徴とする不揮発性強誘電体メモリ装置の駆動方法。 - 前記データライン及び反転データラインを指定する工程及び前記プレートラインを指定する工程は、外部から印加されるローアドレスの最上位ビットとカラムアドレスの最下位ビットとにより行われることを特徴とする請求項19に記載の不揮発性強誘電体メモリ装置の駆動方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960065525A KR100224673B1 (ko) | 1996-12-13 | 1996-12-13 | 불휘발성 강유전체 메모리장치 및 그의 구동방법 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36314797A Division JP3847933B2 (ja) | 1996-12-13 | 1997-12-15 | 不揮発性強誘電体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006134570A true JP2006134570A (ja) | 2006-05-25 |
JP4168056B2 JP4168056B2 (ja) | 2008-10-22 |
Family
ID=36727931
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36314797A Expired - Fee Related JP3847933B2 (ja) | 1996-12-13 | 1997-12-15 | 不揮発性強誘電体メモリ装置 |
JP2005367256A Expired - Fee Related JP4168056B2 (ja) | 1996-12-13 | 2005-12-20 | 不揮発性強誘電体メモリ装置及びその駆動方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36314797A Expired - Fee Related JP3847933B2 (ja) | 1996-12-13 | 1997-12-15 | 不揮発性強誘電体メモリ装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5978250A (ja) |
JP (2) | JP3847933B2 (ja) |
KR (1) | KR100224673B1 (ja) |
DE (1) | DE19732694B4 (ja) |
GB (1) | GB2320377B (ja) |
TW (1) | TW328589B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1996
- 1996-12-13 KR KR1019960065525A patent/KR100224673B1/ko not_active IP Right Cessation
-
1997
- 1997-07-15 TW TW086109976A patent/TW328589B/zh not_active IP Right Cessation
- 1997-07-28 GB GB9715910A patent/GB2320377B/en not_active Expired - Fee Related
- 1997-07-30 DE DE19732694A patent/DE19732694B4/de not_active Expired - Fee Related
- 1997-09-17 US US08/932,729 patent/US5978250A/en not_active Expired - Lifetime
- 1997-12-15 JP JP36314797A patent/JP3847933B2/ja not_active Expired - Fee Related
-
2005
- 2005-12-20 JP JP2005367256A patent/JP4168056B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100224673B1 (ko) | 1999-10-15 |
JP3847933B2 (ja) | 2006-11-22 |
US5978250A (en) | 1999-11-02 |
GB2320377A (en) | 1998-06-17 |
DE19732694B4 (de) | 2008-10-02 |
DE19732694A1 (de) | 1998-06-18 |
JP4168056B2 (ja) | 2008-10-22 |
TW328589B (en) | 1998-03-21 |
KR19980047083A (ko) | 1998-09-15 |
GB9715910D0 (en) | 1997-10-01 |
JPH10188575A (ja) | 1998-07-21 |
GB2320377B (en) | 2001-06-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080620 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080626 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080708 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080804 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |