半導體記憶裝置及其製造方法
實施形態，係有關於半導體記憶裝置及其製造方法。
作為能夠將資料非揮發性地作記憶的半導體記憶裝置，NAND快閃記憶體係為周知。在此NAND快閃記憶體之記憶體構造內，例如，係被配置有記憶體胞群(NAND串)，該記憶體胞群，係包含有複數之記憶體胞，該複數之記憶體胞，係被與使資料被作讀出的位元線作了串聯連接。
實施形態，係提供一種能夠對於記憶體胞陣列之製造負擔的增加作抑制之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置，係具備有：第1位元線；和電容器；和第1記憶體胞電晶體以及第2記憶體胞電晶體，係在上述第1位元線與上述電容器之間而被作串聯連接。
以下，參考圖面，針對實施形態作說明。各實施形態，係對於用以將發明之技術性思想具體化的裝置和方法作例示。圖面係為作示意性或概念性展示者，各圖面之尺寸以及比例等，係並非絕對會與現實之物相同。本發明之技術思想，係並不被構成要素之形狀、構造、配置等所限定。
另外，在以下之說明中，針對具有略相同之功能以及構成的構成要素，係附加包含文字或數字的相同之元件符號。另外，在針對藉由相同的元件符號而被作參照並且具有相同的構成之要素彼此作區別的情況時，係會有在該元件符號之後而更進一步附加文字或數字的情況。
1. 實施形態
針對實施形態之半導體記憶裝置作說明。
1.1 構成
首先，針對實施形態之半導體記憶裝置之構成作說明。
1.1.1 半導體記憶裝置
圖1，係為用以對於包含有實施形態的半導體記憶裝置之記憶體系統之構成作說明之區塊圖。半導體記憶裝置1，係身為能夠將資料非揮發性地作記憶的NAND型快閃記憶體，並藉由外部之記憶體控制器2而被作控制。半導體記憶裝置1與記憶體控制器2之間之通訊，例如係支援NAND介面規格。
如同圖1中所示一般，半導體記憶裝置1，例如係具備有記憶體胞陣列10、指令暫存器11、位址暫存器12、序列器13、驅動器模組14、行(row)解碼器模組15以及感測放大器模組16。
記憶體胞陣列10，係包含有複數之區塊BLK0～BLKn(n為1以上之整數)。區塊BLK，係身為能夠將資料非揮發性地作記憶的複數之記憶體胞之集合，並例如作為資料之刪除單位而被作使用。又，在記憶體胞陣列10處，係被設置有複數之位元線以及複數之字元線。各記憶體胞，例如係被與1根的位元線和1根的字元線附加有關連。關於記憶體胞陣列10之詳細之構成，係於後再述。
指令暫存器11，係將半導體記憶裝置1從記憶體控制器2所收訊了的指令CMD作保持。指令CMD，例如，係包含有用以使序列器13實行讀出動作、寫入動作、刪除動作等的命令。
位址暫存器12，係將半導體記憶裝置1從記憶體控制器2所收訊了的位址資訊ADD作保持。位址資訊ADD，例如係包含有區塊位址BA、頁面位址PA以及列(column)位址CA。例如，區塊位址BA、頁面位址PA以及列位址CA，係分別被使用在區塊BLK、字元線以及位元線之選擇中。
序列器13，係對於半導體記憶裝置1全體之動作作控制。例如，序列器13，係基於被保持於指令暫存器11處之指令CMD，來對於驅動器模組14、行解碼器模組15以及感測放大器模組16等作控制，並實行讀出動作、寫入動作、刪除動作等。
驅動器模組14，係產生在讀出動作、寫入動作、刪除動作等之中所被使用的電壓。之後，驅動器模組14，例如係基於被保持於位址暫存器12處之頁面位址PA，來對於與所選擇了的字元線相對應之訊號線，施加所產生了的電壓。
行解碼器模組15，係基於被保持於位址暫存器12處之區塊位址BA，而選擇所對應的記憶體胞陣列10內之1個的區塊BLK。之後，行解碼器模組15，例如係將被施加於與所選擇了的字元線相對應之訊號線處之電壓，傳輸至所被選擇了的區塊BLK內之所被選擇了的字元線處。
感測放大器模組16，在寫入動作中，係因應於從記憶體控制器2所收訊了的寫入資料DAT，來對於各位元線施加所期望之電壓。又，感測放大器模組16，在讀出動作中，係基於位元線之電壓來判定被記憶在記憶體胞中之資料，並將判定結果作為讀出資料DAT而傳輸至記憶體控制器2處。
以上所說明的半導體記憶裝置1以及記憶體控制器2，係亦可藉由此些之組合來構成1個的半導體裝置。作為此種半導體裝置，例如，係可列舉出如同SD
TM卡一般之記憶卡或者是固態硬碟(SSD(Solid State Drive))等。
1.1.2 記憶體胞陣列之電路構成
圖2，係為用以對於實施形態之半導體記憶裝置之記憶體胞陣列的構成作說明之電路圖。在圖2中，係對於在記憶體胞陣列10中所包含的複數之區塊BLK中之1個的區塊BLK作展示。
如同圖2中所示一般，區塊BLK，例如係包含有4個的字串單元SU0～SU3。各字串單元SU，係包含有被與位元線BL1、BL2、…、BL(2m-1)以及BL(2m)(m為1以上之整數)分別相互附加有關連的複數之NAND字串NS。在以下之說明中，位元線BL(2k-1)以及BL(2k)(1≦k≦m)係分別亦被稱作位元線BLko、BLke，並因應於需要而相互作區別。又，位元線BL1o～BLmo，在並不特別作區別的情況時，係亦稱作位元線BLo，位元線BL1e～BLme，在並不特別作區別的情況時，係亦稱作位元線BLe。
各NAND字串NS，例如係具備有記憶體胞電晶體MT0～MT15、選擇電晶體ST、以及電容器CAP。記憶體胞電晶體MT，係包含有控制閘極和電荷積蓄膜，並將資料非揮發性地作保持。選擇電晶體ST，係在各種動作時之字串單元SU之選擇中被作使用。電容器CAP，係將在NAND字串NS內流動的電流作遮斷，並例如在讀出動作中，在自身與位元線BL之間而將電荷作分享。
在各NAND字串NS處，記憶體胞電晶體MT0～MT15係被作串聯連接。選擇電晶體ST之汲極，係被與被相互附加有關連之位元線BL作連接，選擇電晶體ST之源極，係被與被作了串聯連接的記憶體胞電晶體MT0～MT15之第1端作連接。電容器CAP之第1端，係被與被作了串聯連接的記憶體胞電晶體MT0～MT15之第2端作連接。電容器CAP之第2端，係被與源極線SL作連接。源極線SL，例如，係亦可構成為藉由被與未圖示之源極線驅動器作連接，而能夠控制為特定之電壓(例如，接地電壓)。又，源極線SL，係亦可並不受到由源極線驅動器等所致之電壓控制地而成為浮動狀態。
在同一之區塊BLK處，記憶體胞電晶體MT0～MT15之控制閘極，係分別被與字元線WL0～WL15作共通連接。字串單元SU0～SU3內之選擇電晶體ST之閘極，係分別被與選擇閘極線SGD0～SGD3作共通連接。
在以上所作了說明的記憶體胞陣列10之電路構成中，位元線BL，係藉由在各字串單元SU處而被分配有相同之列位址的NAND字串NS而被作共有。源極線SL，例如係在複數之區塊BLK間而被作共有。
在1個的字串單元SU內而被與共通之字元線WL作了連接的複數之記憶體胞電晶體MT之集合，例如係亦被稱作胞單元CU。例如，包含有分別將1個位元之資料作記憶的記憶體胞電晶體MT之胞單元CU的記憶容量，係被定義為「1個頁面的資料」。胞單元CU，係因應於記憶體胞電晶體MT所記憶的資料之位元數，而能夠具備有2個頁面的資料以上之記憶容量。
另外，本實施形態之半導體記憶裝置1所具備的記憶體胞陣列10之電路構成，係並不被限定於以上所作了說明之構成。例如，各NAND字串NS所包含的記憶體胞電晶體MT以及選擇電晶體ST之個數，係可被設計為任意之個數。各區塊BLK所包含的字串單元SU之個數，係可被設計為任意之個數。
1.1.3 記憶體胞陣列之構造
接著，針對實施形態之半導體記憶裝置之記憶體胞陣列的構成之其中一例作說明。
另外，在以下所參照之圖面中，X軸係對應於字元線WL之延伸方向，Y軸係對應於位元線BL之延伸方向，Z軸係對應於相對於半導體記憶裝置1所被形成的半導體基板之表面而為鉛直之方向。在平面圖中，為了使圖成為易於觀看，係適宜附加有下影線。被附加於平面圖中之下影線，係並非絕對會與被附加有下影線的構成要素之素材或特性有所關連。在剖面圖中，為了使圖面成為容易觀察，係將絕緣層(層間絕緣膜)、配線、接點等之構成要素適宜作省略。
圖3，係為用以對於實施形態之半導體記憶裝置之記憶體胞陣列的平面布局作說明之平面圖。在圖3中，作為其中一例，針對包含有與某一區塊BLK內的字串單元SU0～SU3相對應的構造體之區域之一部分作展示。
如同圖3中所示一般，記憶體胞陣列10，例如係包含有細縫SLT以及SHE、記憶體柱MP、接點CP(CPo以及CPe)、和位元線BL(BLo以及BLe)。
複數之細縫SLT，係分別朝向X方向延伸，並在Y方向上並排。複數之細縫SHE，係分別朝向X方向延伸，並在相鄰之細縫SLT之間而在Y方向上並排。細縫SLT之寬幅，例如係較細縫SHE之寬幅而更廣。細縫SLT以及SHE之各者，係包含有絕緣體。細縫SLT，例如係將「對應於字元線WL之配線層」和「對應於選擇閘極線SGD之配線層」之各者作分斷。細縫SHE，係將「對應於選擇閘極線SGD之配線層」作分斷。
藉由細縫SLT以及SHE所被作了區劃之區域，係對應於1個的字串單元SU。具體而言，例如，於在Y方向上而相鄰之細縫SLT之間，係被設置有字串單元SU0～SU3。又，藉由被配列於細縫SLT之間之3個的細縫SHE所被作了區劃之4個的區域，係分別對應於字串單元SU0～SU3。又，複數之記憶體柱MP，係在相鄰之細縫SLT之間的區域中，例如沿著Y方向而被配列為16列的交錯狀。在圖3之例中，複數之記憶體柱MP，係在1個的字串單元SU內，沿著Y方向而被配列為4列的交錯狀。在記憶體胞陣列10處，例如同樣的布局係在Y方向上被作反覆配置。
複數之位元線BL，係分別朝向Y方向延伸，並沿著X方向而使位元線BLo與位元線BLe交互並排。1根的位元線BLe與1根的位元線BLo之組，在平面觀察下，係在各字串單元SU之每一者處以與共通之2個的記憶體柱MP相重疊的方式而被作配置。位元線BLo，在各字串單元SU之每一者處，係與在平面觀察下而相互重疊之2個的記憶體柱MP之其中一者，經由接點CPo而被作連接。位元線BLe，在各字串單元SU之每一者處，係與在平面觀察下而相互重疊之2個的記憶體柱MP之另外一者，經由接點CPe而被作連接。在記憶體柱MP內所被構成的導電路徑，係經由接點CP而被與所對應的位元線BL作電性連接。
另外，以上所作了說明的記憶體胞陣列10之平面布局，係僅為其中一例，而並不被限定於此。例如，被配置在相鄰之細縫SLT之間的細縫SHE之數量，係可被設計為任意之數量。相鄰之細縫SLT之間的字串單元SU之個數，係基於細縫SHE之數量而改變。記憶體柱MP之個數以及配置，係可被設計為任意之個數以及配置。與各記憶體柱MP相重疊之位元線BL之根數，係可被設計為任意之根數。
圖4，係為沿著圖3之IV-IV線的剖面圖，並對於記憶體胞陣列10之剖面構造之其中一例作展示。如同圖4中所示一般，記憶體胞陣列10，係在半導體基板20之上方處，包含有導電體層21～25。
具體而言，在半導體基板20之上方處，係被設置有使絕緣體層(未圖示)與導電體層21被交互作了層積的層積體。例如，複數之導電體層21，係從半導體基板10側起依序作為字元線WL0～WL7而被作使用。
在最上層的導電體層21之上方處，係被設置有使絕緣體層(未圖示)與導電體層22被交互作了層積的層積體。例如，複數之導電體層22，係從半導體基板20側起依序作為字元線WL8～WL15而被作使用。
最上層之導電體層21與最下層之導電體層22之間的在Z方向上之間隔，係可成為較相鄰之2個的導電體層21之間以及相鄰之2個的導電體層22之間的在Z方向上之間隔而更大。換言之，最上層之導電體層21與最下層之導電體層22之間的絕緣體層，係相較於相鄰之2個的導電體層21之間之絕緣體層以及相鄰之2個的導電體層22之間之絕緣體層，而沿著Z方向成為更厚。
在最上層的導電體層22之上方處，係隔著絕緣體層(未圖示)而被設置有導電體層23。導電體層23，係作為選擇閘極線SGD而被作使用。
導電體層21～23，例如係被形成為沿著XY平面而擴廣的板狀，並包含鎢(W)。
在導電體層23之上方處，係隔著絕緣體層(未圖示)而被設置有導電體層25。例如，導電體層25，係朝向Y方向延伸，並在X方向上使複數根被並排為線狀，並且分別作為位元線BL而被作使用。導電體層25，例如，係包含有銅(Cu)。
記憶體柱MP，係朝向Z方向延伸地而被作設置，並通過導電體層21～23，並且底部係到達較半導體基板20之上面而更下方處。記憶體柱MP，係具備有下部柱LMP、和被形成於下部柱LMP之上方處的上部柱UMP、和將下部柱LMP與上部柱UMP作連接之接頭部JT、以及被形成於半導體基板20內並且被與下部柱LMP作連接的下端部BTM。
接頭部JT，係被形成於記憶體柱MP中的最上層之導電體層21與最下層之導電體層22之間的部分處。下部柱LMP之上端，係在較最上層之導電體層21之上面而更上方處，與接頭部JT之下端相接觸，上部柱UMP之下端，係在較最下層之導電體層22之下面而更下方處，與接頭部JT之上端相接觸。接頭部JT，例如，係能夠具備有成為較在下部柱LMP處之直徑之最大值以及在上部柱UMP處之直徑之最大值而更大的直徑之部分。
下端部BTM之底面以及側面，係藉由被形成為半導體基板10內之n
+型雜質擴散區域35而被作覆蓋。下端部BTM之上端，係到達半導體基板20之上面，並與下部柱LMP之下端相接觸。下端部BTM之在上端處的直徑，例如，係較在下部柱LMP之下端處的直徑而更大。
記憶體柱MP，例如係包含有芯構件30、半導體膜31、層積膜32、n
+型雜質擴散區域33、絕緣膜34、n
+型雜質擴散區域35、以及半導體部36。芯構件30、半導體膜31以及層積膜32之各者，係在下端部BTM、下部柱LMP、接頭部JT以及上部柱UMP內，作為連續膜而被形成。絕緣膜34，係在下端部BTM內，作為連續膜而被形成。
具體而言，芯構件30，係被設置在記憶體柱MP之略中心處，並沿著Z軸而延伸。芯構件30之上端，例如係位置在較導電體層23而更上方處，下端，例如係位置在最下層之導電體層21之下方處。芯構件30，例如係包含氧化矽(SiO
2)等之絕緣體。
半導體膜31，係覆蓋芯構件30之底面以及側面。半導體膜31之下端，係位置在較半導體基板20之上面而更下方處，半導體膜31之上端，係位置在較導電體層23而更上層處。半導體膜31，係包含有「在下部柱LMP、接頭部JT以及上部柱UMP處，以沿著Z軸而將芯構件30之側面作包圍的方式所形成之圓筒狀之部分」和「在下端部BTM處而被形成於n
+型雜質擴散區域33與n
+型雜質擴散區域35之間之圓筒狀之部分」。半導體膜31，例如係包含聚矽。
層積膜32，係覆蓋半導體膜31之底面以及側面。關於層積膜32之構成的詳細內容，係於後再述。
絕緣膜34，係在下端部BTM處，覆蓋層積膜32之底面以及側面，例如，係包含有氧化矽。層積膜32以及絕緣膜34，係在下端部BTM處，被設置於半導體膜31與n
+型雜質擴散區域33之間以及半導體膜31與n
+型雜質擴散區域35之間。
n
+型雜質擴散區域33以及35，例如係身為包含有磷(P)等之n型雜質的半導體，並被設置在半導體基板20與絕緣膜34之間。
n
+型雜質擴散區域35，係包含有位置於較半導體膜31之下端而更上方處的部分35A、和位置在較半導體膜31之下端而更下方處的部分35B。n
+型雜質擴散區域35之部分35A，係被設置在相較於n
+型雜質擴散區域33而更從記憶體柱MP之中心遠離的位置處。
n
+型雜質擴散區域33，係位置於較半導體膜31之下端而更上方處，並且被設置在記憶體柱MP之略中心處。又，n
+型雜質擴散區域33，係與n
+型雜質擴散區域35之部分35B相接觸，並且被設置在與部分35A相互作了分離的位置處。
半導體部36，係覆蓋芯構件30之上面，並與芯構件30之上方之半導體膜31的內壁部分相接觸。半導體部36，例如係為圓柱狀，並到達上部柱UMP之上端處。
在記憶體柱MP內之半導體膜31以及半導體部36之上面處，係被設置有柱狀之作為接點CP而起作用之導電體層24。導電層層24，例如係包含鎢(W)。在圖3之剖面圖中，係展示有與2根的記憶體柱MP中之1根的記憶體柱MP相對應之接點CP。並未將接點CP作圖示之剩餘之1根的記憶體柱MP，係在圖3之紙面深處側或面前側的剖面處而被設置有接點CP。各接點CP之上面，係與所對應之1個的導電體層25(位元線BL)相接觸，並被作電性連接。
絕緣體層37，例如係沿著XZ平面而被形成為板狀，並作為將導電體層21～23沿著Y軸來作分斷的細縫SLT而起作用。藉由絕緣體層37，導電體層21～23例如係在各區塊BLK之每一者處而被分斷。絕緣體層37之上端，係位置在導電體層23與導電體層25之間，絕緣體層37之下端，例如係位置在最下層之導電體層21之下方處。絕緣體層37，例如係包含氧化矽(SiO
2)等之絕緣體。
絕緣體層38，例如係沿著XZ平面而被形成為板狀，並作為將導電體層23沿著Y軸來作分斷的細縫SHE而起作用。藉由絕緣體層38，導電體層23例如係在各字串單元SU之每一者處而被分斷。絕緣體層38之上端，係位置在導電體層23與導電體層25之間，絕緣體層38之下端，例如係位置在導電體層23與最上層之導電體層22之間。絕緣體層38，例如係包含氧化矽(SiO
2)等之絕緣體。
接著，針對下部柱LMP以及上部柱UMP之沿著XY平面之剖面構造，參照圖5來作說明。
圖5，係為沿著圖4之V-V線的剖面圖，並對於下部柱LMP之剖面構造之其中一例作展示。另外，上部柱UMP之剖面構造，由於係與下部柱LMP之剖面構造為同等，因此係省略說明。
如同圖5中所示一般，在下部柱LMP之中心部處，係被設置有芯構件30，半導體膜31係包圍芯構件30之側面，層積膜32係包圍半導體膜31之側面。層積膜32，例如，係包含穿隧絕緣膜32a、電荷積蓄膜32b以及阻隔絕緣膜32c。
穿隧絕緣膜32a，係包圍半導體膜31之側面，電荷積蓄膜32b，係包圍穿隧絕緣膜32a之側面，阻隔絕緣膜32c，係包圍電荷積蓄膜32b之側面。導電體層21，係包圍阻隔絕緣膜32c之側面。穿隧絕緣膜32a以及阻隔絕緣膜32c之各者，例如，係包含有氧化矽，電荷積蓄膜32b，例如，係包含有氮化矽(SiN)。
藉由如同上述一般地而構成，下部柱LMP之中之與導電體層21相交叉之部分，係能夠作為記憶體胞電晶體MT0～MT7而起作用。又，在上部柱UMP處，亦同樣的，上部柱UMP之中之與導電體層22相交叉之部分，係能夠作為記憶體胞電晶體MT8～MT15而起作用，與導電體層23相交叉之部分，係能夠作為選擇電晶體ST而起作用。亦即是，半導體膜31，係在下部柱LMP以及上部柱UMP處，作為記憶體胞電晶體MT以及選擇電晶體ST之各者之通道而被使用。
接著，針對下端部BTM之沿著XY平面之剖面構造，參照圖6來作說明。
圖6，係為沿著圖4之VI-VI線的剖面圖，並對於下端部BTM之剖面構造之其中一例作展示。
如同圖6中所示一般，在下端部BTM之中心部處，係被設置有n+型雜質擴散區域33。在n+型雜質擴散區域33之周圍處，係從下端部BTM之中心部起朝向外側地，而以絕緣膜34、阻隔絕緣膜32c、電荷積蓄膜32b、穿隧絕緣膜32a、半導體膜31、穿隧絕緣膜32a、電荷積蓄膜32b、阻隔絕緣膜32c以及絕緣膜34之順序，來形成包圍n+型雜質擴散區域33之層積膜。
n+型雜質擴散區域35，係包圍相當於該層積膜之外周的絕緣膜34之側面。半導體基板20，係包圍n+型雜質擴散區域35之側面。
藉由如同上述一般地而構成，下端部BTM內之n
+型雜質擴散區域35，係能夠作為電容器CAP而起作用。具體而言，半導體膜31之中，n
+型雜質擴散區域33與n
+型雜質擴散區域35之間的部分，係作為相當於電容器CAP之第1端之電極而被作使用。n
+型雜質擴散區域33以及35，係作為相當於電容器CAP之第2端之電極而被作使用。層積膜32以及絕緣膜34，係作為位置於電容器CAP之2個的電極間之介電質而被作使用。
接著，針對位元線BLo以及接點CPo之構成和位元線BLe以及接點CPe之構造，參照圖7來作說明。
圖7之左部處所示之圖7(A)，係為沿著圖3的VIIA-VIIA線之記憶體胞陣列10之剖面圖，並包含接點CPo以及位元線BLo之XZ剖面。圖7之右部處所示之圖7(B)，係為沿著圖3的VIIB-VIIB線之記憶體胞陣列10之剖面圖，並包含接點CPe以及位元線BLe之XZ剖面。
如同圖7(A)中所示一般，作為接點CPo而起作用的導電體層24o，例如，係與所對應的記憶體柱MP之上面之中的相對於記憶體柱MP之中心軸而為紙面左側的部分作接觸。作為位元線BLo而起作用的導電體層25o，係被設置於導電體層24o之上面上，並於Y方向上延伸。另一方面，如同圖7(B)中所示一般，作為接點CPe而起作用的導電體層24e，係與所對應的記憶體柱MP之上面之中的相對於記憶體柱MP之中心軸而為紙面右側的部分作接觸。作為位元線BLe而起作用的導電體層25e，係被設置於導電體層24e之上面上，並於Y方向上延伸。因此，就算是在使圖7(A)之記憶體柱MP以及圖7(B)之記憶體柱MP在Y方向上而並排的情況時，也能夠避免導電體層24o與導電體層24e之間之干涉。
又，導電體層24o和導電體層24e，係以會相互成為相異之高度的方式而被作設置。在圖7之例中，導電體層24o之沿著Z軸的長度，係較導電體層24e之沿著Z軸的長度而更長。藉由此，因應於導電體層24o與導電體層24e之間之長度之差，係能夠使導電體層25o與導電體層25e之間之距離相互遠離。因此，相較於導電體層24o之沿著Z軸的長度與導電體層24e之沿著Z軸的長度為同等的情況，係能夠將在導電體層25o與導電體層25e之間所產生的寄生電容之值縮小。
另外，以上所作了說明的記憶體胞陣列10之構造，係僅為其中一例，記憶體胞陣列10係亦可具備有其他之構造。例如，導電體層23以及24之個數，係基於字元線WL之根數而被作設計。在選擇閘極線SGD處，係亦可分別被分配有被設置於複數層處之複數之導電體層23。記憶體柱MP與導電體層25之間，係亦可經由2個以上的接點而被作電性連接，亦可經由其他之配線而被作電性連接。細縫SLT內，係亦可藉由複數種類之絕緣體而被構成。
1.1.4 感測放大器模組之構成
接著，針對實施形態之半導體記憶裝置之感測放大器模組的構成，參照圖8中所示之電路圖來作說明。在圖8中，係展示有圖2中所示之記憶體胞陣列10內的某一區塊BLK之字串單元SU0、和經由位元線BL1o～BLme而被與該字串單元SU0作連接的感測放大器模組16。
如同圖8中所示一般，感測放大器模組16，係包含有選擇器模組161、和等化器模組162、以及放大器模組163。選擇器模組161、等化器模組162以及放大器模組163之各者，係包含有與1根的位元線BLo以及1根的位元線BLe之組相對應之m個的次(sub)模組。亦即是，選擇器模組161，係包含有m個的選擇器次模組SEL(SEL1～SELm)。等化器模組162，係包含有m個的等化器次模組EQ(EQ1～EQm)。放大器模組163，係包含有m個的放大器次模組SA(SA1～SAm)。
在3個的模組之各者處之各次模組之構成，係為同等之構成。因此，在以下之說明中，係針對與位元線BLo以及位元線BLe之組相對應之選擇器次模組SEL1、等化器次模組EQ1以及放大器次模組SA1的構成作說明。
選擇器次模組SEL1，係包含電晶體Tr1以及Tr2。電晶體Tr1以及Tr2，例如係身為n型電晶體。
電晶體Tr1，係包含有被與節點N1o作連接之第1端、和被與節點N2o作連接之第2端、以及被供給有訊號BSELo之閘極。電晶體Tr2，係包含有被與節點N1e作連接之第1端、和被與節點N2e作連接之第2端、以及被供給有訊號BSELe之閘極。
等化器次模組EQ1，係包含電晶體Tr3、Tr4以及Tr5。電晶體Tr3～Tr5，例如係身為n型電晶體。
電晶體Tr3，係包含有被與節點N2o作連接之第1端、和被供給有電壓VDD/2之第2端、以及被供給有訊號EQL之閘極。電晶體Tr4，係包含有被與節點N2e作連接之第1端、和被供給有電壓VDD/2之第2端、以及被供給有訊號EQL之閘極。電晶體Tr5，係包含有被與節點N2o作連接之第1端、和被與節點N2e作連接之第2端、以及被供給有訊號EQL之閘極。電壓VDD係身為電源電壓。
放大器次模組SA1，係包含電晶體Tr6、Tr7、Tr8以及Tr9。電晶體Tr6以及Tr7，例如係身為n型電晶體，電晶體Tr8以及Tr9，例如係身為p型電晶體。
電晶體Tr6，係包含有被與節點N2o作連接之第1端、和被供給有訊號SAN之第2端、以及被與節點N2e作連接之閘極。電晶體Tr7，係包含有被與節點N2e作連接之第1端、和被供給有訊號SAN之第2端、以及被與節點N2o作連接之閘極。
電晶體Tr8，係包含有被與節點N2o作連接之第1端、和被供給有訊號SAP之第2端、以及被與節點N2e作連接之閘極。電晶體Tr9，係包含有被與節點N2e作連接之第1端、和被供給有訊號SAP之第2端、以及被與節點N2o作連接之閘極。訊號SAP以及SAN，例如，係可被供給有相互作了反轉之訊號。
藉由如同上述一般地而構成，藉由後述之讀出動作，係能夠經由所對應之位元線BL而從記憶體胞陣列10來將資料讀出。
1.2 讀出動作
接著，針對在實施形態之半導體記憶裝置中的讀出動作，參照圖9中所示之時序圖來作說明。在圖9中，作為其中一例，係對於從被與位元線BLo作連接之記憶體胞電晶體MTo以及被與位元線BLe作連接之記憶體胞電晶體MTe而在互為相異之期間中使資料被作讀出的情況作展示。
如同圖9中所示一般，直到到達時刻t1為止，在位元線BLe處係被供給有電壓VSS，在位元線BLo處係被供給有電壓VDD。電壓VSS，係為接地電壓，例如，係較電壓VDD以及VDD/2而更低。
在時刻t1處，讀出期間Tr_o之預充電動作係被開始。具體而言，例如，藉由作為訊號SAP以及SAN而被供給有電壓VDD/2，電晶體Tr6～Tr9係成為非活性狀態。又，訊號BSELe、BSELo以及EQL，係從“L”準位而成為“H”準位。伴隨於此，選擇器次模組SEL1～SELm之各個的電晶體Tr1以及Tr2還有等化器次模組EQ1～EQm之各個的電晶體Tr3～Tr5係成為ON狀態，在位元線BLo之節點N1o以及N2o還有位元線BLe之節點N1e以及N2e處係被供給有電壓VDD/2。藉由此，節點N1o以及節點N2o還有N1e以及N2e之電壓係成為相等。
在時刻t2處，讀出期間Tr_o之感測動作係被開始。具體而言，例如，訊號EQL係從“H”準位而成為“L”準位，並且訊號BSELe係從“H”準位而成為“L”準位。伴隨於此，等化器次模組EQ1～EQm之各個的電晶體Tr3～Tr5係成為OFF狀態，並且選擇器次模組SEL1～SELm之各個的電晶體Tr2係成為OFF狀態。藉由此，位元線BLe之節點N2e，係相對於節點N2o以及N1e而成為浮動狀態。
又，行解碼器模組15，係對於被與讀出對象之記憶體胞電晶體MT(選擇電晶體MT)作連接的選擇字元線WL而供給電壓VCGR，並且對於被與並非身為讀出對象之其他的記憶體胞電晶體MT(非選擇電晶體MT)作連接的非選擇字元線WL而供給電壓VREAD。電壓VCGR，係身為被與選擇電晶體MTo之臨限值電壓作比較的電壓。當選擇電晶體MT之臨限值電壓為較電壓VCGR而更高的情況時，選擇電晶體MTo係成為OFF狀態，當較電壓VCGR而更低的情況時，係成為ON狀態。電壓VREAD，係身為無關於記憶體胞電晶體MT之臨限值電壓地而將該記憶體胞電晶體MT設為ON狀態之電壓，並較電壓VCGR而更高。
藉由此，包含有選擇電晶體MTo之NAND字串NS，當該選擇電晶體MTo為ON狀態的情況時，係使位元線BLo與電容器CAP之間被作電性連接，當為OFF狀態的情況時，係使位元線BLo與電容器CAP之間被作電性絕緣。
進而，在時刻t2處，係作為訊號SAP而被供給有電壓VDD，並且作為訊號SAN而被供給有電壓VSS。藉由此，電晶體Tr6～Tr9係成為活性狀態。在位元線BLo與電容器CAP被作了電性連接的情況時，位元線BLo，係因應於與電容器CAP之電容之間的大小關係，而例如使電壓降低。伴隨於此，電晶體Tr9係成為更強的ON狀態，節點N2e之電壓係上升並接近電壓電圧VDD。伴隨著節點N2e之電壓上升，電晶體Tr6係成為更強的ON狀態，節點N2o之電壓係降低並接近電壓電圧VSS。藉由此，放大器次模組SA，係能夠將成對的位元線BLo與位元線BLe之間之電位差一直放大至電壓VDD之程度。
另一方面，在位元線BLo與電容器CAP被作了電性絕緣的情況時，位元線BLo之電壓係幾乎不會改變。因此，放大器次模組SA，係並不將成對的位元線BLo與位元線BLe之間之電位差作放大。
感測放大器模組16，例如，係藉由未圖示之比較電路來對於成對之位元線BLo以及位元線BLe之電壓作比較，並判定是否為特定之電位差以上。藉由此，係能夠將被記憶在選擇電晶體MTo中之資料讀出。
在時刻t3處，訊號BSELo係從“H”準位而成為“L”準位，位元線BLo之節點N2o以及位元線BLe之節點N2e之電壓，係分別被重置為電壓VDD以及VSS。
藉由以上處理，讀出期間Tr_o係結束。
接著，在時刻t4處，讀出期間Tr_e之預充電動作係被開始。本動作，由於係與在時刻t2處之讀出期間Tr_e之預充電動作同等，因此係省略說明。
在時刻t5處，讀出期間Tr_e之感測動作係被開始。具體而言，例如，訊號EQL係從“H”準位而成為“L”準位，並且訊號BSELo係從“H”準位而成為“L”準位。伴隨於此，等化器次模組EQ1～EQm之各個的電晶體Tr3～Tr5係成為OFF狀態，並且選擇器次模組SEL1～SELm之各個的電晶體Tr1係成為OFF狀態。藉由此，位元線BLo之節點N2o，係相對於節點N2e以及N1o而成為浮動狀態。
又，行解碼器模組15，係對於被與選擇電晶體MT作連接的選擇字元線WL而供給電壓VCGR，並且對於被與非選擇電晶體MT作連接的非選擇字元線WL而供給電壓VREAD。
藉由此，包含有選擇電晶體MTe之NAND字串NS，當該選擇電晶體MTe為ON狀態的情況時，係將位元線BLe與電容器CAP之間作電性連接，當為OFF狀態的情況時，係將位元線BLe與電容器CAP之間作電性絕緣。
在位元線BLe與電容器CAP被作了電性連接的情況時，位元線BLe，係因應於與電容器CAP之電容之間的大小關係，而例如使電壓降低。伴隨於此，電晶體Tr8係成為更強的ON狀態，節點N2o之電壓係上升並接近電壓電圧VDD。伴隨著節點N2o之電壓上升，電晶體Tr7係成為更強的ON狀態，節點N2e之電壓係降低並接近電壓電圧VSS。藉由此，放大器次模組SA，係能夠將成對的位元線BLo與位元線BLe之間之電位差一直放大至電壓VDD之程度。
另一方面，在位元線BLe與電容器CAP被作了電性絕緣的情況時，位元線BLe之電壓係幾乎不會改變。因此，放大器次模組SA，係並不將成對的位元線BLo與位元線BLe之間之電位差作放大。
感測放大器模組16，例如，係藉由上述之未圖示之比較電路來對於成對之位元線BLo以及位元線BLe之電壓作比較，並判定是否為特定之電位差以上。藉由此，係能夠將被記憶在選擇電晶體MTe中之資料讀出。
在時刻t6處，訊號BSELe係從“H”準位而成為“L”準位，位元線BLo之節點N2o以及位元線BLe之節點N2e之電壓，係分別被重置為電壓VDD以及VSS。
藉由以上處理，讀出期間Tr_e係結束。
藉由此，對於1個的胞單元CU之讀出動作係結束。
另外，讀出期間Tr_o以及Tr_e之順序，係為任意，而並不被限定於圖9之例，亦可為相反。
1.3 製造方法
接著，針對在實施形態之半導體記憶裝置中的從NAND字串NS之形成起直到位元線BL之形成為止的一連串之製造工程之其中一例作說明。圖10～圖28之各者，係對於在實施形態之半導體記憶裝置之製造工程中的包含有對應於記憶體胞陣列之構造體的剖面構造之其中一例作展示。在圖10～圖28中，係展示有與圖7相對應之部分。
首先，如同圖10中所示一般，在半導體基板20中之預定形成記憶體柱MP之區域處，形成與下端部BTM相對應之洞H1。具體而言，首先係藉由光微影法等，而形成使與下端部BTM相對應之區域被作了開口的遮罩。之後，藉由使用有所形成之遮罩的向異性蝕刻，洞H1係被形成。在本工程中之向異性蝕刻，例如，係身為反應性離子蝕刻(RIE，Reactive Ion Etching)。
接著，如同圖11中所示一般，在半導體基板20之上面，係被設置有犧牲材41。犧牲材41，例如係包含氮化矽。犧牲材41，係可將洞H1完全地作填埋，亦可並不作填埋。
接著，如同圖12中所示一般，使被設置在洞H1內的犧牲材41之中之預定形成n+型雜質擴散區域33的區域被作蝕刻。藉由此，在預定形成n+型雜質擴散區域33之區域處，半導體基板20係露出。在本工程中之向異性蝕刻，例如，係身為RIE。
接著，如同圖13中所示一般，在犧牲材41以及半導體基板20之上面上，係被設置有半導體膜42，洞H1係被作填埋。半導體膜42，例如係包含非晶矽。
接著，如同圖14中所示一般，半導體膜42係被蝕刻，犧牲材41係露出，並且，半導體膜42係在各記憶體柱MP處而被作分斷。藉由此，在洞H1內之中央部分處，圓柱狀之半導體膜42係被形成。
接著，如同圖15中所示一般，例如藉由濕蝕刻，犧牲材41係被選擇性地去除。
接著，如同圖16中所示一般，在洞H1之側面以及底面處，磷(P)等之n型雜質係被作離子植入。藉由此，半導體基板20中之包含有洞H1之側面以及底面的部分以及半導體膜42，係分別成為n+型雜質擴散區域35以及33。藉由此，相當於電容器CAP之第2端的電極係被形成。
接著，如同圖17中所示一般，對洞H1內進行氧化處理，而形成絕緣膜34。藉由此，洞H1，係藉由包含有氧化矽之絕緣體而被作覆蓋。
接著，如同圖18中所示一般，涵蓋全面地而設置犧牲材43，洞H1係再度被作填埋。之後，藉由回蝕刻(etch back)處理，犧牲材43中之被設置在半導體基板20之上面處的部分係被去除。藉由此，半導體基板20之上面係露出，並且犧牲材43係在各記憶體柱MP處而被作分斷。
接著，如同圖19中所示一般，在半導體基板20以及犧牲材43之上面上，絕緣體層51以及犧牲材52係被交互地作複數次層積。之後，在最上層之絕緣體層51上，係更進而被層積有較絕緣體層51而更厚的絕緣體層53。絕緣體層51以及53，例如，係包含有氧化矽，犧牲材52，例如，係包含有氮化矽。
接著，如同圖20中所示一般，與下部柱LMP相對應之洞H2係被形成。具體而言，首先係藉由光微影法等，而形成使與洞H2相對應之區域被作了開口的遮罩。之後，藉由使用有所形成之遮罩的向異性蝕刻，洞H2係被形成。
在本工程中所被形成之洞H2，係貫通絕緣體層53、和犧牲材52以及絕緣體層51之層積體，並到達犧牲材43內。在本工程中之向異性蝕刻，例如，係身為RIE。
接著，如同圖21中所示一般，在絕緣體層53之上面上以及洞H2內，係被設置有犧牲材44，洞H2係被作填埋。犧牲材44，例如係包含非晶矽。之後，犧牲材44，係藉由回蝕刻處理，而使較絕緣體層53之上面而更上方之部分以及位置於與洞H2內之絕緣體層53相同之層處的部分被去除。之後，藉由使絕緣體層53被作縮細(slimming)，絕緣體層53係從洞H2之內部而被作蝕刻。藉由此，位置於與洞H2內之絕緣體層53相同之層處的部分之直徑係擴廣，對應於接頭部JT之空間係被形成。該空間，係藉由犧牲材44而再度被作填埋。
接著，如同圖22中所示一般，在絕緣體層53以及犧牲材44之上面上，犧牲材54以及絕緣體層55係被交互地作複數次層積。犧牲材54，例如，係包含有氮化矽，絕緣體層55，例如，係包含有氧化矽。
接著，如同圖23中所示一般，與記憶體柱MP相對應之洞H3係被形成。具體而言，首先係藉由光微影法等，而形成使與洞H3相對應之區域被作了開口的遮罩。之後，藉由使用有所形成之遮罩的向異性蝕刻，犧牲材54以及絕緣體層55之層積體中的對應於上部柱UMP之部分係被作蝕刻。藉由此，犧牲材44係露出。
接著，例如，藉由能夠對於矽選擇性地進行蝕刻的濕蝕刻等，犧牲材44以及43係被選擇性地蝕刻。藉由此，洞H3係被形成。另外，藉由使犧牲材43被去除，絕緣膜34係露出，但是，絕緣膜34，相對於上述之犧牲材44以及43的選擇性之蝕刻處理之選擇比係為小。因此，絕緣膜34，係能夠作為相對於該蝕刻處理之擋止膜而起作用，並能夠對於n+型雜質擴散區域33以及35還有半導體基板20起因於該蝕刻處理而被作蝕刻的情形作抑制。
接著，如同圖24中所示一般，在洞H3內，係依序被設置有阻隔絕緣膜32c、電荷積蓄膜32b以及穿隧絕緣膜32a，層積膜32係被形成。接著，在洞H3內係被設置有半導體膜31。半導體膜31，係以在洞H3內之n+型雜質擴散區域33與最下層之絕緣體層51之間之空間閉塞之前會在下端部BTM處之層積膜32上而超過特定之厚度的方式，而被成膜。藉由此，半導體膜31，係能夠作為相當於電容器CAP之第1端的電極而起作用。
接著，如同圖25中所示一般，在洞H3內，係被設置有芯構件30，洞H3內係被作填埋。被設置在洞H3內的芯構件30之中之位置於與最上層之絕緣體層55相同之層處的部分之一部分係被去除，在該空間中係被埋入有半導體部36。之後，在較最上層之絕緣體層55而更上層處所殘存的層積膜32、半導體膜31以及半導體部36係被去除。藉由此，記憶體柱MP係被形成。
接著，如同圖26中所示一般，犧牲材52係被置換為導電體層21，並且犧牲材54係被置換為導電體層22以及23。具體而言，在與細縫SLT相對應之區域處，洞(未圖示)係被形成。該洞之下端，例如係到達較最下層之犧牲材52而更下方處。藉由此，在該洞內，犧牲材52以及54係露出。接著，經由該洞，來藉由能夠將犧牲材52以及54選擇性地去除的濕蝕刻等，來將犧牲材52以及54去除。之後，在犧牲材52以及54被去除後的空間內，經由該洞，而設置導電體層21～23。在導電體層21～23被作了設置之後，在被形成於與細縫SLT相對應之區域處的洞內，係被設置有絕緣體層57，細縫SLT係被形成。
接著，在與細縫SHE相對應之區域處，洞(未圖示)係被形成。該洞之下端，例如係貫通導電體層23並位置在較最上層之導電體層22而更上方處。在被形成於與細縫SHE相對應之區域處的洞內，係被設置有絕緣體層58，細縫SHE係被形成。
接著，如同圖27中所示一般，接點CPe以及位元線BLe係被形成。具體而言，在記憶體柱MP上，係被形成有絕緣體層56，之後，藉由對於該絕緣體層56之向異性蝕刻，對應於接點CPe之洞係被形成。藉由此，對應於接點CPe之記憶體柱MP的半導體部36係露出。之後，該洞內係藉由導電體層24e而被作填埋，接點CPe係被形成。
接著，在絕緣體層56以及導電體層24e上，形成絕緣體層57，之後，藉由對於該絕緣體層57之向異性蝕刻，對應於位元線BLe之沿著Y軸而延伸之溝係被形成。藉由此，被與位元線BLe作共通連接的沿著Y軸而並排之複數之導電體層24e係露出。之後，該溝係藉由導電體層25e而被作填埋，位元線BLe係被形成。
接著，如同圖28中所示一般，接點CPo以及位元線BLo係被形成。具體而言，在絕緣體層57以及導電體層25e上，係被形成有絕緣體層58，之後，藉由對於該絕緣體層58之向異性蝕刻，對應於接點CPo之洞係被形成。藉由此，對應於接點CPo之記憶體柱MP的半導體部36係露出。之後，該洞內係藉由導電體層24o而被作填埋，接點CPo係被形成。
接著，在絕緣體層58以及導電體層24o上，形成絕緣體層59，之後，藉由對於該絕緣體層59之向異性蝕刻，對應於位元線BLo之沿著Y軸而延伸之溝係被形成。藉由此，被與位元線BLo作共通連接的沿著Y軸而並排之複數之導電體層24o係露出。之後，該溝係藉由導電體層25o而被作填埋，位元線BLo係被形成。
藉由以上工程，從NAND字串NS之形成起直到位元線BL之形成為止的一連串之製造工程係結束。
1.4 本實施形態之效果
在形成被構成為能夠與源極線SL作電性連接的NAND字串NS的情況時，係被實行有取得記憶體柱MP內之半導體膜31與源極線SL之間之導通的工程。具體而言，係形成貫通犧牲材52以及54並到達源極線SL處之洞，並在該洞內形成層積膜32。之後，為了取得後續所形成的半導體膜31與源極線SL之間之導通，被形成於該洞之底面或底面附近之側面處的層積膜32係被去除。然而，伴隨著犧牲材52以及54之層積數量的增加，用以從犧牲材52以及54之上方來對於源極線SL進行存取的洞係會變得非常深。因此，將該洞之底面附近之層積膜32去除的工程之難易度係可能會變高。故而，對於記憶體胞陣列10之製造工程所施加的負擔係可能會變大。
若依據實施形態，則源極線SL和NAND字串NS，係經由電容器CAP而被作電性絕緣。藉由此，取得記憶體柱MP內之半導體膜31與源極線SL之間之導通的工程係成為不必要，而能夠對於對記憶體胞陣列10之製造工程所施加的負擔之增加作抑制。
具體而言，作為電容器CAP之源極線SL側之電極而起作用的n+型雜質擴散區域33以及35，係在犧牲材52以及54被作層積之前，預先被形成於半導體基板20內。作為記憶體胞電晶體MT之電荷積蓄層32b而起作用並且亦作為電容器CAP之介電質而起作用的層積膜32，係作為連續膜而被形成。作為記憶體胞電晶體MT之通道而起作用並且亦作為電容器CAP之位元線BL側之電極而起作用的半導體膜31，係作為連續膜而被形成。因此，關於電容器CAP，係能夠將「形成源極線SL側之電極之工程」和「形成介電質之工程」以及「形成位元線BL側之電極之工程」，藉由層積3個的膜之工程來實現之。因此，將被形成於洞H3內之層積膜32之底面附近之部分去除的工程係成為不必要，而能夠對於對記憶體胞陣列10之製造工程所施加的負擔之增加作抑制。
另外，若依據上述之構成，則NAND字串NS，係並不將被與選擇閘極線SGS作連接的選擇電晶體之ON狀態和OFF狀態作切換地而恆常被與源極線SL作電性絕緣。因此，在讀出動作中，無關於選擇電晶體MT是否成為ON狀態，在NAND字串NS處均不會流動電流。
若依據實施形態，則在讀出動作中，感測放大器模組16，係藉由對於位元線BL之電壓作感測，來讀出資料。具體而言，感測放大器模組16，係將位元線BLo以及位元線BLe之電壓作等化。之後，感測放大器模組16，係使位元線BLo以及位元線BLe之其中一方與NAND字串NS作導通，並且將另外一方設為浮動狀態。藉由此，在選擇電晶體MT係為ON狀態的情況時，起因於位元線BL與電容器CAP之間之電容的大小關係，被與NAND字串NS作了導通的位元線BL之節點N2之電壓係降低。另一方面，在選擇電晶體MT係為OFF狀態的情況時，被與NAND字串NS作了導通的位元線BL之節點N2之電壓係幾乎不會改變。感測放大器模組16，係能夠藉由對於該節點N2的電壓變化之差異作感測，而將被記憶在選擇電晶體MTo中之資料讀出。
另外，為了在上述之讀出動作中將位元線BLo之電壓變化以良好精確度來作感測，較理想，電容器CAP之電容，係為位元線BL之電容的10％程度或者是此以上。亦即是，較理想，係將電容器CAP之電容盡可能地增大，並將位元線BL之電容盡可能地縮小。
若依據實施形態，則n
+型雜質擴散區域35，係包含有位置於較半導體膜31之下端而更下方處的部分35A、和位置在較半導體膜31之下端而更上方處的部分35B。又，n
+型雜質擴散區域33，係位置在較半導體膜31之下端而更上方處，並與部分35A相接觸，並且被設置在與部分35B相互作了分離的位置處。藉由此，在下端部BTM處的半導體膜31係成為圓筒形狀，並能夠使該圓筒之內側面、底面以及外側面作為電容器CAP之電極而起作用。因此，係能夠使電極之面積增加，而能夠使電容器CAP之電容增加。
又，若依據實施形態，則相鄰之位元線BLo以及BLe，係被設置在互為相異之高度處。藉由此，係能夠使位元線BLo與BLe之間的寄生電容減少，而能夠使位元線BL之電容減少。
2. 其他
另外，在上述之實施形態中，雖係針對感測放大器模組16為具備有被1根的位元線BLo以及1根的位元線Ble之組所共有之次模組的情況，來作了說明，但是，係並不被限定於此。例如，感測放大器模組16，係亦可在全部的位元線BL之每一者處而具備有次模組。於此情況，在讀出動作時，係能夠並不將讀出期間區分為2個的期間地而針對全部的位元線BL來同時地對電壓作感測。
又，在上述實施形態中，雖係針對電容器CAP為被形成於半導體基板20內的情況來作了說明，但是，係並不被限定於此。例如，電容器CAP，係亦可被設置在另外形成於半導體基板20與導電體層21之間的半導體層(未圖示)內。於此情況，係亦可在該半導體層與半導體基板20之間，設置行解碼器模組15和感測放大器模組16等之周邊電路。
又，在上述實施形態中，雖係針對將本發明適用於「在半導體基板20之上方處，使NAND字串NS沿著Z方向來作延伸的3維層積型之半導體記憶裝置10」中的情況來作了說明，但是，係並不被限定於此。例如，就算是針對使NAND字串NS在XY平面內而延伸的2維層積型之半導體記憶裝置10，亦可適用本發明。
雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於本發明之範圍作限定者。此些之實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態及其變形，係被包含於發明之範圍以及要旨內，並且亦被包含於申請專利範圍中所記載之發明及其均等範圍內。
1:半導體記憶裝置
2:記憶體控制器
8:電晶體
10:記憶體胞陣列
11:指令暫存器
12:位址暫存器
13:序列器
14:驅動器模組
15:行解碼器模組
16:感測放大器模組
BLK0:區塊
BLKn:區塊
CMD:指令
ADD:位址資訊
DAT:資料
PA:頁面位址
BA:區塊位址
CA:列位址
BL1:位元線
BL2:位元線
BL2m-1:位元線
BL2m:位元線
BL1o:位元線
BL1e:位元線
BLmo:位元線
BLme:位元線
SGD0:選擇閘極線
SGD1:選擇閘極線
SGD2:選擇閘極線
SGD3:選擇閘極線
WL0:字元線
WL1:字元線
WL2:字元線
WL3:字元線
WL4:字元線
WL5:字元線
WL6:字元線
WL7:字元線
WL8:字元線
WL9:字元線
WL10:字元線
WL11:字元線
WL12:字元線
WL13:字元線
WL14:字元線
WL15:字元線
ST:選擇電晶體
MT0:記憶體胞電晶體
MT1:記憶體胞電晶體
MT2:記憶體胞電晶體
MT3:記憶體胞電晶體
MT4:記憶體胞電晶體
MT5:記憶體胞電晶體
MT6:記憶體胞電晶體
MT7:記憶體胞電晶體
MT8:記憶體胞電晶體
MT9:記憶體胞電晶體
MT10:記憶體胞電晶體
MT11:記憶體胞電晶體
MT12:記憶體胞電晶體
MT13:記憶體胞電晶體
MT14:記憶體胞電晶體
MT15:記憶體胞電晶體
CAP:電容器
NS:NAND字串
CU:胞單元
SL:源極線
SU0:字串單元
SU1:字串單元
SU2:字串單元
SU3:字串單元
SLT:細縫
SHE:細縫
MP:記憶體柱
CP:接點
CPo:接點
CPe:接點
BL:位元線
BLo:位元線
BLe:位元線
20:半導體基板
21:導電體層
22:導電體層
23:導電體層
24:導電體層
25:導電體層
LMP:下部柱
UMP:上部柱
JT:接頭部
BTM:下端部
30:芯構件
31:半導體膜
32:層積膜
33:n
+型雜質擴散區域
34:絕緣膜
35:n
+型雜質擴散區域
36:半導體部
37:絕緣體層
38:絕緣體層
35A:部分
35B:部分
32a:穿隧絕緣膜
32b:電荷積蓄膜
32c:阻隔絕緣膜
24o:導電體層
25o:導電體層
24e:導電體層
25e:導電體層
161:選擇器模組
162:等化器模組
163:放大器模組
SEL1:選擇器次模組
SELm:選擇器次模組
EQ1:等化器次模組
EQm:等化器次模組
SA1:放大器次模組
SAm:放大器次模組
Tr1 :電晶體
Tr2:電晶體
Tr3:電晶體
Tr4:電晶體
Tr5:電晶體
Tr6 :電晶體
Tr7:電晶體
Tr8:電晶體
Tr9:電晶體
N1o:節點
N2o:節點
N1e:節點
N2e:節點
VDD/2:電壓
EQL:訊號
BSELe:訊號
EQL:訊號
VDD:電壓
SAN:訊號
SAP:訊號
BLo:位元線
MTo:記憶體胞電晶體
BLe:位元線
MTe:記憶體胞電晶體
VSS:電壓
t1:時刻
t2:時刻
t3:時刻
t4:時刻
t5:時刻
t6:時刻
Tr_o:讀出期間
BSELo:訊號
VCGR:電壓
VREAD:電壓
Tr_e:讀出期間
H1:洞
41:犧牲材
42:半導體膜
43:犧牲材
51:絕緣體層
52:犧牲材
53:絕緣體層
H2:洞
44:犧牲材
54:犧牲材
55:絕緣體層
H3:洞
56:絕緣體層
57:絕緣體層
58:絕緣體層
59:絕緣體層
[圖1]係為用以對於包含有實施形態的半導體記憶裝置之記憶體系統之構成作說明之區塊圖。
[圖2]係為用以對於實施形態之半導體記憶裝置之記憶體胞陣列的構成作說明之電路圖。
[圖3]係為用以對於實施形態之半導體記憶裝置之記憶體胞陣列的平面布局作說明之平面圖。
[圖4]係為沿著圖3之IV-IV線的記憶體胞陣列之剖面圖。
[圖5]係為沿著圖4之V-V線的記憶體胞電晶體之剖面圖。
[圖6]係為沿著圖4之VI-VI線的電容器之剖面圖。
[圖7]係為沿著圖3之VII-VII線的記憶體胞陣列之剖面圖。
[圖8]係為用以對於實施形態之半導體記憶裝置之感測放大器模組的構成作說明之電路圖。
[圖9]係為用以對於在實施形態之半導體記憶裝置中的讀出動作作說明之時序圖。
[圖10～圖28]係為用以對於實施形態之半導體記憶裝置之製造工程作說明的記憶體胞陣列之剖面圖。
BLK:區塊
BL1,BL2,BL2m-1,BL2m,BL1o,BL1e,Blmo,Blme:位元線
SGD0,SGD1,SGD2,SGD3:選擇閘極線
WL0,WL1,WL7,WL8,WL14,WL15:字元線
ST：選擇電晶體
MT0,MT1,MT7,MT8,MT14,MT15:記憶體胞電晶體
CAP:電容器
NS:NAND字串
CU:胞單元
SL:源極線
SU0,SU1,SU2,SU3:字串單元
