DE10393735T5

DE10393735T5 - 2T2C-Signalspielraumtestmodus durch Verwendung verschiedener Vorladepegel für BL und /BL

Info

Publication number: DE10393735T5
Application number: DE10393735T
Authority: DE
Inventors: Michael Jacob; Thomal Roehr; Jörg WOHLFAHRT; Hans-Oliver Joachim
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-11-20
Filing date: 2003-11-11
Publication date: 2005-10-20
Also published as: AU2003278684A8; US20040095799A1; AU2003278684A1; WO2004047116A8; WO2004047116A1

Abstract

Halbleiterspeicher-Testmoduskonfiguration, umfassend:
einen ersten Kondensator zum Speichern von digitalen Daten, der eine Zellenplattenleitung durch einen ersten Auswahltransistor mit einer ersten Bitleitung verbindet, wobei der erste Auswahltransistor durch eine Verbindung mit einer Wortleitung aktiviert wird;
einen zweiten Kondensator zum Speichern digitaler Daten, der die Zellenplattenleitung durch einen zweiten Auswahltransistor mit einer zweiten Bitleitung verbindet, wobei der zweite Auswahltransistor durch eine Verbindung mit der Wortleitung aktiviert wird;
einen mit der ersten und der zweiten Bitleitung verbundenen Leseverstärker zur Messung eines Differenz-Lesesignals auf der ersten und der zweiten Bitleitung; und
ein durch einen dritten Transistor mit der ersten Bitleitung verbundenes Potential zum Ändern eines Vorladesignalpegels auf der ersten Bitleitung, wenn der dritte Transistor eingeschaltet wird, um das Differenz-Lesesignal zu reduzieren.

Description

Verwandte Anmeldungen
Die vorliegende Offenlegung ist mit den folgenden gleichzeitig registrierten Anmeldungen verwandt, die alle an die Infineon Technologies AG übertragen werden sollen und auf die hiermit vollständig in der vorliegenden Offenlegung ausdrücklich Bezug benommen wird:
"2T2C Signal Margin Test Mode Using Resistive Element" für Michael Jacob et al., Anwaltsaktenzeichen FP1783; "2T2C Signal Margin Test Mode Using a Defined Charge and Discharge of BL and /BL" für Hans-Oliver Joachim et al., Anwaltsaktenzeichen FP1807; und "2T2C Signal Margin Test Mode Using a Defined Charge and Discharge of BL and /BL" für Hans-Oliver Joachim et al., Anwaltsaktenzeichen FP1808.
Technisches Gebiet
Die vorliegende Erfindung betrifft die Implementierung von Schaltungen zum Testen des Signalspielraums in in einer 2T2C-Konfiguration arbeitenden Speicherzellen.
Allgemeiner Stand der Technik
In Halbleiterspeichern sind Zuverlässigkeitsprobleme mit zunehmenden Speichergrößen, kleineren Strukturelementegrößen und niedrigeren Betriebsspannungen komplizierter geworden. Es ist wichtiger geworden, die Zellensignalleseoperation, das Signal von Speicherzellen und die Begrenzungsfaktoren zu verstehen. Eine besonders wichtige Kenngröße bei Zuverlässigkeitsbestimmungen von Halbleiterspeichern ist der Signalspielraum. Bei einer 2T2C-Speicherzellen konfiguration ist der Signalspielraum ein Maß für das von dem Leseverstärker gemessene Null-im-Vergleich-zu-Eins-Signal. Es ist besonders nützlich, in der Lage zu sein, den Signalspielraum auf der Produktebene zu messen. Mit den Ergebnissen von Signalspielraumtests auf Produktebene kann man die Zuverlässigkeit und auch den Leseverstärkerentwurf und die Bitleitungsarchitektur optimieren, um das dynamische Auslesen von Speicherzellen zu optimieren. Darüber hinaus kann eine Testsequenz auf Produktebene für den Signalspielraum dabei helfen, über die gesamte Bauelementelebensdauer hinweg volle Produktfunktionalität sicherzustellen, wobei alle Alterungseffekte berücksichtigt werden.
Von den neueren Halbleiterspeichern haben ferroelektrische Direktzugriffsspeicher (FeRAMs) aufgrund ihres Betriebs mit niedrigen Spannungen und hoher Geschwindigkeit zusätzlich zu ihrer Nichtflüchtigkeit viel Aufmerksamkeit auf sich gelenkt. 1 zeigt eine typische vorbekannte FeRAM-Speicherzelle in einer 2T2C-Konfiguration. Die 2T2C-Konfiguration verwendet zwei Transistoren und zwei Kondensatoren pro Bit. Die 2T2C-Konfiguration ist vorteilhaft, weil sie eine Rauschlöschung zwischen den Transistoren erlaubt. Zwei Speicherkondensatoren (Cferro) sind über zwei Auswahltransistoren (TS) auf einer Seite mit einer gemeinsamen Plattenleitung (PL) und auf der anderen Seite mit zwei Bitleitungen (BL, /BL) verbunden. Die beiden Transistoren werden gleichzeitig durch eine gemeinsame Wortleitung (WL) ausgewählt. Mit jeder Bitleitung ist eine eigene Bitleitungskapazität (CBL) verbunden. Diese Bitleitungskapazität ist für die Leseoperation der Speicherzelle erforderlich. Das Differenz-Lesesignal auf dem Bitleitungspaar wird in einem angeschlossenen Leseverstärker ausgewertet. Die Polarisation wird in den beiden Speicherkondensatoren einer 2T2C-Speicherkonfiguration immer in direkt entgegengesetzten Zuständen gehalten.
4 zeigt die Signale auf den Bitleitungen während eines Lesezugriffs. 4–7 der vorliegenden Offenlegung enthalten alle einen Plot der Lesesignale auf BL /BL als Funktion der Zeit. In diesen Plots repräsentiert eine der Leitungen das Lesesignal auf BL und die andere das Lesesignal auf /BL. Welches Signal von welcher der Leitungen repräsentiert wird, hängt davon ab, ob das Lesesignal auf BL oder das Lesesignal auf /BL größer ist. Beide Bitleitungen BL und /BL werden auf denselben Pegel vorgeladen (z. B. 0 V in der Figur). Außerdem wird kurz vor t0 die Wortleitung WL aktiviert ("aktiv" bedeutet hierbei, daß WL für herkömmliche FeRams high und für Ketten-FeRams low ist). Die Wortleitung WL wird erst kurz nach dem Beenden des Rückschreibens deaktiviert. Zum Zeitpunkt t0 wird die Platte aktiviert und das Lesesignal erscheint gemäß dem Kapazitätsverhältnis Cferro/CBL auf den Bitleitungen. Die effektive Kapazität eines ferroelektrischen Kondensators hängt von seinem Polarisationszustand vor der Leseoperation ab. Zum Zeitpunkt t1 werden auf den beiden Bitleitungen die vollen Lesesignale entwickelt. Zum Zeitpunkt t2 wird der Leseverstärker aktiviert, und die Bitleitungssignale werden auf die vollen Bitleitungsspannungen verstärkt. Zum Zeitpunkt t3 wird der Leseverstärker deaktiviert und der Zugriffszyklus endet bei t4.
Eine gute Lösung für die Bestimmung des Signalspielraums in FeRAM-Speicherzellen unter Verwendung eines einzigen Transistors und Kondensators (1T1C) besteht darin, die Referenzbitleitungsspannung zu sweepen. Ein vorbekanntes Verfahren zur Bestimmung des Signalspielraums in 2T2C-FeRAM-Speicherzellen besteht darin, den Bitleitungspegel durch Kondensatorkopplung zu verschieben. Dieses Verfahren ist jedoch nicht zufriedenstellend, weil es einen zusätzlichen Kondensator erfordert.
Es wäre deshalb wünschenswert, eine Schaltung mit einem Testmodusteil zur Ermöglichung einer Produkttestsequenz für den ungünstigsten Fall des Signalspielraums bereitzustellen. Außerdem wäre es wünschenswert, eine solche Schaltung zur Verwendung mit Halbleiterspeichern in einer 2T2C-Konfiguration zu entwerfen, ohne daß zusätzliche Kondensatoren in der Schaltung erforderlich sind.
Kurze Darstellung der Erfindung
Die vorliegende Erfindung stellt einen Testmodusteil zur Ermöglichung einer Produkttestsequenz für den ungünstigsten Fall des Signalspielraums bereit, um über die gesamte Bauteillebensdauer hinweg volle Produktfunktionalität sicherzustellen, wobei alle Alterungseffekte berücksichtigt werden. Die Erfindung arbeitet gut mit Halbleiterspeichern mit einer 2T2C-Konfiguration.
Ein erster Aspekt der vorliegenden Erfindung schlägt allgemein ausgedrückt einen Testmodusteil zur Ermöglichung einer Produkttestsequenz für den ungünstigsten Fall des Signalspielraums bereit, um über die gesamte Bauteillebensdauer hinweg volle Produktfunktionalität sicherzustellen, wobei alle Alterungseffekte berücksichtigt werden. Eine Halbleiterspeicher-Testmoduskonfiguration enthält einen ersten Kondensator zum Speichern digitaler Daten. Der Kondensator verbindet durch einen ersten Auswahltransistor eine Zellenplattenleitung mit einer ersten Bitleitung. Der erste Auswahltransistor wird durch eine Verbindung mit einer Wortleitung aktiviert. Ein zweiter Kondensator speichert digitale Daten und verbindet die Zellenplattenleitung durch einen zweiten Auswahltransistor mit einer zweiten Bitleitung. Der zweite Auswahltransistor wird ebenfalls durch eine Verbindung mit der Wortleitung aktiviert. Mit der ersten und der zweiten Bitleitung ist ein Leseverstärker verbunden und mißt auf der ersten und der zweiten Bitleitung ein Differenz-Lesesignal. Durch einen dritten Transistor wird ein Potential mit der ersten Bitleitung verbunden und ändert einen Vorladesignalpegel auf der ersten Bitleitung, wenn der dritte Transistor eingeschaltet wird, um das Differenz-Lesesignal zu verringern.
Ein weiterer Aspekt der vorliegenden Erfindung betrifft ein Verfahren zum Testen eines Halbleiterspeichers mit den folgenden Schritten: Identifizieren einer ersten Bitleitung, die ein niedrigeres Lesesignal als eine zweite Bitleitung aufweisen soll; Aktivieren eines mit der ersten Bitleitung verbundenen dritten Transistors für einen Zeitraum, um die erste Bitleitung auf einen Potentialpegel vorzuladen, der höher als ein Vorladepotentialpegel der zweiten Bitleitung ist; Aktivieren einer Zellenplattenleitung, um auf der ersten und der zweiten Bitleitung ein Lesesignal zu erzeugen, das digitale Daten repräsentiert, die durch zwei durch einen ersten und einen zweiten Transistor mit der Zellenplattenleitung verbundene Kondensatoren gespeichert werden; Aktivieren eines mit der ersten und der zweiten Bitleitung verbundenen Leseverstärkers, wodurch Lesesignale auf der ersten und der zweiten Bitleitung verstärkt werden; und Bestimmen eines verringerten Differenz-Lesesignals auf der ersten und der zweiten Bitleitung aufgrund des vergrößerten Vorladepotentialpegels auf der ersten Bitleitung.
Kurze Beschreibung der Figuren
Es werden nun weitere bevorzugte Merkmale der Erfindung lediglich als Beispiel mit Bezug auf die folgenden Figuren beschrieben. Es zeigen:
1 eine 2T2C-Speicherkonfiguration des Standes der Technik.
2 Plots der Signale auf den Bitleitungen während eines Lesezugriffszyklus in der vorbekannten Schaltung von 1.
3 eine Speicherkonfiguration der vorliegenden Erfindung mit an die Bitleitung angeschlossenen zusätzlichen Potentialen.
4 Plots der Signale auf den Bitleitungen zusammen mit dem Signal/PC während eines Lesezugriffszyklus für die Schaltung von 3.
Ausführliche Beschreibung der Ausführungsformen
3 zeigt ein Schaltbild einer Speicherzelle 10 gemäß der Erfindung. Die Schaltung von 3 unterscheidet sich insofern von der vorbekannten Schaltung von 1, als die Potentiale P 26 und /P 26' an Punkten durch die Transistoren TPC 24, 24' mit den Bitleitungen BL 16 und /BL 16' verbunden werden, die durch Bitleitungskapazitäten 14, 14' von Masse getrennt werden. Die Potentiale P 26 und /P 26' sind separat für die Bitleitungen BL 16 und /BL 16' durch die Transistoren TPC 24, 24' umschaltbar. Entweder können keine oder beide der Transistoren TPC 24, 24' durch separate Signale PC 22 oder /PC 20 aktiviert werden, um die Potentiale P 26 und /P 26' an die Bitleitungen BL 16 und /BL 16' anzulegen. Bei alternativen Ausführungsformen befindet sich nur einer der Transistoren TPC 24, 24' in der Speicherzelle und es wird somit nur eines der Potentiale P 26 und /P 26' an eine der Bitleitungen BL 16 oder /BL 16' angelegt.
Die Signaleingänge PC 22, /PC 20 werden während des normalen Betriebs auf nicht-aktiv gehalten (wobei der Transistor TPC 24 oder 24' ausgeschaltet ist), und die Schaltung ist der in 1 gezeigten Schaltung elektrisch ähnlich. Während des Testens kann einer der Signaleingänge (oder bei einer anderen Ausführungsform können beide Signaleingänge) PC 22 oder /PC 20 aktiviert werden, so daß die Potentiale P 26 oder /P 26' an die Bitleitungen BL 16 oder /BL 16' angelegt werden.
Die Speicherzelle 10 von 3 stellt zum Testen des Signalspielraums eine Testmodusschaltung bereit. Um die Speicherzelle 10 zu testen, werden erste Daten in die Speicherzelle 10 geschrieben und die Daten danach gelesen und mit den erwarteten (d. h. geschriebenen) Daten verglichen. Während des Testens ist also bekannt, welche Leitung BL 16 oder /BL 16' ein niedrigeres und welche ein höheres Signal aufweisen sollte. Der 2T2C-Signalspielraum läßt sich testen, indem die Differenz zwischen einem "0"-Signal auf einer Bitleitung und einem "1"-Signal auf der anderen Bitleitung selektiv reduziert wird. Die Bitleitung, von der erwartet wird, daß sie während des Testens das höhere Signal aufweist, wird wie bei der vorbekannten Speicherzelle von 1 auf einen Normalpegel vorgeladen. Die Bitleitung, von der erwartet wird, daß sie während des Tests das niedrigere Signal aufweist, wird jedoch auf einen Pegel vorgeladen, der höher als der normale Vorladepegel der Bitleitung mit dem höheren Signalpegel ist. Das Ergebnis dieses Testmodus ist ein reduziertes Differenz-Lesesignal (d. h. die Differenz zwischen den beiden Bitleitungssignalen) auf den Bitleitungen nach der Aktivierung einer gemeinsamen Plattenleitung (PL) 18, wodurch der Spielraum für einen sicheren Betrieb des Chips (die Testbedingung des ungünstigsten Falls) verengt wird.
Die entsprechenden Signale der Bitleitung 16, 16' sind in 4 gezeigt. Die Kurve 30 repräsentiert die Signale /PC 20 zum Aktivieren des Transistors TPC 24'. Die Kurven 32 und 34 repräsentieren die Signalpegel auf den Bitleitungen BL 16 bzw. /BL 16'. In diesem Beispiel wird angenommen, daß die Bitleitung /BL 16' die Bitleitung mit dem niedrigeren Signal ist. Die Bitleitung BL 16 wird auf einem bestimmten Pegel (z. B. 0 V in der Figur) vorgeladen und zum Zeitpunkt tPCon wird das Bitleitungstestmodussignal /PC 20 aktiviert, wodurch der Transistor TPC 24' eingeschaltet und die Bitleitung /BL 16' auf einen Pegel /P vorgeladen wird, der höher als der Signalpegel auf der Bitleitung BL 16 ist. Zum Zeitpunkt tPCoff, nachdem zwei verschiedene Vorladepegel auf den beiden Leitungen erreicht sind, wird das Signal/PC 20 deaktiviert, wodurch wieder der Transistor TPC 24' ausgeschaltet und die Zuführung des Potentials /P zu der Bitleitung /BL unterbrochen wird. Es besteht bei dieser Erfindung keine Beschränkung bezüglich tPCon und tPCoff, so daß also tPCoff bei einer anderen Ausführungsform auch zur selben Zeit oder nach t0 auftreten könnte. Ähnlich könnte tPCon zu verschiedenen Zeiten auftreten. Zum Zeitpunkt t0 wird die gemeinsame Plattenleitung (PL) 18 aktiviert und ein Lesesignal erscheint auf den Bitleitungen gemäß dem Kapazitätsverhältnis Cferro/CBL. Hierbei ist Cferro die Kapazität der Speicherkondensatoren Cferro 17 und Cferro 17', die über zwei Auswahltransistoren (TS) 19, 19' auf einer Seite mit der Platte 18 und auf der anderen Seite mit den beiden Bitleitungen (BL 16, /BL 16') verbunden sind. CBL ist die Kapazität der eigenen Bitleitungskapazitäten (CBL) 14, 14', die mit jeder Bitleitung verbunden sind. Zum Zeitpunkt t1 werden wieder die vollen Lesesignale auf den beiden Bitleitungen 16, 16' entwickelt. Zum Zeitpunkt t3 wird der Leseverstärker deaktiviert und der Zugriffszyklus endet bei t4.
Das höhere Signal auf /BL 16' wird deshalb reduziert, und die Differenz zwischen dem höheren und dem niedrigeren Bitleitungssignal wird für diesen Test kleiner. Die Menge an "Signalspielraum" kann durch das Zeitfenster gesteuert werden, während dessen der Transistor TPC 24' eingeschaltet ist, d. h, zwischen tPCon und tPCoff.
Ein Beispiel für die Prozedur zum Testen des Analogwerts des Signalspielraums wird durch die folgenden Schritte illustriert:

1. Daten in die Speicherzelle im normalen Betrieb schreiben und dann daraus lesen (ohne die Transistoren TSM 24 oder 24' zu aktivieren). Wenn das Differenz-Lesesignal zu klein ist, bleibt ein Vergleich der Lesedaten mit den Schreibdaten erfolglos, wodurch angezeigt wird, daß die Schaltung keinen Signalspielraum aufweist. Wenn das Differenz-Lesesignal groß genug ist, wird Schritt 2 durchgeführt.
2. In die Speicherzelle Daten schreiben und dann Daten daraus lesen, wobei das Zeitfenster der Transistoren 24 oder 24' auf einen Kleinwert-Signalspielraum (SM0) gesetzt wird, um die Bitleitung /BL 16' auf einen Pegel /P vorzuladen, der höher als der Signalpegel auf der Bitleitung BL 16 ist. Wenn das Differenz-Lesesignal zu klein ist, bleibt ein Vergleich der Lesedaten und der Schreibdaten erfolglos, wodurch angezeigt wird, daß die Schaltung keinen Signalspielraum aufweist. Wenn das Differenz-Lesesignal groß genug ist, wird Schritt 3 durchgeführt.
3. Daten in die Speicherzelle schreiben und dann Daten daraus lesen, wobei das Zeitfenster der Transistoren 24 oder 24' auf einen etwas größeren Wert gesetzt wird, entsprechend einem ersten Signalspielraum (SM1) zum Vorladen der Bitleitung /BL 16' auf einen Pegel /P, der höher als der Signalpegel auf der Bitleitung BL 16 ist. Wenn das Differenz-Lesesignal zu klein ist, bleibt ein Vergleich der Lesedaten mit den Schreibdaten erfolglos, wodurch angezeigt wird, daß die Schaltung einen SM0 entsprechenden Signalspielraum aufweist. wenn das Differenz-Lesesignal groß genug ist, wird Schritt 4 durchgeführt.
4. Daten in die Speicherzelle schreiben und dann Daten daraus lesen, wobei das Zeitfenster der Transistoren 24 oder 24' auf einen noch größeren Wert gesetzt wird, entsprechend einem zweiten Signalspielraum (SM2) zum Vorladen der Bitleitung /BL 16' auf einen Pegel /P der höher als der Signalpegel auf der Bitleitung BL 16 ist. Wenn das Differenz-Lesesignal zu klein ist, bleibt ein Vergleich der Lesedaten mit den Schreibdaten erfolglos, wodurch angezeigt wird, daß die Schaltung einen SM1 entsprechenden Signalspielraum aufweist. Wenn das Differenz-Lesesignal groß genug ist, wird der Test fortgesetzt, bis der Vergleich erfolglos bleibt.

Bei einer anderen Ausführungsform wird die obige Prozedur durchgeführt, indem die Vorladung der Bitleitung BL 16 auf einen Pegel P verkleinert wird, der kleiner als der Signalpegel auf der Bitleitung /BL 16' ist.
Bei dem vorbekannten Verfahren für eine Leseoperation einer Speicherzelle, wie zum Beispiel in 1 gezeigt, werden die Transistoren TCP 24', 24 der vorliegenden Erfindung nicht benutzt und die Bitleitungen werden auf denselben normalen Pegel (z. B. 0 V oder einem bestimmten anderen Pegel) vorgeladen. Die vorliegende Erfindung umfaßt jedoch mehrere Ausführungsformen zur Erzeugung eines reduzierten Differenz-Lesesignals (d. h. die Differenz zwischen den beiden Bitleitungssignalen) auf den Bitleitungen. In der Situation, bei der erwartet wird, daß die Bitleitung BL 16 ein höheres Signal aufweist und erwartet wird, daß die Bitleitung /BL 16' das niedrigere Signal aufweist, umfassen diese Ausführungsformen folgendes

1. Es gibt keinen Transistor TPC 24, oder er wird nicht aktiviert, aber die Bitleitung BL 16 wird genauso wie bei der normalen vorbekannten Leseoperation auf den normalen Pegel vorgeladen. Es gibt einen Transistor TPC 24', der durch das Signal /PC 20 aktiviert wird und der /BL ein Potential /P 26' zuführt, um auf der Bitleitung /BL 16' einen Vorladesignalpegel zu erzeugen, der größer als der Normalpegel ist.
2. Es gibt einen Transistor TPC 24, der durch das Signal PC 22 aktiviert wird und BL ein Potential P 26 zuführt, um auf der Bitleitung BL 16 ein Vorladesignal P 26 mit dem normalen Signalpegel zu liefern. Außerdem gibt es einen Transistor TPC 24', der durch das Signal /PC 20 aktiviert wird und /BL ein Potential /P 26' zuführt, um auf der Bitleitung BL 16' einen Vorladesignalpegel zu erzeugen, der größer als der normale Vorladesignalpegel ist.
3. Es gibt einen Transistor TPC 24, der durch das Signal PC 22 aktiviert wird und der BL ein Potential P 26 zuführt, um auf der Bitleitung BL 16 einen Vorladesignalpegel zu erzeugen, der größer als der normale Vorladesignalpegel ist. Außerdem gibt es einen Transistor TPC 24', der durch das Signal /PC 20 aktiviert wird, und der /BL ein Potential /P 26' zuführt, um einen Vorladesignalpegel zu erzeugen, der größer als das Potential P 26 ist.
4. Es gibt einen Transistor TPC 24, der durch das Signal PC 22 aktiviert wird und der BL ein Potential P 26 zuführt, um auf der Bitleitung BL 16 einen Vorlagesignalpegel zu erzeugen, der kleiner als der normale Vorladesignalpegel ist. Es gibt drei Alternativen für diese Ausführungsform: a) es gibt keinen Transistor TPC 24' oder er ist nicht aktiviert, und die Bitleitung /BL wird genauso wie bei der normalen vorbekannten Leseoperation auf den normalen Pegel vorgeladen; b) es gibt einen Transistor TPC 24', der durch das Signal /PC 20 aktiviert wird und der /BL ein Potential /P 26' zuführt, um einen Vorladesignalpegel zu erzeugen, der ungefähr mit dem Potential P 26 übereinstimmt; c) es gibt einen Transistor TPC 24', der durch das Signal /PC 20 aktiviert wird und der /BL ein Potential /P 26' zuführt, um auf der Bitleitung /BL 16' einen Vorladesignalpegel zu erzeugen, der kleiner als der normale Vorladesignalpegel, aber größer als das Potential P 26 ist; und d) es gibt einen Transistor TPC 24', der durch das Signal /PC 20 aktiviert wird und der /BL ein Potential /P 26' zuführt, um einen Vorladesignalpegel zu erzeugen, der größer als das Potential P 26 ist.

Bei alternativen Ausführungsformen werden die Potentiale /P 26' und P 26 chipintern erzeugt oder werden extern bereitgestellt.
Bei anderen Ausführungsformen werden VWL und/oder VPL und/oder Tread usw. so eingestellt, daß die Differenz zwischen den Spannungen an den beiden verschiedenen Ferrokondensatoren Cferro 16, 16', während des Auslesens überwunden wird. Diese Spannungsdifferenzen können auch aus den beiden verschiedenen Vorladepegeln entstehen.
Obwohl die Erfindung oben unter Verwendung bestimmter Ausführungsformen beschrieben wurde, sind also, wie Fachleuten klar sein wird, viele Varianten innerhalb des Schutzumfangs der Ansprüche möglich.
Zusammenfassung
Die vorliegende Erfindung stellt einen Testmodusteil zur Ermöglichung einer Produkttestsequenz des ungünstigsten Falls für den Signalspielraum bereit, um über die gesamte Komponentenlebensdauer hinweg volle Produktfunktionalität sicherzustellen, wobei alle Alterungseffekte berücksichtigt werden. Eine Halbleiterspeicher-Testmoduskonfiguration enthält einen ersten Kondensator zum Speichern digitaler Daten. Der Kondensator verbindet eine Zellenplattenleitung durch einen ersten Auswahltransistor mit einer ersten Bitleitung. Der erste Auswahltransistor wird durch Verbindung mit einer Wortleitung aktiviert.
Ein zweiter Kondensator speichert digitale Daten und verbindet die Zellenplattenleitung durch einen zweiten Auswahltransistor mit einer zweiten Bitleitung. Der zweite Auswahltransistor wird ebenfalls durch Verbindung mit der Wortleitung aktiviert. Ein Leseverstärker ist mit der ersten und der zweiten Bitleitung verbunden und mißt ein Differenz-Lesesignal auf der ersten und der zweiten Bitleitung. Ein Potential ist durch einen dritten Transistor mit der ersten Bitleitung verbunden und ändert einen Vorladesignalpegel auf der ersten Bitleitung, wenn der dritte Transistor eingeschaltet ist, um das Differenz-Lesesignal zu verringern.

Claims

Halbleiterspeicher-Testmoduskonfiguration, umfassend: einen ersten Kondensator zum Speichern von digitalen Daten, der eine Zellenplattenleitung durch einen ersten Auswahltransistor mit einer ersten Bitleitung verbindet, wobei der erste Auswahltransistor durch eine Verbindung mit einer Wortleitung aktiviert wird; einen zweiten Kondensator zum Speichern digitaler Daten, der die Zellenplattenleitung durch einen zweiten Auswahltransistor mit einer zweiten Bitleitung verbindet, wobei der zweite Auswahltransistor durch eine Verbindung mit der Wortleitung aktiviert wird; einen mit der ersten und der zweiten Bitleitung verbundenen Leseverstärker zur Messung eines Differenz-Lesesignals auf der ersten und der zweiten Bitleitung; und ein durch einen dritten Transistor mit der ersten Bitleitung verbundenes Potential zum Ändern eines Vorladesignalpegels auf der ersten Bitleitung, wenn der dritte Transistor eingeschaltet wird, um das Differenz-Lesesignal zu reduzieren.
Halbleiterspeicher-Testmoduskonfiguration nach Anspruch 1, wobei die erste Bitleitung ein niedrigeres Lesesignal als die zweite Bitleitung aufweist und der Vorladesignalpegel der ersten Bitleitung durch das Potential vergrößert wird, so daß er größer als der Vorladesignalpegel der zweiten Bitleitung ist.
Halbleiterspeicher-Testmoduskonfiguration nach Anspruch 1, wobei die erste Bitleitung ein höheres Lesesignal als die zweite Bitleitung aufweist und der Vorladesignalpegel der ersten Bitleitung durch das Potential verringert wird, so daß er größer als der Vorladesignalpegel der zweiten Bitleitung ist.
Halbleiterspeicher-Testmoduskonfiguration nach Anspruch 1, ferner mit einem durch einen vierten Transistor mit der zweiten Bitleitung verbundenen zusätzlichen Potential zum Ändern eines Vorladesignalpegels auf der zweiten Bitleitung, wenn der vierte Transistor eingeschaltet wird, um das Differenz-Lesesignal zu reduzieren.
Halbleiterspeicher-Testmoduskonfiguration nach Anspruch 1, wobei das Potential chipintern erzeugt wird.
Halbleiterspeicher-Testmoduskonfiguration nach Anspruch 1, wobei der erste und der zweite Auswahltransistor ferroelektrische Direktzugriffsspeicher sind.
Halbleiterspeicher-Testmoduskonfiguration nach Anspruch 1, wobei der erste und der zweite Kondensator ferroelektrische Kondensatoren sind.
Halbleiterspeicher-Testmoduskonfiguration nach Anspruch 1, ferner mit einem zwischen dem dritten Transistor und Masse geschalteten Bitleitungskondensator.
Verfahren zum Testen eines Halbleiterspeichers, mit den folgenden Schritten: Identifizieren einer ersten Bitleitung, die ein niedrigeres Lesesignal als eine zweite Bitleitung aufweisen soll; Aktivieren eines mit der ersten Bitleitung verbundenen dritten Transistors für einen Zeitraum, um die erste Bitleitung auf einen Potentialpegel vorzuladen, der höher als ein Vorladepotentialpegel der zweiten Bitleitung ist; Aktivieren einer Zellenplattenleitung, um auf der ersten und der zweiten Bitleitung ein Lesesignal zu erzeugen, das digitale Daten repräsentiert, die durch zwei durch einen ersten und einen zweiten Transistor mit der Zellenplattenleitung verbundene Kondensatoren gespeichert werden; Aktivieren eines mit der ersten und der zweiten Bitleitung verbundenen Leseverstärkers, wodurch Lesesignale auf der ersten und der zweiten Bitleitung verstärkt werden; und Bestimmen eines reduzierten Differenz-Lesesignals auf der ersten und der zweiten Bitleitung aufgrund des vergrößerten Vorladepotentialpegels auf der ersten Bitleitung.
Verfahren zum Testen eines Halbleiterspeichers nach Anspruch 9, ferner mit dem Schritt des Aktivierens eines mit der zweiten Bitleitung verbundenen vierten Transistors für einen Zeitraum, um die zweite Bitleitung vorzuladen.
Verfahren zum Testen eines Halbleiterspeichers, mit den folgenden Schritten: Identifizieren einer ersten Bitleitung, die ein höheres Lesesignal als eine zweite Bitleitung aufweisen soll; Aktivieren eines mit der ersten Bitleitung verbundenen dritten Transistors für einen Zeitraum, um die erste Bitleitung auf einen Potentialpegel vorzuladen, der niedriger als ein Vorladepotentialpegel der zweiten Bitleitung ist; Aktivieren einer Zellenplattenleitung zur Erzeugung eines Lesesignals auf der ersten und der zweiten Bitleitung, das digitale Daten repräsentiert, die durch zwei durch einen ersten und einen zweiten Transistor mit der Zellen plattenleitung verbundene Kondensatoren gespeichert werden; Aktivieren eines mit der ersten und der zweiten Bitleitung verbundenen Leseverstärkers, wodurch Lesesignale auf der ersten und der zweiten Bitleitung verstärkt werden; und Bestimmen eines reduzierten Differenz-Lesesignals auf der ersten und der zweiten Bitleitung aufgrund des reduzierten Vorladepotentialpegels auf der zweiten Bitleitung.