DE102004022355B4 - Halbleiterbaustein mit bidirektionalem Eingabe-/Ausgabeanschluss und zugehöriges Verfahren zum Ein- und Ausgeben von Daten - Google Patents

Halbleiterbaustein mit bidirektionalem Eingabe-/Ausgabeanschluss und zugehöriges Verfahren zum Ein- und Ausgeben von Daten Download PDF

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Abstract

Halbleiterbaustein mit
– einem bidirektionalen Eingabe-/Ausgabeanschluss (407) mit einem Ausgabepuffer (409), einem Eingabepuffer (411) und einer Anschlussstelle (413),
– einem Bitleitungsabtastverstärker (401), der mit einer Mehrzahl von Bitleitungen (BL, BLB) gekoppelt ist,
– einer Datenausgabeleitung (404), die mit dem Ausgabepuffer (409) und mit dem Bitleitungsabtastverstärker gekoppelt ist, und
– einer Dateneingabeleitung (406), die mit dem Eingabepuffer (411) und mit dem Bitleitungsabtastverstärker gekoppelt ist,
– wobei der Ausgabepuffer (409) Daten auf der Datenausgabeleitung (404) in Reaktion auf ein Lesefreigabesignal (R-EN) puffert und die gepufferten Daten an die Anschlussstelle (413) ausgibt und
– der Eingabepuffer (411) ein Eingabesignal über die Anschlussstelle (413) in Reaktion auf ein Schreibfreigabesignal (W-EN) empfängt und mit einer ihm von außerhalb des bidirektionalen Eingabe-/Ausgabeanschlusses (407) direkt zugeführten Referenzspannung (VrefH, VrefL) in Reaktion auf ein Signal vom Ausgabepuffer (409) vergleicht und als Vergleichsergebnis ein Ausgabesignal erzeugt.

Description

  • Die Erfindung betrifft einen Halbleiterbaustein mit einem bidirektionalem Eingabe-/Ausgabeanschluss und ein zugehöriges Verfahren zum Eingeben und Ausgeben von Daten.
  • 1 zeigt ein Blockschaltbild einer Dateneingabe-/Datenausgabeschaltung in einem herkömmlichen Halbleiterbaustein 100. Wie aus 1 ersichtlich ist, umfasst der Halbleiterbaustein 100 eine Speicherbank 10, einen Eingabepuffer 50, einen Ausgabepuffer 60 und einen Dateneingabe-/Datenausgabeanschluss 70, der abgekürzt auch als DQ bezeichnet wird.
  • Nachfolgend wird ein Datenschreibvorgang unter Bezugnahme auf 1 kurz beschrieben. Wird ein Eingabesignal dem Eingabepuffer 50 über den Dateneingabe-/Datenausgabeanschluss 70 zur Verfügung gestellt, dann puffert der Eingabepuffer 50 das Eingabesignal in Reaktion auf ein Schreibfreigabesignal W_EN und überträgt gepufferte Differenzsignale über ein Paar von Eingabe-/Ausgabeleitungen IO und IOB und Transistoren 30 und 40 zu einem Bitleitungsabtastverstärker 20. Bei einem Schreibvorgang werden die Transistoren 30 und 40 in Reaktion auf ein aktiviertes Spaltenauswahlsignal CSL leitend geschaltet. Der Bitleitungsabtastverstärker 20 empfängt und verstärkt die gepufferten Differenzsignale und schreibt die verstärkten Signale in korrespondierende Speicherzellen MC1 und MC2.
  • Nachfolgend wird ein Datenlesevorgang unter Bezugnahme auf 1 kurz beschrieben. In einem Datenlesevorgang verstärkt der Bitleitungsabtastverstärker 20 eine Spannungsdifferenz zwischen einem Paar von Bitleitungen BL und BLB und überträgt die verstärkte Spannungsdifferenz über die Transistoren 30 und 40 zu dem Paar von Eingabe-/Ausgabeleitungen IO und IOB. Bei einem Lesevorgang werden die Transistoren 30 und 40 in Reaktion auf ein aktiviertes Spaltenauswahlsignal CSL leitend geschaltet. Der Ausgabepuffer 60 empfängt die Signale auf dem Eingabe-/Ausgabeleitungspaar IO und IOB, puffert die empfangenen Signale in Reaktion auf ein Lesefreigabesignal R_EN und überträgt die gepufferten Signale über den Dateneingabe-/Datenausgabeschluss 70.
  • Da der Halbleiterbaustein 100 die gleichen Eingabe-/Ausgabeleitungen IO und IOB zur Dateneingabe und Datenausgabe benutzt, können der Datenschreibvorgang und der Datenlesevorgang nicht gleichzeitig über den einzigen Dateneingabe-/Datenausgabeanschluss 70 ausgeführt werden. Der Halbleiterbaustein 100 muss den Datenschreibvorgang und den Datenlesevorgang vielmehr sequentiell ausführen.
  • Die Patentschrift US 6.424.175 B1 offenbart ein System mit simultanen bidirektionalen Datenanschlüssen, das beidseits einer bidirektionalen Datenleitung je einen Sendeempfänger beinhaltet. Jeder Sendeempfänger weist einen bidirektionalen Eingabe-/Ausgabeanschluss mit einem Ausgangspuffer, einem Eingangspuffer und einer Anschlussstelle auf. Eine Datenausgabeleitung ist mit dem Ausgangspuffer gekoppelt, und eine Dateneingabeleitung ist mit dem Eingabepuffer gekoppelt. Der Ausgabepuffer ist als Treiberschaltung realisiert, die von einer Impedanzsteuereinheit gesteuert wird, welche die Ausgangsimpedanz dieser Treiberschaltung einstellt. Dem Eingabepuffer ist über einen Multiplexer wahlweise eine erste oder eine zweite Referenzspannung zum Vergleich mit einem Eingabesignal zuführbar, wobei jeder Sendeempfänger zwei Referenzspannungsschaltkreise zur Bereitstellung der beiden Referenzspannungen aufweist.
  • Die Patentschrift US 5.490.112 offenbart ein Mehrport-Speicherbauelement vom DRAM-Typ, bei dem Daten aus verschiedenen Speicherzellen bzw. Speicherblöcken auf unterschiedlichem Ports vom Typ mit seriellem Zugriff ausgegeben werden.
  • Es ist Aufgabe der Erfindung, einen Halbleiterbaustein zur Verfügung zu stellen, bei dem ein Datenschreibvorgang und ein Datenlesevorgang gleichzeitig über einen bidirektionalen Eingabe-/Ausgabeanschluss ausgeführt werden können, sowie ein zugehöriges Dateneingabe-/Datenausgabeverfahren anzugeben.
  • Die Erfindung löst diese Aufgabe durch einen Halbleiterbaustein mit den Merkmalen des Patentanspruchs 1 und durch ein Dateneingabe-/Datenausgabeverfahren mit den Merkmalen des Patentanspruchs 5.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Vorteilhafte nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
  • 1 ein Blockschaltbild einer Dateneingabe-/Datenausgabeschaltung in einem herkömmlichen Halbleiterbaustein,
  • 2 ein Blockschaltbild eines erfindungsgemäßen Eingabe-/Ausgabesystems mit einem bidirektionalen Eingabe-/Ausgabeanschluss,
  • 3 eine schematische Darstellung von Signalverläufen des bidirektionalen Eingabe-/Ausgabeanschlusses aus 2,
  • 4 ein Blockschaltbild einer Dateneingabe-/Datenausgabeschaltung mit dem bidirektionalen Eingabe-/Ausgabeanschluss aus 2 gemäß der Erfindung,
  • 5 ein Blockschaltbild eines erfindungsgemäßen Halbleiterbausteins,
  • 6 ein schematisches Schaltbild eines Teils des Halbleiterbausteins aus 5 und
  • 7 ein Zeitablaufdiagramm des Halbleiterbausteins aus 5.
  • 2 zeigt ein Blockschaltbild eines Eingabe-/Ausgabesystems mit einem bidirektionalen Eingabe-/Ausgabeanschluss. Wie aus 2 ersichtlich ist, umfasst das Eingabe-/Ausgabesystem einen ersten Halbleiterbaustein 210, einen zweiten Halbleiterbaustein 240, einen Bus 220, der auch als Kanal bezeichnet wird, und eine Referenzspannungsgeneratorschaltung 230.
  • Der erste Halbleiterbaustein 210 umfasst einen Eingabe-/Ausgabeanschluss 212 zur gleichzeitigen bidirektionalen Datenübertragung mit einem Ausgabepuffer 214 und einem Eingabepuffer 216.
  • Der zweite Halbleiterbaustein 240 umfasst einen Eingabe-/Ausgabeanschluss 242 zur gleichzeitigen bidirektionalen Datenübertragung mit einem Ausgabepuffer 244 und einem Eingabepuffer 246.
  • Der Bus 220 ist zwischen den Eingabe-/Ausgabeanschlüssen 212, 242 eingeschleift. Die Referenzspannungsgeneratorschaltung 230 versorgt die Eingabepuffer 216 und 246 mit einer ersten Referenzspannung VrefH und einer zweiten Referenzspannung VrefL.
  • 3 zeigt eine schematische Darstellung von Signalverläufen der bidirektionalen Eingabe-/Ausgabeanschlüsse 212 und 242 aus 2. Die Eingabe-/Ausgabeanschlüsse 212 und 242 arbeiten wie folgt. Wie aus den 2 und 3 ersichtlich ist, hat während eines Intervalls T1, wenn ein Pegel eines ersten Ausgabesignals DOUT1 auf einem logisch hohen Pegel „H” ist und ein Pegel eines zweiten Ausgabesignals DOUT2 auf einem logisch hohen Pegel „H” ist, ein Signal VBL auf dem Bus 220 einen logisch hohen Pegel „Vh”.
  • Der Eingabepuffer 216 vergleicht den logisch hohen Pegel „Vh” des Signals VBL auf dem Bus 220 in Reaktion auf den hohen logischen Pegel „H” des ersten Ausgabesignals DOUT1 mit der ersten Referenzspannung VrefH. Der Eingabepuffer 216 gibt in Reaktion auf den Vergleich ein erstes Eingabesignal DIN1 mit dem hohen logischen Pegel „H” aus. Hierbei ist der Pegel der ersten Referenzspannung VrefH z. B. auf 75% des Pegels des ersten Ausgabesignals DOUT1 gesetzt. Der hohe Pegel der ersten Referenzspannung VrefH kann jedoch alternativ auf einen anderen Wert gesetzt werden.
  • Der Eingabepuffer 246 vergleicht den logischen hohen Pegel „Vh” des Signals VBL auf dem Bus 220 in Reaktion auf den hohen logischen Pegel „H” des zweiten Ausgabesignals DOUT2 mit der ersten Referenzspannung VrefH. Der Eingabepuffer 246 gibt in Reaktion auf den Vergleich ein zweites Eingabesignal DIN2 mit dem hohen logischen Pegel „H” aus.
  • Während eines Intervalls T2, wenn das erste Ausgabesignal DOUT1 auf dem hohen logischen Pegel „H” ist und das zweite Ausgabesignal DOUT2 auf dem niedrigen logischen Pegel „L” ist, hat das Signal VBL auf dem Bus 220 einen mittleren Pegel „Vmid”. Vorzugsweise ist der mittlere Pegel „Vmid” auf 50% des logisch hohen Pegels „Vh” gesetzt. Der mittlere Pegel der ersten Referenzspannung kann jedoch alternativ auf beliebige andere Werte gesetzt werden.
  • Der Eingabepuffer 216 vergleicht den mittleren Pegel „Vmid” des Signals VBL auf dem Bus 220 in Reaktion auf den hohen logischen Pegel „H” des ersten Ausgabesignals DOUT1 mit der ersten Referenzspannung VrefH. Der Eingabepuffer 216 gibt in Reaktion auf den Vergleich das erste Eingabesignal DIN1 mit dem niedrigen logischen Pegel „L” aus.
  • Der Eingabepuffer 246 vergleicht den mittleren Pegel „Vmid” des Signals VBL auf dem Bus 220 in Reaktion auf den niedrigen logischen Pegel „L” des zweiten Ausgabesignals DOUT2 mit der zweiten Referenzspannung VrefL. Der Eingabepuffer 246 gibt in Reaktion auf den Vergleich das zweite Eingabesignal DIN2 mit dem hohen logischen Pegel „H” aus.
  • Während eines Intervalls T4, wenn das erste Ausgabesignal DOUT1 auf dem niedrigen logischen Pegel „L” ist und das zweite Ausgabesignal DOUT2 auf dem niedrigen logischen Pegel „L” ist, hat das Signal VBL auf dem Bus 220 einen niedrigen Pegel „VI”.
  • Der Eingabepuffer 216 vergleicht den niedrigen Pegel „VI” des Signals VBL auf dem Bus 220 in Reaktion auf den niedrigen logischen Pegel „L” des ersten Ausgabesignals DOUT1 mit der zweiten Referenzspannung VrefL. Der Eingabepuffer 216 gibt in Reaktion auf den Vergleich das erste Eingabesignal DIN1 mit dem niedrigen logischen Pegel „L” aus.
  • Der Eingabepuffer 246 vergleicht den niedrigen Pegel „VI” des Signals VBL auf dem Bus 220 in Reaktion auf den niedrigen logischen Pegel „L” des zweiten Ausgabesignals DOUT2 mit der zweiten Referenzspannung VrefL. Der Eingabepuffer 246 gibt in Reaktion auf den Vergleich das zweite Eingabesignal DIN2 mit dem niedrigen logischen Pegel „L” aus. Die Funktionsweise der Eingabe-/Ausgabeanschlüsse 212 und 242 während der Intervalle T3 und T5 sind dem Fachmann klar, so dass hier auf eine detaillierte Beschreibung verzichtet werden kann.
  • 4 zeigt ein Blockschaltbild, das eine erfindungsgemäße Datenein-/Datenausgabe für einen Halbleiterbaustein 400 mit einem bidirektionalen Eingabe-/Ausgabeschluss gemäß der Erfindung betrifft. Wie aus 4 ersichtlich ist, umfasst der Halbleiterbaustein 400 eine Speicherbank 410 und einen bidirektionalen Eingabe-/Ausgabeschluss 407. Die Spei cherbank 410 umfasst eine Mehrzahl von Speicherzellen MC1 und MC2, einen Bitleitungsabtastverstärker 401, eine erste Schalteinheit 403, eine zweite Schalteinheit 405, eine Datenausgabeleitung 404 und eine Dateneingabeleitung 406. Im dargestellten Ausführungsbeispiel sind die Datenausgabeleitung 404 und die Dateneingabeleitung 406 zwei getrennte Leitungen.
  • Die Mehrzahl von Speicherzellen MC1 und MC2 sind an Kreuzungen einer Mehrzahl von Bitleitungen BL und BLB und einer Mehrzahl von Wortleitungen WLi und WLj angeordnet.
  • Der Bitleitungsabtastverstärker 401 umfasst erste, nicht dargestellte Ports und zweite, nicht dargestellte Ports. Jeder der ersten Ports ist mit einer korrespondierenden Bitleitung BL oder BLB und jeder der zweiten Ports ist mit einem ersten Anschluss einer korrespondierenden Schalteinheit 403 oder 405 verbunden.
  • Die erste Schalteinheit 403 kann als NMOS-Transistor ausgeführt sein und verbindet die Datenausgabeleitung 404 in Reaktion auf ein erstes Spaltenauswahlsignal R_CSLi mit einem der zweiten Ports.
  • Die zweite Schalteinheit 405 kann als NMOS-Transistor ausgeführt sein und verbindet die Dateneingabeleitung 406 in Reaktion auf ein zweites Spaltenauswahlsignal W_CSLj mit einem der zweiten Ports.
  • In 4 sind zur einfacheren Beschreibung nur eine einzige Datenausgabeleitung 404 und eine einzige Dateneingabeleitung 406 dargestellt. Die Anzahl der Datenausgabeleitungen 404, der Dateneingabeleitungen 406 und der bidirektionalen Eingabe-/Ausgabeanschlüsse 407 ist darauf in der vorliegenden Erfindung jedoch nicht eingeschränkt.
  • Das erste Spaltenauswahlsignal R_CSLi und das zweite Spaltenauswahlsignal W_CSLj werden unabhängig aktiviert. Vorzugsweise werden das erste Spaltenauswahlsignal R_CSLi und das zweite Spaltenauswahlsignal W_CSLj jedoch nicht gleichzeitig in der gleichen Speicherbank 410 aktiviert.
  • Das erste Spaltenauswahlsignal R_CSLi wird benutzt, um eine Spaltenauswahlleitung während eines Datenlesevorgangs zu aktivieren. Das zweite Spaltenauswahlsignal W_CSLj wird benutzt, um die Spaltenauswahlleitung während eines Datenschreibvorgangs zu aktivieren.
  • Bei einem Datenlesevorgang werden die zu lesenden Daten über die Datenausgabeleitung 404 zu einem Ausgabepuffer 409 übertragen. Bei einem Datenschreibvorgang werden die zu schreibenden Daten über einen Eingabepuffer 411 zur Dateneingabeleitung 406 übertragen.
  • Der bidirektionale Eingabe-/Ausgabeanschluss 407 umfasst den Ausgabepuffer 409, den Eingabepuffer 411 und einen Anschluss 413. Die Funktionsweise des bidirektionalen Eingabe-/Ausgabeanschlusses 407 entspricht der Funktionsweise der Eingabe-/Ausgabeanschlüsse 212 oder 242 zur gleichzeitigen bidirektionalen Datenübertragung aus den 2 und 3.
  • Der Ausgabepuffer 409 puffert Daten auf der Datenausgabeleitung 404 in Reaktion auf ein Lesefreigabesignal R_EN und gibt die gepufferten Daten an den Anschluss 413 aus.
  • Der Eingabepuffer 411 empfängt ein Eingabesignal, beispielsweise das Signal VBL auf dem Bus 220 aus 2, über den Anschluss 413 in Reaktion auf ein Schreibfreigabesignal W_EN und vergleicht das Eingabesignal mit einer Referenzspannung VrefH oder VrefL. Die Referenzspannung wird vom Pegel, d. h. einem logisch hohen oder niedrigen Pe gel, des Signals auf der Datenausgabeleitung 404 bestimmt. Der Eingabepuffer 411 puffert dann das Eingabesignal gemäß dem Vergleichsergebnis und überträgt das gepufferte Signal zur Dateneingabeleitung 406.
  • Wird die erste Schalteinheit 403 in Reaktion auf das aktivierte erste Spaltenauswahlsignal R_CSLi geschaltet, dann wird ein Datenausgabepfad zwischen einer ersten Speicherzelle MC1 oder MC2 und dem Ausgabepuffer 409 gebildet. Daher wird ein Ausgabesignal von der ersten Speicherzelle MC1 oder MC2 über den Datenausgabepfad am Anschluss 413 ausgegeben.
  • Wird die zweite Schalteinheit 405 in Reaktion auf das aktivierte zweite Spaltenauswahlsignal W_CSLj geschaltet, dann wird ein Dateneingabepfad zwischen dem Eingabepuffer 411 des bidirektionalen Eingabe-/Ausgabeanschlusses 407 und der ersten Speicherzelle MC1 oder MC2 gebildet. Daher wird ein Eingabesignal über den Anschluss 413 und den Dateneingabepfad zur ersten Speicherzelle MC1 oder MC2 übertragen.
  • 5 zeigt ein Blockschaltbild eines weiteren erfindungsgemäßen Halbleiterbausteins 500. Wie aus 5 ersichtlich ist, umfasst der Halbleiterbaustein 500 eine Banksteuereinheit 510, eine Mehrzahl von Speicherbänken 521-1 bis 521-8, einen Ausgabekanal 523, einen Eingabekanal 525 und einen bidirektionalen Eingabe-/Ausgabeanschluss 527.
  • Die Banksteuereinheit 510 gibt das Schreibfreigabesignal W_EN, das Lesefreigabesignal R_EN, das erste Spaltenauswahlsignal R_CSLi und/oder das zweite Spaltenauswahlsignal W_CSLj in Reaktion auf ein erstes Befehlssignal, eine erste Adresse COM1/ADD1, ein zweites Befehlssignal und eine zweite Adresse COM2/ADD2 aus. Hierbei liegen <i> und <j> im Bereich zwischen 1 und 8 und sind nicht gleich, d. h. <i> ≠ <j>. Anders ausgedrückt, der Datenschreibvorgang kann in der gleichen Speicherbank nicht gleichzeitig zum Datenlesevorgang ausgeführt werden. Außerdem können mehrere Datenlesevorgänge ebenso wie mehrere Datenschreibvorgänge jeweils nicht gleichzeitig in zwei verschiedenen Speicherbänken ausgeführt werden.
  • Jede der Mehrzahl von Speicherbänken 521-1 bis 521-8 umfasst eine Bank wie die Speicherbank 410 aus 4 und führt den Datenlesevorgang in Reaktion auf das erste Spaltenauswahlsignal R_CSLi und den Datenschreibvorgang in Reaktion auf das zweite Spaltenauswahlsignal W_CSLj aus.
  • Der Ausgabekanal 523 umfasst einen nicht dargestellten Zwischenspeicher zum temporären Zwischenspeichern von zu lesenden Daten, die von der Mehrzahl von Speicherbänken 521-1 bis 521-8 ausgegeben werden, und zum Ausgeben der zwischengespeicherten Daten an den Ausgabepuffer 409 des bidirektionalen Eingabe-/Ausgabeanschlusses 527. Der Ausgabepuffer 409 gibt ein von dem Ausgabekanal 523 ausgegebenes Signal in Reaktion auf das Lesefreigabesignal R_EN an den Anschluss 413 aus.
  • Der Eingabepuffer 411 des bidirektionalen Eingabe-/Ausgabeanschlusses 527 empfängt in Reaktion auf das Schreibfreigabesignal W_EN über den Anschluss 413 ein Signal und vergleicht das empfangene Signal mit der Referenzspannung VrefH oder VrefL, die entsprechend dem Pegel des von der Ausgabeleitung 523 ausgegebenen Signals ausgewählt wird. Der Eingabepuffer 411 gibt in Reaktion auf den Vergleich ein detektiertes Signal an den Eingabekanal 525 aus.
  • Der Eingabekanal 525 umfasst einen nicht dargestellten Zwischenspeicher zum temporären Zwischenspeichern von Signalen, die in die Mehrzahl von Speicherbänken 521-1 bis 521-8 eingegeben werden, und zum Zuführen der zwischengespeicherten Signale zu den korrespondierenden Speicherbänken.
  • 6 zeigt ein detailliertes Schaltbild eines Teils des Halbleiterbausteins 500 aus 5. Unter Bezugnahme auf die 4, 5 und 6 wird nachfolgend der Fall beschrieben, dass ein Datenschreibvorgang mit der dritten Speicherbank 521-3 und gleichzeitig ein Datenlesevorgang mit der vierten Speicherbank 521-4 durchführt wird.
  • Das erste Spaltenauswahlsignal R_CSLi dient dazu, die erste Schalteinheit 403 einer Speicherbank 521-i zu schalten, und das zweite Spaltenauswahlsignal W_CSLj dient dazu, die zweite Schalteinheit 405 einer Speicherbank 521-j zu schalten.
  • Die Banksteuereinheit 510 erzeugt ein aktiviertes zweites Spaltenauswahlsignal W_CSL3 und das aktivierte Schreibfreigabesignal W_EN in Reaktion auf das erste Befehlssignal und die erste Adresse COM1/ADD1. Gleichzeitig erzeugt die Banksteuereinheit 510 ein aktiviertes erstes Spaltenauswahlsignal R_CSL4 und das aktivierte Lesefreigabesignal R_EN in Reaktion auf das zweite Befehlssignal und die zweite Adresse COM2/ADD2.
  • Deshalb wird ein NMOS-Transistor 605 der dritten Speicherbank 521-3 in Reaktion auf das aktivierte zweite Spaltenauswahlsignal W_CSL3 leitend geschaltet und ein NMOS-Transistor 613 der vierten Speicherbank 521-4 wird in Reaktion auf das aktivierte erste Spaltenauswahlsignal R_CSL4 leitend geschaltet.
  • Beim Datenlesevorgang werden Daten aus einer Speicherzelle MC4-1 oder MC4-2 der vierten Speicherbank 521-4 gelesen und über ein Paar von Bitleitungen BL4 und BLB4, einen Bitleitungsabtastverstärker 611, eine erste Schalteinheit 613, eine Datenausgabeleitung 617, den Aus gabepuffer 409 und den Anschluss 413 aus dem Halbleiterspeicherbaustein 500 ausgegeben. Das bedeutet, dass ein Datenausgabepfad gebildet wird. Eine Datenausgabeleitung 607 und die Datenausgabeleitung 617 können aus dem gleichen oder aus unterschiedlichen Metallmaterialien hergestellt sein.
  • Gleichzeitig mit dem Lesevorgang werden beim Datenschreibvorgang in eine Speicherzelle MC3-1 oder MC3-2 der Speicherbank 521-3 zu schreibende Daten über den Anschluss 413, den Eingabepuffer 411, eine Dateneingabeleitung 619, eine Dateneingabeleitung 609, eine zweite Schalteinheit 605, den Bitleitungsabtastverstärker 601 und ein Paar von Bitleitungen BL3 und BLB3 in die Speicherzellen MC3-1 oder MC3-2 eingegeben. Das bedeutet, dass ein Dateneingabepfad gebildet wird. Die Dateneingabeleitungen 609 und 619 können aus dem gleichen oder aus unterschiedlichen Metallmaterialien hergestellt sein.
  • Daher können Daten, die in die dritte Speicherbank 521-3 geschrieben werden sollen, und Daten, die von der vierten Speicherbank 521-4 ausgegeben werden sollen, gleichzeitig über den Anschluss 413 ein- und ausgegeben werden. Konsequenterweise erhöht sich dadurch die Bandbreite des Halbleiterbausteins 500 mit dem bidirektionalen Eingabe-/Ausgabeanschluss 413 um den Faktor zwei gegenüber dem herkömmlichen Halbleiterbaustein 100 aus 1.
  • 7 zeigt ein Zeitablaufdiagramm zur Beschreibung der Funktionsweise des Halbleiterbausteins 500 aus 5. Das Zeitablaufdiagramm betrifft zwei verschiedene Speicherbänke, bei denen eine Leselatenz (RL) acht Taktsignalperioden, eine Schreiblatenz (WL) eine Taktsignalperiode und eine Bündellänge (BL) vier Taktsignalperioden betragen.
  • Wie aus den 4, 5 und 7 ersichtlich ist, wird nach Eingabe eines Lesebefehls RD5 zum Lesen von Daten aus der fünften Speicherbank 521-5 sieben Taktsignalperioden später ein Befehl WR1 zum Schreiben vom Daten in die erste Speicherbank 521-1 eingegeben. Nach Ablauf der Leselatenz (RL) und der Schreiblatenz (WL), werden Daten D1 aus der fünften Speicherbank 521-5 gelesen und über den Datenausgabepfad zum Anschluss (DQ) 413 übertragen. Gleichzeitig werden Daten Q5 in die erste Speicherbank 521-1 über den Anschluss (DQ) 413 und den Dateneingabepfad eingegeben.
  • Ein Lesebefehl RDE1 dient dazu, den Datenlesevorgang in einer der Mehrzahl von Speicherbänken, außer der ersten Speicherbank 521-1, freizugeben. Ein Lesebefehl RDE2 dient dazu, den Datenlesevorgang in einer der Mehrzahl von Speicherbänken, außer der Speicherbank 521-2, freizugeben. Entsprechend kann der Datenlesevorgang nicht in der ersten Speicherbank 521-1 ausgeführt werden, wenn der Datenschreibvorgang in Reaktion auf den Schreibbefehl WR1 in der ersten Speicherbank 521-1 ausgeführt wird.
  • Wie oben ausgeführt ist, können eine Vorrichtung und ein Verfahren gemäß der Erfindung Daten gleichzeitig über einen einzigen bidirektionalen Eingabe-/Ausgabeanschluss ein- und ausgeben und daher die Breite des Busses auf die Hälfte reduzieren, der zwischen Halbleiterbausteinen benutzt wird.

Claims (6)

  1. Halbleiterbaustein mit – einem bidirektionalen Eingabe-/Ausgabeanschluss (407) mit einem Ausgabepuffer (409), einem Eingabepuffer (411) und einer Anschlussstelle (413), – einem Bitleitungsabtastverstärker (401), der mit einer Mehrzahl von Bitleitungen (BL, BLB) gekoppelt ist, – einer Datenausgabeleitung (404), die mit dem Ausgabepuffer (409) und mit dem Bitleitungsabtastverstärker gekoppelt ist, und – einer Dateneingabeleitung (406), die mit dem Eingabepuffer (411) und mit dem Bitleitungsabtastverstärker gekoppelt ist, – wobei der Ausgabepuffer (409) Daten auf der Datenausgabeleitung (404) in Reaktion auf ein Lesefreigabesignal (R-EN) puffert und die gepufferten Daten an die Anschlussstelle (413) ausgibt und – der Eingabepuffer (411) ein Eingabesignal über die Anschlussstelle (413) in Reaktion auf ein Schreibfreigabesignal (W-EN) empfängt und mit einer ihm von außerhalb des bidirektionalen Eingabe-/Ausgabeanschlusses (407) direkt zugeführten Referenzspannung (VrefH, VrefL) in Reaktion auf ein Signal vom Ausgabepuffer (409) vergleicht und als Vergleichsergebnis ein Ausgabesignal erzeugt.
  2. Halbleiterbaustein nach Anspruch 1, gekennzeichnet durch – eine erste Schalteinheit (403), die zwischen dem bidirektionalen Eingabe-/Ausgabeanschluss (407) und dem Bitleitungsabtastverstärker in die Datenausgabeleitung (404) eingeschleift ist, und – eine zweite Schalteinheit (405), die zwischen dem bidirektionalen Eingabe-/Ausgabeanschluss (407) und dem Bitleitungsabtastverstärker in die Dateneingabeleitung (406) eingeschleift ist.
  3. Halbleiterbaustein nach Anspruch 1 oder 2, gekennzeichnet durch – eine Mehrzahl von Speicherbänken (521-1 bis 521-8), wobei wenigstens ein Teil der Speicherbänke (521-1 bis 521-8) jeweils folgende Komponenten umfasst: – eine Mehrzahl von Speicherzellen (MC3_1, MC3_2, MC4_1, MC4_2), – die Datenausgabeleitung (607, 617), die in einem Lesemodus Lesedaten von einer korrespondierenden Speicherzelle zum bidirektionalen Eingabe-/Ausgabeanschluss (527) überträgt, und – die Dateneingabeleitung (609, 619), die in einem Schreibmodus Schreibdaten vom bidirektionalen Eingabe-/Ausgabeanschluss (527) zu einer korrespondierenden Speicherzelle überträgt, – wobei der Lesemodus in einer Speicherbank (521-4) ausgeführt wird und die Lesedaten über deren Datenausgabeleitung (609, 619) zum bidirektionalen Eingabe-/Ausgabeanschluss (527) übertragen werden und der Schreibmodus in einer anderen Speicherbank (521-3) ausgeführt wird und die Schreibdaten vom bidirektionalen Eingabe-/Ausgabeanschluss (527) zu deren Dateneingabeleitung (617, 607) übertragen werden.
  4. Halbleiterbaustein nach Anspruch 1 oder 2, gekennzeichnet durch – eine Mehrzahl von Speicherbänken (521-1 bis 521-8), wobei wenigstens ein Teil der Speicherbänke jeweils folgende Komponenten umfasst: – einen Datenausgabepfad, der durch die Datenausgabeleitung zwischen einer ersten Speicherzelle und dem bidirektionalen Eingabe-/Ausgabeanschluss (527) in Reaktion auf ein erstes Spaltenauswahlsignal gebildet wird, und – einen Dateneingabepfad, der durch die Dateneingabeleitung zwischen einer zweiten Speicherzelle und dem bidirektionalen Eingabe-/Ausgabeanschluss (527) in Reaktion auf ein zweites Spaltenauswahlsignal gebildet wird, – wobei das erste Spaltenauswahlsignal für eine Speicherbank und das zweite Spaltenauswahlsignal für eine andere Speicherbank zeitlich überlappend aktiviert werden.
  5. Verfahren zum Eingeben und Ausgeben von Daten über einen einzigen bidirektionalen Eingabe-/Ausgabeanschluss (407), der mit einer Datenausgabeleitung (404) und einer Dateneingabeleitung (406) gekoppelt ist, bei einem Halbleiterbaustein nach einem der Ansprüche 1 bis 4, mit folgenden Schritten: – Übertragen von Lesedaten von einer ersten Speicherzelle des Halbleiterbausteins über die Datenausgabeleitung (404) zum bidirektionalen Eingabe-/Ausgabeanschluss (407) und – zeitlich überlappendes Übertragen von Schreibdaten vom bidirektionalen Eingabe-/Ausgabeanschluss (407) über die Dateneingabeleitung (406) zu einer zweiten Speicherzelle des Halbleiterbausteins.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass ein erstes Spaltenauswahlsignal und ein zweites Spaltenauswahlsignal erzeugt werden und über die Datenausgabeleitung (404) ein Daten ausgabepfad in Reaktion auf das erste Spaltenauswahlsignal zwischen dem bidirektionalen Eingabe-/Ausgabeanschluss (407) und der ersten Speicherzelle gebildet wird und über die Dateneingabeleitung (406) zeitlich überlappend ein Dateneingabepfad in Reaktion auf das zweite Spaltenauswahlsignal zwischen dem bidirektionalen Eingabe-/Ausgabeanschluss (407) und der zweiten Speicherzelle gebildet wird.
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