DE10053700A1 - Halbleiterspeicherbauelement mit Datenleitungspaaren - Google Patents

Halbleiterspeicherbauelement mit Datenleitungspaaren

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Abstract

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit Datenleitungspaaren und einem jeweiligen Datenleitungs-Abtastverstärker zum Abtasten der Stromdifferenz zwischen den beiden Datenleitungen eines jeweiligen Datenleitungspaares, wobei jedes Datenleitungspaar von mehreren Speicherblöcken mit jeweils mehreren Speicherzellen gemeinsam genutzt wird und/oder der jeweilige Datenleitungs-Abtastverstärker von wenigstens zwei benachbarten Speicherbänken mit jeweils mehreren Speicherblöcken gemeinsam genutzt wird. DOLLAR A Erfindungsgemäß sind Ladetransistoren zum Anlegen von Strom an die Datenleitungspaare vorgesehen, zu denen von einem jeweiligen Bitleitungs-Abtastverstärker abgetastete Speicherzellendaten in den Speicherblöcken übertragen werden. Dabei sind die Abmessungen von Ladetransistoren weiter entfernt vom jeweiligen Datenleitungs-Abtastverstärker verschieden von den Abmessungen von Ladetransistoren näher beim jeweiligen Datenleitungs-Abtastverstärker gewählt, um eine gleichmäßige Abtasteffizient zu erzielen. DOLLAR A Verwendung z. B. für dynamische Halbleiterspeicherbauelemente mit wahlfreiem Zugriff (DRAMs).

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauele­ ment mit Datenleitungspaaren nach dem Oberbegriff des An­ spruchs 1 bzw. 2.
In jüngerer Zeit ergibt sich zwecks Steigerung des Leistungs­ vermögens von Computersystemen aufgrund von Verbesserungen der Betriebsgeschwindigkeit von Zentralprozessoreinheiten (CPUs) der Bedarf an einer Steigerung des Leistungsvermögens von Speicherbauelementen zur Speicherung von Daten, Program­ men oder dergleichen, die von den CPUs benötigt werden. Um die Leistungsfähigkeit von Speicherbauelementen zu verbes­ sern, muss die Bandbreite von Eingabe- und Ausgabedaten er­ höht werden, die pro Zeiteinheit übertragen werden. Dies kann durch eine Steigerung der Anzahl von Eingabe- und Ausgabeda­ tenbits oder eine Erhöhung der Zugriffsgeschwindigkeit er­ reicht werden. DRAMs mit erweiterter Datenausgabe, sogenannte EDO-DRAMs, und synchrone DRAMs (SDRAMs) stellen Beispiele von Speicherbauelementen dar, die durch Verwendung der ersteren Alternative verbessert wurden, während Rambus-DRAMs (RDRAMs) Beispiele von Speicherbauelementen darstellen, die durch Ver­ wendung der letzteren Alternative verbessert wurden.
In SDRAMs sind meist DRAMs, die eine Mehrzahl von Bänken um­ fassen und synchron zu einem Systemtaktsignal arbeiten, d. h. sogenannte Mehrbank-SDRAMs, enthalten. Mehrbank-SDRAMs arbei­ ten in einer Weise, bei der mehrere Bänke kontinuierlich Da­ ten empfangen und abgeben, wobei die als nächstes aufzurufen­ de Adresse einer Speicherzelle schon vorher empfangen werden kann, während noch laufende Daten verarbeitet werden.
Fig. 1 zeigt ein allgemeines SDRAM 2 mit einer Mehrzahl von Bänken 10, 20, 30, 40, die jeweils in acht Speicherblöcke MB0, MB1, . . ., MB7 unterteilt sind. Speicherzellendaten in ei­ nem beim Lesen ausgewählten Speicherblock werden über einen Bitleitungs-Abtastverstärker in einer Bitleitungs-Abtastver­ stärkergruppe 11 und einen Eingabe/Ausgabe-Leitungs-Multiple­ xer in einer Eingabe/Ausgabe-Leitungs-Multiplexergruppe 12 zu Datenleitungen DIO und /DIO übertragen. Über die Datenleitun­ gen DIO und /DIO übermittelte Daten werden zu jeweils einem von mehreren Datenleitungs-Abtastverstärkern 50 übertragen und von diesem abgetastet. Die Ausgangssignale der Datenlei­ tungs-Abtastverstärker 50, die mit den Bänken 10, 20, 30, 40 verbunden sind, werden durch Datenleitungs-Multiplexer (Da­ ten-MUX) 60 ausgewählt und über Ausgabepuffer 70 zu nicht ge­ zeigten Anschlüssen übertragen.
Im Fall von Daten in den Datenleitungen DIO und/DIO, die von der Bank 10 zu einem Datenleitungs-Abtastverstärker 50 über­ tragen werden, unterscheidet sich jedoch die Abtasteffizienz für Speicherzellendaten, die von einem weit vom Datenlei­ tungs-Abtastverstärker 50 entfernten Speicherblock, z. B. MB0, übertragen werden, von derjenigen von Speicherzellendaten, die von einem nahe am Datenleitungs-Abtastverstärker 50 lie­ genden Speicherblock, z. B. MB7, übertragen werden. Mit ande­ ren Worten unterscheidet sich die Abtasteffizienz der Daten­ leitungs-Abtastverstärker 50 aufgrund eines elektrischen Wi­ derstandsunterschieds, der vom Unterschied in der physikali­ schen Länge der zur Datenübertragung dienenden Datenleitung verursacht ist.
Speziell ist anhand des in Fig. 2 gezeigten Schaltbildes für einen jeweiligen Datenleitungs-Abtastverstärker 50 ersicht­ lich, dass dieser in eine Stromabtastverstärkungseinheit 51 und eine Zwischenspeicherabtastverstärkungseinheit 52 unter­ teilt ist, die unterschiedliche Abtastmethoden verwenden. Die Stromabtastverstärkungseinheit 51 tastet die Stromstärke ab, die in Abhängigkeit von Speicherzellendaten variiert, die zu den Datenleitungen DIO und/DIO übertragen werden, um als Fol­ ge davon eine Potentialdifferenz zwischen zugehörigen Knoten iDIO und /iDIO zu erzeugen. Die Potentialdifferenz zwischen den Knoten iDIO und /iDIO erzeugt in der Zwischenspeicherab­ tastverstärkungseinheit 52 Logikpegel, die voll auf CMOS- Spannungspegel schwingen. Daher kann eine ausreichend große Potentialdifferenz der Knoten iDIO und /iDIO die Abtasteffi­ zienz in der Zwischenspeicherabtastverstärkungseinheit 52 er­ höhen.
Wenn jedoch Speicherzellendaten, die von einem weit vom Da­ tenleitungs-Abtastverstärker 50 entfernten Speicherblock MB0 zugeführt werden, über die Datenleitungen DIO und /DIO zu der Stromabtastverstärkungseinheit 51 des Datenleitungs-Abtast­ verstärkers 50 übertragen werden, ist die Potentialdifferenz der Knoten iDIO und /iDIO relativ klein im Vergleich zu dem Fall, in welchem Speicherzellendaten von einem Speicherblock MB7 zugeführt werden, der nahe am Datenleitungs-Abtast­ verstärker 50 liegt. Daher schwankt die Abtasteffizienz der Zwischenspeicherabtastverstärkungseinheit 51 in Abhängigkeit von der Längendifferenz der Datenleitungen. Ein derartiges Phänomen ruft das Problem hervor, dass die Differenz in der Abtasteffizienz mit wachsender Speicherkapazität und Integra­ tionsdichte größer wird.
Der Erfindung liegt daher als technisches Problem die Bereit­ stellung eines Halbleiterspeicherbauelement der eingangs ge­ nannten Art zugrunde, bei dem die Abtasteffizienz der Daten­ leitungs-Abtastverstärker relativ gleichmäßig gehalten werden kann.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelements mit den Merkmalen des An­ spruchs 1 oder 2. Erfindungsgemäß lässt sich die Abtasteffi­ zienz der Datenleistungs-Abtastverstärker dadurch gleichmäßig halten, dass die Abmessungen von Ladetransistoren und optio­ nal auch von Schalttransistoren, die mit zugehörigen Spei­ cherblöcken verbunden sind, in Abhängigkeit von der Position eines abzutastenden Speicherblocks unterschiedlich gewählt werden.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen angegeben.
Eine vorteilhafte Ausführungsform der Erfindung ist in den Zeichnungen dargestellt und wird nachfolgend beschrieben. Hierbei zeigen:
Fig. 1 ein schematisches Blockdiagramm eines Halbleiterspei­ cherbauelements mit internen Blöcken,
Fig. 2 ein Schaltbild eines in Fig. 1 verwendbaren Typs ei­ nes Datenleitungs-Abtastverstärkers,
Fig. 3 ein Schaltbild eines in einer Bitleitungs-Abtastver­ stärkergruppe von Fig. 1 verwendbaren Bitleitungs- Abtastverstärkers und
Fig. 4 ein Schaltbild einer Eingabe/Ausgabe-Leitungs- Multiplexergruppe von Fig. 1.
Nachfolgend wird unter Bezugnahme auf die Zeichnungen die Er­ findung beispielhaft anhand von SDRAMs näher erläutert, die in jüngerer Zeit weite Verbreitung gefunden haben. Speziell wird als Ausführungsbeispiel ein SDRAM mit vier Bänken be­ trachtet, wobei je nach Anwendungsfall abhängig von der Kapa­ zität und Architektur des benötigten Speichers auch eine be­ liebige andere Anzahl von Bänken in dem Speicherbauelement enthalten sein kann.
Wie aus Fig. 1 zu erkennen, wird jeweils einer von mehreren Datenleitungs-Abtastverstärkern 50 in dem SDRAM 2 von wenigs­ tens zwei benachbarten Bänken gemeinsam genutzt, z. B. den Bänken 10 und 30 oder den Bänken 20 und 40, wobei der jewei­ lige Datenleitungs-Abtastverstärker selektiv Daten in einem Datenleitungspaar DIO und /DIO abtastet und verstärkt, die in einem der Bänke 10 und 20 bzw. einem der Bänke 30 und 40 ent­ halten sind. Nachfolgend wird der Einfachkeit halber ein von den Bänken 10 und 30 gemeinsam genutzter Datenleistungs- Abtastverstärker 50 als Beispiel betrachtet. Die Anzahl an Datenleitungs-Abtastverstärkern ist durch die Anzahl an Da­ tenleitungspaaren DIO und /DIO bestimmt, die in jeder Spei­ cherbank enthalten sind. Vorliegend wird der Einfachkeit hal­ ber ein einziges Paar von Datenleitungen DIO und /DIO näher betrachtet.
Jede von den Bänken 10 und 30 ist in mehrere Speicherblöcke MB0, MB1, . . ., MB7 unterteilt. Ähnlich wie bei typischen DRAMs werden Speicherzellendaten, die aus dem jeweiligen Speicher­ block MB0, MB1, . . ., MB7 gelesen werden, über die Bitleitungs- Abtastverstärkergruppe 11 und die Eingabe/Ausgabe-Leitungs- Multiplexergruppe 12 zu den Datenleitungen DIO und /DIO über­ tragen. Die Bitleitungs-Abtastverstärkergruppe 11 ist in Fig. 3 dargestellt. Daraus ist ersichtlich, dass die Bitleitungs- Abtastverstärkergruppe 11 den Spannungspegel einer zugehöri­ gen Bitleitung Bli, /Bli aufgrund der Wechselwirkung zwischen kreuzgekoppelten PMOS-Transistoren Wsp0 und Wsp1 sowie kreuz­ gekoppelten NMOS-Transistoren Wsn0 und Wsn1 abtastet, wenn Daten einer Speicherzelle MCi, die durch eine Wortleitung WLi und ein Spaltenauswahlsignal CSLi ausgewählt wurde, zu einem Paar von Bitleitungen BLi und /BLi übertragen werden. Die Konfiguration und Betriebsweise der Bitleitungs-Abtastver­ stärkergruppe 11, die aus einem herkömmlichen Abtastverstär­ ker zum Abtasten von Speicherzellendaten besteht, ist dem Fachmann an sich bekannt und bedarf daher hier keiner näheren Erläuterung.
Aus Fig. 4, die ein Schaltbild der jeweiligen Einga­ be/Ausgabe-Leitungs-Multiplexergruppe 12 zeigt, ist ersicht­ lich, dass die von der Bitleitungs-Abtastverstärkergruppe 11 der Fig. 3 abgetasteten Speicherzellendaten zu einem Paar von Eingabe/Ausgabe-Leitungen IOi und /IOi übertragen werden. Die Eingabe/Ausgabe-Leitungen IOi und /IOi sind mit der Einga­ be/Ausgabe-Leitungs-Multiplexergruppe 12 verbunden, so dass sie auf einen Spannungspegel vorgespannt werden, der in Reak­ tion auf Signale BLSi und IOPi zur Steuerung einer Vorspan­ nung der Eingabe/Ausgabe-Leitungen IOi und /IOi festgelegt wird, oder dem Datenleitungs-Abtastverstärker 50 eine be­ stimmte Strommenge zuführen, wie weiter unten erläutert. Ein derartiger Vorgang wird nun beispielhaft unter Bezugnahme auf einen einzigen Eingabe/Ausgabe-Leitungs-Multiplexer 12' in der Eingabe/Ausgabe-Leitungs-Multiplexergruppe 12 beschrie­ ben, der zum Speicherblock MB0 gehört.
In dem Eingabe/Ausgabe-Leitungs-Multiplexer 12' gleicht eine erste Abgleicheinheit EQ1 ein Paar von Eingabe/Ausgabe- Leitungen IOi und /IOi auf eine Bitleitungsspannung VBL in Reaktion auf ein Blockauswahlsignal BLSi zur Auswahl des Speicherblocks MB0 ab. Eine zweite Abgleicheinheit EQ2 gleicht die Eingabe/Ausgabe-Leitungen IOi und /IOi in Reakti­ on auf ein Eingabe/Ausgabe-Leitungs-Vorspannungssignal IOPi auf eine Speisespannung VCC ab. Schalttransistoren SW0 steu­ ern die Verbindung der Eingabe/Ausgabe-Leitungen IOi und /IOi mit Datenleitungen DIOi und /DIOi in Reaktion auf ein Schreibsignal PWRi. Ladetransistoren WP0 legen eine konstante Strommenge an die Datenleitungen DIOi und /DIOi, die an eine gemeinsame Abtastverstärkungseinheit 51 in einem zugehörigen Datenleitungs-Abtastverstärker 50 angeschlossen sind, in Re­ aktion auf ein Datenübertragungssignal PDTi an.
Hierbei gleicht die erste Abgleicheinheit EQ1 die Einga­ be/Ausgabe-Leitungen IOi und /IOi auf die Bitleitungsspannung VBL in Reaktion auf einen hohen Logikpegel des Blockauswahl­ signals BLSi ab. Dieser Vorgang bedeutet, dass der Speicher­ block MB0 nicht ausgewählt wird, zu dem die Eingabe/Ausgabe- Leitungen IOi und /IOi gehören. Andererseits löscht die erste Abgleicheinheit EQ1 den Abgleich der Eingabe/Ausgabe-Leitun­ gen IOi und /IOi in Reaktion auf einen niedrigen Logikpegel des Blockauswahlsignals BLSi. Dieser Vorgang bedeutet, dass der Speicherblock MBO ausgewählt wird, zu dem die Einga­ be/Ausgabe-Leitungen IOi und /IOi gehören.
Die zweite Abgleicheinheit EQ2 gleicht die Eingabe/Ausgabe- Leitungen IOi und /IOi in Reaktion auf das Eingabe/Ausgabe- Leitungs-Vorspannungssignal IOPi auf die Speisespannung VCC ab, das auf einen niedrigen Logikpegel aktiviert wird, um beim Lesen eine exakte Datenabtastung zu erzielen, wenn von einem bezüglich des ausgewählten Speicherblocks MBO durchge­ führten Schreibvorgang nach Empfang eines Pausenbefehls, wie eines plötzlichen Unterbrechungssignals, auf einen Lesevor­ gang umgeschaltet wird.
Die Schalttransistoren SW0 werden beim Lesen in Reaktion auf einen niedrigen Logikpegel des Schreibsignals PWRi leitend geschaltet, so dass die Eingabe/Ausgabe-Leitungen IOi und /IOi mit den Datenleitungen DIOi und /DIOi verbunden werden. Dadurch werden zu den Datenleitungen DIOi und /DIOi übertra­ gene Lesedaten vom Datenleitungs-Abtastverstärker 50 von Fig. 2 abgetastet. Andererseits geht beim Schreiben das Schreib­ signal PWRi auf einen hohen Logikpegel über, so dass die Schalttransistoren SW0 leitend geschaltet werden. Dann werden zu den Datenleitungen DIOi und /DIOi übertragene Schreibdaten über einen nicht gezeigten Eingabe/Ausgabe-Treiber in einer ausgewählten Speicherzelle MCi von Fig. 3 gespeichert.
Die Ladetransistoren Wp0 werden in Reaktion auf das Daten­ übertragungssignal PDTi leitend geschaltet, das beim Lesen aktiviert wird, um eine vorgebbare Strommenge an die Einga­ be/Ausgabe-Leitungen IOi und /IOi anzulegen. Der angelegte Strom dient als Stromquelle für die Stromabtastverstärkungs­ einheit 51 im Datenleitungs-Abtastverstärker 50 von Fig. 2.
Der Datenleitungs-Abtastverstärker 50 von Fig. 2 wird von den Bänken 10 und 30 gemeinsam genutzt und dient dazu, Daten in dem Datenleitungspaar DIO und /DIO, das in der ausgewählten Bank 10 oder 30 enthalten ist, selektiv in Reaktion auf ein erstes und zweites Abtastverstärkungsfreigabesignal PIOSAE1, PIOSAE2 abzutasten und zu verstärken. Das erste und das zwei­ te Abtastverstärkungsfreigabesignal PIOSAE1, PIOSAE2 werden selektiv aktiviert, wenn das Speicherbauelement in einen Le­ semodus eintritt. Des weiteren beinhaltet der Datenleitungs- Abtastverstärker 50 die Stromabtastverstärkungseinheit 51 zum Abtasten und Verstärken eines Strompegels auf den Datenlei­ tungen DIO und /DIO sowie die Zwischenspeicherabtastverstär­ kungseinheit 52 zum Abtasten und Verstärken des Spannungspe­ gels der Ausgangssignale iDIO und /iDIO der Stromabtastver­ stärkungseinheit 51.
Wie in Fig. 2 gezeigt, sind Abtasttransistoren PA1 und PA2, Lastenwiderstände RA1 und RA2 und ein Schalttransistor SWA in der Stromabtastverstärkungseinheit 51 enthalten. Die Abtast­ transistoren PA1 und PA2 haben gleiche elektrische Charakte­ ristika, und ihre Source-Elektroden sind mit den Datenleitun­ gen DIO und /DIO verbunden. Die Gate-Elektrode des Abtast­ transistors PA1 ist mit der Drain-Elektrode des Abtasttran­ sistors PA2 verbunden, und die Drain-Elektrode des Abtast­ transistors PA1 ist mit der Gate-Elektrode des Abtasttransis­ tors PA2 verbunden. Außerdem sind die Drain-Elektroden der Abtasttransistoren PA1 und PA2 mit den Ausgängen iDIO bzw. /iDIO verbunden. Die Lastwiderstände RA1 und RA2 besitzen gleiche elektrische Charakteristika, insbesondere denselben Widerstandswert. Der Schalttransistor SWA stellt beim Lesen gemäß Fig. 4 einen Strompfad bereit, über den eine bestimmte, vom Ladetransistor WP0 zugeführte Strommenge in Reaktion auf die Aktivierung des ersten Abtastfreigabesignals PIOSAE1 nach Masse fließen kann.
Wenn daher durch den Bitleitungs-Abtastverstärker 11 von Fig. 3 abgetastete Speicherzellendaten beim Lesen zu den Einga­ be/Ausgabe-Leitungen IOi und /TOi übertragen werden, tastet die Stromabtastverstärkungseinheit 51 unterschiedliche Strom­ stärken I0 und I1 auf den Datenleitungen DIO bzw. /DIO ab, die ursprünglich gleich groß sind, während sie den jeweiligen Ladetransistor WP0 passieren. Dies bedeutet, dass bei anfäng­ lich gleichem Spannungspegel der Gate-Elektroden der Abtast­ transistoren PA1 und PA2 gleiche Stromstärken I0 und I1 hin­ durchfließen. Die zunächst gleich großen Stromstärken I0 und I1 ändern sich jedoch zu unterschiedlichen Stromstärken I0 und I1 auf den Datenleitungen DIO und /DIO aufgrund einer Ga­ te-Source-Spannungsdifferenz, die durch Speicherzellendaten verursacht wird, welche durch die Bitleitungs-Abtastver­ stärkergruppe 11 von Fig. 3 abgetastet und zu den Source- Elektroden der Abtasttransistoren PA1 und PA2 übertragen wird. Die unterschiedlichen Stromstärken I0 und I1 verursa­ chen eine Spannungsdifferenz beim Fließen über die Lastwider­ stände RA1 und RA2, um die Ausgangssignale iDIO und /iDIO zu erzeugen.
Die Stromabtastverstärkungseinheit 51 beinhaltet des weiteren einen Abgleichtransistor PE1 zum Abgleichen der Datenleitun­ gen DIO und /DIO in Reaktion auf die Deaktivierung des ersten Abtastfreigabesignals PIOSAE1. Der Abgleichtransistor PE1 stoppt einen Stromabtastvorgang im Zusammenwirken mit dem Schalttransistor SWA, der in Reaktion auf die Deaktivierung des ersten Abtastfreigabesignals PIOSAE1 sperrend geschaltet wird.
Die Ausgangssignale iDIO und /iDIO der Stromabtastverstär­ kungseinheit 51 werden zur Zwischenspeicherabtastverstär­ kungseinheit 52 übertragen, und von dieser werden die Span­ nungspegel der Ausgangssignale iDIO und /iDIO abgetastet. Die abgetasteten Spannungspegel sind solche, die hoch genug sind, zu peripheren Schaltkreisen übertragen zu werden, d. h. voll schwingende CMOS-Spannungspegel. Die Zwischenspeicherabtast­ verstärkungseinheit 52 beinhaltet Abtasttransistoren PB1 und PB2, Treibertransistoren NB1 und NB2, einen Schalttransistor SWB und eine Abgleicheinheit EQ3. Wenn zwischen Knoten N1 und N2 eine kleine Spannungsbetragsdifferenz aufgrund des Unter­ schieds in der Treiberfähigkeit der Treibertransistoren NB1 und NB2 erzeugt wird, die auf die Ausgangssignale iDIO und /iDIO der Stromabtastverstärkungseinheit 51 ansprechen, wird durch die Abtasttransistoren PB1 und PB2 die Spannungsdiffe­ renz zwischen den Knoten N1 und N2 zur Abtastung der kleinen Strombetragsdifferenz breiter gemacht. Hierbei wird der Schalttransistor SWB in Reaktion auf die Aktivierung des zweiten Abtastfreigabesignals PIOSAE2 leitend geschaltet, und der Betrieb der Abgleicheinheit EQ3 wird gestoppt. Dadurch werden die Spannungspegel der Knoten N1 und N2 über Inverter INV1 und INV2 zu Datenbusleitungen FDIO und /FDIO übertragen.
Folglich tastet der Datenleitungs-Abtastverstärker 50 eine Stromdifferenz auf den Datenleitungen DIO und /DIO ab, die durch Speicherzellendaten verursacht wird, welche von der Bitleitungsabtastverstärkungsgruppe 11 von Fig. 3 abgetastet werden. Die Spannungsdifferenz zwischen den Ausgangssignalen der Stromabtastverstärkungseinheit 51 wird somit als eine vollständigere Spannungsdifferenz durch die Zwischenspeicher­ abtastverstärkungseinheit 52 abgetastet.
Die Ladetransistoren WP0 innerhalb des Eingabe/Ausgabe- Multiplexers 12', der zu dem Speicherblock MB0 weiter ent­ fernt von dem Datenleitungs-Abtastverstärker 50 von Fig. 1 gehört, sind jedoch kleiner dimensioniert als die Ladetran­ sistoren WPn in einem Eingabe/Ausgabe-Multiplexer 12", der zu einem Speicherblock MB7 näher am Datenleitungs- Abtastverstärker 50 gehört, um die bisherige Schwierigkeit zu überwinden, wonach die Abtasteffizienz für das Abtasten jedes der Speicherblöcke MB0, MB1, . . ., MB7 aufgrund der Differenz in den physikalischen Längen der in der Bank A zum Übertragen zugehöriger Speicherdaten enthaltenen Datenleitungen unter­ schiedlich ist.
Mit anderen Worten ist die Last aus Sicht des Datenleitungs- Abtastverstärkers 50 bezüglich des Speicherblocks MB0 größer als bezüglich des Speicherblocks MB7. Dementsprechend wird, wenn Daten des Speicherblocks MB0 zu den Datenleitungen DIO und /DIO übertragen werden, die Gate-Source-Spannungsdiffe­ renz zwischen den Abtasttransistoren PA1 und PA2 in der Stromabtastverstärkungseinheit 51 aufgrund einer Spannungsre­ duktion verringert, die durch die Last der Datenleitungen DIO und/DIO verursacht wird. Deshalb wird die Differenz zwischen den Strömen I0 und T1 auf den Datenleitungen DIO und /DIO re­ duziert, und auch die Spannungsdifferenz zwischen den Aus­ gangssignalen iDIO und /iDIO der Stromabtastverstärkungsein­ heit 51 wird reduziert. Dies bedeutet, dass die obige Verrin­ gerung der Abmessung der Ladetransistoren WP0 in dem Einga­ be/Ausgabe-Multiplexer 12', der zu dem Speicherblock MB0 wei­ ter entfernt vom Datenleitungs-Abtastverstärker 50 von Fig. 1 gehört, die Strommenge verringert, die über die Ladetransis­ toren WP0 fließt, so dass der Spannungsabfall aufgrund der Last auf den Datenleitungen DIO und /DIO verringert wird.
Erfindungsgemäß können zusätzlich zur unterschiedlichen Wahl der Abmessungen der Schalttransistoren WP auch die Abmessun­ gen der Schalttransistoren SW0 bis SWn in der Einga­ be/Ausgabe-Multiplexergruppe 12 unterschiedlich gewählt wer­ den. Dabei können die Schalttransistoren SW0 in dem Einga­ be/Ausgabe-Multiplexer 12', der zu dem Speicherblock MB0 wei­ ter entfernt vom Datenleitungs-Abtastverstärker 50 von Fig. 1 gehört, mit größerer Abmessung ausgelegt sein als die Schalt­ transistoren SWn in dem Eingabe/Ausgabe-Multiplexer 12", der zum Speicherblock MB7 näher beim Datenleitungs-Abtastver­ stärker 50 gehört. Daher wird eine bestimmte Strommenge von den Ladetransistoren WP0 zu den Datenleitungen DIO und /DIO besser geleitet als eine bestimmte Strommenge von den Lade­ transistoren WPn.
Folglich wird die Abtasteffizienz im Datenleitungs- Abtastverstärker 50 durch unterschiedliche Wahl der Abmessun­ gen der Ladetransistoren WP0 und WPn und der Schalttransisto­ ren SW0 und SWn innerhalb der Eingabe/Ausgabe-Multiplexer­ gruppe 12, die mit den zugehörigen Speicherblöcken verbunden ist, in Abhängigkeit von der Position des jeweils abgetaste­ ten Speicherblocks gleich groß gehalten.

Claims (5)

1. Halbleiterspeicherbauelement mit
  • - Datenleitungspaaren (DIO, /DIO), die von einer Mehr­ zahl von Speicherblöcken (MB0, . . ., MB7) mit jeweils mehreren Speicherzellen gemeinsam genutzt werden, und
  • - Datenleitungs-Abtastverstärkern (50) zum Abtasten der Stromdifferenz zwischen den beiden Datenleitungen eines je­ weiligen Datenleitungspaars,
gekennzeichnet durch
  • - Ladetransistoren (WP0, . . ., WPn) zum Anlegen von Strom an die Datenleitungspaare (DIO, /DIO), zu denen beim Lesen von einem jeweiligen Bitleitungs-Abtastverstärker (50) abge­ tastete Speicherzellendaten in den Speicherblöcken übertragen werden, wobei sich die Abmessungen von Ladetransistoren wei­ ter entfernt von dem jeweiligen Datenleitungs-Abtastver­ stärker von den Abmessungen von Ladetransistoren näher am je­ weiligen Datenleitungs-Abtastverstärker unterscheiden.
2. Halbleiterspeicherbauelement mit
  • - einer Mehrzahl von Speicherbänken (10, 20, 30, 40) mit jeweils mehreren Speicherblöcken (MB0, . . ., MB7),
  • - Datenleitungspaaren (DIO, /DIO) in jeder Speicherbank und
  • - einem von wenigstens zwei benachbarten Speicherbänken gemeinsam genutzten Datenleitungs-Abtastverstärker (50) zum Abtasten der Stromdifferenz zwischen den beiden Datenleitun­ gen eines jeweiligen Datenleitungspaars, gekennzeichnet durch
  • - Ladetransistoren (WP0, . . ., WPn) zum Anlegen von Strom an die Datenleitungspaare (DIO, /DIO), zu denen von einem je­ weiligen Bitleitungs-Abtastverstärker (50) abgetastete Spei­ cherzellendaten in den Speicherblöcken übertragen werden, wo­ bei sich die Abmessungen von Ladetransistoren weiter entfernt vom jeweiligen Datenleitungs-Abtastverstärker von den Abmes­ sungen von Ladetransistoren näher am jeweiligen Datenlei­ tungs-Abtastverstärker unterscheiden.
3. Halbleiterspeicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass Ladetransistoren weiter entfernt vom jeweiligen Datenleitungs-Abtastverstärker klei­ ner ausgelegt sind als Ladetransistoren näher am jeweiligen Datenleitungs-Abtastverstärker.
4. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, weiter gekennzeichnet durch Schalttransistoren (SW0, . . ., SWn) zwischen dem jeweiligen Bitleitungs-Abtastver­ stärker und dem jeweiligen Datenleitungspaar, wobei Schalt­ transistoren weiter entfernt vom jeweiligen Datenleitungs- Abtastverstärker größer ausgelegt sind als Schalttransistoren näher beim jeweiligen Datenleitungs-Abtastverstärker.
5. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass der jeweilige Datenleitungs-Abtastverstärker eine Zwischenspeicherabtast­ verstärkungseinheit (52) zum Verstärken einer durch die abge­ tastete Stromdifferenz erzeugten Spannungsdifferenz auf einen zur Übertragung zu peripheren Schaltkreisen ausreichenden Spannungspegel beinhaltet.
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