DE10126312A1

DE10126312A1 - Halbleiterspeicher mit einem Signalpfad

Info

Publication number: DE10126312A1
Application number: DE10126312A
Authority: DE
Inventors: Dirk Hottgenroth; Bernhard Knuepfer
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-05-30
Filing date: 2001-05-30
Publication date: 2002-12-12
Anticipated expiration: 2021-05-31
Also published as: DE10126312B4; US6728145B2; US20020181298A1

Abstract

Ein Halbleiterspeicher weist einen Datensignalpfad und eine Steuerungseinrichtung (22) auf, um Funktionselemente (21, 16, 18, 25, 19) des Datensignalpfads mit Steuersignalen (A1, ..., E) zu versorgen. In die die Steuersignale (A1, ..., E) bereitstellenden Signalleitungen sind programmierbare Verzögerungen (30, ..., 37) geschaltet, so dass die Zeitrelationen zwischen den Steuersignalen (A1, ..., E) reversibel über ein Soft-Set-Register oder irreversibel über Fuses einstellbar sind. Dadurch wird eine einfache Anpassung des internen Steuersignal-Timings an Schwankungen des Herstellungsprozesses oder nach einem Umsetzen des Designs auf einen neuen Herstellungsprozess ermöglicht.

Description

Die Erfindung betrifft einen Halbleiterspeicher, der Wort- und Bitleitungen sowie daran angeschlossene Speicherzellen umfaßt, wobei ein Signalpfad gebildet ist, der eine der Spei cherzellen, daran angeschlossene Wort- und Bitleitungen sowie Schaltungselemente umfaßt, um einen Datenwert von einem Au ßenanschluß des Halbleiterspeichers in die Speicherzelle zu schreiben oder von der Speicherzelle an den Außenanschluß ab zugeben, wobei eine Steuerungseinrichtung Steuersignale zur Ansteuerung des Signalpfads umfaßt.

Integrierte Halbleiterspeicher, beispielsweise sogenannte DRAMs (Dynamic Random Access Memories) umfassen ein Speicher zellenfeld mit einer Vielzahl von sich kreuzenden Wort- und Bitleitungen. Die Speicherzellen sind jeweils an den Kreu zungsorten einer Wort- mit einer Bitleitung angeordnet und an diese angeschlossen. Die Wortleitung aktiviert den Zugriff auf die Speicherzelle, während über die Bitleitung ein Daten wert ausgelesen oder in die Speicherzelle eingeschrieben wird. Die Wortleitungen werden von einem Wortleitungsdecoder angesteuert, der aus der Vielzahl der Wortleitungen minde stens eine Wortleitung in Abhängigkeit von einer Adresse aus wählt. Die Bitleitungen sind meist paarweise als komplementä re Datensignale führende Bitleitungen an einen primären Lese verstärker angeschlossen. Der primäre Leseverstärker ver stärkt einen Datenwert, der aus derjenigen Speicherzelle stammt, deren Wortleitung aktiviert ist. Beispielsweise stel len sämtliche primäre Leseverstärker des Speicherzellenfelds einen solchen Datenwert bereit. Anschließend wird durch einen Bitleitungsdecoder einer der Leseverstärker ausgewählt, um seinen Datenwert schließlich an einen sekundären Leseverstär ker weiterzuleiten. Der sekundäre Leseverstärker gibt das auszulesende Datensignal ausreichend verstärkt an weitere Si gnalleitungen ab, die schließlich mit einem Datenausgangsan schluß des Halbleiterspeichers verbunden sind. Am Datenaus gangsanschluß sind die Daten von extern abgreifbar. In umge kehrter Weise wird ein am Datenausgangsanschluß angelegtes Eingangssignal in eine über Wortleitungs- und Bitleitungsde coder ausgewählte Speicherzelle eingeschrieben. Sämtliche Steuerungsmaßnahmen des beschriebenen Signalpfades werden von einer Steuerungseinrichtung überwacht. In Abhängigkeit von an der Steuerungseinrichtung angelegten Befehlen werden aus gangsseitig eine Vielzahl von Steuersignalen erzeugt, die die jeweiligen Funktionseinheiten des Signalpfads zum Schreiben und zum Lesen von Datenwerten zeitrichtig aktivieren und wie der deaktivieren.

Bei herkömmlichen DRAMs werden Schreibzugriffe und Lesezu griffe bausteinintern durch eine feste Abfolge von Steuersi gnalen gesteuert. Beispielsweise folgen die internen Steuer signale den von außen meist von einem Speicherkontroller an gelegten Befehlen möglichst schnell. In manchen Fällen wird auch ein Signal mit einer fest vorgegebenen Zeit verzögert, um zeitrichtig bereitgestellt zu werden. Die interne Signal verarbeitung hängt fest von der entworfenen Schaltung ab und kann nachträglich nicht mehr verändert werden.

Wegen der fortschreitenden Miniaturisierung der Bauelemente aufgrund von immer kleiner herstellbaren Strukturbreiten des integrierten Herstellungsprozesses wird ein Bausteinentwurf oder -design wiederholt auf neue Herstellungsprozesse ange paßt. Die Vorhersagbarkeit der Signallaufzeiten und der Schaltzeiten der Funktionselemente ausgehend von einem auf einen neuen Herstellungsprozess übertragenen Schaltungsdesign wird daher problematisch. Außerdem stellen sich ohnehin auf grund von Schwankungen des Herstellungsprozesses Streuungen der elektrischen Parameter ein. Dies kann dazu führen, daß die funktionalen Eigenschaften des gleichen Designs voneinan der abweichen und im äußersten Fall sogar der gesamte Halb leiterspeicher als nicht funktionsfähig festgestellt werden muß. Da der Markt für Halbleiterspeicher kurzlebig ist und Neuerungen möglichst schnell durchzuführen sind, würde eine Anpassung des Designs oder des Schaltungslayouts die Verfüg barkeit eines neuen Halbleiterspeichers in unerwünschtem Maße verzögern.

Eine Aufgabe der Erfindung besteht darin, einen Halbleiter speicher anzugeben, der schneller auf Änderungen im Herstel lungsprozess unter Einhaltung gleicher elektrischer Funktio nalität angepaßt werden kann.

Gemäß der Erfindung wird diese Aufgabe durch einen Halblei terspeicher gelöst, der sich kreuzende Wortleitungen und Bit leitungen sowie Speicherzellen umfaßt, die jeweils an eine der Wortleitungen und eine der Bitleitungen angeschlossen sind, einen Signalpfad, der eine der Speicherzellen, die je weilige an die eine der Speicherzellen angeschlossene Wort leitung und Bitleitung sowie Schaltungselemente umfaßt, um einen an einem Ausgangsanschluß des Halbleiterspeichers an liegenden Datenwert in die Speicherzelle zu schreiben oder von der Speicherzelle an den Außenanschluß abzugeben, eine Steuerungseinrichtung, um Steuersignale zu erzeugen, die die Schaltungselemente des Signalpfades aktivieren und deaktivie ren, mindestens einen Verzögerungsschaltkreis mit einstellba rer Signalverzögerung, um mindestens eines der Steuersignale mit der einstellbaren Verzögerungszeit zu verzögern oder zu beschleunigen.

Bei der Erfindung ist vorgesehen, die Steuersignale, welche die Funktionseinheiten des Signalpfads zum Ein- oder Auslesen ansteuern, mit einer einstellbaren, vorzugsweise irreversibel programmierbaren Verzögerungszeit zu versehen. Dadurch kann nach dem Umsetzen eines Designs auf einen neuen Herstellungs prozess die jeweilige Verzögerungszeit der betroffenen Steu ersignale angepaßt werden. Sowohl eine Verzögerung als auch eine Beschleunigung sind denkbar. Eine programmierbare Verzö gerung schließt im Sinne der Erfindung auch eine Beschleuni gung der Ausbreitung eines Signals längs eines Signalpfads ein. Außerdem können beim Testen eines individuellen Halblei terbausteins dessen interne Signallaufzeiten fein eingestellt werden, um Parametervariationen aufgrund von Schwankungen des Herstellungsprozesses auszugleichen. Somit kann ein gleiches oder nur leicht verändertes Design relativ schnell in einem neuen Halbleiterprozess gefertigt werden. Eine separate Simu lation des Halbleiterbausteins, die viele verschiedene Bedin gungen und Sicherheitsvorhalte für kritische Signale erfor dern würde, ist nicht mehr in diesem hohen Maße erforderlich. Vielmehr wird gegebenenfalls individuell für jeden Baustein die Relation von Signallaufzeiten innerhalb des Halbleiter speichers im Kernbereich des Speichers angepaßt.

Die Einstellung der Anpassung kann reversibel und mittels ei nes sogenannten Soft-Set erfolgen oder irreversibel durch dauerhafte Programmierung einer sogenannten Fuse oder Antifu se. Sämtliche Steuersignale, die beim Einlesen oder Auslesen von Daten relevant sind, können auf diese Weise individuell verzögert oder beschleunigt werden.

Beispielsweise umfaßt der Signalpfad, dessen Steuerungssigna le anzupassen sind, sämtliche Schaltungselemente, um einen an einem Außenanschluß, einem Pin des Halbleiterspeichers anlie genden Datenwert in eine der Speicherzellen zu schreiben oder um von der Speicherzelle einen Datenwert an einen solchen Ausgangsanschluß abzugeben. Die Schaltungselemente des Si gnalpfads werden von einer Steuersignale abgebenden Steue rungseinrichtung gesteuert, um aktiviert oder deaktiviert zu werden, also freigeschaltet oder blockiert zu werden. Der Si gnalpfad umfaßt beispielsweise einen Wortleitungsdecoder, um mindestens eine der Wortleitungen aus der Vielzahl der im Speicherzellenfeld angeordneten Wortleitungen auszuwählen. Der Wortleitungsdecoder wird von einem entsprechenden Steuer signal freigegeben, das von der Steuerungseinrichtung erzeugt wird. Nunmehr ist gemäß der Erfindung zwischen dem betreffen den Ausgang der Steuerungseinrichtung und dem entsprechenden Freigabeeingang des Wortleitungsdecoders ein Verzögerungs schaltkreis geschaltet, dessen Verzögerungszeit reversibel oder irreversibel einstellbar ist. Verzögerungszeit bedeutet in diesem Fall auch eine mögliche Beschleunigung der Signal laufzeit gegenüber einem voreingestellten Ausgangszustand. Darüberhinaus umfaßt der Signalpfad einen primären Lesever stärker, an den mindestens eine der Bitleitungen angeschlos sen ist. Der primäre Leseverstärker wird wiederum von minde stens einem Steuersignal aktiviert und deaktiviert. Einer Vielzahl von primären Leseverstärkern ist ein sekundärer Le severstärker nachgeschaltet, der aus der Vielzahl der von den primären Leseverstärkern angebotenen Datensignale des Spei cherzellenfeldes eines auswählt. Sowohl die Auswahlschaltung, der sogenannte Bitleitungsdecoder, als auch der sekundäre Le severstärker selbst sind über jeweilige Steuersignale akti vierbar und deaktivierbar.

Bei Halbleiterspeichern sind herkömmlicherweise komplementäre Signale führende Bitleitungen vorgesehen, die gemeinsam an einen primären Leseverstärker angeschlossen sind. Vor einem Ein- oder Auslesevorgang wird das Potential der Bitleitungen untereinander ausgeglichen, indem diese kurzgeschlossen wer den. Das von der übergeordneten Steuerungseinrichtung bereit gestellte Steuersignal wird in Ausgestaltung der Erfindung längs der Signalleitung von der Steuerungseinrichtung zum Ausgleichstransistor programmierbar verzögert bzw. beschleu nigt.

Als Ausführung eines der Vielzahl der Verzögerungsschaltkrei se für die jeweiligen Steuersignale sind verschiedene Mög lichkeiten denkbar. So kann einerseits eine herkömmliche, aus beispielsweise zwei hintereinander geschalteten Invertern be stehende Verzögerungsleitung vorgesehen sein, die in Reihe mit einem programmierbaren Schalter geschaltet ist. Parallel dazu liegt eine schaltbare Signalleitung ohne eine solche Verzögerungsstrecke. Beide Schalter sind komplementär steuer bar, beispielsweise als Transfer-Gates ausgeführt. So wird entweder der die Verzögerungselemente enthaltende Signalpfad eingeschaltet und verzögert das Signal auf dem Weg von der Steuerungseinrichtung zur zu steuernden Funktionseinheit des Datensignalpfads. Andererseits kann die Verzögerungsstrecke abgeschaltet sein und der keine solche Verzögerungsstrecke enthaltende schnellere Signalpfad wird eingeschaltet.

Alternativ eignet sich zur Signalverzögerung ein kapazitives Element, das an die jeweilige das Steuersignal führende Si gnalleitung angeschlossen ist. Das kapazitive Element umfaßt beispielsweise komplementäre MOS-Feldeffekttransistoren, de ren Gate-Anschlüsse zusammengeschaltet sind und deren gesteu erte Strompfade über einen Inverter miteinander verbunden sind. Die Gate-Anschlüsse sind außerdem an die Signalleitung gekoppelt. Der Eingangsanschluß des die beiden Transistoren verbindenden Inverters wird schließlich von dem programmier baren Element, entweder Fuse oder Soft-Set-Register angesteu ert. Je nach Schaltzustand des programmierbaren Elements wird die Kapazität wirksam und moduliert eine Flanke des auf der Leitung übertragenen Signals oder bleibt unwirksam.

Eine Beschleunigung eines Signals kann dadurch erreicht wer den, daß zusätzlich ein Inverter in die ein Steuersignal übertragende Signalleitung geschaltet wird. Beispielsweise ist die Signalleitung an den Eingang des Inverters geführt und wird vom Ausgang des Inverters abgegriffen. Der Inverter wird über jeweilige komplementäre Transistoren an die Versor gungsanschlüsse angeschlossen. Wenn die Transistoren einge schaltet sind, weist die Signalleitung erhöhte Treiberfähig keit auf. Wenn die Transistoren abgeschaltet sind, ist der Inverter nicht wirksam und die Leitung weist nur niedrige Treiberfähigkeit auf. Auf diese Weise kann abhängig von der Voreinstellung des zusätzlichen Inverters entweder die Verzö gerungszeit längs der Signalleitung verringert oder erhöht werden.

Sämtliche beschriebenen Ausführungsformen des Verzögerungs elements sind von einem Soft-Set-Register oder von einem Fu se-Latch ansteuerbar. Das Soft-Set-Register wird mit einem Datenwert während des Betriebs, beispielsweise im Zuge der Initialisierung des Halbleiterbausteins, beschrieben und stellt die jeweiligen im Verzögerungselement wirksamen Schal ter ein. Ein Fuse-Latch umfaßt ein programmierbares Element, eine sogenannte Fuse, die dauerhaft, irreversibel program mierbar ist. Die Fuse ist im Ausgangszustand leitend, im pro grammierten Zustand nicht leitend. Gleichwohl kann auch eine Antifuse verwendet werden, die im Ausgangszustand nicht lei tend ist und im programmierten Zustand leitend ist. Die Be schaltung von Fuse/Antifuse stellt entweder einen High-Pegel oder einen Low-Pegel zur Verfügung, zwischen denen je durch Programmierung umgeschaltet wird. Der von der programmierten oder nicht programmierten Fuse abgegebene logische Pegel wird schließlich in ein Speicherelement eingelesen, welches die im Verzögerungselement wirksamen Schalter einstellt.

Nachfolgend wird die Erfindung anhand der in der Zeichnung dargestellten Ausführungsbeispiele im Detail erläutert. Es zeigen:

Fig. 1 einen Ausschnitt aus einem dynamischen Halbleiter speicher mit im Hinblick auf die Erfindung relevan ten Elementen;

Fig. 2 eine erste Ausführungsform eines programmierbaren Verzögerungsglieds;

Fig. 3 eine zweite Ausführungsform eines programmierbaren Verzögerungsglieds;

Fig. 4 eine dritte Ausführungsform eines programmierbaren Verzögerungsglieds; und

Fig. 5 ein Beispiel für die Beschaltung einer Fuse.

Der in Fig. 1 dargestellte Ausschnitt aus einem dynamischen Halbleiterspeicher (DRAM) zeigt ein Speicherzellenfeld mit dynamischen Speicherzellen. Die Speicherzelle 12 weist einen Auswahltransistor 13 auf und einen Speicherkondensator 14. Der Auswahltransistor 13 ist Gate-seitig an eine Wortleitung 23 angeschlossen. Die gesteuerte Strecke des Auswahltransi stors 12 ist an eine Bitleitung 10 angeschlossen. Um einen durch die im Speicherkondensator 14 gespeicherte Ladungsmenge repräsentierten Datenwert auszulesen, wird der Auswahltransi stor 13 durch Aktivierung der Wortleitung 23 leitend geschal tet. Die Wortleitung 23 wird hierzu von einem inaktivem Pe gel, der bei Masse oder bei einem negativem Potential liegt, auf einen High-Pegel gebracht. Der auf diese Weise leitend geschaltete Transistor 13 verbindet daraufhin den Kondensator 14 mit der Bitleitung 10. Die Bitleitung 10 ist an einen pri mären Leseverstärker 16 angeschlossen, an dem außerdem die komplementäre Bitleitung 11 liegt. Beide Bitleitungen waren vor dem Auslesevorgang durch einen leitend geschalteten Aus gleichstransistor 15 miteinander verbunden und kurzgeschlos sen und auf einem Vorladepotential gehalten. Zum Auslesen wird einerseits der Ausgleichstransistor 15 gesperrt, ande rerseits wird wie beschrieben der Auswahltransistor 13 lei tend geschaltet. Die durch die im Speicherkondensator 14 auf das Paar komplementärer Bitleitungen 10, 11 gebrachte Unsym metrie wird vom primären Leseverstärker 16 verstärkt. Eine Vielzahl von Leseverstärkern 16, 17 ist im Speicherzellenfeld vorhanden. Über einen Auswahlschalter 18 werden die an einem der primären Leseverstärker 16, 17 anliegenden komplementä ren, vorverstärkten Datensignale weitergeleitet und in einen sekundären Leseverstärker 19 eingespeist. Der sekundäre Lese verstärker 19 schließlich stellt das Datensignal den nachfol genden Schaltungen auf dem Weg zum Datenausgangsanschluß 24 zur Verfügung. Dort liegt das Datensignal DQ zum Abgriff ex tern und außerhalb des Halbleiterspeichers an. Beim Schreiben erfolgt die Signalübertragung in umgekehrter Reihenfolge vom nunmehr als Dateneingang dienenden externen Datenanschluß 24, über weiterverarbeitende Schaltungen und einen Schreibver stärker 20 an den primären Leseverstärker 19 und zurück über den Auswahlschalter 18 an den primären Leseverstärker 16 in die Speicherzelle 12. Zur Auswahl einer der Wortleitungen, beispielsweise der Wortleitung 23, dient ein Wortleitungsde coder 21, dem eine Adresse RADR zugeführt wird. Ein Bitlei tungsdecoder 25 wählt einen der primären Leseverstärker, bei spielsweise den Leseverstärker 16, aus der Vielzahl der vor handenen Leseverstärker aus und verbindet diesen mit dem se kundären Leseverstärker 19. Der Bitleitungsdecoder 25 trifft die Auswahl in Abhängigkeit von einer zugeführten Adresse CADR.

Ein Steuerungsschaltkreis 22 ist vorgesehen, der aus wiederum von extern eingegebenen Signalen, beispielsweise Lese- oder Schreibbefehlen oder Wiederauffrischungsbefehlen, Steuersi gnale A1, A2, B1, B2, C1, C2, D, E erzeugt, die die eben be schriebenen Funktionseinheiten im Auslese- und Einlesesignal pfad steuern. Im Decoder werden beispielsweise die Reihen- und Spaltenzugriffsignale RAS, CAS, ein Schreibsteuersignal WE und ein Chipauswahlsignal CL sowie ein Taktfreigabesignal CLKEN zugeführt. Der Decoder 22 ist ein Zustandsrechenwerk und erzeugt aus den decodierten Signalen schließlich die ge nannten ausgangsseitigen Steuersignale, um Lese- und Schreib zugriffe und Wiederauffrischungsvorgänge zu steuern.

Beispielsweise wird das Steuersignal A1 dem Ausgleichstransi stor 15 zugeführt. Das Steuersignal A2 steuert den Ausgleich stransistor 26 des benachbarten komplementären Bitleitungs paars. Das Steuersignal B1 steuert das Einschalten oder Akti vieren einer Wortleitung und wird dementsprechend dem Wort leitungsdecoder 21 zugeführt. In Abhängigkeit vom Zustand des Steuersignals B1 wird eine ausgewählte Wortleitung, z. B. die Wortleitung 23, mit einem High-Pegel beaufschlagt. Das Steu ersignal B2 steuert das Abschalten sämtlicher Wortleitungen, indem diese auf einen Low-Pegel oder gar auf einen negativen Pegel gebracht werden. Die Wortleitungen werden dadurch de aktiviert. Dieser Vorgang wird auch aus als Precharge be zeichnet. Das Steuersignal C1 aktiviert den Verstärkungsvor gang des primären Leseverstärkers 16. Das Steuersignal C2 dementsprechend den Verstärkungsvorgang des primären Lesever stärkers 17. Schließlich aktiviert das Signal D die Auswahl eines der primären Leseverstärker 16, 17, beispielsweise des Leseverstärkers 16. Das Steuersignal E aktiviert den ab schließenden Verstärkungsvorgang beim Auslesen im sekundären Leseverstärker 19.

Die Bereitstellung der Steuersignale A1, . . ., E von der Sta te-maschine 22 jeweils relativ zueinander innerhalb gewisser Zeitfenster ist wichtig, um einen ordnungsgemäßen Zugriff auf eine der Speicherzellen sowohl zum Lesen als auch zum Schrei ben von Datenwerten zu gewährleisten. Sämtliche internen Im pulse und Flanken von Steuersignalen müssen einen gewissen Mindest- und Höchstabstand zueinander aufweisen, damit der Halbleiterbaustein innerhalb der externen Signalvorgaben kor rekt funktioniert. Wenn unerwünschterweise etwa die Auswahl einer der primären Leseverstärker 16 oder 17 zu schnell nach einem Einschaltimpuls B1 für die Wortleitungen erfolgt, dann wäre die Pegeldifferenz auf den komplementären Bitleitungen noch nicht groß genug und es könnten beim Weiterleiten der Bitleitungspegel auf den Verbindungsleitungen zum sekundären Leseverstärker 19 befindliche Ladungen umkippen. Das falsche Signal würde dann in die ausgewählte Zelle zurückgeschrieben werden. Außerdem kritisch ist die Zeit beim Schreiben von Da tenwerten in eine Speicherzelle vom sekundären Leseverstärker 19 zu einem der primären Leseverstärker 16, 17 über die Kapa zitäten und Widerstände der beteiligten Bitleitungen und Aus wahltransistoren. Schließlich ist ein zu kurzer Abstand zwi schen einem Ausschaltimpuls B2 für die Wortleitung und dem Impuls A1 oder A2 für das Einschalten der Ausgleichstransi storen kritisch.

Nunmehr ist in die Signalleitung von der Steuerungseinrich tung 22 zum jeweiligen Empfangsort des bereitgestellten Steu ersignals A1, . . ., E ein Verzögerungsschaltkreis 30, . . ., 37 bzw. ein Beschleunigungsschaltkreis geschaltet. Dadurch kön nen die internen Steuersignale um eine exakt festgelegte Zeit verzögert oder beschleunigt werden, wie anhand der nachfol gend dargestellten Schaltungen erläutert wird. Die Signalver zögerung für die von der State-machine 22 ausgegebenen Steu ersignale kann gemäß der Erfindung nachträglich eingestellt werden. Damit können Schwankungen aufgrund des Herstellungs prozesses ausgeglichen werden oder aber bei einem Umsetzen des bisher vorliegenden und simulierten Layouts auf einen neuen Herstellungsprozess kann das gleiche Design verwendet werden und die Signallaufzeiten können programmierbar ange paßt werden.

Beispielsweise können einer oder alle der Verzögerungsschalt kreise 30, . . ., 37 wie in Fig. 2 dargestellt ausgeführt wer den. Der Verzögerungsschaltkreis weist zwischen seinen Ein gangs- und Ausgangsanschlüssen 40, 41 eine erste Verzöge rungsstrecke 42 auf, die zwei in Reihe geschaltete als Inver ter 43, 44 ausgeführte Verzögerungsglieder aufweist. In Reihe zu den Invertern 43, 44 ist ein als Transfer-Gate ausgeführ ter Schalter 45 geschaltet. Parallel zur Reihenschaltung aus Transfer-Gate 45 und Verzögerungsgliedern 43, 44 liegt ein Signalpfad 46, der nur ein Transfer-Gate 47 enthält, anson sten aber aus einer Leiterbahn besteht und insbesondere kein zusätzliche Verzögerungsglied vergleichbar den Invertern 43, 44 enthält. Die Transfer-Gates 45, 47 werden komplementär zu einander gesteuert. So ist entweder einerseits der Signalpfad 42 wirksam und der Signalpfad 46 gesperrt, oder andererseits ist der weniger Signalverzögerungszeit auf das Steuersignal bewirkende Signalpfad 46 wirksam und der Signalpfad 42 ist gesperrt. Die Einstellung der Schalter 45, 47 erfolgt über ein Speicherelement 48.

Das Speicherelement 48 ist, wie in Fig. 5 beispielsweise dargestellt, ein einfaches Latch, das einen High- oder Low- Pegel speichert. Der zu speichernde Pegel wird von einer Fuse 51 vorgegeben. Die Fuse 51 ist einerseits an Massepotential VSS angeschlossen und andererseits über die Reihenschaltung eines N- und eines P-Kanal-Feldeffekttransistors an das posi tive Versorgungspotential VDD angeschlossen. Zum Auslesen der Fuse wird zuerst der Schaltungsknoten 52 über den leitend ge schalteten P-Kanal-Transistor 53 vorgeladen. Anschließend wird der Transistor 53 gesperrt und der N-Kanal-Transistor 54 leitend geschaltet. Im gezeigten Ausführungsbeispiel ist die Fuse 51 zu ihrem Ausgangszustand unverändert und zieht das am Anschluß 52 kurzzeitig eingestellte Vorladepotential auf Mas sepotential VSS. Dieses wird im Latch 48 gespeichert und schaltet beispielsweise den Schalter 47 leitend und den Schalter 45 nicht leitend, so daß der verzögerungsfreie Si gnalpfad 46 wirksam geschaltet ist. Durch Einwirkung eines Energieimpulses, z. B. eines Laserstrahls, wird die Fuse 51 aufgetrennt. Beim Auslesen bleibt dann der am Anschluß 52 kurzzeitig eingestellte Vorladepegel erhalten und das Spei cherelement 48 gibt einen High-Pegel ab. Für sämtliche der einstellbaren Verzögerungselemente 30, . . ., 37 können die dementsprechend zugeordneten Fuses eingestellt werden. Ergän zend wird bemerkt, daß anstelle von Fuses 51 auch Antifuses verwendet werden können, die im Ausgangszustand nicht leitend sind und durch Einwirkung eines Laserimpulses leitend ge schaltet werden.

Alternativ zu dem in Fig. 2 gezeigten Verzögerungsschalt kreis kann eine kapazitive Verzögerung wie in Fig. 3 gezeigt verwendet werden. Die von der Steuerungseinrichtung 22 mit dem Steuersignal versorgte Steuerleitung 60 wird mit einem kapazitivem Knoten 61 belastet. Die Kapazität wird durch ei nen P-Kanal-Transistor 62 gebildet und einen N-Kanal- Transistor 63, deren Gateanschlüsse an den Knoten 61 ange schlossen sind. Die Strompfadanschlüsse der Transistoren 62, 63 sind ihrerseits an den jeweiligen Transistoren miteinander gekoppelt und andererseits untereinander über einen Inverter 64 gekoppelt. Der Eingang des Inverters 64 ist an die Strompfadanschlüsse des P-Kanal-Feldeffekttransistors 62 an geschlossen. Außerdem ist der Inverter 64 eingangsseitig an ein Fuse-Latch 65 angeschlossen, vergleichbar dem in Fig. 5 dargestellten Fuse-Latch. Wenn das Fuse-Latch 65 einen High- Pegel abgibt, wenn also die Fuse 51 hochohmig durch einen La ser behandelt wurde, dann wird Ladung in die Kanäle der Tran sistoren 62, 63 eingebracht. Eine sich längs der Leitung 60 ausbreitende Signalflanke moduliert über den Schaltungsknoten 61 die in den Kondensatoren 62, 63 gespeicherte Ladungsmenge, so daß sich an der Leitung 60 eine kapazitive Wirkung und folglich eine Signalverzögerung einstellt. Eine nicht durch trennte Fuse sorgt dafür, daß die Kanäle der Transistoren 62, 63 entladen sind und die kapazitive Wirkung auf die Leitung 60 vernachlässigbar niedrig ist. Wenn zusätzlich ein Inverter 66, in der Fig. 3 gestrichelt dargestellt, am Ausgang des Fuse-Latch 65 angeordnet ist, dann wirkt die Schaltung als abschaltbare Kapazität. Eine nicht durchtrennte Fuse schaltet in diesem Fall eine wirksame Kapazität auf die Signalleitung 60, eine durchtrennte, laserprogrammierte Fuse schaltet in Umkehrung des oben beschriebenen Wirkungsprinzips die Kapazi tät ab. Es läßt sich dadurch, verglichen mit dem Ausgangszu stand, das Signal längs der Leitung 60 beschleunigen, also die Verzögerungszeit einer sich längs der Leitung 60 ausbrei tenden Signalflanke ist im programmierten Zustand der Fuse kürzer als im unprogrammierten Zustand.

Eine wiederum alternative Ausführung für eine programmierbare Verzögerung oder Beschleunigung ist in Fig. 4 dargestellt. Fig. 4A zeigt die Beschaltung für eine Beschleunigung. Ent sprechende Elemente sind mit gleichen Bezugszeichen versehen. Die Signalleitung 70 weist einen P-Kanal-Feldeffekttransistor 72 und einen N-Kanal-Feldeffekttransistor 73 aufweisenden In verter auf. Versorgungspotentialseitig ist der Transistor 72 über einen weiteren P-Kanal-Feldeffekttransistor 74 mit dem Versorgungspotential VDD verbunden, der Transistor 73 ent sprechend über einen weiteren N-Kanal-Transistor 75 mit einem Anschluß für Massepotential VSS. Die Signalleitung 70 steuert den Eingang des Inverters 71 an und wird an dessen Ausgang weitergeführt. Der Eingang und der Ausgang des Inverters 71 sind über einen weiteren Inverter 76 gekoppelt. Die strompfadseitigen Transistoren 74, 75 werden von einem Fuse- Latch 77 angesteuert. Ein Inverter 78 sorgt für komplementäre Ansteuerung der Transistoren 74, 75. Wenn die Fuse nicht pro grammiert ist, das Fuse-Latch daher einen Low-Pegel aufweist, dann sind die Transistoren 74, 75 gesperrt und der Inverter 71 ist nicht wirksam. Wenn die Fuse programmiert ist und das Fuse-Latch 77 daher einen High-Pegel abgibt, sind die Transi storen 74, 75 leitend und schalten den Inverter 71 zusätzlich auf die Leitung 70. Die Treiberfähigkeit der Leitung 70 ist dadurch erhöht und eine sich längs der Leitung 70 ausbreiten de Flanke eines der Steuersignale A1, . . ., E wird beschleu nigt. In Fig. 4B ist die Ansteuerungspolarität für die Tran sistoren 74, 75 umgekehrt ausgeführt, wobei ein Inverter 79 den Transistor 75 ansteuert, während der Transistor 74 direkt vom Fuse-Latch 77 angesteuert wird. Durch eine Programmierung der Fuse kann hier die Verzögerungszeit längs der Leitung 70 erhöht werden, es erfolgt also eine Signalverzögerung für das längs der Leitung 70 sich ausbreitende Steuersignal.

In Fig. 5 ist gestrichelt ein Anschluß 55 dargestellt, der an den Anschluß 52, welcher den Eingang des flüchtigen Spei cherelements 48 bildet, angeschlossen ist. Der Anschluß 55 ist alternativ zur Fuse 51 und den Transistoren 53, 54 zu se hen. Der Anschluß 55 wird während des Betriebs, vorzugsweise während der Initialisierungsphase des Halbleiterspeichers mit einem einen logischen High- oder logischen Low-Pegel reprä sentierenden Datenwert beaufschlagt. Dieser Datenwert wird im flüchtigen Speicherelement 48, vorzugsweise einem Register, zwischengespeichert. Somit kann beispielsweise während des Tests des Halbleiterspeichers die Verzögerungszeit für die von der Steuerungseinrichtung 22 ausgegebenen Steuersignale variabel eingestellt werden.

Bezugszeichenliste

10

,

11

Bitleitung

12

Speicherzelle

13

Auswahltransistor

14

Speicherkondensator

15

,

26

Ausgleichtstransistor

16

,

17

Primärer Leseverstärker

18

Auswahleinrichtung

19

Sekundärer Leseverstärker

20

Schreibverstärker

21

Wortleitungsdecoder

22

Steuerungseinrichtung

24

Ausgangsanschluß

25

Bitleitungsdecoder

30

, . . .,

37

Verzögerungsschaltkreise

41

Anschlüsse

42

,

46

Signalpfade

43

,

44

Inverter

45

,

47

Schalter

48

Programmierbares Element

51

Fuse

52

Anschluß

53

,

54

Transistoren

55

Anschluß

60

Signalleitung

61

Knoten

62

,

63

Transistoren

64

,

66

Inverter

65

Fuse-Latch

70

Signalleitung

71

Inverter

72

, . . .,

75

Transistoren

76

, . . .,

79

Inverter

77

Fuse-Latch
VDD, VSS Versorgungspotentiale
A1, . . ., E Steuersignale
RADR Wortleitungsadresse
CADR Bitleitungsadresse
DQ Datensignal

Claims

1. Halbleiterspeicher, umfassend
sich kreuzende Wortleitungen (23) und Bitleitungen (10, 11) sowie Speicherzellen (12), die jeweils an eine der Wortlei tungen (23) und eine der Bitleitungen (10) angeschlossen sind,
einen Signalpfad, der umfaßt:
eine der Speicherzellen (12), die jeweilige an die eine der Speicherzellen (12) angeschlossene Wortleitung (23) und Bit leitung (10) sowie Schaltungselemente (16, 18, 19, 24), um einen an einem Ausgangsanschluß (24) des Halbleiterspeichers anliegenden Datenwert in die Speicherzelle (12) zu schreiben oder von der Speicherzelle (12) an den Außenanschluß (24) ab zugeben,
eine Steuerungseinrichtung (22), um Steuersignale (A1, A2, B1, B2, C1, C2, D, E) zu erzeugen, die die Schaltungselemente des Signalpfades aktivieren und deaktivieren,
mindestens einen Verzögerungsschaltkreis (30, 31, 32, 33, 34, 35, 36, 37) mit einstellbarer Signalverzögerung, um min destens eines der Steuersignale (A1, . . ., E) mit der ein stellbaren Verzögerungszeit zu verzögern oder zu beschleuni gen.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Signalpfad umfaßt:
einen Wortleitungsdecoder (21), um mindestens eine der Wortleitungen (23) aus der Vielzahl der Wortleitungen anzu steuern,
einen primären Leseverstärker (16, 17), an den mindestens eine der Bitleitungen (10, 11) angeschlossen ist,
einen sekundären Leseverstärker (19), der mindestens einem der primären Leseverstärker (16, 17) nachgeschaltet ist,
eine Auswahlschaltung (25, 18), um mindestens einen der primären Leseverstärker (16, 17), mit dem sekundären Lesever stärker (19) zu verbinden, wobei
die Steuerungseinrichtung (22) mit mindestens einem der den Wortleitungsdecoder, den primären Leseverstärker, den sekun dären Leseverstärker, die Auswahlschaltung umfassenden Schal tungselemente über den Verzögerungsschaltkreis (30, . . ., 37) verbunden ist.

3. Halbleiterspeicher nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der Signalpfad darüber hinaus paarweise Bitleitungen (10, 11) umfaßt, die gemeinsam an einen der primären Leseverstärker (16, 17) angeschlossen sind und die über eine Ausgleichs schaltung (15, 26) miteinander verbunden sind, und daß die Ausgleichsschaltung (15, 26) mit der Steuerungseinrichtung (22) über einen Verzögerungsschaltkreis (32, 33) verbunden ist.

4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Verzögerungsschaltkreis die Reihenschaltung eines Schal ters (45) und eines Verzögerungselements (43, 44) umfaßt, daß der Reihenschaltung parallel eine Signalstrecke (46) mit ei nem Schalter (47) ohne ein Verzögerungselement geschaltet ist, daß die Schalter (45, 47) von einem programmierbaren Element (48) komplementär ansteuerbar sind.

5. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, daß das Verzögerungselement (43, 44) mindestens einen Inverter umfaßt.

6. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Verzögerungsschaltkreis ein kapazitives Verzögerungsele ment (62, 63) umfaßt, das an eine eines der Steuersignale (A1, . . ., E) führende Signalleitung (60) angeschlossen ist und dessen wirksame Kapazität mittels eines programmierbaren Elements (65) schaltbar ist.

7. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß das kapazitive Verzögerungselement (62, 63) mindestens zwei aus komplementären Feldeffekttransistoren (62, 63) gebildete Kondensatoren umfaßt, deren Gate-Elektroden miteinander ver bunden sind und an die Signalleitung (60) angeschlossen sind und deren andere Anschlüsse über einen ersten Inverter (64) miteinander gekoppelt sind und an das programmierbare Element (65) angeschlossen sind.

8. Halbleiterspeicher nach Anspruch 7, dadurch gekennzeichnet, daß ein weiterer Inverter (66) vorgesehen ist, der zwischen den Ausgang des programmierbaren Elements (65) und den Eingang des ersten Inverters (64) geschaltet ist.

9. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Verzögerungsschaltkreis einen Inverter umfaßt (71), der eingangs- und ausgangsseitig mit einer eines der Steuersigna le (A1, . . ., E) führenden Signalleitung gekoppelt ist, daß der Inverter (71) über je einen Transistor (74, 75) an einen Anschluß für ein Versorgungspotential (VDD, VSS) gekoppelt ist und daß die Transistoren (74, 75) von einem programmier baren Element (77) komplementär steuerbar sind.

10. Halbleiterspeicher nach einem der Ansprüche 4 oder 9, dadurch gekennzeichnet, daß das programmierbare Element (48, 66, 77) ein flüchtiges Spei cherelement (48) ist, das ausgebildet ist, um einen von ex tern eingegebenen Datenwert zu speichern.

11. Halbleiterspeicher nach einem der Ansprüche 4 oder 9, dadurch gekennzeichnet, daß das programmierbare Element ein flüchtiges Speicherelement (48) umfaßt und eine irreversibel programmierbare Fuse oder Antifuse, die mit dem Speicherelement (48) gekoppelt ist.