DE4336887C2

DE4336887C2 - Integrierte Halbleiterschaltungsvorrichtung und Verfahren zum Treiben einer integrierten Halbleiterschaltungsvorrichtung

Info

Publication number: DE4336887C2
Application number: DE4336887A
Authority: DE
Inventors: Shigeki Tomishima; Hideto Hidaka; Masakazu Hirose; Takahiro Tsuruda
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-10-29
Filing date: 1993-10-28
Publication date: 1998-12-03
Anticipated expiration: 2013-10-29
Also published as: US5390140A; DE4336887A1; KR940010317A; JPH06140578A; KR0122295B1; US5574397A; JP2792795B2

Description

Die vorliegende Erfindung bezieht sich auf ein integrierte Halb leiterschaltungsvorrichtung und auf ein Verfahren zum Treiben einer integrierten Halbleiterschaltungsvorrich tung.

Fig. 18 zeigt schematisch das Chip-Layout eines allgemeinen 4 Mbit DRAM (Dynamic Random Access Memory = dynamischer Speicher mit wahlfreiem Zugriff). Wie Fig. 18 zeigt, sind Speicherzellen gruppen 2a, 2b innerhalb eines Halbleiterchips 1 angeordnet. Die Speicherzellengruppen 2a, 2b weisen, obwohl nicht klar darge stellt, eine Mehrzahl von Speicherzellen des dynamischen Typs, die in Zeilen und Spalten angeordnet sind, auf.

An einem umfangsseitigen Ende des Halbleiterchips 1 (rechter oberer Endabschnitt des Chips in Fig. 18) ist ein Massepoten tialanschluß (Kontaktinsel) 3 vorgesehen, der das Massepotential GND empfängt. Mit dem Massepotentialanschluß 3 ist eine das Mas sepotential übertragende Masseleitung 4 verbunden, die aus einem Leiter mit niedrigem Widerstand, wie Aluminium, ausgebildet ist, und die nach Art einer Schleife entlang des Umfangs des Halblei terchips 1 angeordnet ist.

Entlang des Umfangs des Halbleiterchips 1 sind Datenausgabeab schnitte 5a, 5b, 5c und 5d zum Liefern der Daten bzw. des Wertes einer Speicherzelle, die aus den Speicherzellengruppen 2a, 2b ausgewählt ist, angeordnet. In Fig. 18 ist gezeigt, daß jeder der Datenausgabeabschnitte 5a bis 5d einen Datenausgabeanschluß und eine Datenausgabeschaltung aufweist. Die Datenausgabeabschnitte 5a bis 5d werden von der Masseleitung 4 mit dem Massepotential versorgt, so daß in Übereinstimmung mit dem angelegten Speicher zellwert ein entsprechender Datenausgabeknoten auf das Masse potential entladen wird.

Wenn die Datenausgabeschaltung mit hoher Geschwindigkeit für den Hochgeschwindigkeitsbetrieb des DRAM betrieben wird, tritt ein Unterschwingen bzw. ein Einschwingen der Rückflanke und/oder ein Überschwingen bzw. eine gedämpfte Schwingung an dem Datenausga beknoten auf, was in der Folge die Zugriffszeit länger macht (die für die Stabilität des Ausgabewertes benötigte Zeit wird länger). Darum wurden verschiedene Anordnungen zur Verhinderung des Auf tretens von solchem Unterschwingen und/oder Überschwingen ohne Beeinträchtigung der Hochgeschwindigkeitsbetriebsleistung vorge schlagen.

Fig. 19 zeigt einen möglichen Aufbau eines Datenausgabeabschnitts zur Verhinderung des oben beschriebenen Unterschwing-/Über schwingproblems, wie er vergleichbar in der US 4 922 458 offenbart ist. Da die Datenausgabeabschnitte 5a bis 5d densel ben Aufbau aufweisen, wird in Fig. 19 repräsentativ der Daten ausgabeabschnitt 5 gezeigt.

Der Datenausgabeabschnitt 5 weist eine Datenausgabeschaltung 13, einen Anschluß (Kontaktinsel) 14 zur Übertragung von Ausgabedaten bzw. eines Ausgabewertes Dout der Datenausgabeschaltung 13 nach außen, und einen Stiftanschluß (Pin) 15 auf. Die Datenausgabe schaltung 13 arbeitet unter Benutzung eines Stromversorgungspo tentials Vcc, das an einem Stromversorgungspotentialknoten 11 angelegt ist, und eines Massepotentials GND, das an einem Masse potentialknoten 12 angelegt ist, als eine Betriebsstromquelle. Die Datenausgabeschaltung 13 wird in Antwort auf ein Ausgabe freigabesignal OEM zum Liefern des Ausgabewertes Dout auf dem selben logischen Niveau wie das eines Inversionssignals ZDD eines Wertes, der aus einer ausgewählten Speicherzelle ausgelesen wird, über den Anschluß 14 und den Stiftanschluß 15 aktiviert.

Die Datenausgabeschaltung 13 weist einen Inverter 13a, der das Wertinversionssignal ZDD empfängt, eine 2-Eingabe-UND-Schaltung 13b, die das Signal ϕ1 auf das Empfangen der Ausgabe des Inver ters 13a und des Ausgabefreigabesignals OEM liefert, und einen n-Kanal-MOS-Transistor 13c, der die Ausgabe ϕ1 der UND-Schaltung 13b an seinem Gate empfängt, auf. Der MOS-Transistor 13c wird leitend, wenn das Signal ϕ1 auf einem logisch hohen oder "H"- Niveau ist, um mit einem vom Stromversorgungspotentialknoten 11 zugeführten Strom einen Ausgabeknoten 13d auf das Niveau des Stromversorgungspotentials Vcc (genauer Vcc - Vth, wobei Vth die Schwellspannung des Transistors 13c darstellt) zu laden.

Die Datenausgabeschaltung 13 weist weiter eine UND-Schaltung 13e, die ein Signal ϕ2 auf den Empfang des Ausgabefreigabesignals OEM und des Dateninversionssignals ZDD liefert, eine Verzögerungs schaltung 13g, die die Ausgabe ϕ2 der UND-Schaltung 13e um einen vorbestimmten Zeitraum verzögert, und eine 2-Eingabe-UND-Schal tung 13h, die ein Signal ϕ4 auf den Empfang der Ausgabe ϕ2 der UND-Schaltung 13e und einer Ausgabe ϕ3 der Verzögerungsschaltung 13g liefert, auf. Die Verzögerungsschaltung 13g weist zum Bei spiel eine gerade Anzahl von kaskadierten Invertern (vier Inver ter in Fig. 19) auf.

Die Datenausgabeschaltung 13 weist weiter einen n-Kanal-MOS- Transistor 13f, der den Ausgabeknoten 13d auf das Potentialniveau des Massepotentialknotens 12 in Antwort auf die Ausgabe ϕ2 der UND-Schaltung 13e entlädt, und einen n-Kanal-MOS-Transistor 13i, der den Ausgabeknoten 13d auf das Potentialniveau des Masse potentialknotens 12 in Antwort auf die Ausgabe ϕ4 der UND-Schal tung 13h entlädt, auf. Der MOS-Transistor 13i weist eine Größe und eine Stromtreiberfähigkeit auf, die größer als jene des MOS- Transistors 13f sind. Nun wird die Beschreibung des Betriebs der in Fig. 19 gezeigten Datenausgabeschaltung 13 unter Bezugnahme auf die Fig. 20 und 21 gegeben, die Betriebswellenformdiagramme derselben zeigen. Fig. 20 zeigt Betriebswellenformen, wenn das Inversionssignal ZDD auf einem logisch niedrigen oder "L"-Niveau ist, und Fig. 21 zeigt Betriebswellenformen, wenn das Inver sionssignal ZDD auf einem "H"-Niveau ist.

Wenn der Wert der ausgewählten Speicherzelle ein "H"-Niveau auf weist, ist das Inversionssignal ZDD des Wertes auf einem "L"- Niveau, wie in Fig. 20(a) gezeigt. Die UND-Schaltung 13e, die das Inversionssignal ZDD auf "L"-Niveau empfängt, liefert das Ausga besignal ϕ2 auf einem "L"-Niveau, wie in Fig. 20(d) gezeigt, un abhängig von dem Niveau des Ausgabefreigabesignals OEM, welches die andere Eingabe ist. Der n-Kanal-MOS-Transistor 13f, der das Ausgabesignal ϕ2 an der Gate-Elektrode empfängt, wird leitend. Die UND-Schaltung 13h, die das Ausgabesignal ϕ2 auf "L"-Niveau empfängt, liefert das Ausgabesignal ϕ4 unabhängig von dem Niveau des Verzögerungssignals ϕ3 von der Verzögerungsschaltung 13g auf "L"-Niveau an die Gate-Elektrode des n-Kanal-MOS-Transistors 13i, wie in Fig. 20(f) gezeigt, wodurch der n-Kanal-MOS-Transistor 13i nicht-leitend wird.

Bis das Ausgabefreigabesignal OEM zum Zeitpunkt t0 auf "H"-Niveau steigt, wie in Fig. 20(b) gezeigt, liefert die das Ausgabefrei gabesignal OEM auf "L"-Niveau empfangende UND-Schaltung 13b das Ausgabesignal ϕ1 auf "L"-Niveau, wie in Fig. 20(c) gezeigt, um den das Ausgabesignal ϕ1 an der Gate-Elektrode empfangenden n-Kanal-MOS-Transistor 13c nicht-leitend zu machen. Da die n-Kanal-MOS-Transistoren 13f und 13i nicht-leitend sind, ist der Wert Dout, der von dem Ausgabeknoten 13d geliefert wird, in einem Zustand hohen Scheinwiderstands (Impedanz).

Wenn das Ausgabefreigabesignal OEM zum Zeitpunkt t0 auf "H"- Niveau ansteigt, wie in Fig. 20(b) gezeigt, liefert die UND- Schaltung 13b, die das Ausgabefreigabesignal OEM und ein inver tiertes Signal des Inversionssignals ZDD empfängt, das Ausgabe signal ϕ1 auf "H"-Niveau, wie in Fig. 20(c) gezeigt, an die Gate- Elektrode des n-Kanal-MOS-Transistors 13c. Da der n-Kanal-MOS- Transistor 13c leitend wird und der Stromversorgungspotential knoten 11 und der Ausgabeknoten 13d elektrisch verbunden werden, erreicht der Ausgabewert Dout "H"-Niveau, wie in Fig. 20(g) ge zeigt. Wenn das Ausgabefreigabesignal OEM zum Zeitpunkt t1 dann vom "H"-Niveau auf "L"-Niveau fällt, wie in Fig. 20(b) gezeigt, erreicht der Ausgabewert Dout wiederum den Zustand hohen Schein widerstands.

Wenn andererseits der Wert der ausgewählten Speicherzelle auf "L"-Niveau ist, ist das Inversionssignal (invertierte Signal) ZDD des Wertes auf "H"-Niveau, wie in Fig. 21(a) gezeigt. Die UND- Schaltung 13b, die ein invertiertes Signal des Inversionssignals ZDD empfängt, liefert das Ausgabesignal ϕ1 auf "L"-Niveau, wie in Fig. 21(c) gezeigt, unabhängig von dem Niveau des Ausgabefrei gabesignals OEM, welches eine andere Eingabe ist. Der n-Kanal- MOS-Transistor 13c, der das Ausgabesignal ϕ1 an der Gate-Elek trode empfängt, ist nicht-leitend. Bis das Ausgabefreigabesignal OEM zum Zeitpunkt t0 auf "H"-Niveau ansteigt, wie in Fig. 21(b) gezeigt, liefert die UND-Schaltung 13e, die das Ausgabefreigabe signal OEM auf "L"-Niveau empfängt, das Ausgabesignal ϕ2 auf "L"- Niveau, wie in Fig. 21(d) gezeigt, wodurch der n-Kanal-MOS-Tran sistor 13f, der das Ausgabesignal ϕ2 an der Gate-Elektrode emp fängt, nicht-leitend wird. Die UND-Schaltung 13h, die das Ausga besignal ϕ2 auf "L"-Niveau empfängt, liefert das Ausgabesignal ϕ4 unabhängig von dem Niveau des Verzögerungssignals ϕ3 von der Ver zögerungsschaltung 13g auf "L"-Niveau, wie in Fig. 21(f) gezeigt, an die Gate-Elektrode des n-Kanal-MOS-Transistors 13i. Während dessen ist, da der n-Kanal-MOS-Transistor 131 nicht-leitend ist, der Wert Dout, der vom Ausgabeknoten 13d geliefert wird, in einem Zustand hohen Scheinwiderstands (Impedanz).

Wenn das Ausgabefreigabesignal OEM zum Zeitpunkt t0 "H"-Niveau erreicht, wie in Fig. 21(b) gezeigt, liefert die UND-Schaltung 13e, die das Ausgabefreigabesignal OEM und das Inversionssignal ZDD empfängt, das Ausgabesignal ϕ2 auf "H"-Niveau, wie in Fig. 21(d) gezeigt, an die Gate-Elektrode des n-Kanal-MOS-Transistors 13f. Da der n-Kanal-MOS-Transistor 13f leitend wird und der Massepotentialknoten 12 und der Ausgabeknoten 13d elektrisch verbunden werden, beginnt der Ausgabewert Dout langsam zu fallen, wie in Fig. 21(g) gezeigt.

Die Verzögerungsschaltung 13g, die das Ausgabesignal ϕ2, welches zum Zeitpunkt t0 auf "H"-Niveau steigt, von der UND-Schaltung 13e empfängt, liefert das Verzögerungssignal ϕ3, welches zum Zeit punkt t2, der um eine Verzögerungszeit td, welche durch die An zahl der die Verzögerungsschaltung 13g bildenden Inverter be stimmt wird, verzögert ist, auf "H"-Niveau ansteigt, wie in Fig. 21(e) gezeigt. Die UND-Schaltung 13h, die das Verzögerungssignal ϕ3 und das Ausgabesignal ϕ2 von der UND-Schaltung 13e auf "H"- Niveau empfängt, liefert das Ausgabesignal ϕ4, welches auf "H"- Niveau ansteigt, wie in Fig. 21(f) gezeigt, an die Gate-Elektrode des n-Kanal-MOS-Transistors 13i. Da der n-Kanal-MOS-Transistor 13i leitend wird und der Massepotentialknoten 12 und der Ausga beknoten 13d elektrisch verbunden werden, erreicht der Ausgabe wert Dout schnell das Massepotential, wie in Fig. 21(g) gezeigt. Wenn das Ausgabefreigabesignal OEM dann zum Zeitpunkt t3 vom "H"- Niveau auf das "L"-Niveau fällt, wie in Fig. 21(b) gezeigt, er reicht der Ausgabewert Dout wiederum den Zustand hohen Schein widerstands.

Unterschwingen und Überschwingen werden am Auftreten zur Zeit des Entladens des Ausgabeknotens 13d gehindert, indem der Zeitablauf des Bringens des Ausgabewerts Dout am Ausgabeknoten 13d auf das Massepotential in zwei Schritten verzögert wird. Die untere Grenze der Abfallszeit des Ausgabewertes Dout ist durch Spezifi kation bestimmt. Der Ausgabewert Dout von dem Datenausgabeab schnitt 5d, der dem Massepotentialanschluß 3 nahe ist, fällt schnell über den n-Kanal-MOS-Transistor 131 auf das Massepoten tial ab, nicht nur, da das Potential der das Massepotential über tragenden Stromversorgungsverbindungsleitung 4 in der Umgebung des Datenausgabeabschnitts 5d von dem Massepotential GND nicht ansteigt, sondern auch, da der Verbindungswiderstand vom Masse potentialanschluß 3 klein ist. Darum wird zur Erfüllung der unteren Grenze der Spezifikation die Verzögerung durch die Verzögerungsschaltung 13g notwendig.

Mit der Vergrößerung der Speicherkapazität einer Halb leiterspeichervorrichtung wird die Größe des Chips vergrößert und die Stromversorgungsverbindungsleitung 4, die das Massepotential überträgt, wird länger, was einen Anstieg eines Verbindungswi derstands R1 und einer parasitären Kapazität C1 verursacht, wie in Fig. 22 gezeigt. Als ein Ergebnis wird, je länger der Abstand von dem Massepotentialanschluß 3 ist, mit dem die Masseleitung 4 verbunden ist, das Massepotential, welches der Massepotentialan schluß 3 überträgt, weniger stabil, wodurch die Entladung eines Datenpins bzw. Stiftanschlusses 15, der von dem Massepotential anschluß 3 entfernt ist, auf das Massepotential über die Daten ausgabeschaltung 13 langsam gemacht wird. Da die Datenausgabe schaltung 13, die in den Datenausgabeabschnitten 5a bis 5d vor gesehen ist, unabhängig von dem Abstand von dem Massepotential anschluß 3 denselben Aufbau aufweist, wird die Zugriffsgeschwin digkeit durch die Abfallgeschwindigkeit auf das Massepotential des Datenpins 15 bestimmt, der in einem Multi-Bit-Aufbau mit einer Vielzahl von Datenausgabepins am weitesten von dem Masse potentialanschluß 3 entfernt ist, wie in Fig. 18 gezeigt. Darum wird, wenn die Masseleitung 4, die das Massepotential überträgt, länger wird und das Massepotential instabil wird, die Zugriffs geschwindigkeit vermindert.

Um die Abfallzeit auf das Massepotential über die Datenausgabe schaltung 13, die von dem Massepotentialanschluß 3 entfernt ist, zu verkürzen, wird in Betracht gezogen, daß die Verzögerungszeit, die durch die Verzögerungsschaltung 13g in der Datenausgabeschal tung 13 bestimmt wird, verkürzt wird. Jedoch wird in diesem Fall, da die Datenausgabeschaltung 13 unabhängig von dem Abstand von dem Massepotentialanschluß 3 denselben Aufbau aufweist, die Verzögerungszeit der Verzögerungsschaltung 13g der Datenausgabe schaltung 13, die dem Massepotentialanschluß 3 nahe ist, eben falls verkürzt. Dabei gibt es das Problem, daß der Ausgabewert Dout von der Datenausgabeschaltung 13 schnell auf das Massepoten tial fällt, wodurch es leicht zum Auftreten von Unterschwingen und Überschwingen kommt.

Der Verbindungswiderstand, die parasitäre Kapazität und die pa rasitäre Induktivität der Masseleitung 4 sind bei einer Strom versorgungsleitung, die das Stromversorgungspotential Vcc über trägt, problematisch. Wie in Fig. 23 gezeigt, ist eine Stromver sorgungsleitung 7, die das Stromversorgungspotential Vcc über trägt, entlang des Umfangs des Halbleiterchips 1 nach Art einer Schleife vorgesehen. Die Stromversorgungsleitung 7 ist an einem umfangsseitigen Ende des Halbleiterchips 1 mit einem Stromver sorgungsanschluß (Kontaktinsel) 6 verbunden. Die Datenausgabeab schnitte 5a bis 5d werden durch die Stromversorgungsleitung 7 mit dem Stromversorgungspotential Vcc versorgt, um das Laden des Aus gabeknotens 13d auszuführen. Zum Verhindern von Überschwingen und/oder Unterschwingen bzw. Einschwingen an dem Ausgabeknoten 13d (eine Ausgabekontaktinsel und ein Datenausgabepin) zum Zeit punkt des Ladens des Ausgabeknotens 13d, wird in Betracht gezo gen, daß der Ladebetrieb in zwei Schritten in der Datenausgabe schaltung 13 ausgeführt wird.

Wie Fig. 24 zeigt, weist die Datenausgabeschaltung 13 einen In verter 13a, der das Wertinversionssignal ZDD empfängt, eine 2-Eingabe-UND-Schaltung 13b, die das Ausgabefreigabesignal OEM und die Ausgabe des Inverters 13a empfängt, eine 2-Eingabe-UND- Schaltung 13e, die das Ausgabefreigabesignal OEM und das Wert inversionssignal ZDD empfängt, einen n-Kanal-MOS-Transistor 13c, der in Antwort auf eine Ausgabe der UND-Schaltung 13b den Ausga beknoten 13d auf das Niveau des Stromversorgungspotentials lädt, und einen n-Kanal-MOS-Transistor 13f, der in Antwort auf eine Ausgabe der UND-Schaltung 13e den Ausgabeknoten 13d auf das Niveau des Massepotentials entlädt, auf.

Die Datenausgabeschaltung 13 weist weiter eine Verzögerungsschal tung 13k, die die Ausgabe der UND-Schaltung 13b um eine vorbe stimmte Zeit verzögert, eine 2-Eingabe-UND-Schaltung 13l, die die Ausgabe der Verzögerungsschaltung 13k und die Ausgabe der UND- Schaltung 13b empfängt, und einen n-Kanal-MOS-Transistor 13m, der den Ausgabeknoten 13d in Antwort auf eine Ausgabe der UND-Schal tung 13l auf das Niveau des Stromversorgungspotentials auflädt, auf.

Der MOS-Transistor 13m weist eine Größe und eine Stromtreiberfä higkeit auf, die größer als diese des MOS-Transistors 13c sind.

Bei dem in Fig. 24 gezeigten Aufbau wird, wenn die Ausgabe der UND-Schaltung 13b ansteigt, der MOS-Transistor 13c leitend, was das Laden des Ausgabeknotens 13d verursacht. Nach einer vorbe stimmten Zeit steigt die Ausgabe der Verzögerungsschaltung an, und der MOS-Transistor 13m wird leitend, was das Laden des Aus gabeknotens 13d verursacht. Da der Ausgabeknoten 13d in zwei Schritten geladen wird, kann das Auftreten von Überschwingen und/oder Unterschwingen bzw. Einschwingen verhindert werden.

Auch für die Stromversorgungsleitung 7 existiert ein verteilter Widerstand und eine parasitäre Kapazität, wie in Fig. 25 gezeigt. Der Verbindungswiderstand und die parasitäre Kapazität sind in Fig. 25 als Widerstand R2 bzw. als Kondensator C2 gezeigt, die zwischen einen Stromversorgungspotentialknoten 11, mit welchem die MOS-Transistoren 13c und 13m verbunden sind, und einen An schluß (Kontaktinsel) 6 geschaltet sind. Die Größe des Wider standes R2 und des Kondensators C2 sind proportional zu dem Ab stand zwischen dem Anschluß 6 und der Datenausgabeschaltung 13. Als ein Ergebnis weist die Datenausgabeschaltung 13 eine Ladezeit entsprechend ihrer Position auf dem Halbleiterchip 1 auf. Der Zeitablauf, mit welchem der Ausgabewert Dout bestimmt wird, wird durch die schlechteste (längste) Ladezeit bestimmt (welche durch die am meisten von dem Anschluß 6 entfernte Datenausgabeschaltung geliefert wird), was die längere Zugriffszeit verursacht. Eine Verzögerungsschaltung wird in einer Datenausgabeschaltung vorge sehen, die dem Anschluß 6 nahe ist. Dies ist so, da die Bedin gungen der Spezifikation erfüllt werden müssen, welche die untere Grenze für die Anstiegszeit des Ausgabewerts Dout bestimmen. In dem Fall, in dem alle Datenausgabeschaltungen denselben Aufbau aufweisen, gibt es daher einen Austausch bzw. einen Widerspruch zwischen der Verkürzung der Zugriffszeit und der Verhinderung des Auftretens von Über- bzw. Unterschwingen/Einschwingen.

Die US 5,144,578 offenbart eine Halbleitervorrichtung mit einem ersten und einem zweiten Anschluß, die zum Empfangen eines ex tern angelegten vorbestimmten Potentials vorgesehen sind und eine Mehrzahl von separat vorgesehenen Stromversorgungsverbin dungsleitungen, die jeweils mit nur einem der Anschlüsse verbun den sind und jeweils exklusiv für eine einzelne von unterschied lichen internen Schaltungen verwendet werden.

Die DE 41 12 612 A1 offenbart einen integrierten Halbleiter schaltkreis mit einem Anschluß, der auf einem Halbleiterchip zum Empfangen eines extern angelegten vorbestimmten Potentials vor gesehen ist, wobei der Halbleiterchip erste bis vierte Seiten, die ein Viereck bilden, aufweist, und einer Stromversorgungslei tung, die mit dem Anschluß verbunden ist, und Eingabe- /Ausgabepuffer, die entlang zweier Seiten des Halbleiterchips vorgesehen sind, mit dem Potential versorgt, wobei die Stromver sorgungsverbindungsleitung nur entlang dreier der vier Seiten des Halbleiterchips ausgebildet ist.

Es ist Aufgabe der vorliegenden Erfindung, eine integrierte Halb leiterschaltung mit einer Datenausgabeschaltung, die die Aus gabedaten bzw. den Ausgabewert mit hoher Geschwindigkeit und in einer stabilen Art unabhängig von dem Abstand von einem Masse potentialanschluß/Stromversorgungsanschluß liefert, und ein Verfahren zum Treiben einer solchen integrierten Halbleiterschaltungsvorrichtung anzu geben.

Diese Aufgabe wird gelöst durch eine integrierte Halbleiterschal tungsvorrichtung nach Anspruch 1 oder 16 oder 17 oder ein Verfahren nach Anspruch 21.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn zeichnet.

Die integrierte Halbleiterschaltungsvorrichtung weist eine Kom ponente zum Einstellen einer Lade-/Entladerate eines Ausgabekno tens eines Datenausgabeabschnitts entsprechend dem Abstand von dem Massepotentialanschluß/Stromversorgungsanschluß auf.

Bei der Anordnung der Stromversorgungsleitung ist die Stromver sorgungsleitung in eine Mehrzahl geteilt, die jeweils für eine spezifische funktionale Schaltung verwendet werden. Die Strom versorgungsleitung ist nach Art einer Schleife ausgebildet, mit einem Leerlaufabschnitt.

Wenn der Datenausgabeabschnitt, der von einem Anschluß, an wel chen ein vorbestimmtes Potential angelegt ist, entfernt ist, das vorbestimmte Potential liefert, wird das Laden/Entladen mit einer Rate entsprechend der Entfernung ausgeführt. Daher erreicht das Potential des Datenpins schnell ohne Überschwingen/Unterschwin gen/Einschwingen das vorbestimmte Potential.

Durch Reduzierung der Stromtreiberfähigkeit eines Schaltelements in der Datenausgabeschaltung, die nahe dem Anschluß ist, an den das vorbestimmte Potential angelegt ist, oder durch Erhöhen des Widerstands der Stromversorgungsverbindungsleitung von dem An schluß zu der Datenausgabeschaltung, erreicht das Potential des Datenpins das vorbestimmte Potential langsam, wodurch Überschwin gen, Unterschwingen und Einschwingen verhindert werden kann.

Durch Vorsehen einer Mehrzahl von Stromversorgungsverbindungs leitungen, die über Kontaktinseln verbunden sind, und durch Verbinden von Schaltungen mit verschiedenen Verwendungszwecken, wie einem Leseverstärker, einer peripheren Logikschaltung und einer Datenausgabeschaltung, durch entsprechende Stromversor gungsverbindungsleitungen ist es möglich, die parasitäre Kapa zität pro Stromversorgungsverbindungsleitung zu reduzieren, wo durch ein stabiles vorbestimmtes Potential zugeführt werden kann.

In dem Fall, in dem die Stromversorgungsverbindungsleitung keine vollständig geschlossene Schleife aufweist, kann die Induktivität der Stromversorgungsverbindungsleitung zur Erniedrigung der In fluenz des magnetischen Flusses, der den Halbleiterchip durch dringt, reduziert werden, wodurch ein stabiles vorbestimmtes Potential zugeführt werden kann.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figu ren. Von den Figuren zeigen:

Fig. 1 ein Chip-Layout der integrierten Halbleiterschal tungsvorrichtung entsprechend Ausführungsformen der vorliegenden Erfindung;

Fig. 2A und 2B einen Aufbau einer Datenausgabeschaltung entspre chend einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 3 ein Signalwellenformdiagramm, das den Betrieb der in den Fig. 2A und 2B gezeigten Schaltung zeigt;

Fig. 4A und 4B einen Aufbau einer Datenausgabeschaltung entspre chend einer zweiten Ausführungsform;

Fig. 5 ein Signalwellenformdiagramm, das den Betrieb der in den Fig. 4A und 4B gezeigten Schaltung zeigt;

Fig. 6A und 6B einen Aufbau einer Datenausgabeschaltung entspre chend einer dritten Ausführungsform;

Fig. 7 ein Signalwellenformdiagramm, das den Betrieb der in den Fig. 6A und 6B gezeigten Schaltung zeigt;

Fig. 8A und 8B einen Aufbau einer Datenausgabeschaltung entspre chend einer vierten Ausführungsform;

Fig. 9 ein Signalwellenformdiagramm, das den Betrieb der in den Fig. 8A und 8B gezeigten Schaltung zeigt;

Fig. 10A und 10B einen Aufbau einer Datenausgabeschaltung entspre chend einer fünften Ausführungsform;

Fig. 11A und 11B einen Aufbau einer Datenausgabeschaltung entspre chend einer sechsten Ausführungsform;

Fig. 12A, 12B und 12C einen Aufbau einer Datenausgabeschaltung entspre chend einer siebten Ausführungsform;

Fig. 13 ein Chip-Layout eines dynamischen Speichers mit wahlfreiem Zugriff;

Fig. 14 einen ersten Aufbau einer Stromversorgungsverbin dungsleitung entsprechend einer Ausführungsform;

Fig. 15 einen zweiten Aufbau der Stromversorgungsverbin dungsleitung;

Fig. 16 einen dritten Aufbau der Stromversorgungsverbin dungsleitung;

Fig. 17 einen vierten Aufbau der Stromversorgungsverbin dungsleitung;

Fig. 18 ein Chip-Layout einer integrierten Halbleiter schaltungsvorrichtung;

Fig. 19 einen Aufbau eines Datenausgabeabschnitts;

Fig. 20 und 21 Signalwellenformdiagramme, die den Betrieb der in Fig. 19 gezeigten Schaltung zeigen;

Fig. 22 eine Darstellung, die Probleme der in Fig. 19 ge zeigten Schaltung erläutert;

Fig. 23 eine Anordnung einer Stromversorgungspotentiallei tung der integrierten Halbleiterschaltungsvor richtung;

Fig. 24 einen Aufbau einer Datenausgabeschaltung; und

Fig. 25 eine Darstellung zur Erläuterung von Problemen der in Fig. 24 gezeigten Datenausgabeschaltung.

a) Erste Ausführungsform

Fig. 1 ist ein Diagramm, das schematisch das Chip-Layout der integrierten Halbleiterschaltungsvorrichtung zeigt. Die in Fig. 1 gezeigte integrierte Halbleiterschaltungsvorrichtung, die ein 16-MBit-DRAM ist, weist vier Speicherzellengruppen 102a bis 102d auf. Ein Stromversorgungspotentialanschluß (Kontaktinsel) 103 (103a, 103b), der das Stromversorgungspotential Vcc empfängt, ist an den oberen und unteren Enden der anderen Seite des Halbleiter chips 101 angeordnet. Ein Massepotentialanschluß (Kontaktinsel) 104 (104a, 104b), der das Massepotential GND empfängt, ist an den oberen und unteren Enden der anderen Seite des Halbleiterchips 101 angeordnet.

Mit dem Stromversorgungspotentialanschluß 103 ist eine Stromver sorgungsverbindungsleitung 106 verbunden, die entlang des Umfangs des Halbleiterchips 101 nach Art einer Schleife aus einem Leiter mit niedrigem Widerstand, wie Aluminium, ausgebildet ist. Mit dem Massepotentialanschluß 104 ist eine Massepotentialleitung 107 verbunden, die entlang des Umfangs des Halbleiterchips 101 nach Art einer Schleife aus einem Leiter mit niedrigem Widerstand, wie Aluminium, ausgebildet ist. Ein Überquerungsabschnitt der Strom versorgungsverbindungsleitung 106 und der Massepotentialleitung 107 ist in einer Vielschichtstruktur ausgebildet. Genauer ver wendet die Massepotentialleitung 107 eine Aluminiumschicht eines zweiten Niveaus in einer oberen Schicht an dem Überquerungsab schnitt, wie durch eine gestrichelte Linie in Fig. 1 gezeigt, und verwendet eine Aluminiumschicht eines ersten Niveaus einer nie drigeren Schicht in den Abschnitten, die nicht die Überquerungs abschnitte sind.

Datenausgabeabschnitte 105a, 105b, 105c und 105d zum Liefern von Daten bzw. eines Wertes aus einer ausgewählten Speicherzelle sind auf beiden Seiten des Halbleiterchips 101 angeordnet. Die Daten ausgabeabschnitte 105a bis 105d werden mit dem Stromversorgungs potential und dem Massepotential durch die nahe liegenden Strom versorgungsverbindungsleitung 107 und Massepotentialleitung 106 versorgt, um Laden/Entladen eines Ausgabeanschlusses für ent sprechende Daten bzw. einen entsprechenden Wert auszuführen. Die Datenausgabeabschnitte 105a, 105b sind auf der Seite des Halb leiterchips 101, auf der der Stromversorgungspotentialanschluß 103 vorgesehen ist, angeordnet, während die Datenausgabeab schnitte 105c, 105d auf der anderen Seite des Halbleiterchips 101 angeordnet sind, auf der der Massepotentialanschluß 104 vorge sehen ist.

Fig. 2A zeigt eine Datenausgabeschaltung 130a, welche die Daten ausgabeabschnitte 105c, 105d, die dem Massepotentialanschluß 104a naheliegen, aufweisen, und Fig. 2B zeigt eine Datenausgabeschal tung 130b, welche die Datenausgabeabschnitte 105a, 105b, die dem Stromversorgungspotentialanschluß 103a naheliegen, aufweisen.

Wie Fig. 2A zeigt, weist die Datenausgabeschaltung 130a einen Inverter 131, der das Inversionssignal ZDD des Wertes, der aus einer ausgewählten Speicherzelle ausgelesen wird, empfängt, eine 2-Eingaben-UND-Schaltung 132, die ein Ausgabefreigabesignal OEM und die Ausgabe des Inverters 131 empfängt, eine 2-Eingaben-UND- Schaltung 135, die das Inversionssignal ZDD und das Ausgabefrei gabesignal OEM empfängt, und einen n-Kanal-MOS-Transistor 133, der in Antwort auf eine Ausgabe ϕ2 der UND-Schaltung 132 einen Stromversorgungsknoten 110 und einen Ausgabeknoten 134 elektrisch verbindet, auf. Der MOS-Transistor 133 wird angeschaltet, wenn die Ausgabe ϕ1 der UND-Schaltung 132 auf "H"-Niveau ist, um den Ausgabeknoten 134 auf das Niveau des Stromversorgungspotentials Vcc zu laden.

Die Datenausgabeschaltung 130a weist weiter eine Verzögerungs schaltung 136ba, die die Ausgabe ϕ2 der UND-Schaltung 135 um eine vorbestimmte Zeit verzögert, und eine 2-Eingaben-UND-Schaltung 136c, die die Ausgabe ϕ2 der UND-Schaltung 135 und die Ausgabe ϕ3 der Verzögerungsschaltung 136ba empfängt, auf. Die Verzögerungs schaltung 136ba, die eine gerade Anzahl von kaskadierten Inver tern (vier Inverter in Fig. 2A) aufweist, liefert die Ausgabe ϕ2 der UND-Schaltung 135 mit einer Verzögerungszeit td2.

Die Datenausgabeschaltung 130a weist weiter einen n-Kanal-MOS- Transistor 136a, der den Ausgabeknoten 134 auf das Potential niveau eines Massepotentialknotens 120 in Antwort auf die Ausgabe ϕ2 der UND-Schaltung 135 entlädt, und einen n-Kanal-MOS-Transi stor 136d, der in Antwort auf die Ausgabe ϕ4 der UND-Schaltung 136c den Ausgabeknoten 134 auf das Potentialniveau des Masse potentialknotens 120 entlädt, auf. Der MOS-Transistor 136d weist eine Größe und eine Stromtreiberfähigkeit auf, die größer als diese des MOS-Transistors 136a sind.

Der Ausgabeknoten 134 ist mit einem Datenausgabeanschluß über einen Datenanschluß (Kontaktinsel) verbunden. Der Stromversor gungspotentialknoten 110 und der Massepotentialknoten 120 sind mit der nahe liegenden Stromversorgungsverbindungsleitung 106 bzw. der nahe liegenden Massepotentialleitung 107 verbunden. Der Transistor 133 lädt den Ausgabeknoten 134, und der Schaltungsblock 136 entlädt den Ausgabeknoten 134.

Wie Fig. 2B zeigt, weist eine Datenausgabeschaltung 130b einen Aufbau auf, der ähnlich dem in Fig. 2A gezeigten der Datenaus gabeschaltung 130a ist. Jedoch ist die durch eine Verzögerungs schaltung 136bb innerhalb der Datenausgabeschaltung 130b gelie ferte Verzögerungszeit td1 der Ausgabe ϕ2 der UND-Schaltung 135 kürzer als die Verzögerungszeit td2 einer Verzögerungsschaltung 136ba innerhalb der Datenausgabeschaltung 130a. Die Einstellung der Verzögerungszeit wird durch eine entsprechende Auswahl der Anzahl von Invertern in den Verzögerungsschaltungen 136ba, 136bb implementiert.

Die Datenausgabeschaltungen 130a, 130b werden beide mit dem Stromversorgungspotential und dem Massepotential von dem Knoten 110, 120 versorgt, und sie werden in Antwort auf das Ausgabe freigabesignal aktiviert, um ein Signal auf demselben logischen Niveau wie das des Dateninversionssignals ZDD an einen entspre chenden Datenausgangsansschluß zu liefern. Es wird nun eine Beschreibung des Betriebs der Schaltungen aus den Fig. 2A und 2B unter Bezugnahme auf die Fig. 3 gegeben, die ein Betriebswellen formdiagramm darstellt. In Fig. 3 sind die Betriebswellenformen gezeigt, falls das Dateninversionssignal ZDD auf "H"-Niveau ist.

Zuerst wird angenommen, daß die Daten bzw. Werte, die aus vier ausgewählten Speicherzellen gelesen werden, alle auf "L"-Niveau sind. Das Inversionssignal ZDD des Wertes, das an die Datenaus gabeschaltung 130, die in den Datenausgabeabschnitten 105a bis 105d vorgesehen ist, angelegt wird, und das aus der Speicherzelle gelesen ist, ist überall auf "H"-Niveau, wie in Fig. 3(a) ge zeigt. Da der Inverter 131, der das Inversionssignal ZDD emp fängt, ein Signal auf "L"-Niveau an die UND-Schaltung 132 lie fert, liefert die UND-Schaltung 132 unabhängig von dem Niveau des Ausgabefreigabesignals OEM das Signal ϕ1 auf "L"-Niveau, wie in Fig. 3(c) gezeigt, wodurch der n-Kanal-MOS-Transistor 133, der das Ausgabesignal ϕ1 an der Gate-Elektrode empfängt, nicht-lei tend gemacht wird.

Bis das Ausgabefreigabesignal OEM zum Zeitpunkt t10 auf "H"- Niveau ansteigt, wie in Fig. 3(b) gezeigt, liefert die UND- Schaltung 135, die das Ausgabefreigabesignal OEM auf "L"-Niveau empfängt, das Ausgabesignal ϕ2 auf "L"-Niveau, wie in Fig. 3(d) gezeigt. Der n-Kanal-MOS-Transistor 136a, der das Ausgabesignal ϕ2 an der Gate-Elektrode empfängt, wird nicht-leitend gemacht. Die UND-Schaltung 136c, die das Ausgabesignal ϕ2 auf "L"-Niveau empfängt, liefert das Ausgabesignal ϕ4 auf "L"-Niveau an die Gate-Elektrode des n-Kanal-MOS-Transistors 136d, wie in Fig. 3(g) und Fig. 3(h) gezeigt. Da der n-Kanal-MOS-Transistor 136d nicht leitend ist, wird der Wert Dout (D0 bis D3) vom Ausgabeknoten 134 in einem Zustand hohen Scheinwiderstands (Impedanz) geliefert, wie in Fig. 3(i) und Fig. 3(j) gezeigt.

Wenn das Ausgabefreigabesignal OEM zum Zeitpunkt t10 auf "H"- Niveau ansteigt, wie in Fig. 3(b) gezeigt, liefert die UND- Schaltung 135, die das Ausgabefreigabesignal OEM und das Inver sionssignal ZDD empfängt, das Signal ϕ2, welches auf "H"-Niveau ansteigt, wie in Fig. 3(d) gezeigt, an die Gate-Elektrode des n-Kanal-MOS-Transistors 136a. Der n-Kanal-MOS-Transistor 136a wird leitend, und der Massepotentialknoten 120 und der Ausgabe knoten 134 werden elektrisch verbunden, wodurch der Ausgabewert Dout langsam zu fallen beginnt, wie in Fig. 3(i) und 3(j) gezeigt.

Die Verzögerungsschaltung 136bb ist in der Datenausgabeschaltung 130b der Datenausgabeabschnitte 105a und 105b, die, wie in Fig. 2 gezeigt, von dem Massepotentialanschluß 104 entfernt sind, vor gesehen. Die Verzögerungsschaltung 136bb empfängt das Ausgabesi gnal ϕ2 von der UND-Schaltung 135, welches zum Zeitpunkt t10 auf "H"-Niveau ansteigt. Die Verzögerungsschaltung 136bb liefert das Verzögerungssignal ϕ3, welches zum Zeitpunkt t11 auf "H"-Niveau ansteigt, um die Verzögerungszeit td1 verzögert, wie in Fig. 3(e) gezeigt. Die UND-Schaltung 136c, die das Verzögerungssignal ϕ3 und das Ausgabesignal ϕ2 auf "H"-Niveau von der UND-Schaltung 135 empfängt, liefert das Ausgabesignal ϕ4, welches auf "H"-Niveau ansteigt, wie in Fig. 3(g) gezeigt, an die Gate-Elektrode des n- Kanal-MOS-Transistors 136d. Da der n-Kanal-MOS-Transistor 136d leitend wird und der Massepotentialknoten 120 und der Ausgabe knoten 134 elektrisch verbunden werden, fällt der Ausgabewert Dout (D0, D1) schnell, wie in Fig. 3(i) gezeigt, um das Masse potential zum Zeitpunkt t13 zu erreichen.

Andererseits liefert in der Datenausgabeschaltung 130a die Ver zögerungsschaltung 136ba, die das Ausgangssignal ϕ2 von der UND- Schaltung 135, welches auf ein "H"-Niveau ansteigt, empfängt, zum Zeitpunkt t10 das Verzögerungssignal ϕ3. Das Verzögerungssignal ϕ3 steigt zum Zeitpunkt t12, der um die Verzögerungszeit td2, die länger als die Verzögerungszeit td1 ist, verzögert ist, auf "H"- Niveau an, wie in Fig. 3(f) gezeigt. Die UND-Schaltung 136c, die das Verzögerungssignal ϕ3 und das Ausgabesignal ϕ2 auf "H"-Niveau von der UND-Schaltung 135 empfängt, liefert das Ausgabesignal ϕ4, welches auf "H"-Niveau ansteigt, wie in Fig. 3(h) gezeigt, an die Gate-Elektrode des n-Kanal-MOS-Transistors 136d. Der n-Kanal-MOS- Transistor 136d wird leitend, und der Massepotentialknoten 120 und der Ausgabeknoten 134 werden elektrisch verbunden. Wie in Fig. 3(j) gezeigt, ist die Abfallrate des Ausgabewerts Dout (D2, D3) schneller als die Abfallrate, mit welcher der Ausgabewert Dout (D0, D1) (der von den von dem Massepotentialanschluß 104 entfernten Datenausgabeabschnitten 105a und 105b geliefert wird und in Fig. 3(i) gezeigt ist) das Massepotential vom Zeitpunkt t11 bis zum Zeitpunkt t13 erreicht. Der Ausgabewert Dout (D2, D3) erreicht das Massepotential zum Zeitpunkt t13.

Dann liefert, wenn das Ausgabefreigabesignal OEM zum Zeitpunkt t14 vom "H"-Niveau auf das "L"-Niveau fällt, wie in Fig. 3(b) gezeigt, die UND-Schaltung 135, die das Ausgabefreigabesignal OEM empfängt, das Signal ϕ2 auf "L"-Niveau an die Gate-Elektrode des n-Kanal-MOS-Transistors 136a, wie in Fig. 3(d) gezeigt. Anderer seits liefert die UND-Schaltung 136c, die das Ausgabesignal ϕ2 auf "L"-Niveau empfängt, das Signal ϕ4 auf "L"-Niveau an die Gate-Elektrode des n-Kanal-MOS-Transistors 136d, wie in Fig. 3(g) und Fig. 3(h) gezeigt. Die n-Kanal-MOS-Transistoren 136a und 136d werden nicht-leitend, wodurch der Ausgabewert Dout (D0 bis D3) erneut den Zustand hohen Scheinwiderstands erreicht.

Bei der ersten Ausführungsform der vorliegenden Erfindung wird die Abfallzeit des Ausgabewertes Dout (D0, D1) von der Datenaus gabeschaltung 130b, die von dem Massepotentialanschluß 104 ent fernt angeordnet ist, verkürzt, um gleich der Abfallzeit des Ausgabewertes Dout von der Datenausgabeschaltung 130a, die nahe dem Massepotentialanschluß 104 angeordnet ist, zu sein. Darum wird die Abfallzeit der Datenausgabeschaltung 130b, die von dem Massepotentialanschluß 104 entfernt angeordnet ist, verglichen mit der anderen verkürzt, und die Zugriffszeit wird reduziert.

a) Zweite Ausführungsform

Die Fig. 4A und 4B zeigen einen Aufbau einer Datenausgabeschal tung der zweiten Ausführungsform der vorliegenden Erfindung. Der Aufbau der zweiten Ausführungsform verhindert Überschwingen/Ein schwingen des Ausgabewertes Dout, das durch die Stromversor gungsverbindungsleitung 106 verursacht wird, und verkürzt die Zugriffszeit. Fig. 4A zeigt einen Aufbau einer Datenausgabe schaltung 130a, die dem Massepotentialanschluß 104a nahe liegt, das heißt, die von dem Stromversorgungspotentialanschluß 103 entfernt ist. Fig. 4B zeigt einen Aufbau einer Datenausgabe schaltung 130b, die von dem Massepotentialanschluß 104 entfernt ist, das heißt, die dem Stromversorgungspotentialanschluß 103 nahe ist.

Wie Fig. 4A zeigt, weist die Datenausgabeschaltung 130a einen Inverter 131, der das Dateninversionssignal ZDD invertiert, eine 2-Eingaben-UND-Schaltung 132, die das Ausgabefreigabesignal OEM und die Ausgabe des Inverters 131 empfängt, eine 2-Eingaben-UND- Schaltung 135, die das Ausgabefreigabesignal OEM und das Daten inversionssignal ZDD empfängt, einen n-Kanal-MOS-Transistor 137a, der in Antwort auf die Ausgabe ϕ1 der UND-Schaltung 132 einen Ausgabeknoten 134 und einen Stromversorgungspotentialknoten 110 elektrisch verbindet, und einen n-Kanal-MOS-Transistor 136a, der in Antwort auf die Ausgabe ϕ2 der UND-Schaltung 135 den Ausgabe knoten 134 und einen Massepotentialknoten 120 elektrisch verbin det, auf. Die MOS-Transistoren 136a und 137a werden leitend, wenn die Ausgabe ϕ2 der UND-Schaltung 135 bzw. die Ausgabe ϕ1 der UND- Schaltung 132 auf "H"-Niveau sind.

Die Datenausgabeschaltung 130a weist weiterhin eine Verzöge rungsschaltung 137ba, die die Ausgabe ϕ1 der UND-Schaltung 132 um eine vorbestimmte Zeit verzögert, eine 2-Eingaben-UND-Schaltung 137c, die eine Ausgabe ϕ5 der Verzögerungsschaltung 137ba und die Ausgabe ϕ1 der UND-Schaltung 132 empfängt, und einen n-Kanal-MOS- Transistor 137d, der in Antwort auf die Ausgabe der UND-Schaltung 137c den Ausgabeknoten 134 und den Stromversorgungspotentialkno ten 110 elektrisch verbindet, auf. Der MOS-Transistor 137d weist eine Größe und eine Stromtreiberfähigkeit auf, die größer als die des MOS-Transistors 137a sind. Ein Schaltungsblock 136 entlädt den Ausgabeknoten 134 in Übereinstimmung mit dem Speicherzell wert, und ein Schaltungsblock 137 lädt den Ausgabeknoten 134 in Übereinstimmung mit dem Speicherzellwert. Die Werte bzw. Daten D0, D1 werden von der Datenausgabeschaltung 130a geliefert.

Wie Fig. 4B zeigt, weist die Datenausgabeschaltung 130b einen Aufbau auf, der ähnlich zu dem in Fig. 4A gezeigten der Daten ausgabeschaltung 130a ist. Jedoch ist die von der Verzögerungs schaltung 137ba innerhalb der Datenausgabeschaltung 130a gelie ferte Verzögerungszeit td3 kürzer als die Verzögerungszeit td4, die von einer Verzögerungsschaltung 137bb in der Datenausgabe schaltung 130b geliefert wird. Die Einstellung der Verzögerungs zeiten td3, td4 wird durch Auswahl der Anzahl von Stufen von Invertern, die in den entsprechenden Verzögerungsschaltungen 137ba und 137bb enthalten sind, vorgenommen. In den Fig. 4A und 4B weist die Verzögerungsschaltung 137ba zwei Stufen von Inver tern und die Verzögerungsschaltung 137bb vier Stufen von Inver tern auf. Der Betrieb der in den Fig. 4A, 4B gezeigten Datenaus gabeschaltung 130a, 130b wird nun unter Bezugnahme auf die Fig. 5, die ein Betriebswellenformdiagramm darstellt, beschrieben.

Wenn die Daten bzw. Werte, die aus ausgewählten 4-Bit-Speicher zellen ausgelesen werden, alle auf "H"-Niveau sind, sind die Inversionssignale ZDD der Daten, die an die Datenausgabeschal tungen 130a, 130b angelegt werden und aus den Speicherzellen ausgelesen sind, alle auf "L"-Niveau, wie in Fig. 5(a) gezeigt. Die UND-Schaltung 135 in den Datenausgabeschaltungen 130a, 130b, die das Inversionssignal ZDD auf "L"-Niveau empfängt, liefert das Signal ϕ2 unabhängig von dem Wert des Ausgabefreigabesignals OEM auf "L"-Niveau, wie in Fig. 5(d) gezeigt. Der n-Kanal-MOS-Tran sistor 136a, der das Ausgabesignal ϕ2 an der Gate-Elektrode empfängt, wird nicht-leitend.

Bis das Ausgabefreigabesignal OEM zum Zeitpunkt t20 auf "H"- Niveau steigt, wie in Fig. 5(b) gezeigt, liefert die UND-Schal tung 132, die das Ausgabefreigabesignal OEM auf "L"-Niveau emp fängt, das Ausgabesignal ϕ1 auf "L"-Niveau, wie in Fig. 5(c) gezeigt. Der n-Kanal-MOS-Transistor 137a, der das Ausgabesignal ϕ1 an der Gate-Elektrode empfängt, wird nicht-leitend. Die UND- Schaltung 137c, die das Ausgabesignal ϕ1 auf "L"-Niveau empfängt, liefert ein Ausgabesignal ϕ6 unabhängig von dem Niveau des Ver zögerungssignals ϕ5 der Verzögerungsschaltungen 137ba, 137bb auf "L"-Niveau, wie in Fig. 5(g) und Fig. 5(h) gezeigt, an die Gate- Elektrode des n-Kanal-MOS-Transistors 137d. Da der n-Kanal-MOS- Transistor 137d nicht-leitend ist, ist der Wert Dout (D0 bis D3), der von dem Ausgabeknoten 134 geliefert wird, in einem Zustand hohen Scheinwiderstands.

Wenn das Ausgabefreigabesignal OEM zum Zeitpunkt t20 auf "H"- Niveau steigt, wie in Fig. 5(b) gezeigt, liefert die UND-Schal tung 132, die das Ausgabefreigabesignal OEM und das Inversions signal ZDD empfängt, das Signal ϕ1, welches auf "H"-Niveau steigt, wie in Fig. 5(c) gezeigt, an die Gate-Elektrode des n-Kanal-MOS-Transistors 137a. Der n-Kanal-MOS-Transistor 137a wird leitend, und der Stromversorgungspotentialknoten 110 und der Ausgabeknoten 134 werden elektrisch verbunden, wodurch der Aus gabewert Dout (D0, D1, D2, D3) langsam zu steigen beginnt, wie in Fig. 5(i) und Fig. 5(j) gezeigt.

Die Verzögerungsschaltung 137ba innerhalb der die Werte D2, D3 liefernden Datenausgabeschaltung 130a liefert das Verzögerungs signal ϕ5, welches auf "H"-Niveau ansteigt, zu einem Zeitpunkt t21, der gegenüber dem Anstieg des Signals ϕ1 um die Verzöge rungszeit td3 verzögert ist. Die UND-Schaltung 137c, die das Verzögerungssignal ϕ5 und das Ausgabesignal ϕ1 auf "H"-Niveau von dem UND-Gatter 132 empfängt, liefert das Ausgabesignal ϕ6, wel ches auf "H"-Niveau ansteigt, wie in Fig. 5(h) gezeigt, an die Gate-Elektrode des n-Kanal-MOS-Transistors 137d. Da der n-Kanal- MOS-Transistor 137d leitend ist und der Stromversorgungsknoten 110 und der Ausgabeknoten 134 elektrisch verbunden sind, steigt der Ausgabewert Dout (D2, D3) schnell an, wie in Fig. 5(j) ge zeigt, um das Niveau des Stromversorgungspotentials Vcc zum Zeitpunkt t23 zu erreichen.

In der Datenausgabeschaltung 130b, die die Werte D0, D1 liefert, liefert die Verzögerungsschaltung 137b das Verzögerungssignal ϕ5, welches auf "H"-Niveau ansteigt, zum Zeitpunkt t22, der um eine Verzögerungszeit td4 verzögert ist, die länger als die Verzöge rungszeit td3 ist, wie in Fig. 5(e) gezeigt. Die UND-Schaltung 137c, die das Verzögerungssignal ϕ5 und das Ausgabesignal ϕ1 auf "H"-Niveau von der UND-Schaltung 132 empfängt, liefert das Aus gabesignal ϕ6, welches auf "H"-Niveau ansteigt, wie in Fig. 5(g) gezeigt, an die Gate-Elektrode des n-Kanal-MOS-Transistors 137d. Als ein Ergebnis wird der n-Kanal-MOS-Transistor 137d leitend, und der Stromversorgungspotentialknoten 110 und der Ausgabeknoten 134 werden elektrisch verbunden. Darum ist, wie in Fig. 5(i) ge zeigt, die Anstiegszeit des Ausgabewertes Dout (D0, D1) schneller als die Anstiegszeit, mit welcher der Ausgabewert Dout (D2, D3) vom Zeitpunkt t21 bis zum Zeitpunkt t23 auf das Stromversor gungspotential Vcc ansteigt, wie in Fig. 5(h) gezeigt. Der Aus gabewert Dout (D0, D1) erreicht das Niveau des Stromversorgungs potentials Vcc zum Zeitpunkt t23.

Dann liefert, wenn das Ausgabefreigabesignal OEM zum Zeitpunkt t24, wie in Fig. 5(b) gezeigt, vom "H"-Niveau auf das "L"-Niveau fällt, die UND-Schaltung 132, die das Ausgabefreigabesignal OEM empfängt, das Signal ϕ1 auf "L"-Niveau, wie in Fig. 5(c) gezeigt, an die Gate-Elektrode des n-Kanal-MOS-Transistors 137a. Die UND- Schaltung 137c, die das Ausgabesignal ϕ1 auf "L"-Niveau empfängt, liefert das Signal ϕ6 auf "L"-Niveau an die Gate-Elektrode des n-Kanal-MOS-Transistors 137d, wie in Fig. 5(g) und Fig. 5(h) gezeigt. Darum werden die n-Kanal-MOS-Transistoren 137a und 137d nicht-leitend, und der Ausgabewert Dout (D0 bis D3) erreicht wieder den Zustand hohen Scheinwiderstands.

Bei der zweiten Ausführungsform der vorliegenden Erfindung wird die Anstiegszeit des Ausgabewertes Dout (D2, D3) der Datenaus gabeschaltung 130a, die entfernt von dem Stromversorgungspoten tialanschluß 103 angeordnet ist, verkürzt, um gleich der An stiegszeit des Ausgabewertes Dout (D0, D1) der Datenausgabe schaltung 130b, die nahe dem Stromversorgungspotentialanschluß 103 angeordnet ist, zu sein. Darum vermindert die Tatsache, daß die Anstiegszeit der Datenausgabeschaltung 130b, die nahe dem Stromversorgungspotentialknoten 103 angeordnet ist, lang ist, nicht die Zugriffsgeschwindigkeit.

Die Datenausgabeschaltung 130b, die nahe dem Stromversorgungs potentialknoten 103 angeordnet ist, lädt den Ausgabeknoten 134 durch die Verzögerungsschaltung 137bb in zwei Schritten, was das Auftreten von Überschwingen/Einschwingen des Ausgabewertes Dout (D0, D1) verhindert.

a) Dritte Ausführungsform

Die erste Ausführungsform berücksichtigt nur den Einfluß der Massepotentialleitung, während die zweite Ausführungsform nur den Einfluß der Stromversorgungspotentialleitung berücksichtigt. Es kann durch Simulation und ähnliches untersucht werden, von wel cher Potentialleitung der Einfluß größer ist. Es kann eine ent sprechende Maßnahme bezüglich der Potentialleitung, die den grö ßeren Einfluß hat, getroffen werden. In der folgenden Beschrei bung umfaßt "Stromversorgungsleitung" beides, "Stromversorgungs potentialleitung" und "Massepotentialleitung".

Die Fig. 6A und 6B zeigen einen Aufbau der dritten Ausführungs form der vorliegenden Erfindung. Die Datenausgabeschaltung 130a, 130b, die in den Fig. 6A, 6B gezeigt sind, weisen einen Aufbau aus einer Kombination der ersten und zweiten Ausführungsformen auf.

In den Fig. 6A und 6B weisen die Komponenten, die denen der Datenausgabeschaltungen, die in den Fig. 2A, 2B, 4A und 4B gezeigt sind, entsprechen, dieselben Bezugszeichen auf. Daher wird eine detaillierte Beschreibung nicht wiederholt.

Fig. 7 zeigt Betriebswellenformen, wenn das Dateninversionssignal ZDD auf "L"-Niveau ist. Die in Fig. 7 gezeigten Betriebswellen formen sind im wesentlichen dieselben wie die in Fig. 5 gezeig ten. Da die Betriebswellenformen, falls das Dateninversionssignal ZDD auf "H"-Niveau ist, im wesentlichen dieselben wie die in Fig. 3 (in welcher die Signale ϕ5, ϕ6 auf "L"-Niveau festgehalten sind) sind, sind die Betriebswellenformen nicht gezeigt.

Da der Betrieb der Schaltungen aus Fig. 6A und 6B eine Kombina tion der Betriebsarten der ersten und zweiten Ausführungsformen ist, wird die Beschreibung nicht wiederholt.

Im Fall des Aufbaus, der in den Fig. 6A und 6B gezeigt ist, ist es, selbst falls der Einfluß von beiden, der Stromversorgungs verbindungsleitung (Vcc) und der Masseleitung (GND), signifikant ist, möglich, den Ausgabewert Dout ohne Auftreten von Unter schwingen/Überschwingen/Einschwingen zu erzeugen, wodurch die Zugriffszeit verkürzt werden kann.

Ein Aufbau, der nur den Einfluß der Massepotentialleitung in Betracht zieht, wurde diskutiert. Jedoch kann er leicht in den Aufbau modifiziert werden, welcher den Einfluß der Stromversor gungsverbindungsleitung in Betracht zieht, und außerdem kann er auf den Aufbau einer Kombination von beiden, der Massepotential leitung und der Stromversorgungsverbindungsleitung, ausgedehnt werden. Darum ist die Anwendung der vorliegenden Erfindung auf diese Aufbauarten nicht ausgeschlossen.

a) Vierte Ausführungsform

Die Fig. 8A und 8B zeigen einen Aufbau einer Datenausgabeschal tung entsprechend der vierten Ausführungsform der vorliegenden Erfindung. Fig. 8A zeigt eine Datenausgabeschaltung 140a zum Liefern der Daten bzw. Werte D2, D3, die nahe dem Massepoten tialanschluß 104 ist. Fig. 8B zeigt eine Datenausgabeschaltung 140b zum Liefern der Daten bzw. Werte D0, D1, die von dem Masse potentialanschluß 104 entfernt ist.

Wie Fig. 8A zeigt, weist eine Datenausgabeschaltung 140a einen Inverter 141, der das Dateninversionssignal ZDD empfängt, eine 2-Eingaben-UND-Schaltung 142, die das Ausgabefreigabesignal OEM und die Ausgabe des Inverters 141 empfängt, einen n-Kanal-MOS- Transistor 143, der in Antwort auf die Ausgabe ϕ1 der UND-Schal tung 142 einen Ausgabeknoten 144 auf das Potentialniveau des Stromversorgungspotentialknotens 110 lädt, eine 2-Eingaben-UND- Schaltung 145, die das Dateninversionssignal ZDD und das Aus gabefreigabesignal OEM empfängt, und einen Schaltungsblock (Schaltungsschaltkreis) 146, der den Ausgangsknoten 144 in Ant wort auf die Ausgabe ϕ2 der UND-Schaltung 145 auf das Potential niveau des 120 entlädt, auf.

Der Schaltblock 146 weist eine Verzögerungsschaltung 146aa, die die Ausgabe der UND-Schaltung 145 zum Erzeugen des Verzögerungs inversionssignals (invertiertes Verzögerungssignal) ϕ3 und des Verzögerungssignals ϕ4 verzögert, eine 2-Eingaben-UND-Schaltung 146b, die das Verzögerungsinversionssignal ϕ3 der Verzögerungs schaltung 146aa und die Ausgabe ϕ2 der UND-Schaltung 145 emp fängt, einen n-Kanal-MOS-Transistor 146c, der in Antwort auf die Ausgabe ϕ5 der UND-Schaltung 156b den Ausgabeknoten 144 auf das Potentialniveau des Massepotentialknotens 120 entlädt, eine 2-Eingaben-UND-Schaltung 146d, die das Verzögerungssignal ϕ4 der Verzögerungsschaltung 146aa und die Ausgabe ϕ2 der UND-Schaltung 145 empfängt, und einen n-Kanal-MOS-Transistor 146e, der in Ant wort auf die Ausgabe ϕ6 der UND-Schaltung 146d den Ausgabeknoten 144 auf das Potentialniveau des Massepotentialknotens 120 ent lädt, auf.

Die Verzögerungsschaltung 146aa weist vier kaskadierte Inverter auf. Der Inverter der dritten Stufe liefert das Verzögerungsin versionssignal ϕ3, und der Inverter der vierten Stufe liefert das Verzögerungssignal ϕ4. Genauer ist die Verzögerungszeit des Ver zögerungsinversionssignals ϕ3 kürzer als die des Verzögerungs signals ϕ4. Der MOS-Transistor 146e weist eine Größe und eine Stromtreiberfähigkeit auf, die größer als diese des MOS-Transi stors 146c sind.

Die Datenausgabeschaltung 140b, die in Fig. 8B gezeigt ist, weist dieselbe Konfiguration wie die in Fig. 8A gezeigte Datenausgabe schaltung 140a auf. Die Verzögerungszeit der Verzögerungsschal tung 146ab innerhalb des Schaltblocks 146 aus Fig. 8B ist kürzer als die der Verzögerungsschaltung 146aa innerhalb der Datenaus gabeschaltung 140a aus Fig. 8A. Die Verzögerungsschaltung 146ab weist Inverter in zwei Stufen auf. Der Inverter der ersten Stufe erzeugt das Verzögerungsinversionssignal ϕ3, und der Inverter der zweiten Stufe erzeugt das Verzögerungssignal ϕ4. Darum ist die Verzögerungszeit des Verzögerungssignals ϕ4 der Verzögerungs schaltung 146ab kürzer als die des Verzögerungsinversionssignals ϕ3 der Verzögerungsschaltung 146aa.

Der Betrieb der vierten Ausführungsform der vorliegenden Erfin dung wird nun unter Bezugnahme auf das Zeitablaufsdiagramm aus Fig. 9 beschrieben. Es wird hier angenommen, daß die von vier ausgewählten Speicherzellen ausgelesenen Daten bzw. Werte alle auf "L"-Niveau sind, und daß die an die Datenausgabeschaltungen 140a, 140b angelegten Daten den Ausgabedaten D0 bis D3 entspre chen. Die Inversionssignale ZDD der aus diesen Speicherzellen ausgelesenen Daten sind alle auf "H"-Niveau, wie in Fig. 9(a) gezeigt. Der Inverter 141, der das Inversionssignal ZDD auf "H"- Niveau empfängt, liefert ein Signal auf "L"-Niveau an die UND- Schaltung 142. Die UND-Schaltung 142 liefert das Signal ϕ1 unab hängig von dem Niveau des Ausgabefreigabesignals OEM auf "L"- Niveau, wie in Fig. 9(c) gezeigt. Der n-Kanal-MOS-Transistor 143, der das Ausgabesignal ϕ1 an der Gate-Elektrode empfängt, wird nicht leitend.

Bis das Ausgabefreigabesignal OEM zum Zeitpunkt t30 auf "H"- Niveau ansteigt, wie in Fig. 9(b) gezeigt, liefert die UND- Schaltung 145, die das Ausgabefreigabesignal OEM auf "L"-Niveau empfängt, das Ausgabesignal ϕ2 auf "L"-Niveau, wie in Fig. 9(d) gezeigt. Die UND-Schaltung 146b, die das Ausgabesignal ϕ2 und das Signal ϕ3 auf "H"-Niveau von den Verzögerungsschaltungen 146aa, 146ab empfängt, liefert das Signal ϕ5 auf "L"-Niveau, wie in Fig. 9(i) und Fig. 9(j) gezeigt. Der n-Kanal-MOS-Transistor 146c, der das Ausgabesignal ϕ5 an der Gate-Elektrode empfängt, wird nicht- leitend. Die UND-Schaltung 146d, die das Ausgabesignal ϕ2 auf "L"-Niveau empfängt, liefert das Ausgabesignal ϕ6 unabhängig von dem Niveau des Verzögerungssignals ϕ4 von den Verzögerungsschal tungen 146aa, 146ab auf "L"-Niveau, wie in Fig. 9(k) und Fig. 9(m) gezeigt, an die Gate-Elektrode des n-Kanal-MOS-Transistors 146e. Da der n-Kanal-MOS-Transistor 146e nicht-leitend gemacht ist, befindet sich der Wert Dout (D0 bis D3), der von dem Aus gabeknoten 144 geliefert wird, in einem Zustand hohen Schein widerstands.

Wenn das Ausgabefreigabesignal OEM zum Zeitpunkt t30 auf "H"- Niveau ansteigt, wie in Fig. 9(b) gezeigt, liefert die UND- Schaltung 145, die das Ausgabefreigabesignal OEM und das Inver sionssignal ZDD empfängt, das Signal ϕ2, welches auf "H"-Niveau ansteigt, wie in Fig. 9(d) gezeigt. Die UND-Schaltung 146b emp fängt das Signal ϕ3, welches aufgrund der Verzögerung des Aus gabesignals ϕ2 durch die Inverter der Verzögerungsschaltungen 146aa, 146ab immer noch auf "H"-Niveau ist, wie in Fig. 9(e) und Fig. 9(f) gezeigt. Die UND-Schaltung 146b liefert das Signal ϕ5, welches auf "H"-Niveau ansteigt, wie in Fig. 9(i) und Fig. 9(j) gezeigt, an die Gate-Elektroden des n-Kanal-MOS-Transistors 146c. Da der n-Kanal-MOS-Transistor 146c leitend gemacht wird und der Massepotentialknoten 120 und der Ausgabeknoten 144 elektrisch verbunden werden, beginnt der Ausgabewert Dout (D0 bis D3), lang sam zu fallen, wie in Fig. 9(n) und Fig. 9(p) gezeigt.

Die Verzögerungsschaltung 146ab ist in der Datenausgabeschaltung 140b enthalten, die vom Massepotentialanschluß 104 entfernt ist. Die Verzögerungsschaltung 146ab empfängt das Ausgabesignal ϕ2 der UND-Schaltung 145, welches zum Zeitpunkt t30 auf "H"-Niveau an steigt. Die Verzögerungsschaltung 146ab liefert das Signal ϕ3, welches um die Verzögerungszeit td5 verzögert zum Zeitpunkt t31 auf "L"-Niveau fällt, wie in Fig. 9(e) gezeigt. Da die UND-Schal tung 146b, die das Signal ϕ3 empfängt, das Signal ϕ5, welches auf "L"-Niveau fällt, wie in Fig. 9(i) gezeigt, an die Gate-Elektrode des n-Kanal-MOS-Transistors 146c liefert, wird der n-Kanal-MOS- Transistor 146c nicht-leitend gemacht. Die Verzögerungsschaltung 146ab liefert weiter das Verzögerungssignal ϕ4, welches zum Zeit punkt t32, der gegenüber dem Zeitpunkt t30 um eine Verzögerungs zeit td6 verzögert ist, wie in Fig. 9(g) gezeigt, auf "H"-Niveau ansteigt. Die UND-Schaltung 146, die das Verzögerungssignal ϕ4 und das Ausgabesignal ϕ2 auf "H"-Niveau von der UND-Schaltung 145 empfängt, liefert das Ausgabesignal ϕ6, welches auf "H"-Niveau ansteigt, wie in Fig. 9(k) gezeigt, an die Gate-Elektrode des n-Kanal-MOS-Transistors 146e. Da der n-Kanal-MOS-Transistor 146e leitend gemacht wird und der Massepotentialknoten 120 und der Ausgabeknoten 144 elektrisch verbunden werden, fällt der Ausgabe wert Dout (D0, D1) schnell, wie in Fig. 9(n) gezeigt, um das Massepotential zum Zeitpunkt t35 zu erreichen.

Andererseits liefert in der Datenausgabeschaltung 140a nahe dem Massepotentialanschluß 104 die Verzögerungsschaltung 146aa, die das Ausgabesignal ϕ2 von der UND-Schaltung 145 empfängt, welches zum Zeitpunkt t30 auf "H"-Niveau ansteigt, das Signal ϕ3. Das Signal ϕ3 fällt zum Zeitpunkt t33 auf "L"-Niveau, der durch die Verzögerungszeit td7 verzögert ist, welche wiederum um die Ver zögerung von zwei Stufen von Invertern länger als die Verzöge rungszeit td5 ist, wie in Fig. 9(f) gezeigt. Die UND-Schaltung 146b, die das Signal ϕ3 empfängt, liefert das Signal ϕ5, welches auf "L"-Niveau fällt, wie in Fig. 9(j) gezeigt, an die Gate- Elektrode des n-Kanal-MOS-Transistors 146c, wodurch der n-Kanal- MOS-Transistor 146c nicht-leitend gemacht wird. Die Verzöge rungsschaltung 146aa liefert weiter das Verzögerungssignal ϕ4, welches zum Zeitpunkt t34, der gegenüber dem Zeitpunkt t30 um die Verzögerungszeit td8 verzögert ist, auf "H"-Niveau ansteigt, wie in Fig. 9(h) gezeigt. Die UND-Schaltung 146d, die das Verzöge rungssignal ϕ4 und das Ausgabesignal ϕ2 auf "H"-Niveau von der UND-Schaltung 145 empfängt, liefert das Signal ϕ6, welches auf "H"-Niveau ansteigt, wie in Fig. 9(m) gezeigt, an die Gate- Elektrode des n-Kanal-MOS-Transistors 146e, wodurch der n-Kanal- MOS-Transistor 146e leitend gemacht wird. Da der Massepotential knoten 120 und der Ausgabeknoten 144 elektrisch verbunden werden, ist die Abfallrate des Ausgabewertes Dout (D2, D3), wie in Fig. 9(p) gezeigt, schneller als die Abfallrate, mit der der Ausgabe wert Dout (D0, D1) (welcher von den vom Massepotentialanschluß 104 entfernten Datenausgabeabschnitten 105a und 105b geliefert wird) das Massepotential vom Zeitpunkt t32 bis zum Zeitpunkt t35 erreicht, wie in Fig. 9(n) gezeigt. Der Ausgabewert Dout (D2, D3) erreicht das Massepotential zum Zeitpunkt t35.

Wenn das Ausgabefreigabesignal OEM zum Zeitpunkt t36 vom "H"- Niveau auf das "L"-Niveau fällt, wie in Fig. 9(b) gezeigt, lie fert die UND-Schaltung 145, die das Ausgabefreigabesignal OEM empfängt, das Signal ϕ2 auf "L"-Niveau, wie in Fig. 9(d) gezeigt. Die UND-Schaltung 146b, die das Ausgabesignal ϕ2 empfängt, lie fert das Signal ϕ5 auf "L"-Niveau an die Gate-Elektrode des n-Kanal-MOS-Transistors 146c, wie in Fig. 9(i) und Fig. 9(j) gezeigt. Die UND-Schaltung 146d, die das Ausgabesignal ϕ2 auf "L"-Niveau empfängt, liefert das Signal ϕ6 auf "L"-Niveau an die Gate-Elektrode des n-Kanal-MOS-Transistors 146e, wie in Fig. 9(k) und Fig. 9(m) gezeigt. Als ein Ergebnis werden die n-Kanal-MOS- Transistoren 146c und 146e nicht-leitend, wodurch der Ausgabewert Dout (D0 bis D3) wiederum den Zustand hohen Scheinwiderstands erreicht, wie in Fig. 9(m) und Fig. 9(p) gezeigt.

Bei der vierten Ausführungsform der vorliegenden Erfindung wird vergleichbar mit der ersten Ausführungsform die Abfallzeit des Ausgabewertes Dout (D0, D1) von der Datenausgabeschaltung 140b, die von dem Massepotentialanschluß 104 entfernt angeordnet ist, verkürzt, um gleich der Abfallzeit des Ausgabewertes Dout (D2, D3) von der Datenausgabeschaltung 140a, die nahe dem Massepoten tialanschluß 104 angeordnet ist, zu sein. Darum verringert die Tatsache, daß die Abfallzeit der Datenausgabeschaltung 140b, die von dem Massepotentialanschluß 104 entfernt angeordnet ist, lang ist, nicht die Zugriffsgeschwindigkeit. Überschwingen/Einschwin gen findet nicht statt.

a) Fünfte Ausführungsform

Es wird die Beschreibung einer integrierten Halbleiterschal tungsvorrichtung entsprechend der fünften Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Fig. 10A und 10B gegeben. Fig. 10a ist ein spezifisches Ersatzschaltbild einer Datenausgabeschaltung 130a, die an Datenausgabeabschnitten 105c und 105d nahe dem Massepotentialanschluß 104 vorgesehen ist, und Fig. 10B ist ein spezifisches Ersatzschaltbild einer Datenaus gabeschaltung 130b, die an Datenausgabeabschnitten 105a und 105b entfernt von dem Massepotentialanschluß 104 vorgesehen ist. Die fünfte Ausführungsform unterscheidet sich von der ersten Ausfüh rungsform, die in den Fig. 2A und 2B gezeigt ist, dadurch, daß ein zusätzlicher n-Kanal-MOS-Transistor 136e in Reihe mit dem MOS-Transistor 136a zwischen dem Ausgabeknoten 134 und dem Massepotentialknoten 120 in den Datenausgabeschaltungen 130a und 103b vorgesehen ist. Der MOS-Transistor 136e empfängt die Ausgabe ϕ2 der UND-Schaltung 135. Der Widerstand zwischen dem Ausgabe knoten 134 und dem Massepotentialknoten 120 steigt an (die AN- Widerstände der MOS-Transistoren 136a und 136e sind in Reihe ge schaltet), wodurch die Entladung des Ausgabeknotens 134 aufgrund des Signals ϕ2 langsam wird. Die Entladezeit (die Abfallzeit des Ausgabewertes Dout) der Datenausgabeschaltung 130a, 130b wird durch den Transistor 136d bestimmt.

Darum kann derselbe Effekt wie bei der ersten Ausführungsform, die in den Fig. 2A und 2B dargestellt ist, durch den in den Fig. 10A, 10B dargestellten Aufbau erreicht werden.

a) Sechste Ausführungsform

Die Fig. 11A, 11B zeigen einen Aufbau einer Datenausgabeschaltung einer Halbleiterspeichervorrichtung entsprechend der sechsten Ausführungsform der vorliegenden Erfindung. Fig. 11A zeigt eine Datenausgabeschaltung 230a, die nahe dem Massepotentialanschluß 104 angeordnet ist, und Fig. 11B zeigt eine Datenausgabeschaltung 230b, die entfernt vom Massepotentialanschluß 104 angeordnet ist.

Wie in Fig. 11A gezeigt, weist die Datenausgabeschaltung 230a einen Inverter 231, der das Dateninversionssignal (das inver tierte Datensignal) ZDD empfängt, um ein invertiertes Signal des Inversionssignales ZDD zu liefern, eine 2-Eingaben-UND-Schaltung 232, die die Ausgabe des Inverters 231 und das Ausgabefreigabe signal OEM empfängt, um das Signal ϕ1 zu liefern, welches auf einem "H"-Niveau ist, wenn die beiden Signale auf "H"-Niveau sind, und welches andererseits auf "L"-Niveau ist, einen n-Kanal- MOS-Transistor 233, der zwischen einen Stromversorgungspoten tialknoten 210 und einen Ausgabeknoten 234 geschaltet ist, und der das Ausgabesignal ϕ1 der UND-Schaltung 232 an der Gate- Elektrode empfängt, und eine 2-Eingaben-UND-Schaltung 235, die das Dateninversionssignal ZDD und das Ausgabefreigabesignal OEM empfängt, um das Signal ϕ2 zu liefern, welches auf "H"-Niveau ist, wenn die beiden Signale auf "H"-Niveau sind, und welches andererseits bzw. in den anderen Fällen auf "L"-Niveau ist, auf.

Die Datenausgabeschaltung 230a weist weiter einen Schaltblock (Schaltungsschaltkreis) 236 auf, der in Antwort auf die Ausgabe ϕ2 der UND-Schaltung 235 den Ausgabeknoten 234 auf das Poten tialniveau des Massepotentialknotens 220 entlädt.

Der Schaltblock 236 weist einen n-Kanal-MOS-Transistor 236aa, der zwischen den Ausgabeknoten 234 und eine Verbindungsleitung (Widerstand) 240 geschaltet ist und der das Ausgangssignal ϕ2 an der Gate-Elektrode empfängt, eine Verzögerungsschaltung 236b aus zwei Invertern, die das Ausgabesignal ϕ2 der UND-Schaltung 235 empfängt, und die das Signal ϕ3 mit einer Verzögerung gegenüber dem Signal ϕ2 liefert, eine 2-Eingaben-UND-Schaltung 236c, die das Verzögerungssignal ϕ3 von der Verzögerungsschaltung 236b und das Ausgabesignal ϕ2 von der UND-Schaltung 235 empfängt, und die das Signal ϕ4 liefert, welches auf einem "H"-Niveau ist, wenn die beiden Signale auf "H"-Niveau sind, und welches in den anderen Fällen auf "L"-Niveau ist, und einen n-Kanal-MOS-Transistor 236da, der zwischen den Ausgabeknoten 234 und eine Verbindungs leitung (Widerstand) (240) geschaltet ist und das Ausgabesignal ϕ4 der UND-Schaltung 236c empfängt und der eine Größe und eine Stromtreiberfähigkeit aufweist, die größer als diese des n-Kanal- MOS-Transistors 236aa sind, auf. Ein Widerstand 240 zeigt den Verbindungswiderstand zwischen den Transistoren 236aa und 236da und dem Massepotentialknoten 220.

Die Datenausgabeschaltung 230b, die in Fig. 11B gezeigt ist, weist denselben Aufbau wie die in Fig. 11A gezeigte Datenausga beschaltung 230a auf, ausgenommen die folgenden Punkte.

Durch Verminderung der Kanalweite (Kanalbreite) oder Erhöhung der Kanallänge der n-Kanal-MOS-Transistoren 236aa und 236da der Datenausgabeschaltung 230a, die nahe dem Massepotentialanschluß 104 angeordnet ist, wird die jeweilige Stromtreiberfähigkeit Sa, La kleiner als die Stromtreiberfähigkeit Sb, Lb der n-Kanal-MOS- Transistoren 236ab und 236db der Datenausgabeschaltung 230b, die von dem Massepotentialanschluß 104 entfernt angeordnet ist, ge macht, wodurch die Stromtreiberfähigkeit des Schaltungsblocks (Schaltungsschaltkreis) 236 der Datenausgabeschaltung 230a kleiner gemacht wird.

Bei der sechsten Ausführungsform der vorliegenden Erfindung ist die Stromtreiberfähigkeit des Schaltblockes 236 der Datenausga beschaltung 230a, die nahe dem Massepotentialanschluß 15127 00070 552 001000280000000200012000285911501600040 0002004336887 00004 15008104 ist, klein. Darum fällt der Ausgabewert Dout (D2, D3) so langsam wie der Ausgabewert Dout (D0, D1) der Datenausgabeschaltung 230b, die entfernt von dem Massepotentialanschluß 104 ist, auf das Masse potential, wodurch Unterschwingen und Einschwingen verhindert werden kann.

a) Siebte Ausführungsform

Die Fig. 12A, 12B zeigen einen Aufbau von Datenausgabeschaltungen 230a und 230b entsprechend der siebten Ausführungsform der vor liegenden Erfindung. Der Aufbau der Datenausgabeschaltungen 230a und 230b unterscheidet sich von dem Aufbau der sechsten Ausfüh rungsform in den folgenden Punkten. Die MOS-Transistoren 236a und 236d in der Datenausgabeschaltung 230a weisen dieselbe Größe wie die Transistoren 236a bzw. 236d der Datenausgabeschaltung 230b auf. Der Widerstandswert Ra des Widerstands 240a in der Daten ausgabeschaltung 230a ist größer als der Widerstandswert Rb des Widerstandes 240b in der Datenausgabeschaltung 230b. Die Wider stände 240a und 240b können aus Polysilizium oder unter Verwen dung von MOS-Transistoren ausgebildet sein. Der Widerstand zwi schen dem Anschluß 3 und den Datenausgabeschaltungen 240a und 240b sollte nur gleich gemacht werden.

Wie in Fig. 12C gezeigt, können durch Einstellung der Weite (Breite) und der Querschnittsfläche der Massepotentialleitung 107 die Widerstände 240a, 240b äquivalent ausgebildet werden. Wie in Fig. 12C gezeigt, ist die Breite W2 der Potentialleitung 107 zur Datenausgabeschaltung 230a, die nahe an dem Massepotentialan schluß 3 liegt, kleiner als die Breite W1, der Massepotential leitung 107 zu der Datenausgabeschaltung 230b, die von dem Mas sepotentialanschluß 3 entfernt liegt, gemacht. Die Weite W3 der Massepotentialleitung 107 zwischen den Datenausgabeschaltungen, die die Ausgabewerte D2 und D3 liefern, erfüllt die Beziehung W1 < W3 < W2. Die Weite W4 der Massepotentialleitung 107 zwischen den Datenausgabeanschlüssen, die die Werte D0 und D1 liefern, erfüllt die Beziehung W1 < W4.

Bei der siebten Ausführungsform werden die Widerstandswerte zwi schen dem Massepotentialknoten 220 und dem Anschluß 3 bei den Datenausgabeschaltungen 230a und 230b gleich, und aufgrund der Widerstände 240a, 240b wird die Entladung langsam ausgeführt, wodurch Unterschwingen/Einschwingen nicht auftritt, und die Zugriffszeit wird verkürzt.

a) Achte Ausführungsform

Fig. 13 zeigt ein allgemeines Layout einer Halbleiterspeicher vorrichtung, die, als Beispiel, ein 4-MBit DRAM ist.

Wie Fig. 13 zeigt, weist die Halbleiterspeichervorrichtung vier Speicherzellenfelder (Speicherzellengruppen) 401a, 401b, 401c und 401d, die auf einem Halbleiterchip 400 ausgebildet sind, und Ausgabepuffer (Datenausgabeschaltungen) 430a, 430b, die die Daten bzw. den Wert, der aus einer Speicherzelle ausgelesen wird, die jeweils aus den Speicherzellenfeldern 401a bis 401d ausgewählt wird, liefern, auf. Es ist gezeigt, daß der Ausgabepuffer 430a den Wert, der aus einer Speicherzelle ausgelesen wird, die in den Speicherzellenfeldern 401a und 401b ausgewählt wird, an An schlüsse 431a und 431b liefert, und daß der Ausgabepuffer 430b den Wert, der aus einer Speicherzelle ausgelesen wird, die aus den Speicherzellenfeldern 401c und 401d ausgewählt wird, an die Anschlüsse 431c und 431d liefert.

Die Halbleiterspeichervorrichtung weist weiter einen Zeilendeco der 411a, der zwischen den Speicherzellenfeldern 401a und 401c zur Auswahl einer Zeile (einer Wortleitung) in jedem der Felder 401a und 401c vorgesehen ist, einen Zeilendecoder 411b, der zwi schen den Speicherzellenfeldern 401b und 401d zur Auswahl einer Zeile (einer Wortleitung) in jedem der Felder 401b und 401d vor gesehen ist, Spaltendecoder 413a, 413b, 413c und 413d, die je weils entsprechend den Speicherzellenfeldern 401a bis 401d zur Auswahl einer Spalte (Bitleitungspaar) in einem entsprechenden Feld vorgesehen sind, Leseverstärker (SA) zum Erkennen und Ver stärken von Daten bzw. eines Wertes einer Speicherzelle in einer ausgewählten Zeile in den Speicherzellenfeldern 401a bis 401d, und IO-Gatter zur Kopplung der ausgewählten Spalte der Speicher zellenfelder 401a bis 401d an die Ausgabepuffer 430a, 430b auf. Der Leseverstärker und das IO-Gatter sind in einem Block 412 (412a bis 412d) gezeigt.

Eine periphere Schaltung 415, die einen Steuersignalgenerator, einen Adreßpuffer und ähnliches zur Steuerung des Betriebs der Halbleiterspeichervorrichtung aufweist, ist in dem zentralen Abschnitt des Halbleiterchips 400 angeordnet. Ein Anschluß (Kon taktinsel) 403 (403a, 403b), der die Stromversorgungsspannung Vcc empfängt, ist an einem seitlichen Endabschnitt des Halbleiter chips 400 vorgesehen, und ein Anschluß (Kontaktinsel) 404 (404a, 404b), der das Massepotential GND empfängt, ist auf dem anderen seitlichen Endabschnitt des Halbleiterchips 400 vorgesehen.

Die Lade-/Entladerate der Ausgabepuffer 430a und 430b wird ent sprechend den ersten bis siebten Ausführungsformen eingestellt. Es ist wünschenswert, daß das Versorgungspotential (Vcc, GND) für die Ausgabepuffer 430a, 430b stabilisiert ist. Es erfolgt nun die Beschreibung eines Aufbaus zur Stabilisierung des Stromversor gungspotentials/des Massepotentials.

a) Neunte Ausführungsform

Wie Fig. 14 zeigt, weist die Halbleiterspeichervorrichtung ent sprechend der neunten Ausführungsform der vorliegenden Erfindung eine Mehrzahl von Stromversorgungsleitungen 304a, 304b und 304c auf. Die Stromversorgungsleitungen 304a bis 304c sind mit Stromversorgungsanschlüssen (Kontaktinseln) 303a und 303b, die an umfangsseitigen Enden eines Halbleiterchips 301 vorgesehen sind, verbunden und nach Art einer Schleife entlang des Umfangs des Halbleiterchips 301 parallel zueinander ausgebildet. Die Strom versorgungsleitungen 304a bis 304c können entweder eine Vcc- Leitung oder eine GND-Leitung sein. Speicherzellengruppen 302a bis 302d sind auch ausgebildet.

Wie in Fig. 13 gezeigt, weist die Halbleiterspeichervorrichtung eine periphere Schaltung mit einem Adreßpuffer und einer logi schen Schaltung, wie einer Steuerschaltung, eine Datenausgabe schaltung und eine Leseverstärkergruppe auf. Jede Schaltungs gruppe hat eine unterschiedliche Funktion, einen unterschiedli chen Betriebszeitablauf, und einen unterschiedlichen Stromver brauch. Es sind Stromversorgungsleitungen 304a bis 304c vorge sehen, die für die entsprechenden Schaltungsgruppen bestimmt sind. Bei diesem Aufbau ist die Anzahl der Elemente, die mit einer Stromversorgungsleitung verbunden sind, reduziert, um die parasitäre Kapazität der Stromversorgungsleitung klein zu machen, wodurch das Massepotential/das Stromversorgungspotential stabil zugeführt werden kann. Das ist so, da die kapazitive Kopplung mit anderen Signalleitungen aufgrund der parasitären Kapazität ver mindert werden kann.

Stromversorgungsleitungen sind für die entsprechenden Schal tungsgruppen angeordnet. Darum wird, selbst falls durch den Betrieb zum Beispiel der Leseverstärkergruppe verursacht aufgrund des Ladens/Entladens der Bitleitung ein Strom von der Stromver sorgungspotentialleitung zur Massepotentialleitung fließt, wobei das Potential der Massepotentialleitung ansteigt, nur die bezüg lich der Leseverstärkergruppe vorgesehene Massepotentialleitung beeinflußt, und die Massepotentialleitung der Datenausgabeschal tung wird nicht beeinflußt. Darum ist es möglich, die Daten stabil zu liefern, ohne durch den Betrieb von anderen Schaltungen beeinflußt zu sein.

Die Multi-Stromversorgungsleitungs-Struktur oder geteilte Ver sorgungsleitungsstruktur kann unabhängig von der Einstellung der Lade-/Entladerate des Datenausgabepuffers verwendet werden.

a) Zehnte Ausführungsform

Wie Fig. 15 zeigt, weist die integrierte Halbleiterschaltungs vorrichtung entsprechend der zehnten Ausführungsform der vorlie genden Erfindung drei Stromversorgungsleitungen 304a bis 304c, die nach Art einer Schleife entlang des Umfangs des Halbleiter chips 301 vorgesehen sind, auf. Die Stromversorgungsleitung 304a ist nur mit dem Anschluß (Kontaktinsel) 303a verbunden, und die Stromversorgungsleitung 304b ist nur mit dem Anschluß (Kontakt insel) 303b verbunden. Die Stromversorgungsleitung 304c ist mit beiden Anschlüssen 303a und 303b verbunden.

Die Anschlüsse 303a und 303b können aufgrund der großen Quer schnittsfläche leicht durch Rauschen beeinflußt werden. Die periphere Schaltung, die eine interne logische Schaltung ist, führt einen logischen Betrieb aus, mit einer relativ starken Widerstandsfähigkeit gegenüber Rauschen. Darum ist die Stromver sorgungsleitung 304c für das interne logische Schaltungssystem mit zwei Anschlüssen 303a und 303b verbunden, um das Stromver sorgungspotential/Massepotential stabil zuzuführen.

Andererseits weisen die Leseverstärkergruppe und die Datenaus gabeschaltung eine relativ schwache Widerstandsfähigkeit gegen über Rauschen auf. Der Leseverstärker verstärkt differentiell den Unterschied der Potentiale zwischen Bitleitungen. Darum kann, falls das Rauschen einem Leseverstärkertreibersignal und dem Stromversorgungspotential/Massepotential für den Leseverstärker überlagert ist, ein genauer Wert aufgrund einer Fehlfunktion nicht gelesen werden, oder eine lange Zeit wird zur Verstärkung auf ein vorbestimmtes Potentialniveau benötigt.

Bei der Datenausgabeschaltung wird, wenn Rauschen dem Stromver sorgungspotential/Massepotential überlagert ist, ein Wert, dem Rauschen überlagert ist, geliefert, was eine externe Vorrichtung zum Ausführen eines fehlerhaften Datenlesebetriebes bringt.

Darum sind auf den Leseverstärker bezogene Schaltungen, wie eine Leseverstärkergruppe, eine Leseverstärkertreiberschaltung und ähnliche, und die Stromversorgungsleitungen 304a und 304b einer Datenausgabeschaltung nur mit einem Anschluß verbunden. Ein Überquerungsabschnitt 310 der Stromversorgungsleitung 304a und der Stromversorgungsleitung 304b ist zum Beispiel in einer Mehr fachschichtstruktur mit einer oberen Aluminiumverbindungsschicht zweiten Niveaus und der unteren Aluminiumverbindungsschicht ersten Niveaus ausgebildet.

Die in den Fig. 15 und 16 gezeigten Stromversorgungsleitungen können nicht nur nach Art einer Schleife ausgebildet sein, sondern auch in einer Maschenanordnung.

a) Elfte Ausführungsform

Wie Fig. 16 zeigt, weist die Halbleiterspeichervorrichtung ent sprechend der elften Ausführungsform der vorliegenden Erfindung eine Massepotentialleitung 314 auf, die nach Art einer Schleife entlang eines Umfangs eines Halbleiterchips 311 ausgebildet ist. Die Massepotentialleitung 314 ist mit Massepotentialanschlüssen 313a und 313b verbunden und weist einen Abschnitt auf, der eine offene Schleife bildet. Die Stromversorgungsleitung 323 ist mit Anschlüssen 326a und 326b verbunden, und ist nach Art einer Schleife entlang eines Umfangs des Halbleiterchips 311 ausge bildet.

Die Anschlüsse 326a und 326b sind mit verschiedenen Pinanschlüs sen verbunden. Beim Systembetrieb, falls an die Anschlüsse 326a und 326b unterschiedliche Potentiale angelegt sind, fließt ein Strom zur Stromversorgungspotentialleitung 323. Es wird betrachtet, daß der Strom ein magnetisches Feld verursacht, und daß ein Induktionsstrom aufgrund elektromagnetischer Induktion in der Massepotentialleitung 314 fließt, was das Potential der Massepotentialleitung 314 fluktuieren läßt. Um dieses zu verhin dern, ist eine relativ breite Unterbrechung in einem Abschnitt der Massepotentialleitung 314 vorgesehen, um die Induktivität der Massepotentialleitung 314 zur Reduzierung der Menge des Induk tionsstroms zu reduzieren. Als ein Ergebnis wird die Fluktuation des Potentials der Massepotentialleitung 314 verhindert.

Wie in Fig. 17 gezeigt, können die Stromversorgungspotential leitung 323 und die Massepotentialleitung 314 nach Art einer offenen Schleife mit einer Unterbrechung in einem Abschnitt ausgebildet sein.

Obwohl verschiedene Ausführungsformen der vorliegenden Erfindung im obigen beschrieben wurden, kann die Anzahl der Stromversor gungspotentialanschlüsse und die Anzahl der Massepotentialan schlüsse mehr als zwei sein. Im Falle der Halbleiterspeichervor richtung ist die Anzahl der Datenausgabeanschlüsse nicht auf vier begrenzt. Die Anzahl der Datenausgabeanschlüsse kann 8, 16 oder ähnliches sein.

Die Haupteffekte bzw. Wirkungen der vorliegenden Erfindung sind die folgenden.

Die zur Lieferung eines vorbestimmten Potentials einer Datenaus gabeschaltung, die von dem Anschluß, an den das vorbestimmte Potential angelegt ist, entfernt ist, ist kurz.

Überschwingen, Unterschwingen und Einschwingen, die auftreten, wenn die Datenausgabeschaltung, die nahe dem Anschluß angeordnet ist, an welchen das vorbestimmte Potential angelegt ist, das vorbestimmte Potential liefert, können verhindert werden.

Ein stabiles vorbestimmtes Potential kann geliefert werden.

Claims

1. Integrierte Halbleiterschaltungsvorrichtung, die auf einem Chip (101; 310; 311; 400) ausgebildet ist, mit
einem Anschluß (103a, 103b; 104a, 104b; 303a, 303b; 313a, 313b; 326a, 326b; 403a, 403b; 404a, 404b), der auf dem Chip zum Empfang eines vorbestimmten Potentials ausgebildet ist,
einer Leitung (106; 107; 304a, 304b, 304c; 314; 323), die mit dem Anschluß zur Übertragung des vorbestimmten Potentials verbunden ist,
einer ersten Ausgabevorrichtung (130a; 140a; 230a), die das vor bestimmte Potential über die Leitung empfängt, zur Erzeugung eines Ausgabesignals auf dem vorbestimmten Potentialniveau an einen ersten Ausgabeknoten (134; 144; 234) als Reaktion auf ein empfangenes erstes Datensignal, und
einer zweiten Ausgabevorrichtung (130b; 140b; 240b), die das vorbestimmte Potential über die Leitung empfängt, zum Erzeugen eines Ausgabesignals auf dem vorbestimmten Potentialniveau an einen zweiten Ausgabeknoten (134; 144; 234) als Reaktion auf ein empfangenes zweites Datensignal,
wobei ein Abstand zwischen der zweiten Ausgabevorrichtung und dem Anschluß entlang der Leitung größer als ein Abstand zwischen der ersten Ausgabevorrichtung und dem Anschluß ist und
die zweite Ausgabevorrichtung so ausgebildet ist, daß sie den zweiten Ausgabeknoten stärker treibt, verglichen mit der ersten Ausgabevorrich tung.

2. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Ausgabevorrichtung (130a; 140a) eine erste Schaltungsvorrichtung (136d; 137d; 146e) zum Treiben des ersten Ausgabeknotens auf das vorbestimmte Potential niveau und eine erste Treibervorrichtung (136ba, 136c; 137bb, 137c; 146aa, 146d) zum Aktivieren der ersten Schaltvorrichtung mit einem ersten Zeitablauf als Reaktion auf das erste Datensignal, und
daß die zweite Ausgabevorrichtung (130b; 140b) eine zweite Schaltvorrichtung (136d; 137d; 146e) zum Treiben des zweiten Ausgabeknotens auf das vorbestimmte Potentialniveau, und eine zweite Treibervorrichtung (136bb, 136c; 137ba, 137c; 146ab, 146d) zum Aktivieren der zweiten Schaltvorrichtung mit einem Zeitablauf, der früher als der erste Zeitablauf ist, als Reaktion auf das zweite Datensignal aufweist. (Fig. 2, 4, 6, 8, 10)

3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Treibervorrichtung (136ba, 136c; 137bb, 137c; 146aa, 146d) eine erste Verzögerungsvorrich tung (136ba; 137bb; 146aa) zum Verzögern des ersten Datensignals um eine erste Verzögerungszeit, und
daß die zweite Treibervorrichtung (136bb, 136c; 137ba, 137c; 146ab, 146d) eine zweite Verzögerungsvorrichtung (136bb; 137ba; 146ab) zum Verzögern des zweiten Datensignals um eine zweite Verzögerungszeit, die kürzer als die erste Verzögerungszeit ist, aufweist. (Fig. 2, 4, 6, 8, 10)

4. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,
daß die erste Ausgabevorrichtung (130a, 140a) eine dritte Schaltungsvorrichtung (136a, 137a, 146c) zum Treiben des ersten Ausgabeknotens (134, 144) auf das vorbestimmte Potentialniveau mit einer ersten Rate, die erste Schaltungsvorrichtung (136d, 137d, 146e) zum Treiben des ersten Ausgabeknotens auf das vorbestimmte Poten tialniveau mit einer zweiten Rate, die schneller als die erste Rate ist, eine dritte Treibervorrichtung (135, 145, 146b) zum Aktivieren der dritten Schaltungsvorrichtung als Reaktion auf das erste Daten signal, und die erste Treibervorrichtung (136ba, 137bb, 136c, 135, 132, 146aa, 145, 146d) zum Aktivieren der dritten Schaltungsvorrichtung mit einem dritten Zeitablauf und zum Aktivieren der ersten Schaltungsvorrichtung mit einem ersten Zeitablauf, der später als der dritte Zeitablauf ist, als Reaktion auf das erste Datensignal aufweist, und
daß die zweite Ausgabevorrichtung (130b, 140b) eine vierte Schaltungs vorrichtung (146c, 136a, 137a) zum Treiben des zweiten Ausgabeknotens (134, 144) mit der ersten Rate, die zweite Schaltungsvorrichtung (136d, 137d, 146e) zum Treiben des zweiten Ausgabeknotens (134, 144) mit der zweiten Rate, eine vierte Treibervorrichtung (135, 145, 146b) zum Aktivieren der vierten Schaltungs vorrichtung in Antwort auf das zweite Datensignal, und eine zweite Treibervorrichtung (135, 136bb, 136c, 132, 137ba, 137c, 145, 146ab, 146d) zum Aktivieren der vierten Schal tungsvorrichtung (136a, 137a, 146c) mit einem vierten Zeitablauf, der früher als der dritte Zeitablauf ist, und zum Aktivieren der zweiten Schal tungsvorrichtung (136d, 137d, 146e) mit einem zweiten Zeitablauf, der später als der vierte Zeitablauf und früher als der erste Zeitablauf ist, als Reaktion auf das zweite Datensignal aufweist. (Fig. 2, 4, 6, 8, 10)

5. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 4,
dadurch kennzeichnet, daß die erste Ausgabevorrichtung (130a) die dritte Schaltungsvorrichtung (136a) zum Treiben des ersten Ausgabeknotens auf das vorbestimmte Potentialniveau mit der ersten Rate,
die erste Schaltungsvorrichtung (136d) zum Treiben des ersten Ausgabeknotens auf das vorbestimmte Potentialniveau mit der zweiten Rate, die schneller als die erste Rate ist, als Reaktion auf das erste Datensignal,
eine erste Widerstandsvorrichtung (136e), die zwischen die dritte Schaltungsvorrichtung und einen Knoten (120), der mit dem Leiter (106; 107) gekoppelt ist, verbunden ist,
die dritte Treibervorrichtung (135) zum Aktivieren der dritten Schaltungsvorrichtung als Reaktion auf das erste Datensignal, und
die erste Treibervorrichtung (136ba, 136c) zum Aktivieren der ersten Schaltungsvorrichtung mit einem zweiten Zeitablauf, der später als die Aktivierung der dritten Schaltungsvorrichtung ist, als Reaktion auf das erste Datensignal aufweist, und
daß die zweite Ausgabevorrichtung (130b)
die vierte Schaltungsvorrichtung (136a) zum Treiben des zweiten Ausgabeknotens (134) auf das vorbestimmte Potentialniveau mit der ersten Rate,
die zweite Schaltungsvorrichtung (136d) zum Treiben des Ausga beknotens auf das vorbestimmte Potentialniveau mit der zweiten Rate,
die vierte Treibervorrichtung (135) zum Aktivieren der vierten Schaltungsvorrichtung als Reaktion auf das zweite Datensignal,
die zweite Treibervorrichtung (136bb, 136c) zum Aktivieren der zweiten Schaltungsvorrichtung mit einem zweiten Zeitablauf, der später als der erste Zeitablauf ist, als Reaktion auf das zweite Datensignal, und
eine zweite Widerstandsvorrichtung (136e), die zwischen die vierte Schaltungsvorrichtung und einen Knoten (120), der mit der Leitung verbunden ist, verbunden ist, aufweist. (Fig. 10)

6. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die dritte und die vierte Schaltungs vorrichtung (136a) jeweils einen Transistor mit isoliertem Gate aufweisen, die erste Widerstandsvorrichtung (136c) einen Transi stor mit isoliertem Gate, der von einer Ausgabe der dritten Trei bervorrichtung angesteuert wird, aufweist, und daß die zweite Widerstandsvorrichtung (136e) einen Transistor mit isoliertem Gate, der von einer Ausgabe der vierten Treibervorrichtung ange steuert wird, aufweist. (Fig. 10)

7. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß die erste Ausgabevorrichtung (230a) eine erste Schaltungsvorrichtung (236da) zum Treiben des ersten Ausgabeknotens (234) mit einer ersten Stromtreiberfähigkeit, und eine erste Treibervorrichtung (236b, 236c) zum Aktivieren der ersten Schaltungsvorrichtung als Reaktion auf das erste Datensignal aufweist, und
daß die zweite Ausgabevorrichtung (230b) eine zweite Schaltungs vorrichtung (236db) zum Treiben des zweiten Ausgabeknotens (234) auf das vorbestimmte Potentialniveau mit einer zweiten Strom treiberfähigkeit, die größer als die erste Stromtreiberfähigkeit ist, und eine zweite Treibervorrichtung (236b, 236c) zum Akti vieren der zweiten Schaltungsvorrichtung als Reaktion auf das zweite Datensignal aufweist. (Fig. 2, 4, 6, 8, 10, 11, 12)

8. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß die erste Schaltungsvorrichtung (236da) einen Transistor mit isoliertem Gate mit der ersten Stromtreiberfähigkeit und die zweite Schaltungsvorrichtung (236db) einen Tran sistor mit isoliertem Gate mit der zweiten Stromtreiberfähigkeit, die größer als die erste Stromtreiberfähigkeit ist aufweist. (Fig. 11)

9. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet, daß die erste Ausgabevorrichtung (230a) die erste Schaltungsvorrichtung (236a, 236d) zum Treiben des ersten Ausgabeknotens auf das vorbestimmte Potentialniveau als Reaktion auf das erste Datensignal und eine erste Widerstandsvor richtung, die zwischen die erste Schaltungsvorrichtung und einen Knoten (220), der mit der Leitung verbunden ist, geschaltet ist, und einen ersten Widerstandswert (Ra) aufweist, aufweist, und
daß die zweite Ausgabevorrichtung (230b) die zweite Schaltungs vorrichtung (236a, 236d) zum Treiben des zweiten Ausgabeknotens (234) auf das vorbestimmte Potentialniveau als Reaktion auf das zweite Datensignal und eine zweite Widerstandsvorrichtung (240b), die zwischen die zweite Schaltungsvorrichtung und einen Knoten (220), der mit der Leitung verbunden ist, geschaltet ist und einen zweiten Widerstandswert (Rb) aufweist, der kleiner als der erste Widerstandswert (Ra) ist, aufweist. (Fig. 12)

10. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Leitung (107; Fig. 12C) einen ersten Abschnitt aufweist, der einen ersten spezifischen Wider stand pro Einheitslänge aufweist und mit der ersten Ausgabevor richtung verbunden ist, und daß sie einen zweiten Abschnitt auf weist, der einen zweiten spezifischen Widerstand pro Einheits länge aufweist und mit der zweiten Ausgabevorrichtung verbunden ist, wobei der zweite spezifische Widerstand kleiner als der erste spezifische Widerstand ist.

11. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Leitung (304a, 304b, 304c) eine Mehrzahl von Verbindungsleitungen (304a, 304b, 304c), die paral lel angeordnet sind, aufweist, und daß eine Verbindungsleitung (304a) exklusiv für die erste und zweite Ausgabevorrichtung ver wendet wird.

12. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß der Anschluß (303a, 303b) einen ersten Anschluß (303a) und einen zweiten Anschluß (303b) auf weist, und daß die Leitung (304a) nur mit einem der ersten und zweiten Anschlüsse verbunden ist.

13. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Leitung (314; 314, 232) entlang der Umfangs des Chips ausgebildet ist, um eine offene Schleife mit einem Abschnitt, der offengeschaltet ist, auszubilden.

14. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 13,
gekennzeichnet durch ein Speicherzellenfeld (102a, 102b, 102c, 102d; 302a, 302b, 302c, 302d; 402a, 402b, 402c, 402d) mit einer Mehrzahl von Speicherzellen,
wobei die ersten und zweiten Ausgabevorrichtungen (120a, 120b; 230a, 230b) durch ein Ausgabefreigabesignal (OEM) freigegeben werden, und sie Werte, die aus den Speicherzellen, die in dem Speicherzellenfeld ausgewählt sind, gelesen werden, als die ersten und zweiten Datensignale empfangen, um die ersten und zweiten Ausgabesignale parallel zu erzeugen.

15. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die erste Ausgabevorrichtung (130a, 140a) eine Schaltungsvorrichtung (136a, 136d, 137a, 137d, 146c, 146e) aufweist, die zwischen einen mit dem ersten Ausgabeknoten verbundenen Datenanschluß (D2, D3), der auf dem Halbleiterchip vorgesehen ist, und die Leitung geschaltet ist und zum Treiben des ersten Ausgabeknotens auf das vorbestimmte Potential entsprechend dem ersten Datensignal vorgesehen ist und deren Stromtreiberfähigkeit nach einer vor bestimmten Zeit ab Leitfähigkeit derselben erhöht wird; und
daß die zweite Ausgabevorrichtung (130b, 140b) eine Schaltungsvorrichtung (136a, 136d, 137a, 137d, 146c, 146e) auf weist, die zwischen einem mit dem zweiten Ausgabeknoten verbundenen Datenanschluß (D0, D1) und die Leitung geschaltet ist und zum Treiben des zweiten Ausgabeknotens auf das vorbestimmte Potential entsprechend dem zweiten Datensignal vorgesehen ist und deren Stromtreiberfähigkeit nach einer Zeit nach Leitfähigkeit derselben, die kürzer als die vor bestimmte Zeit ist, erhöht wird.

16. Integrierte Halbleiterschaltungsvorrichtung mit
einem Anschluß (3), der in einem Halbleiterchip zum Empfang eines extern angelegten vorbestimmten Potentials ausgebildet ist;
einer ersten Datenausgabevorrichtung (230b), die das vorbestimmte Potential von dem Anschluß über eine Stromversorgungsverbin dungsleitung empfängt, zum Liefern des vorbestimmten Potentials an einen Datenanschluß entsprechend dem Niveau eines Wertes, der aus dem Inneren des Halbleiterchips empfangen wird, wobei die erste Datenausgabevorrichtung eine Schaltungsvorrichtung aufweist, die zwischen den Datenanschluß (D2, D3), der auf dem Halbleiterchip vorgesehen ist, und die Stromversorgungsverbindungsleitung ge schaltet ist; und
einer zweiten Datenausgabevorrichtung (230a), die auf dem Halb leiterchip in einer Position angeordnet ist, die von dem Anschluß entfernter als die erste Datenausgabevorrichtung (230b) ist, die das vorbestimmte Potential über eine Stromversorgungsleitung empfängt, die einen Widerstand pro Einheitslänge aufweist, der höher als der der Stromversorgungsverbindungsleitung von dem Anschluß ist, zum Liefern des vorbestimmten Potentials an den Datenanschluß entsprechend einem Niveau eines Wertes, der aus dem Inneren des Halbleiterchips empfangen wird, wobei die zweite Ausgabevorrichtung eine Schaltungsvorrichtung aufweist, die zwi schen den Datenanschluß, der auf dem Halbleiterchip vorgesehen ist, und die Stromversorgungsverbindungsleitung geschaltet ist. (Fig. 12)

17. Integrierte Halbleiterschaltungsvorrichtung mit einem Anschluß (303a, 303b), der auf einem Halbleiterchip zum Empfang eines extern angelegten vorbestimmten Potentials ausgebildet ist, und einer Mehrzahl von separat vorgesehenen Stromversorgungsverbindungsleitungen (304a, 340b, 304c), die mit dem Anschluß verbunden sind, wobei jede der Stromversorgungsverbindungsleitungen exklusiv für einen unterschiedlichen internen funktionellen Schaltkreis (430a, 430b, 412a-412d, 413a-413d, 415) verwendet wird, wobei die Mehrzahl von separat vorgesehenen Stromversorgungsverbindungsleitungen entlang des Umfangs des Halbeiterchips angeordnet ist. (Fig. 14, 15)

18. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß mit dem Anschluß (313a, 326a; 313a), der auf einem Halbleiterchip zum Empfang eines extern angelegten vorbestimmten Potentials vorgesehen ist, eine Stromversorgungsverbindungsleitung (314; 323, 314) verbunden ist, die nach Art einer Schleife entlang eines äußeren Umfangs des Halbleiterchips ausgebildet ist, wobei die Schleife einen offenen Abschnitt aufweist. (Fig. 16, 17)

19. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß der Halbleiterchip erste bis vierte Seiten, die ein Viereck bilden, aufweist, und daß die Stromversorgungsverbindungsleitung (314; 323, 314), die mit dem Anschluß verbunden ist, nach Art einer Schleife entlang im wesentlichen aller der ersten bis vierten Seiten des Halbleiterchips ausgebildet ist, wobei die Schleife den offenen Abschnitt aufweist.

20. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 19, dadurch gekennzeichnet,
daß der Halbleiterchip eine Mehrzahl der Anschlüsse (313a, 313b; 326a, 326b) aufweist, und
daß die Stromversorgungsverbindungsleitung mit der Mehrzahl der Anschlüsse verbunden ist.

21. Verfahren zum Treiben einer integrierten Halbleiterschaltungsvorrichtung mit einem ersten Ausgabeknoten (134, 234), der einen ersten Wert (D0, D1) liefert, einem zweiten Ausgabeknoten (134, 234), der einen zweiten Wert (D2, D3) liefert, und einem Stromversorgungsanschluß (104a, 104b; 403a, 403b; 404a, 404b), der entfernt von dem ersten Ausgabeknoten und nahe dem zweiten Ausgabeknoten angeordnet ist, zum Empfangen eines vorbestimmten Potentials, mit den Schritten:
Treiben des ersten Ausgabeknotens mit einer ersten Rate auf das vorbestimmte Potential in Übereinstimmung mit einem ersten internen Wert;
Treiben des ersten Ausgabeknotens auf das vorbestimmte Potential mit einer zweiten Rate, die schneller als die erste Rate ist, nach dem Treiben mit der ersten Rate auf das vorbestimmte Potential in Übereinstimmung mit dem ersten internen Wert;
Treiben des zweiten Ausgabeknotens mit einer dritten Rate auf das vorbestimmte Potential in Übereinstimmung mit einem zweiten internen Wert; und
Treiben des zweiten Ausgabeknotens auf das vorbestimmte Potential mit einer vierten Rate, die schneller als die dritte Rate ist, nach dem Treiben mit der dritten Rate, in Übereinstimmung mit dem zweiten internen Wert,
wobei die dritte und die vierte Rate im Verhältnis zu der ersten und der zweiten Rate derart bestimmt sind, daß der Einfluß der unterschiedlichen Entfernung zwischen dem Anschluß und dem ersten bzw. dem zweiten Ausgabeknoten auf das Erreichen des vorbestimmten Potentials im wesentlichen aufgehoben wird.

22. Integrierte Halbleiterschaltung nach einem der Ansprüche 9 bis 15, oder 18 bis 20, dadurch gekennzeichnet, daß der erste Widerstandswert (Ra) und der zweite Widerstandswert (Rb) derart ausgewählt sind, daß die Impedanz zwischen dem ersten Ausgabeknoten (134; 144; 234) und dem Anschluß (103a, 103b; 104a, 104b; 303a, 303b; 313a, 313b; 326a, 326b; 403a, 403b; 404a, 404b) über die erste Schaltungsvorrichtung (236a, 236d) und die Leitung (106; 107; 304a, 304b, 304c; 314; 323) im wesentlichen gleich der Impedanz zwischen dem zweiten Ausgabeknoten (134; 144; 234) und dem Anschluß über die zweite Schaltungsvorrichtung (236a, 236d) und die Leitung ist.

23. Integrierte Halbleiterschaltung nach einem der Ansprüche 16 oder 18 bis 20, dadurch gekennzeichnet, daß die Widerstandswerte der Stromversorgungsverbindungsleitungen derart ausgewählt sind, daß die Impedanz zwischen der ersten Datenausgabevorrichtung (230b) und dem Anschluß (3) über die Stromversorgungsverbindungsleitung im wesentlichen gleich der Impedanz zwischen der zweiten Datenausgabevorrichtung (230a) und dem Anschluß über die Stromversorgungsverbindungsleitung ist.

24. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 15, oder 18 bis 20, dadurch gekennzeichnet, daß die erste und die zweite Ausgabevorrichtung (130a, 130b; 140a, 140b; 230a, 230b) jeweils eine Einstelleinrichtung (220; Ra, Rb; W1, W2, W3, W4) zum Einstellen der Impedanz zwischen dem Anschluß (3) und der ersten bzw. der zweiten Ausgabevorrichtung derart, daß die Impedanz zwischen dem Anschluß und der ersten Ausgabevorrichtung über die Stromversorgungsverbindungsleitung (220) im wesentlichen gleich der Impedanz zwischen dem Anschluß und der zweiten Ausgabevorrichtung über die Stromversorgungsverbindungsleitung ist, aufweist, so daß das stärkere Treiben durch die zweite Ausgabevorrichtung effektiv verwirklicht wird.