JPS6325962A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6325962A JPS6325962A JP16794886A JP16794886A JPS6325962A JP S6325962 A JPS6325962 A JP S6325962A JP 16794886 A JP16794886 A JP 16794886A JP 16794886 A JP16794886 A JP 16794886A JP S6325962 A JPS6325962 A JP S6325962A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、半導体集積回路装置を静電気等の過大な電気エネル
ギーによる破壊から防止する技術に関するものである。
に、半導体集積回路装置を静電気等の過大な電気エネル
ギーによる破壊から防止する技術に関するものである。
一つの半導体チップにアナログ回路とディジタル回路を
構成した集積回路（ＩＣ）では、一般的に、電源電位を
供給するためのポンディングパッド及び接地電位を供給
するためのポンディングパッドを、アナログ回路とディ
ジタル回路とで別々に設けている。
構成した集積回路（ＩＣ）では、一般的に、電源電位を
供給するためのポンディングパッド及び接地電位を供給
するためのポンディングパッドを、アナログ回路とディ
ジタル回路とで別々に設けている。
なお、一つの半導体チップにアナログ回路とディジタル
回路とを構成した集積回路装置は、例えば１日経マグロ
ウヒル社発行、「日経エレクトロニクス４．１９８５年
９月９日号、ｐ１８３に示されている。
回路とを構成した集積回路装置は、例えば１日経マグロ
ウヒル社発行、「日経エレクトロニクス４．１９８５年
９月９日号、ｐ１８３に示されている。
本発明者は前記技術を検討した結果、次の問題点を見出
した。
した。
１つの半導体チップに構成したアナログ回路とディジタ
ル回路とでは、一般的にアナログ回路の方がディジタル
回路より回路の規模が小さい、このため、アナログ回路
の電源電位配線及び接地電位配線の寄生容量は、ディジ
タル回路のそれに較べて小さい。したがって、アナログ
回路の電源電位配線または接地電位配線は、ディジタル
回路のそれに較べて、過大な電気エネルギーによって絶
縁破壊を起し易い。
ル回路とでは、一般的にアナログ回路の方がディジタル
回路より回路の規模が小さい、このため、アナログ回路
の電源電位配線及び接地電位配線の寄生容量は、ディジ
タル回路のそれに較べて小さい。したがって、アナログ
回路の電源電位配線または接地電位配線は、ディジタル
回路のそれに較べて、過大な電気エネルギーによって絶
縁破壊を起し易い。
本発明の目的は、半導体集積回路装置の信頼性を向上す
る技術を提供することにある。
る技術を提供することにある。
本発明の他の目的は、半導体集積回路装置の過大な電気
エネルギーによる破壊を防止して信頼性を向上すること
にある。
エネルギーによる破壊を防止して信頼性を向上すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は１不
明ｌ書の記述及び添付図面によって明らかになるであろ
う。
明ｌ書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、第１外部電極から延在する第１の電源電位配
線又は回路の接地電位配線と、第２外部電極から延在す
る第２のｍ！！！ｆｌｉｔ位配線又は回路の接地電位配
線との間を前記外部電極と内部回路の間で、過大な電気
エネルギーを一方から他方へ流す半導体素子によって接
続する。
線又は回路の接地電位配線と、第２外部電極から延在す
る第２のｍ！！！ｆｌｉｔ位配線又は回路の接地電位配
線との間を前記外部電極と内部回路の間で、過大な電気
エネルギーを一方から他方へ流す半導体素子によって接
続する。
上記した手段によれば、第１外部電（唄から流入した過
大な電気エネルギーが前記半導体素子を通って、第２外
部電極に接続している配線に流れるので、半導体素子や
導電層間の絶縁破壊を防止することができる。したがっ
て、半導体集積回路装置の信頼性が向上する。
大な電気エネルギーが前記半導体素子を通って、第２外
部電極に接続している配線に流れるので、半導体素子や
導電層間の絶縁破壊を防止することができる。したがっ
て、半導体集積回路装置の信頼性が向上する。
〔実施例１〕
第１図は、実施例■の保護回路の平面図、第２図は第１
図のＡ−Ａ切断線における断面図である。
図のＡ−Ａ切断線における断面図である。
第３図は、第１図に示した保護回路の等価回路である。
なお、第１図は、半導体基板上の構成を解り易くするた
め、フィールド絶縁膜以外の絶縁膜を図示していない。
め、フィールド絶縁膜以外の絶縁膜を図示していない。
まず、第３図を用いて本実施例における保護回路の構成
を説明する。
を説明する。
第３図において、７はディジタル回路であり、レジスタ
回路、シーケンス回路等からなっている。
回路、シーケンス回路等からなっている。
８はアナログ回路であり、コンパレータ回路、ディジタ
ル／アナログ変換回路等からなっている。
ル／アナログ変換回路等からなっている。
なお、ディジタル回路７を２つ示しているが、この２つ
のディジタル回路７は１つの半導体チップ上に構成され
た同一のディジタル回路を意味している。
のディジタル回路７は１つの半導体チップ上に構成され
た同一のディジタル回路を意味している。
５はアルミニウム膜からなるポンディングパッドであり
、半導体集積回路装置（ＩＣ）の外部電極として用いる
ものである。ポンディングパッド５ａは、アルミニウム
膜からなる配線６ａを通してアナログ回路８にＭｌ ｇ
電位Ｖｃｃ例えば５ｖを供給するためのものである。ポ
ンディングパッド５しは、アルミニウム膜からなる配線
６ｂを通してディジタル回路７に電源電位Ｖｃｃ例えば
５ｖを供給するためのものである。ポンディングパッド
５Ｃは、アルミニウム膜からなる配線６ｃを通してディ
ジタル回路７に回路の接地電位Ｖｓｓ例えばＯＶを供給
するためのものである。なお、図示していないが、半導
体チップ上にはアナログ回路８に回路の接地電位Ｖ ｓ
ｓを供給するためのポンディングパッドが設けられる
。
、半導体集積回路装置（ＩＣ）の外部電極として用いる
ものである。ポンディングパッド５ａは、アルミニウム
膜からなる配線６ａを通してアナログ回路８にＭｌ ｇ
電位Ｖｃｃ例えば５ｖを供給するためのものである。ポ
ンディングパッド５しは、アルミニウム膜からなる配線
６ｂを通してディジタル回路７に電源電位Ｖｃｃ例えば
５ｖを供給するためのものである。ポンディングパッド
５Ｃは、アルミニウム膜からなる配線６ｃを通してディ
ジタル回路７に回路の接地電位Ｖｓｓ例えばＯＶを供給
するためのものである。なお、図示していないが、半導
体チップ上にはアナログ回路８に回路の接地電位Ｖ ｓ
ｓを供給するためのポンディングパッドが設けられる
。
ＱｐはクランプＭＩＳＦＥＴであり、ＰチャネルＭ Ｉ
Ｓ ＦＥＴのゲート電極を配ａ６ｂに接続することに
よってダイオード形態に構成したものであり、配線６ａ
と６ｂの間を接続している。ＤＩはＰＮ接合ダイオード
であり、クランプＭ Ｉ Ｓ Ｆ ＥＴＱｐの配線６ａ
に接続している側の半導体領域と半導体基板又はウェル
領域の間に構成されるものである。
Ｓ ＦＥＴのゲート電極を配ａ６ｂに接続することに
よってダイオード形態に構成したものであり、配線６ａ
と６ｂの間を接続している。ＤＩはＰＮ接合ダイオード
であり、クランプＭ Ｉ Ｓ Ｆ ＥＴＱｐの配線６ａ
に接続している側の半導体領域と半導体基板又はウェル
領域の間に構成されるものである。
ＱｎはＮチャネルクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔであ
り。
り。
ＮチャネルＭＩＳＦＥＴのゲート電極を配線６Ｃに接続
することによってダイオード形態に構成したものであり
、配線６ａと６０の間に接続しである。
することによってダイオード形態に構成したものであり
、配線６ａと６０の間に接続しである。
Ｄ２はＰＮ接合ダイオードであり、クランプＭＩＳＦＥ
ＴＱｎの配ａ６ａに接続している側の半導体領域と半導
体基板又はウェル領域の間に構成されるものである。
ＴＱｎの配ａ６ａに接続している側の半導体領域と半導
体基板又はウェル領域の間に構成されるものである。
次に、第１図及び第２図を用いてクランプＭ ｌ５ＦＥ
ＴＱｐ、Ｑｎの構造を説明する。
ＴＱｐ、Ｑｎの構造を説明する。
１はｐ−型単結晶シリコンからなる半導体基板（チップ
）であり、２はｎ−型ウェル領域である。
）であり、２はｎ−型ウェル領域である。
半導体基板１の表面には、その表面の酸化による酸化シ
リコン膜からなるフィールド絶縁膜３が、半導体素子の
パターンを規定するように設けである。ウェル領域２を
除いたフィールド絶縁膜３の下部にはＰ型チャネルスト
ッパ領域４を設けている。
リコン膜からなるフィールド絶縁膜３が、半導体素子の
パターンを規定するように設けである。ウェル領域２を
除いたフィールド絶縁膜３の下部にはＰ型チャネルスト
ッパ領域４を設けている。
前記ＰチャネルクランプＭＩ ５ＦＥＴＱρは、ｎ−型
ウェル領域２内に構成しである。クランプＭＩＳＦＥＴ
Ｑｐは、ｎ−型ウェル領域２の表面に離隔して形成した
２つのＰ＋型半導体領域９．ウェル領域２の表面の酸化
による酸化シリコン膜からなるゲート絶縁膜１２、例え
ばＣＶＤによる多結晶シリコン膜からなるゲート電極１
３からなっている。２つのうちの一方のＰ゛型半導体領
域９に、アルミニウム膜からなる配線６ａが層間絶ａ膜
１０及びゲート絶縁膜１２を除去してなる接続孔１１を
通して接続している。なお、層間絶縁膜１０は。
ウェル領域２内に構成しである。クランプＭＩＳＦＥＴ
Ｑｐは、ｎ−型ウェル領域２の表面に離隔して形成した
２つのＰ＋型半導体領域９．ウェル領域２の表面の酸化
による酸化シリコン膜からなるゲート絶縁膜１２、例え
ばＣＶＤによる多結晶シリコン膜からなるゲート電極１
３からなっている。２つのうちの一方のＰ゛型半導体領
域９に、アルミニウム膜からなる配線６ａが層間絶ａ膜
１０及びゲート絶縁膜１２を除去してなる接続孔１１を
通して接続している。なお、層間絶縁膜１０は。
例えばＣＶＤによる酸化シリコン膜と、この上に積層し
たリンシリケートガラス（ＰＳＧ）膜からなっている。
たリンシリケートガラス（ＰＳＧ）膜からなっている。
前記と異るもう一方のｐ゛型半導体領域９に、アルミニ
ウム膜からなる配線６ｂが接続孔１１を通して接続して
いる。配線６ｂは、またゲート電極１３に接続孔１１ａ
を通して接続している。配線６１１をＰ゛型半導体領域
９とゲート電極１３に接続することにより、ダイオード
形態を成している。なお、配線６１）は、接続孔１１１
）及びｒｌ’型半導体領域１４ａを通してｎ−型ウェル
領域２に接続している。
ウム膜からなる配線６ｂが接続孔１１を通して接続して
いる。配線６ｂは、またゲート電極１３に接続孔１１ａ
を通して接続している。配線６１１をＰ゛型半導体領域
９とゲート電極１３に接続することにより、ダイオード
形態を成している。なお、配線６１）は、接続孔１１１
）及びｒｌ’型半導体領域１４ａを通してｎ−型ウェル
領域２に接続している。
第３図に示したダイオードＤＩは、配線６ａが接続して
いる方のＰ゛型半導体領域９とに型ウェル領域２の間に
構成されたものである。
いる方のＰ゛型半導体領域９とに型ウェル領域２の間に
構成されたものである。
前記Ｐ３型型半体領域９は、ディジタル回路及びアナロ
グ回路８を構成しているＰチャネルＭＩＳＦＥＴのソー
ス、ドレイン領域であるｐ０型型半体領域と同一工程で
形成される。ゲート絶縁膜１２及びゲート電極１３につ
いても同様である。
グ回路８を構成しているＰチャネルＭＩＳＦＥＴのソー
ス、ドレイン領域であるｐ０型型半体領域と同一工程で
形成される。ゲート絶縁膜１２及びゲート電極１３につ
いても同様である。
第２図に示したＮチャネルクランプＭＩＳＦＥＴ Ｑ
ｎは、半導体基板１の表面に離隔して形成した２つのｎ
゛型半導体領域１４．酸化シリコン膜からなるゲート絶
縁膜１２、例えば多結晶シリコン膜からなるゲートｆｆ
１ｆｌｔａからなっている。２つのうちの一方のぎ型半
導体領域１４に、アナログ回路８に接続している配線６
ａが接続孔１１を通して接続している。他方のｎ゛型半
導体領域１４に、ディジタル回路７に回路の接地電位Ｖ
ｓｓを供給するための配線６Ｃが接続孔１１を通して接
続している。配線６Ｃは、その一部が接続孔１１ａを通
してゲート電極１３に接続している。このように。
ｎは、半導体基板１の表面に離隔して形成した２つのｎ
゛型半導体領域１４．酸化シリコン膜からなるゲート絶
縁膜１２、例えば多結晶シリコン膜からなるゲートｆｆ
１ｆｌｔａからなっている。２つのうちの一方のぎ型半
導体領域１４に、アナログ回路８に接続している配線６
ａが接続孔１１を通して接続している。他方のｎ゛型半
導体領域１４に、ディジタル回路７に回路の接地電位Ｖ
ｓｓを供給するための配線６Ｃが接続孔１１を通して接
続している。配線６Ｃは、その一部が接続孔１１ａを通
してゲート電極１３に接続している。このように。
配線６Ｃを１つのＰ°型半導体領域１４とゲート電極１
３に接続することによりクランプＭＩＳＦＥＴ Ｑ ｎ
のダイオード形態を成している。
３に接続することによりクランプＭＩＳＦＥＴ Ｑ ｎ
のダイオード形態を成している。
第２図に示したダイオードＤ２は、配＠６ｃが接続して
いる側のｐ″型半導体領域１４と半導体基体１の間で構
成されている。なお、半導体基板１と配線６ｃは、接続
孔１１Ｃ及びＰ°半導体領域９ａを通して電気的に接続
している。
いる側のｐ″型半導体領域１４と半導体基体１の間で構
成されている。なお、半導体基板１と配線６ｃは、接続
孔１１Ｃ及びＰ°半導体領域９ａを通して電気的に接続
している。
に型半導体領域１４は、ディジタル回路７及びアナログ
回路８を構成しているＮチャネルＭＩＳＦＥＴのソース
、ドレイン領域であるｎ゛型半導体領域と同一工程で形
成される。ゲート絶縁膜１２及びゲート電極１３につい
ても同様である。
回路８を構成しているＮチャネルＭＩＳＦＥＴのソース
、ドレイン領域であるｎ゛型半導体領域と同一工程で形
成される。ゲート絶縁膜１２及びゲート電極１３につい
ても同様である。
第１図又は第２図に示しているように、前記Ｐチャネル
クランプＭＩＳＦＥＴＱｐは、その一端がポンディング
パッド５ａとアナログ回路８の間で配線６ａに接続して
いる。他端は、ポンディングパッド５ｂとディジタル回
路７の間で配線６１）に接続している。Ｎチャネルクラ
ンプＭＩＳＦＥＴＱｎは、その一端がポンディングパッ
ド５ａとアナログ回路８の間で配線６ａに接続している
。他端が、ポンディングパッド５Ｃとディジタル回路７
の間で配！６ｃに接続している。
クランプＭＩＳＦＥＴＱｐは、その一端がポンディング
パッド５ａとアナログ回路８の間で配線６ａに接続して
いる。他端は、ポンディングパッド５ｂとディジタル回
路７の間で配線６１）に接続している。Ｎチャネルクラ
ンプＭＩＳＦＥＴＱｎは、その一端がポンディングパッ
ド５ａとアナログ回路８の間で配線６ａに接続している
。他端が、ポンディングパッド５Ｃとディジタル回路７
の間で配！６ｃに接続している。
ポンディングパッド５ａにプラス（＋）の静電気等によ
る過大な電荷が流入すると、ＮチャネルクランプＭＩＳ
ＦＥＴＱｎの２つのｎ４型半導体領域１４の間がブレイ
クダウンを起す、また、ダイオードＤＩが導通する。こ
のため、プラスの過大な電荷は、ＮチャネルクランプＭ
ＩＳＦＥＴＱｎを通して配線６ｃに放出される。また、
ダイオードＤＩを通して配線６ｂに放出される。
る過大な電荷が流入すると、ＮチャネルクランプＭＩＳ
ＦＥＴＱｎの２つのｎ４型半導体領域１４の間がブレイ
クダウンを起す、また、ダイオードＤＩが導通する。こ
のため、プラスの過大な電荷は、ＮチャネルクランプＭ
ＩＳＦＥＴＱｎを通して配線６ｃに放出される。また、
ダイオードＤＩを通して配線６ｂに放出される。
ポンディングパッド５ａにマイナス（−）の過大な電荷
が流入すると、ＰチャネルクランプＭＩＳＦＥＴＱｐの
２つのＰ゛型半導体領域９の間でブレイクダウンが起る
。また、ダイオードＤ２が導通する。このため、マイナ
スの過大な電荷は、ＰチャネルクランプＭＩＳＦＥＴＱ
Ｐを通して配線６ｂに放出される。また、ダイオードＤ
２を通して配線６ｃに放出される。
が流入すると、ＰチャネルクランプＭＩＳＦＥＴＱｐの
２つのＰ゛型半導体領域９の間でブレイクダウンが起る
。また、ダイオードＤ２が導通する。このため、マイナ
スの過大な電荷は、ＰチャネルクランプＭＩＳＦＥＴＱ
Ｐを通して配線６ｂに放出される。また、ダイオードＤ
２を通して配線６ｃに放出される。
この様に、クランプＭＩＳＦＥＴＱｎ、Ｑｐを設けるこ
とにより静電気等による過大な電荷をその極性によらず
アナログ回路８の手前で配置１Ａ６ｂ、６ｃに分散して
放出する為、アナログ回路８を過大なエネルギーから保
護することができる。
とにより静電気等による過大な電荷をその極性によらず
アナログ回路８の手前で配置１Ａ６ｂ、６ｃに分散して
放出する為、アナログ回路８を過大なエネルギーから保
護することができる。
この実施例では、アナログ回路８に電源電位Ｖｃｃを供
給するための配ａ６ａについて説明したが、アナログ回
路８に回路の接地電位Ｖｓｓ例えばＯｖを供給するため
の配ａ（図示していない）についても同様である。すな
わち、アナログ回路８に接地電位Ｖｓｓを供給する配線
とディジタル回路７に電ｇ電位Ｖｃｃを供給する配ａ６
ｂの間に、前記と同様のＰチャネルクランプＭＩＳＦＥ
ＴＱｐを接続する。また、アナログ回路８に接地電位Ｖ
ｓｓ例えばＯｖを供給する配線と、ディジタル回路７に
接地電位Ｖｓｓを供給する配線６Ｃの間に、前記と同様
のＮチャネルクランプＭＩＳＦＥＴＱｎを構成する。
給するための配ａ６ａについて説明したが、アナログ回
路８に回路の接地電位Ｖｓｓ例えばＯｖを供給するため
の配ａ（図示していない）についても同様である。すな
わち、アナログ回路８に接地電位Ｖｓｓを供給する配線
とディジタル回路７に電ｇ電位Ｖｃｃを供給する配ａ６
ｂの間に、前記と同様のＰチャネルクランプＭＩＳＦＥ
ＴＱｐを接続する。また、アナログ回路８に接地電位Ｖ
ｓｓ例えばＯｖを供給する配線と、ディジタル回路７に
接地電位Ｖｓｓを供給する配線６Ｃの間に、前記と同様
のＮチャネルクランプＭＩＳＦＥＴＱｎを構成する。
以上、本実施例によれば１次の効果を得ることができる
。
。
（１）アナログ回路８の配線６ａと、ディジタル回路７
の配線６ｂ又は６Ｃの間にクランプＭＩＳＦＥ Ｔ Ｑ
ｐ、 Ｑｎを接続していることにより、前記アナログ回
路８の配＠＠ ６ ａに流入する静電気等の過大な電気
エネルギーをディジタル回路７の配線６Ｉ３又は６ｃに
放出することができる。
の配線６ｂ又は６Ｃの間にクランプＭＩＳＦＥ Ｔ Ｑ
ｐ、 Ｑｎを接続していることにより、前記アナログ回
路８の配＠＠ ６ ａに流入する静電気等の過大な電気
エネルギーをディジタル回路７の配線６Ｉ３又は６ｃに
放出することができる。
（２）付随する容量がディジタル回路７の配置１Ａ６ｂ
又は６Ｃに較べて小さいアナログ回路８の配線６ａ、又
はそれに接続している半導体素子の過大な電気エネルギ
ーによる絶縁破壊を防止して半導体集積回路装置の信頼
性を向上することができる。
又は６Ｃに較べて小さいアナログ回路８の配線６ａ、又
はそれに接続している半導体素子の過大な電気エネルギ
ーによる絶縁破壊を防止して半導体集積回路装置の信頼
性を向上することができる。
（３）配線６ａに流入した過大な電荷を他の配線６ｂ、
６ｃに放出するための半導体素子にクランプＭ Ｉ Ｓ
Ｆ Ｅ ＴＱｐ、 Ｑｎを用いていることにより。
６ｃに放出するための半導体素子にクランプＭ Ｉ Ｓ
Ｆ Ｅ ＴＱｐ、 Ｑｎを用いていることにより。
ダイオードが逆バイアスされる極性でもクランプＭ Ｉ
５ＦＥＴＱｐ、Ｑｎブレイクダウン動作するので、過
大な電気エネルギーを迅速に放出することができる。
５ＦＥＴＱｐ、Ｑｎブレイクダウン動作するので、過
大な電気エネルギーを迅速に放出することができる。
なお、ＰチャネルクランプＭＩＳＦＥＴＱＰ又はＮチャ
ネルクランプＭ Ｉ Ｓ Ｆ Ｅ ＴＱｎのいずれか一
方のみを設けてもよい。
ネルクランプＭ Ｉ Ｓ Ｆ Ｅ ＴＱｎのいずれか一
方のみを設けてもよい。
さらに、ＰチャネルクランプＭＩＳＦＥＴＱＰをしきい
値が、−５ｖ以下のＰチャネルＭ Ｉ Ｓ ＦＥＴによ
って構成するようにしてもよい。この場合、そのＰチャ
ネルＭＩＳＦＥＴのゲート電極は。
値が、−５ｖ以下のＰチャネルＭ Ｉ Ｓ ＦＥＴによ
って構成するようにしてもよい。この場合、そのＰチャ
ネルＭＩＳＦＥＴのゲート電極は。
アナログ回路の配、ｔＡ６ａに接続する。また、Ｎチャ
ネルクランプＭＩＳＦＥＴＱｎをしきい値が、＋５ｖ以
上のＮチャネルＭＩＳＦＥＴによって構成してもよい。
ネルクランプＭＩＳＦＥＴＱｎをしきい値が、＋５ｖ以
上のＮチャネルＭＩＳＦＥＴによって構成してもよい。
この場合、そのＮチャネルＭＩＳＦＥＴのゲート電極は
、配線６ａに接続する。プラスの過大な電気エネルギー
が流入した際には、前記ＮチャネルＭＩＳＦＥＴからな
るクランプＭＩ ５ＦＥＴが導通状態となる。また、マ
イナスの過大な電気エネルギーが流入した際には、Ｐチ
ャネルＭ Ｉ Ｓ ＦＥＴからなるクランプＭ Ｔ Ｓ
Ｆ Ｅ Ｔが導通状態となる。
、配線６ａに接続する。プラスの過大な電気エネルギー
が流入した際には、前記ＮチャネルＭＩＳＦＥＴからな
るクランプＭＩ ５ＦＥＴが導通状態となる。また、マ
イナスの過大な電気エネルギーが流入した際には、Ｐチ
ャネルＭ Ｉ Ｓ ＦＥＴからなるクランプＭ Ｔ Ｓ
Ｆ Ｅ Ｔが導通状態となる。
〔実施例ＩＩ ）
第４図は、実施例■における保護回路の平面図、第５図
は、第４図のＡ−Ａ切断線における断面図、第６図は、
第４図に示した保護回路の等価回路である。
は、第４図のＡ−Ａ切断線における断面図、第６図は、
第４図に示した保護回路の等価回路である。
実施例■は、クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ
、 Ｑ ｎのゲート絶ｇ膜をフィールド絶縁膜３とそ
の上の絶縁膜１０とで構成するようにしたものである。
、 Ｑ ｎのゲート絶ｇ膜をフィールド絶縁膜３とそ
の上の絶縁膜１０とで構成するようにしたものである。
まず、第６図を用いて保護回路の構成を説明する。
第６図に示すように、Ｐチャネル９ラ２１接続している
雷ＷＸ電位配線６ａに接続している。
雷ＷＸ電位配線６ａに接続している。
ＮチャネルクランプＭＩＳＦＥＴＱｎのゲート電極は、
配線６ａに接続している。
配線６ａに接続している。
Ｐチャネル９ラ２１
図及び第５図に示したように，ｎ−型ウェル領域２の表
面に離隔して形成した２つのｐ″型半導体領域９、この
２つのＰ′″型半導体領域９の間のフィールド絶縁膜３
．その上の絶縁膜１０，アルミニウム膜からなるゲート
ｔａｍ６ａｘからなっている．ゲート電極６ Ｇ ＋は
，ポンディングパッド５ａから延在している配線６ａに
接続している．配線６ａがゲート電極６ Ｇ ｓに接続
し，また２つのうちの一方のＰ″型半導体領域９に接続
していることにより、ダイオード形態を成している．ゲ
ート絶縁膜は。
面に離隔して形成した２つのｐ″型半導体領域９、この
２つのＰ′″型半導体領域９の間のフィールド絶縁膜３
．その上の絶縁膜１０，アルミニウム膜からなるゲート
ｔａｍ６ａｘからなっている．ゲート電極６ Ｇ ＋は
，ポンディングパッド５ａから延在している配線６ａに
接続している．配線６ａがゲート電極６ Ｇ ｓに接続
し，また２つのうちの一方のＰ″型半導体領域９に接続
していることにより、ダイオード形態を成している．ゲ
ート絶縁膜は。
絶縁膜１０のゲート１！ｔｌ！６Ｇ１の下の部分とフィ
ールド絶縁［３とからなっている．ゲート電極６Ｇ，は
、クランプＭＩＳＦＥＴＱｐの動作時に。
ールド絶縁［３とからなっている．ゲート電極６Ｇ，は
、クランプＭＩＳＦＥＴＱｐの動作時に。
２つのｐ゛型半導体領域９の間にチャネルを形成するこ
とができるように，一方のＰ゛型半導体領域９の上から
他方のｐ′型半導体領域９の間に位置している。
とができるように，一方のＰ゛型半導体領域９の上から
他方のｐ′型半導体領域９の間に位置している。
ＮチャネルクランプＭＩＳＦＥＴＱｎは，半導体基板１
の表面に前隅して形成した２つのｎ°型半導体領域１４
．２つのイ型半導体領域１４の間のフィールド絶縁膜３
、この上の絶縁膜１０，前記フィールド絶ＩＲ ＠ ３
の下部のＰ型半導体領域４、アルミニウム膜からなるゲ
ート電極５ Ｇ ２からなっている．Ｐ型半導体領域４
は，ゲート電ｉｆ！ ６ Ｇ２の下部及びに型ウェル領
域２を除くフィールド絶１ｉｆｉＩ３の下に形成しであ
るＰ型チャネルストッパ領域４と同一工程で形成したも
のである．前記ゲート＠Ｆｉ６ｃｘａの下部のＰ型半導
体領域４には、クランプＭＩＳＦＥＴＱｎの動作時に反
転層すなわちチャネルを生じる．アルミニウム膜からな
る配線６ａがゲート電極６ Ｇ ２に接続し，また２つ
のうちの一方のｎ°型半導体領域１４に接続することに
よりダイオード形態を成している。
の表面に前隅して形成した２つのｎ°型半導体領域１４
．２つのイ型半導体領域１４の間のフィールド絶縁膜３
、この上の絶縁膜１０，前記フィールド絶ＩＲ ＠ ３
の下部のＰ型半導体領域４、アルミニウム膜からなるゲ
ート電極５ Ｇ ２からなっている．Ｐ型半導体領域４
は，ゲート電ｉｆ！ ６ Ｇ２の下部及びに型ウェル領
域２を除くフィールド絶１ｉｆｉＩ３の下に形成しであ
るＰ型チャネルストッパ領域４と同一工程で形成したも
のである．前記ゲート＠Ｆｉ６ｃｘａの下部のＰ型半導
体領域４には、クランプＭＩＳＦＥＴＱｎの動作時に反
転層すなわちチャネルを生じる．アルミニウム膜からな
る配線６ａがゲート電極６ Ｇ ２に接続し，また２つ
のうちの一方のｎ°型半導体領域１４に接続することに
よりダイオード形態を成している。
ゲート電極６ Ｇ ２は、クランプＭ Ｉ Ｓ ＦＥＴ
Ｑｎの動作時にフィールド絶縁膜３の下部にチャネルが
形成されるように．２つのうちの一方のｒ１°型半導体
領ｈＪｃ１４と他方のｒｌ”型半導体領域１４の間に位
置している。
Ｑｎの動作時にフィールド絶縁膜３の下部にチャネルが
形成されるように．２つのうちの一方のｒ１°型半導体
領ｈＪｃ１４と他方のｒｌ”型半導体領域１４の間に位
置している。
プラス（＋）の静電気等の過大な電気エネルギーがポン
ディングパッド５ａに流入すると，Ｎチャネルクランプ
ＭＩＳＦＥＴＱｎが導通状態となる。すなわち、ゲート
絶縁膜の一部であるフィールド絶縁膜３の下部にチャネ
ルが形成される。このため、プラスの過大な電気エネル
ギーがＮチャネルクランプＭ Ｉ Ｓ Ｆ Ｅ ＴＱｎ
を通って、ディジタル回路７に接続している配線６ｃに
放出される。
ディングパッド５ａに流入すると，Ｎチャネルクランプ
ＭＩＳＦＥＴＱｎが導通状態となる。すなわち、ゲート
絶縁膜の一部であるフィールド絶縁膜３の下部にチャネ
ルが形成される。このため、プラスの過大な電気エネル
ギーがＮチャネルクランプＭ Ｉ Ｓ Ｆ Ｅ ＴＱｎ
を通って、ディジタル回路７に接続している配線６ｃに
放出される。
プラスの過大な電気エネルギーの一部は，Ｐチャネルク
ランプＭＩＳＦＥＴＱＰの一方のダ型半導体領域９と，
ｎ−型ウェル領域２の間で構成されているダイオードＤ
１を通って配線６ｂにも放出される。
ランプＭＩＳＦＥＴＱＰの一方のダ型半導体領域９と，
ｎ−型ウェル領域２の間で構成されているダイオードＤ
１を通って配線６ｂにも放出される。
マイナス（−）の静電気等の過大な電気エネルギーがポ
ンディングパッド５ａに流入すると、Ｐチャネルクラン
プＭ Ｉ ５ＦＥＴＱρが導通状態になる。すなわち、
ゲート絶縁膜の一部であるフィールド絶縁膜３の下部の
Ｐ型半導体領域４に反転層すなわちチャネルが形成され
る。このため、マイナスの過大な電気エネルギーは，Ｐ
チャネル９ラ２１ ７に接続している配線６ｂに放出される．なお。
ンディングパッド５ａに流入すると、Ｐチャネルクラン
プＭ Ｉ ５ＦＥＴＱρが導通状態になる。すなわち、
ゲート絶縁膜の一部であるフィールド絶縁膜３の下部の
Ｐ型半導体領域４に反転層すなわちチャネルが形成され
る。このため、マイナスの過大な電気エネルギーは，Ｐ
チャネル９ラ２１ ７に接続している配線６ｂに放出される．なお。
マイナスの過大な電気エネルギーの一部は、Ｎチャネル
クランプＭｔＳＦＥＴＱｎの一方の００型半導体領域１
４と、半導体基板１の間で構成されているダイオードＤ
２を通って配ＬＡ ６ ｃに放出される。
クランプＭｔＳＦＥＴＱｎの一方の００型半導体領域１
４と、半導体基板１の間で構成されているダイオードＤ
２を通って配ＬＡ ６ ｃに放出される。
以上の説明のように、本実施例の保護回路によって実施
例Ｉと同様の効果を得ることができる。
例Ｉと同様の効果を得ることができる。
なお、アナログ回路８に回路の接地電位Ｖｓｓ例えばＯ
ｖを供給するためのアルミニウム膜からなる配線は１図
示していないが，前記と同様のＰチャネルクランプＭＩ
５ＦＥＴＱｐ．ＮチャネルクランプＭ Ｉ Ｓ Ｆ
Ｅ ＴＱｎが構成される。
ｖを供給するためのアルミニウム膜からなる配線は１図
示していないが，前記と同様のＰチャネルクランプＭＩ
５ＦＥＴＱｐ．ＮチャネルクランプＭ Ｉ Ｓ Ｆ
Ｅ ＴＱｎが構成される。
すなわち、アナログ回路８の接地電位配線と、ディジタ
ル回路７の電源電位配線６ｂの間にＰチャネルクランプ
Ｍ Ｉ Ｓ ＦＥＴを構成する。また。
ル回路７の電源電位配線６ｂの間にＰチャネルクランプ
Ｍ Ｉ Ｓ ＦＥＴを構成する。また。
アナログ回路８の接地電位配線と、ディジタル回路７の
接地電位配線６ｃの間にＮチャネルクランプＭＩＳＦＥ
ＴＱｎを構成する。
接地電位配線６ｃの間にＮチャネルクランプＭＩＳＦＥ
ＴＱｎを構成する。
以上１本発明を実施例にもとずき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
例えば、電源電位を供給するための複数のボンティング
パッドとそれらの各々から延在する配線及び回路の接地
電位を供給するための複数のポンディングパッドとそれ
らの各々から延在する配線とを有する半導体集積回路装
置に適用いてもよい。
パッドとそれらの各々から延在する配線及び回路の接地
電位を供給するための複数のポンディングパッドとそれ
らの各々から延在する配線とを有する半導体集積回路装
置に適用いてもよい。
この場合、前記実施例と同様に、１つの電源電位配線と
、それ以外の電源電位配線及び回路の接地電位配線の間
にＰチャネルクランプＭ Ｉ Ｓ ＦＥＴ又はＮチャネ
ルクランプＭＩＳＦＥＴを設ける。
、それ以外の電源電位配線及び回路の接地電位配線の間
にＰチャネルクランプＭ Ｉ Ｓ ＦＥＴ又はＮチャネ
ルクランプＭＩＳＦＥＴを設ける。
また、１つの回路の接地電位Ｖｓｓ配線と、それ以外の
電源電位ＶＣＣ配線及び回路の接地電位Ｖｓｓ配線の間
にＰチャネルクランプＭ Ｉ Ｓ ＦＥＴ又はＮチャネ
ルクランプＭＩＳＦＥＴを設ける。
電源電位ＶＣＣ配線及び回路の接地電位Ｖｓｓ配線の間
にＰチャネルクランプＭ Ｉ Ｓ ＦＥＴ又はＮチャネ
ルクランプＭＩＳＦＥＴを設ける。
また、本発明は、付随する容量が小さい電源電位Ｖｃｃ
配線及び回路の接地電位Ｖｓｓ配線と。
配線及び回路の接地電位Ｖｓｓ配線と。
それらより付随する容量が大きい電源電位配線Ｖｃｃ配
線及び回路の接地電位Ｖｓｓ配線の間に限定されるもの
ではない、すなわち、同程度の容量を有する複数の電源
電位Ｖｃｃ配線及び回路の接地電位Ｖｓｓ配線において
も有効である。
線及び回路の接地電位Ｖｓｓ配線の間に限定されるもの
ではない、すなわち、同程度の容量を有する複数の電源
電位Ｖｃｃ配線及び回路の接地電位Ｖｓｓ配線において
も有効である。
本願によって開示された発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、次のとおりであ
る。
って得られる効果を簡単に説明すれば、次のとおりであ
る。
すなわち、第１外部’１極（ポンディングパッド）から
流入した静電気的等の過大な電荷をクランプＭ Ｉ Ｓ
ＦＥＴによって、第２外部電極（ポンディングパッド
）に接続しているｆｆｉ′ｇ電位配腺電位配路の接地電
位配線に放出することができる。これにより、前記第１
外部電極から延在する電源電位配線又は回路の接地電位
配線の絶縁破壊を防止することができる。また、それら
配線に接続している半導体素子の過大な電気エネルギー
による破壊を防止することができる。
流入した静電気的等の過大な電荷をクランプＭ Ｉ Ｓ
ＦＥＴによって、第２外部電極（ポンディングパッド
）に接続しているｆｆｉ′ｇ電位配腺電位配路の接地電
位配線に放出することができる。これにより、前記第１
外部電極から延在する電源電位配線又は回路の接地電位
配線の絶縁破壊を防止することができる。また、それら
配線に接続している半導体素子の過大な電気エネルギー
による破壊を防止することができる。
したがって、半導体集積回路装置の信頼性を向上するこ
とができる。
とができる。
第１図は、実施例Ｉの保護回路の平面図、第２図は、第
１図のＡ−Ａ切断線における断面図、 第３図は、前記保護回路の等節回路、 第４図は、実施例Ｈの保護回路の平面図、第５図は、第
４図のＡ−Ａ切断線における断面図。 第６図は、前記保護回路の等節回路である。 Ｑｐ・・・ＰチャネルクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ
、 Ｑｎ・・・ＮチャネルクランプＭ Ｉ Ｓ ＦＥＴ
、１・・・半導体基板、２・・・半導体基板、３・・・
フィールド絶縁膜、４・・・Ｐチャネルストッパ領域、
５ａ、５し、５ｃ・・・ポンディングパッド、 ６ａ、
６１．、６ｃ・・・配線、７・・・ディジタル回路、８
・・・アナログ回路、９・・・Ｐ″″型半導体領域（ソ
ース、ドレイン）、１０・・・絶縁膜、１１．１１ａ、
ｌｉｂ・・・接続孔、１２・・・ゲート絶縁膜、１３・
・・ゲート電極、１４・・・ｎ０型半導体領域（ソース
。 ドレイン）、６Ｇ＋ 、６Ｇ２・・・ゲートｆｆ電極、
ＤＩ、Ｄ２・・・ダイオード。 メメ゛°−＼
１図のＡ−Ａ切断線における断面図、 第３図は、前記保護回路の等節回路、 第４図は、実施例Ｈの保護回路の平面図、第５図は、第
４図のＡ−Ａ切断線における断面図。 第６図は、前記保護回路の等節回路である。 Ｑｐ・・・ＰチャネルクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ
、 Ｑｎ・・・ＮチャネルクランプＭ Ｉ Ｓ ＦＥＴ
、１・・・半導体基板、２・・・半導体基板、３・・・
フィールド絶縁膜、４・・・Ｐチャネルストッパ領域、
５ａ、５し、５ｃ・・・ポンディングパッド、 ６ａ、
６１．、６ｃ・・・配線、７・・・ディジタル回路、８
・・・アナログ回路、９・・・Ｐ″″型半導体領域（ソ
ース、ドレイン）、１０・・・絶縁膜、１１．１１ａ、
ｌｉｂ・・・接続孔、１２・・・ゲート絶縁膜、１３・
・・ゲート電極、１４・・・ｎ０型半導体領域（ソース
。 ドレイン）、６Ｇ＋ 、６Ｇ２・・・ゲートｆｆ電極、
ＤＩ、Ｄ２・・・ダイオード。 メメ゛°−＼
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に、第１外部電極と、該第１外部電極
から内部回路へ向けて延在する第１配線と、第２外部電
極と、該第２外部電極から前記内部回路へ向けて延在す
る第２配線とを有し、前記第１配線と第２配線の間を、
過大な電気エネルギーを一方から他方へ流す半導体素子
によって接続したことを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。 ２、前記過大な電気エネルギーを一方から他方へ流す半
導体素子は、前記第１及び第２外部電極と内部回路の間
で前記第１配線と第２配線を接続していることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。 ３、前記第１配線は、アナログ回路に接続している電源
電位配線又は回路の接地電位配線であり、前記第２配線
は、ディジタル回路に接続している電源電位配線又は回
路の接地電位配線であることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16794886A JPS6325962A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16794886A JPS6325962A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6325962A true JPS6325962A (ja) | 1988-02-03 |
Family
ID=15859014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16794886A Pending JPS6325962A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6325962A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3238200A1 (de) | 1982-10-15 | 1984-04-19 | Braun Ag, 6000 Frankfurt | Verstellbares widerlager fuer die federn eines schwingankermotors |
| JPH01239877A (ja) * | 1988-03-18 | 1989-09-25 | Sharp Corp | 集積回路の静電対策構造 |
| JPH0228362A (ja) * | 1988-06-10 | 1990-01-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH06140578A (ja) * | 1992-10-29 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積装置 |
-
1986
- 1986-07-18 JP JP16794886A patent/JPS6325962A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3238200A1 (de) | 1982-10-15 | 1984-04-19 | Braun Ag, 6000 Frankfurt | Verstellbares widerlager fuer die federn eines schwingankermotors |
| JPH01239877A (ja) * | 1988-03-18 | 1989-09-25 | Sharp Corp | 集積回路の静電対策構造 |
| JPH0752766B2 (ja) * | 1988-03-18 | 1995-06-05 | シャープ株式会社 | 集積回路の静電対策構造 |
| JPH0228362A (ja) * | 1988-06-10 | 1990-01-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH06140578A (ja) * | 1992-10-29 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積装置 |
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