DE4135030C2 - Verzögerungsschaltung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Verzögerungsschaltung nach dem Oberbegriff des Patentanspruchs 1 und auf ein Verfahren zum Festhalten einer Zeitverzögerung.

Mit den jüngsten Fortschritten in der Halbleitertechnologie wurden hochintegrierte Schaltungen (LSI) und höchstintegrierte Schaltun­ gen (VLSI) entwickelt. Solche integrierten Schaltungen erfordern eine präzise Zeitsteuerung bei der Aktivierung einer Mehrzahl von Elementen. Insbesondere ein dynamischer RAM (Speicher mit wahl­ freiem Zugriff) benötigt Zeit vom Ansteigen einer Wortleitung bis zum Nachweis einer Ausgabe auf einer Bitleitung. Es ist daher er­ forderlich, den Zeitpunkt zur Aktivierung eines Leseverstärkers exakt vorzugeben.

Fig. 5 ist ein Blockschaltbild eines solchen dynamischen RAM. Un­ ter Bezugnahme auf diese Abbildung weist ein Speicherzellenarray 50 eines dynamischen RAM eine Mehrzahl von Wortleitungen WL, eine Mehrzahl von Bitleitungen BL zur Eingabe/Ausgabe von Daten und an den Kreuzungspunkten zwischen den Wortleitungen WL und den Bitlei­ tungen BL angeordnete Speicherzellen MC auf. Der dynamische RAM weist weiter einen Zeilendecoder 51 zur Aktivierung einer Wortlei­ tung WL, die einer Adresse entspricht, in Reaktion auf ein exter­ nes Zeilenadreßsignal, einen Leseverstärker 54 zum Nachweis von Daten von einer Bitleitung BL zum Zeitpunkt des Auslesens, einen Ausgangspuffer 55 zur externen Übertragung einer Ausgabe des Lese­ verstärkers 54 und eine Verzögerungsschaltung 56 auf. Jede Speicherzelle MC weist einen n-Kanal-Transistor 52, dessen Gate mit einer Wortleitung WL und dessen Drain mit einer Bitleitung BL verbunden ist, und einen zwischen die Source des n-Kanal-Transi­ stors 52 und einen Masseanschluß geschalteten Kondensator 53 auf.

Im Betrieb decodiert der Zeilenadreßdecoder ein Zeilenadreßsi­ gnal, um eine einer Adresse entsprechende Wortleitung WL auf hohen Pegel (logisch hoch) zu bringen. Der n-Kanal-Transistor 52, der mit der Wortleitung WL auf hohem Pegel verbunden ist, schaltet ein. Im Ergebnis wird der im Kondensator 53 gespeicherte Wert über die Bitleitung BL, den Leseverstärker 54 und den Ausgangspuffer 55 nach außen ausgegeben.

Fig. 6 ist eine Darstellung, die die zeitliche Beziehung zwischen dem Pegel einer Wortleitung WL und dem Pegel einer Bitleitung BL zeigt. T₀ stellt den Zeitpunkt des Ansteigens der Wortleitung WL dar, T₁ stellt den nachweisbaren Zeitpunkt dar, T_r stellt einen Nachweiszeitpunkt dar, T₀-T_r stellt eine Verzögerungszeitspanne und T₁-T_r stellt eine Zeitdifferenz dar. Wie die Abbildung zeigt, wird die Zeitspanne T₀-T₁ vom Ansteigen einer Wortleitung WL bis zum Erscheinen eines Ausgangswertes auf einer Bitleitung BL benötigt. Daher könnten Werte auf (logisch) niedrigem Pegel nach­ gewiesen werden, wenn der Leseverstärker 54 zum Zeitpunkt T₀ akti­ viert wird. Der Leseverstärker sollte daher nach Verstreichen der Zeitperiode T₁ aktiviert werden. Eine zu große Verzögerungszeit (T₀-T_r) verringert die Lesegeschwindigkeit. Es ist daher erfor­ derlich, die Verzögerungszeit präzise vorzugeben.

Fig. 7 ist ein Schaltbild einer Verzögerungsschaltung. Unter Be­ zugnahme auf diese Abbildung weist eine Verzögerungsschaltung 56 einen mit einer Wortleitung WL verbundenen Eingangsanschluß 5, einen mit dem Leseverstärker 54 verbundenen Ausgangsanschluß 7, eine erste Schalteinrichtung A, eine zweite Schalteinrichtung B und einen in Reaktion auf eine Ausgabe der ersten Schalteinrich­ tung A geladenen/entladenen Kondensator 8 auf. Die erste Schalt­ einrichtung A weist einen p-Kanal-Transistor 1 und einen n-Kanal- Transistor 2 auf, deren Gate jeweils mit dem Eingangsanschluß ver­ bunden ist. Die Drain des p-Kanal-Transistors 1 ist mit einer Stromversorgungsspannung Vcc verbunden, und die Source ist mit einem Knoten 6 verbunden. Die Drain des n-Kanal-Transistors 2 ist mit dem Knoten 6 verbunden, und die Source liegt an Masse. Die zweite Schalteinrichtung B weist einen p-Kanal-Transistor 3 und einen n-Kanal-Transistor 4 auf, deren Gate jeweils mit dem Knoten 6 verbunden ist. Die Drain des p-Kanal-Transistors 3 ist mit der Stromversorgung Vcc und die Source mit dem Ausgangsanschluß 7 ver­ bunden. Die Drain des n-Kanal-Transistors 4 ist mit dem Ausgangs­ anschluß 7 verbunden, und die Source liegt an Masse. Der Kondensa­ tor 8 ist zwischen den Knoten 6 und den Masseanschluß geschaltet.

Fig. 8 ist ein Timingdiagramm der in Fig. 7 gezeigten Verzöge­ rungsschaltung, bei dem Vi ein Spannungspegel einer Wortleitung WL, Vn ein Spannungssignal des Knotens 6 und Vout ein Spannungssi­ gnal des Ausgangsanschlusses 7 sind. Der Betrieb der Verzögerungs­ schaltung wird in Bezugnahme auf die Fig. 7 und 8 beschrieben. Zu­ erst schaltet, wenn das Eingangssignal Vi hohen Pegel annimmt, der p-Kanal-Transistor 1 aus, und der n-Kanal-Transistor 2 ein. Im Er­ gebnis werden die im Kondensator 8 gespeicherten elektrischen La­ dungen abgeführt, was graduell das Potential am Knoten 6 ernied­ rigt. Dann, nach Verstreichen einer festgelegten Zeit td, nehmen der p-Kanal-Transistor 3 und der n-Kanal-Transistor 4 den Pegel einer Schwellspannung V_TH an. Wenn die Spannungen der Transistoren niedriger als die Schwellspannung V_TH (bei T₁) werden, schaltet der p-Kanal-Transistor 3 ein, und der n-Kanal-Transistor 4 wird ausgeschaltet. Im Ergebnis dessen wird am Ausgangsanschluß 7 ein Signal auf hohem Pegel erhalten. Das Signal auf hohem Pegel wird an den Leseverstärker 54 angelegt, um diesen zu aktivieren. Der Wert in der Speicherzelle MC wird nachgewiesen.

Bei der in Fig. 7 gezeigten Verzögerungsschaltung wird jedoch die Verzögerungszeit td mit einer Schwankung der Stromversorgungsspan­ nung Vcc verändert. Auf die Veränderung der Verzögerungszeit td folgt eine Schwankung des Zeitpunktes zur Aktivierung des Lesever­ stärkers 54. Dieser Zustand wird unter Bezugnahme auf Fig. 9 be­ schrieben.

Fig. 9 ist eine graphische Darstellung, die eine Beziehung zwi­ schen der Verzögerungszeit td und der Stromversorgungsspannung Vcc zeigt. Unter Bezugnahme auf die Abbildung ist die Verzögerungszeit td umgekehrt proportional zur Stromversorgungsspannung Vcc. D.h. wenn die Stromversorgungsspannung Vcc wächst, wird die Verzöge­ rungszeit td verkürzt. Dies liegt daran, daß der Ein-Widerstand des n-Kanal-Transistors 2 verringert wird, wenn die Stromversor­ gungsspannung Vcc ansteigt, was zu einem Ansteigen des hohen Pe­ gels eines Eingangssignales (des Pegels einer Wortleitung) führt.

In JP 2-119412 A ebenso wie in DE 38 39 888 A1 wird die Abhängigkeit der Verzögerungszeit von der (schwankenden) Versorgungsspannung hingenommen und jeweils eine Lösung offenbart, mit der die Versorgungsspannung stabilisiert wird und der eigentlichen Verzögerungsschaltung erst die stabilisierte Versorgungsspannung zugeführt wird.

Aus JP 63-266919 A ist eine Lösung gemäß dem Oberbegriff der Patentansprüche 1 bzw. 11 bekannt, mit der eine Signalverzögerung erzeugt wird.

Es ist Aufgabe der vorliegenden Erfindung, eine Einrichtung be­ reitzustellen, bei der ein Eingangssignal um eine festgelegte Zeitspanne, die von Schwankungen der Stromversorgungsspannung un­ abhängig ist, verzögert wird. Damit soll insbesondere der Lese­ zeitpunkt in einem dynamischen RAM fest fixiert werden.

Die erfindungsgemäße Verzögerungsschaltung weist die Merkmale des Patentanspruchs 1, das erfindungsgemäße Verfahren die des Patentanspruchs 11 auf.

Kurz gesagt, richtet sich die vorliegende Erfindung auf eine auf einem Halbleitersubstrat gebildete Verzögerungseinrichtung, die eine erste Schalteinrichtung, eine zweite Schalteinrichtung, einen Kondensator, eine Steuerspannungserzeugungseinrichtung und einen n-Kanal-Transistor aufweist. Die erste Schalteinrichtung wird in Reaktion auf ein Eingangssignal geschaltet, das proportional zum Pegel der Stromversorgungsspannung ist. Ein Anschluß des Kondensa­ tors ist mit dem Ausgang der ersten Schalteinrichtung verbunden, und der andere liegt an Masse. Die zweite Schalteinrichtung ist mit einem Anschluß des Kondensators verbunden und wird geschaltet, wenn der Spannungspegel des Kondensators eine festgelegte Spannung überschreitet. Die Steuerspannungserzeugungseinrichtung erzeugt ein etwa zur Quadratwurzel der Stromversorgungsspannung proportio­ nales Spannungssignal in Reaktion auf eine Änderung der Stromver­ sorgungsspannung. Die Drain und die Source des n-Kanal-Transistors sind mit der Source der ersten Schalteinrichtung bzw. dem Masse­ anschluß verbunden und das Gate ist mit der Steuerspannungserzeu­ gungseinrichtung verbunden. Die Stromsteuerfähigkeit (das Strom­ steuervermögen) des n-Kanal-Transistors wird in Reaktion auf ein Spannungssignal von der Steuerspannungserzeugungseinrichtung ver­ ändert.

In Betrieb erzeugt die Steuerspannungserzeugungseinrichtung ein etwa zur Quadratwurzel der Stromversorgungsspannung proportionales Spannungssignal, welches an das Gate des n-Kanal-Transistors ange­ legt wird, wodurch die Stromsteuerfähigkeit des n-Kanal-Transi­ stors verändert wird. Im Ergebnis dessen kann die Verzögerungszeit unabhängig von einer Veränderung der Stromversorgungsspannung festgehalten werden.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Erläuterung des Ausführungsbeispieles anhand der Figuren.

Von den Figuren zeigt

Fig. 1 ein Schaltbild, das eine Ausführungsform zeigt,

Fig. 2 eine graphische Darstellung, die eine Beziehung zwischen der Verzögerungszeit und der Stromversorgungsspannung, wenn eine Steuerspannung geändert wird, zeigt,

Fig. 3 ein Schaltbild, das eine erste Verzögerungsschaltung im einzelnen zeigt,

Fig. 4 eine graphische Darstellung, die ein Simulationsergebnis für eine Steuerspannungserzeugungsschaltung zeigt,

Fig. 5 eine Darstellung eines Speicherzellarrays eines dynami­ schen RAM,

Fig. 6 eine Darstellung der zeitlichen Beziehung zwischen einem Wortleitungspegel und einem Bitleitungspegel,

Fig. 7 ein Schaltbild einer herkömmlichen Verzögerungsschaltung zur Verwendung in einem dynamischen RAM,

Fig. 8 ein Timingdiagramm der in Fig. 7 gezeigten Verzögerungs­ schaltung,

Fig. 9 eine graphische Darstellung, die die Beziehung zwischen der Verzögerungszeit und der Stromversorgungsspannung ei­ ner Verzögerungsschaltung zeigt.

Fig. 1 ist ein Schaltbild, das eine Ausführungsform der Erfindung zeigt. Den gleichen Teilen wie denen in Fig. 7 sind die gleichen Bezugszeichen gegeben, und deren Beschreibung wird nicht wieder­ holt. Unter Bezugnahme auf Fig. 1 unterscheidet sich die Ausfüh­ rungsform von der Einrichtung nach Fig. 7 darin, daß sie einen zwischen die Source des n-Kanal-Transistors 2 und Masse geschalte­ ten n-Kanal-Transistor 9 und eine mit dem Gate des n-Kanal-Transi­ stors 9 verbundene Steuerspannungserzeugungsschaltung 10 aufweist. Die Steuerspannungserzeugungsschaltung 10 erzeugt eine in etwa zur Quadratwurzel der Stromversorgungsspannung Vcc des n-Kanal-Transi­ stors 9 proportionale Spannung Vx. Der n-Kanal-Transistor 9 weist eine hinreichend kleinere Stromsteuerfähigkeit als der n-Kanal- Transistor 2 auf. Diese Stromsteuerfähigkeit wird durch Verände­ rung der Kanallänge und der Kanalbreite vorgegeben. Indem die Stromsteuerspannung verändert wird, ist die Verzögerungszeit durch den Wert der Kapazität (des Kondensators) 8 und die Stromsteuerfä­ higkeit des n-Kanal-Transistors 9 vorgegeben. Das heißt, es ist möglich, den Einfluß des Ein (Durchlaß) -Widerstands des n-Kanal- Transistors 2 zu verringern.

Die Stromsteuerfähigkeit wird dabei durch den Drainstrom I_d im Sättigungsgebiet dargestellt und durch die folgende, aus Carr, N., Minze, P.: MOS/LSI Design and Application, New York, McGraw-Hill 1972, S. 52-55 bekannte, Gleichung aus­ gedrückt:

worin β eine Konstante der MOS-Struktur bezeichnet, die im wesent­ lichen proportional zum Verhältnis der Kanallänge L zur Ka­ nalbreite W ist.

Fig. 2 ist eine graphische Darstellung, die eine Beziehung zwi­ schen der Verzögerungszeit td und der Stromversorgungsspannung Vcc, wenn eine Steuerspannung Vx verändert wird, zeigt. Unter Be­ zugnahme auf die Abbildung wird, wenn die Steuerspannung Vx pro­ portional zu Vcc ist, die Verzögerungszeit td umgekehrt proportio­ nal Vcc verringert, wie bei einer herkömmlichen Einrichtung. Wenn die Steuerspannung Vx festgehalten wird, wächst die Verzögerungs­ zeit td proportional zur Stromversorgungsspannung Vcc an. Dies liegt daran, daß die im Kondensator 8 gespeicherte elektrische La­ dung proportional zu Vcc zunimmt. Es wurde auch festgestellt, daß, wenn die Steuerspannung Vx in etwa proportional zur Quadratwurzel von Vcc ist, eine feste Verzögerungszeit unabhängig von einer Ver­ änderung der Stromversorgungsspannung erhalten werden kann.

Dies wird durch die folgende Gleichung ausgedrückt:

Unter Vernachlässigung der Schwellspannung V_TH erhält man die fol­ gende Gleichung:

d. h.,
wenn Vx ∝ Vcc, so ist td ∝ 1/Vcc,
wenn Vx festgehalten wird, ist td ∝ Vcc, und
wenn Vx ∝ Vcc, ist td ein fester Wert.

Fig. 3 ist ein Schaltbild, das die Verzögerungsschaltung nach Fig. 1 im einzelnen zeigt. Unter Bezugnahme auf diese Abbildung weist die Steuerspannungserzeugungsschaltung 10 der Verzögerungsschal­ tung einen ersten n-Kanal-Transistor 14, einen zweiten n-Kanal- Transistor 11, einen dritten n-Kanal-Transistor 12 und einen vier­ ten n-Kanal-Transistor 13 auf. Das Gate des ersten n-Kanal-Transi­ stors 14 und die Drain des zweiten n-Kanal-Transistors 11 sind mit der Stromversorgungsspannung Vcc verbunden, und die Sources der beiden Transistoren sind mit dem Gate des n-Kanal-Transistors 9 verbunden. Das Gate des dritten n-Kanal-Transistors 12 und dessen Drain sind mit dem Gate des n-Kanal-Transistors 9 verbunden, und die Source des n-Kanal-Transistors 12 ist mit der Drain und dem Gate des vierten n-Kanal-Transistors 13 verbunden. Die Source des n-Kanal-Transistors 13 liegt auf Masse. Der zweite bis vierte n- Kanal-Transistor 11, 12 und 13 haben die gleiche Schwellspannung. Der erste n-Kanal-Transistor 14 hat eine niedrigere Schwellspan­ nung V_TH als die zweiten bis vierten n-Kanal-Transistoren, deren Schwellspannung mit V_TH bezeichnet ist. Die Schwell­ spannung wird durch die Ionenkonzentration des Kanals bestimmt. Die Steuerfähigkeit des ersten n-Kanal-Transistors 14 wird hinrei­ chend kleiner als die des zweiten n-Kanal-Transistors 11 gewählt. Das Stromsteuerfähigkeits-Verhältnis wird durch die Größe eines Transistors bestimmt, wie oben beschrieben.

Fig. 4 ist eine graphische Darstellung, die ein Simulationsergeb­ nis für die in Fig. 3 dargestellte Steuerspannungserzeugungsschal­ tung 10 zeigt, bei dem die durchgezogene Linie Vx₁ eine Steuerspan­ nung unter der Voraussetzung zeigt, daß der erste n-Kanal-Transi­ stor 14 nicht vorgesehen ist, worin die dünn gestrichelte Linie Vx₂ die Source-Spannung des ersten n-Kanal-Transistors 14 zeigt, und worin die dicke gestrichelte Linie Vx₃ eine zusammengesetzte Span­ nung aus Vx₁ und Vx₂ darstellt. Unter Bezugnahme auf diese Abbil­ dung wird der Betrieb der Steuerspannungserzeugungsschaltung nach Fig. 3 beschrieben. Wenn der erste n-Kanal-Transistor 14 nicht vorhanden ist, wird eine im wesentlichen zur Stromversorgungsspannung Vcc proportionale Steuerspannung Vx₁ erzeugt. Wenn der erste n-Kanal- Transistor 14 vorhanden ist, wird eine zur Quadratwurzel der Stromversorgungsspannung Vcc proportionale Steuerspannung Vx₃ er­ zeugt. Dies liegt daran, daß die Stromsteuerfähigkeit des ersten n-Kanal-Transistors 14 durch Zusammensetzung der Source-Spannung Vx₂ des ersten n-Kanal-Transistors 14 und der durch die durchgezo­ gene Linie dargestellten Spannung Vx₁ groß wird, wenn die Stromver­ sorgungsspannung Vcc niedrig ist.

Obgleich in der oben beschriebenen Ausführungsform eine n-Kanal- Transistoren aufweisende Verzögerungsschaltung beschrieben wurde, können die n-Kanal-Transistoren durch p-Kanal-Transistoren ersetzt sein. Außerdem kann, obgleich die oben beschriebene Ausführungs­ form eine auf einen dynamischen RAM anwendbare Verzögerungsschal­ tung zeigt, eine solche Verzögerungsschaltung auf eine beliebige Schaltung angewendet werden, bei der ein an eine Schalteinrichtung A angelegtes Eingangssignal proportional zu einer Stromversor­ gungsspannung ist.

Claims (11)

1. Verzögerungsschaltung auf einem Halbleitersubstrat mit einem Stromversorgungsspannungsanschluß (Vcc),
einem Masseanschluß (GND),
einer ersten Schalteinrichtung (A) mit ersten und zweiten Lei­ tungsanschlüssen und einem Steueranschluß (5), wobei der erste Leitungsanschluß mit der Stromversorgungsspannung (Vcc) verbunden ist und in Reaktion auf einen Signaleingang am Steueranschluß (5) geschaltet wird,
einem zwischen den Ausgang (6) der ersten Schalteinrichtung (A) und den Masseanschluß (GND) geschalteten Kondensator (8),
einer mit dem Ausgang (6) der ersten Schalteinrichtung (A) verbun­ denen zweiten Schalteinrichtung (B), die schaltet, wenn der Aus­ gang der ersten Schalteinrichtung einen festgelegten Pegel überschreitet,
eine Einrichtung (10) zur Erzeugung einer Steuerspannung, und
einem isolierten Feldeffekttransistor (9), dessen Drain mit dem zweiten Leitungsanschluß der ersten Schalteinrichtung (A), dessen Source mit dem Masseanschluß (GND) und dessen Gate mit einer Steuer­ spannungserzeugungseinrichtung (10) verbunden ist und dessen Stromsteuerfähigkeit in Reaktion auf das Spannungssignal (Vx) ver­ änderbar ist,
dadurch gekennzeichnet, daß die Steuerspannungserzeugungseinrichtung (10) einen ersten und zweiten isolierten Feldeffekttransistor (14, 11), deren Drains und Gates mit dem Stromversorgungsspannungsanschluß (Vcc) und deren Sources miteinander verbunden sind,
einen dritten isolierten Feldeffekttransistor (12), dessen Drain und Gate mit dem Verbindungspunkt der Sources des ersten und zweiten Feldeffekttransistors (14, 11) verbunden sind, und
einen vierten isolierten Feldeffekttransistor (13), dessen Drains und Gates mit der Source des dritten isolierten Feldeffekttransistors verbunden sind, und dessen Sources an Masse liegt, aufweist.

2. Verzögerungseinrichtung nach Anspruch 1, dadurch gekennzeich­ net, daß das an der ersten Schalteinrichtung (A) anliegende Ein­ gangssignal ein logisches Signal einer Wortleitung (WL) eines dy­ namischen Speichers mit wahlfreiem Zugriff aufweist.

3. Verzögerungseinrichtung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß die erste Schalteinrichtung (A) einen komplemen­ tären isolierten Feldeffekttransistor (1, 2) aufweist.

4. Verzögerungseinrichtung nach einem der Ansprüche 1-3, da­ durch gekennzeichnet, daß die zweite Schalteinrichtung (B) einen komplementären isolierten Feldeffekttransistor (3, 4) aufweist.

5. Verzögerungseinrichtung nach einem der Ansprüche 1-4, da­ durch gekennzeichnet, daß der isolierte Feldeffekttransistor (9) entweder ein p-Kanal-Feldeffekttransistor oder ein n-Kanal-Feldef­ fekttransistor ist.

6. Verzögerungseinrichtung nach Anspruch 5, dadurch gekennzeich­ net, daß der isolierte Feldeffekttransistor (9) eine kleinere Stromsteuerfähigkeit als der komplementäre isolierte Feldef­ fekttransistor (1,2) der ersten Schalteinrichtung (A) aufweist.

7. Verzögerungseinrichtung nach einem der Ansprüche 1-6, dadurch gekennzeichnet, daß die Steuerspannungserzeugungseinrichtung (10) in Reaktion auf eine Änderung der Stromversorgungsspannung ein in etwa zur Quadratwurzel der Stromversorgungsspannung (Vcc) proportionales Spannungssignal (Vx) erzeugt.

8. Verzögerungsschaltung nach einem der Ansprüche 1-7, dadurch gekennzeich­ net, daß der erste isolierte Feldeffekttransistor (11) so ausge­ wählt ist, daß die Stromsteuerfähigkeit des ersten isolierten Feldeffekttransistors (14) kleiner als die Stromsteuerfähigkeit des zweiten isolierten Feldeffekttransistors (11) ist.

9. Verzögerungsschaltung nach einem der Ansprüche 1-8, dadurch ge­ kennzeichnet, daß der erste isolierte Feldeffekttransistor (14) und der zweite isolierte Feldeffekttransistor (11) so ausgewählt sind, daß die Schwellspannung des ersten isolierten Feldef­ fekttransistors (14) kleiner als die Schwellspannung des zweiten isolierten Feldeffekttransistors (11) ist.

10. Verzögerungsschaltung nach einem der Ansprüche 1-9, da­ durch gekennzeichnet, daß der zweite, dritte und vierte Feldef­ fekttransistor (11, 12, 13) so ausgewählt sind, daß sie die glei­ che Schwellspannung aufweisen.

11. Verfahren zum Festhalten einer Zeitverzögerung in einer Verzö­ gerungsschaltung nach einem der Ansprüche 1-10, gekenn­ zeichnet durch die Schritte:
Erzeugen eines in etwa zur Quadratwurzel der Stromversorgungsspan­ nung (Vcc) proportionalen Spannungssignals (Vx) in Reaktion auf eine Änderung der Stromversorgungsspannung und
Ändern der Stromsteuerfähigkeit des isolierten Feldeffekttransi­ stors (9) in Reaktion auf das erzeugte Spannungssignal (Vx).