JP4810132B2

JP4810132B2 - 遅延回路およびリップルコンバータ

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Publication number: JP4810132B2
Application number: JP2005174558A
Authority: JP
Inventors: 巌福士; 隆嗣野間
Original assignee: Murata Manufacturing Co Ltd; Sanyo Electric Co Ltd
Current assignee: Murata Manufacturing Co Ltd; Sanyo Electric Co Ltd
Priority date: 2005-06-15
Filing date: 2005-06-15
Publication date: 2011-11-09
Anticipated expiration: 2025-06-15
Also published as: JP2006352399A

Description

本発明は、遅延回路およびリップルコンバータに関する。

コンデンサの充放電特性を利用した遅延回路が一般的に用いられている。例えば、特許文献１には、コンデンサに充電された電圧をコンパレータで検出することにより出力信号を切り替える遅延回路が開示されている。

図５は、コンパレータを用いた遅延回路の一般的な構成を示す図である。遅延回路１００は、オペアンプ１０１、ＮＰＮ型トランジスタ１０２、抵抗１０３、Ｐ型ＭＯＳＦＥＴ１１１〜１１７、Ｎ型ＭＯＳＦＥＴ１２１〜１２５、コンデンサ１３１、コンパレータ１３２、スイッチ１３３、及び電源１４１，１４２を備えている。

オペアンプ１０１、ＮＰＮ型トランジスタ１０２、及び抵抗１０３は、電圧−電流変換回路を形成している。オペアンプ１０１の非反転入力端子には、例えば、安定した電圧であるバンドギャップ電圧Ｖｂｇが入力されている。そして、オペアンプ１０１の特性により、オペアンプ１０１の反転入力端子の電圧、つまり、Ａ点の電圧もＶｂｇとなる。したがって、抵抗１０３の抵抗値をＲとすると、Ａ点の電流ＩはＶｂｇ／Ｒとなる。

Ｐ型ＭＯＳＦＥＴ１１１，１１２のソースには、電源電圧Ｖｃｃが印加され、ゲートは接地されており、常にオンの状態となっている。そして、Ｐ型ＭＯＳＦＥＴ１１４のソースは、Ｐ型ＭＯＳＦＥＴ１１１のドレインと接続され、Ｐ型ＭＯＳＦＥＴ１１５のソースは、Ｐ型ＭＯＳＦＥＴ１１２のドレインと接続されている。また、Ｐ型ＭＯＳＦＥＴ１１４，１１５のゲート同士が接続され、Ｐ型ＭＯＳＦＥＴ１１４のゲートとドレインとが接続されている。つまり、Ｐ型ＭＯＳＦＥＴ１１４，１１５は電流ミラー回路を構成しており、定電流Ｉが流れることとなる。

また、Ｐ型ＭＯＳＦＥＴ１１３のソースには、電源電圧Ｖｃｃが印加され、ゲートには入力信号が印加されている。つまり、Ｐ型ＭＯＳＦＥＴ１１３は、入力信号がＬレベルのときにオンとなる。そして、Ｐ型ＭＯＳＦＥＴ１１６のソースは、Ｐ型ＭＯＳＦＥＴ１１３のドレインと接続され、Ｐ型ＭＯＳＦＥＴ１１６のゲートは、Ｐ型ＭＯＳＦＥＴ１１４のゲートと接続されている。つまり、Ｐ型ＭＯＳＦＥＴ１１４，１１６は電流ミラー回路を構成しており、Ｐ型ＭＯＳＦＥＴ１１３がオンのときに、定電流ＩがＰ型ＭＯＳＦＥＴ１１６を流れることとなる。

また、Ｎ型ＭＯＳＦＥＴ１２１は、ドレインがＮ型ＭＯＳＦＥＴ１２３のソースと接続され、ゲートには電源電圧Ｖｃｃが印加され、ソースが接地されている。つまり、Ｎ型ＭＯＳＦＥＴ１２１は常にオンの状態となっている。また、Ｎ型ＭＯＳＦＥＴ１２２は、ドレインがＮ型ＭＯＳＦＥＴ１２４のソースと接続され、ゲートに入力信号が印加され、ソースが接地されている。つまり、Ｎ型ＭＯＳＦＥＴ１２２は、入力信号がＨレベルのときにオンとなる。

また、Ｎ型ＭＯＳＦＥＴ１２３のドレインは、Ｐ型ＭＯＳＦＥＴ１１５のドレインと接続され、Ｎ型ＭＯＳＦＥＴ１２４のドレインは、Ｐ型ＭＯＳＦＥＴ１１６のドレインと接続されている。また、Ｎ型ＭＯＳＦＥＴ１２３，１２４のゲート同士が接続され、Ｎ型ＭＯＳＦＥＴ１２３のゲートとドレインとが接続されている。つまり、Ｎ型ＭＯＳＦＥＴ１２３，１２４は電流ミラー回路を構成しており、Ｎ型ＭＯＳＦＥＴ１２２がオンのときに、定電流ＩがＮ型ＭＯＳＦＥＴ１２４を流れることとなる。

そして、コンデンサ１３１は、一端がＰ型ＭＯＳＦＥＴ１１６のドレイン及びＮ型ＭＯＳＦＥＴ１２４のドレインと接続され、他端が接地されている。したがって、入力信号がＬレベルのときは、Ｐ型ＭＯＳＦＥＴ１１３がオン、Ｎ型ＭＯＳＦＥＴ１２２がオフとなることにより、Ｐ型ＭＯＳＦＥＴ１１６を流れる定電流Ｉがコンデンサ１３１に流れ込み、コンデンサ１３１が充電される。また、入力信号がＨレベルのときは、Ｐ型ＭＯＳＦＥＴ１１３がオフ、Ｎ型ＭＯＳＦＥＴ１２２がオンとなることにより、コンデンサ１３１に蓄えられた電荷がＮ型ＭＯＳＦＥＴ１２４を流れる定電流Ｉにより放電される。

コンパレータ１３２は、非反転入力端子に入力されるコンデンサ１３１の電圧と、反転入力端子に入力される基準電圧との比較結果を出力する。スイッチ１３３は、遅延回路１００の出力信号がＨレベルのときは、電源１４１により供給される電圧Ｖｒｅｆを基準電圧としてコンパレータ１３２に入力し、遅延回路１００の出力信号がＬレベルのときは、電源１４２により供給される電圧Ｖｃｃ−Ｖｒｅｆを基準電圧としてコンパレータ１３２に入力する。

そして、Ｐ型ＭＯＳＦＥＴ１１７のソースに電源電圧Ｖｃｃが印加され、ドレインがＮ型ＭＯＳＦＥＴ１２５のドレインと接続されている。また、Ｎ型ＭＯＳＦＥＴ１２５のソースは接地され、Ｐ型ＭＯＳＦＥＴ１１７及びＮ型ＭＯＳＦＥＴ１２５のゲートにコンパレータ１３２の出力が入力されている。つまり、Ｐ型ＭＯＳＦＥＴ１１７及びＮ型ＭＯＳＦＥＴ１２５はＣＭＯＳインバータ回路を構成しており、Ｐ型ＭＯＳＦＥＴ１１７のドレインとＮ型ＭＯＳＦＥＴ１２５のドレインとの接続点の電圧は、コンパレータ１３２の出力を反転したものとなる。そして、このインバータの出力が遅延回路１００の出力信号となっている。

図６は、遅延回路１００の動作を示すタイミングチャートである。まず、初期状態を時刻ｔ０とすると、この状態では入力信号がＬレベルであるため、Ｐ型ＭＯＳＦＥＴ１１３がオンとなり、Ｐ型ＭＯＳＦＥＴ１１６を流れる定電流Ｉによりコンデンサ１３１が充電され、コンデンサ１３１の電圧はＶｃｃとなっている。そのため、コンパレータ１３２の出力はＨレベル、遅延回路１００の出力信号はＬレベルとなっている。

時刻ｔ１に入力信号がＬレベルからＨレベルに変化すると、Ｐ型ＭＯＳＦＥＴ１１３がオフとなり、Ｎ型ＭＯＳＦＥＴ１２２がオンとなる。これにより、コンデンサ１３１に蓄えられた電荷がＮ型ＭＯＳＦＥＴ１２４を流れる定電流Ｉにより放電されはじめ、コンデンサ１３１の電圧が徐々に低下していく。時刻ｔ２に、コンデンサ１３１の電圧が基準電圧であるＶｃｃ−Ｖｒｅｆより小さくなると、コンパレータ１３２は、出力をＬレベルに切り替えはじめ、コンパレータ１３２自身の遅延により、時刻ｔ３にコンパレータ１３２の出力がＬレベルとなる。そして、時刻ｔ３にコンパレータ１３２の出力がＬレベルとなると、遅延回路１００の出力信号がＨレベルとなる。つまり、時刻ｔ１から時刻ｔ３までが、入力信号がＬレベルからＨレベルに変化する際の遅延時間Ｔｄｌｙとなっている。

その後、時刻ｔ１’に入力信号がＨレベルからＬレベルに変化すると、Ｐ型ＭＯＳＦＥＴ１１３がオンとなり、Ｎ型ＭＯＳＦＥＴ１２２がオフとなる。これにより、Ｐ型ＭＯＳＦＥＴ１１６を流れる定電流Ｉによりコンデンサ１３１が充電されはじめ、コンデンサ１３１の電圧が徐々に上昇していく。そして、時刻ｔ２’に、コンデンサ１３１の電圧が基準電圧であるＶｒｅｆより大きくなると、コンパレータ１３２は、出力をＨレベルに切り替えはじめ、コンパレータ１３２自身の遅延により、時刻ｔ３’にコンパレータ１３２の出力がＨレベルとなる。そして、時刻ｔ３’にコンパレータ１３２の出力がＨレベルとなると、遅延回路１００の出力信号がＬレベルとなる。つまり、時刻ｔ１’から時刻ｔ３’までが、入力信号がＨレベルからＬレベルに変化する際の遅延時間Ｔｄｌｙとなっている。

図６からもわかるように、コンパレータ１３２を用いる場合、遅延時間Ｔｄｌｙはコンパレータ１３２自身の遅延時間よりも短くすることができないこととなる。また、例えばアンプ等を用いてコンパレータ１３２の動作を高速にすることも可能であるが、回路が複雑となり、回路規模が大きくなってしまう。

そこで、このようなコンパレータ１３２の欠点を解消するために、インバータを用いた遅延回路が用いられることもある。図７は、インバータを用いた遅延回路の一般的な構成を示す図である。遅延回路１５０には、図５に示したコンパレータ１３２が無く、コンデンサ１３１の電圧がＰ型ＭＯＳＦＥＴ１１７及びＮ型ＭＯＳＦＥＴ１２５により構成されるＣＭＯＳインバータ回路に入力されている。

したがって、コンデンサ１３１の電圧が所定の電圧よりも大きくなると、Ｐ型ＭＯＳＦＥＴ１１７がオフ、Ｎ型ＭＯＳＦＥＴ１２５がオンとなり、Ｐ型ＭＯＳＦＥＴ１１７のドレインとＮ型ＭＯＳＦＥＴ１２５のドレインとの接続点の電圧は、Ｌレベルとなる。また、コンデンサ１３１の電圧が所定の電圧よりも小さくなると、Ｐ型ＭＯＳＦＥＴ１１７がオン、Ｎ型ＭＯＳＦＥＴ１２５がオフとなり、Ｐ型ＭＯＳＦＥＴ１１７のドレインとＮ型ＭＯＳＦＥＴ１２５のドレインとの接続点の電圧は、Ｈレベルとなる。このように、インバータの出力が切り替わる所定の電圧を、インバータの閾値電圧という。

図８は、遅延回路１５０の動作を示すタイミングチャートである。まず、初期状態を時刻ｔ０とすると、この状態では入力信号がＬレベルであるため、Ｐ型ＭＯＳＦＥＴ１１３がオンとなり、Ｐ型ＭＯＳＦＥＴ１１６を流れる定電流Ｉによりコンデンサ１３１が充電され、コンデンサ１３１の電圧はＶｃｃとなっている。そのため、Ｐ型ＭＯＳＦＥＴ１１７及びＮ型ＭＯＳＦＥＴ１２５により構成されるインバータの出力はＬレベルとなっている。

時刻ｔ１に入力信号がＬレベルからＨレベルに変化すると、Ｐ型ＭＯＳＦＥＴ１１３がオフとなり、Ｎ型ＭＯＳＦＥＴ１２２がオンとなる。これにより、コンデンサ１３１に蓄えられた電荷がＮ型ＭＯＳＦＥＴ１２４を流れる定電流Ｉにより放電されはじめ、コンデンサ１３１の電圧が徐々に低下していく。時刻ｔ２に、コンデンサ１３１の電圧がインバータの閾値電圧（例えばＶｃｃ／２）より小さくなると、インバータの出力、すなわち、遅延回路１５０の出力信号がＨレベルとなる。つまり、時刻ｔ１から時刻ｔ２までが、入力信号がＬレベルからＨレベルに変化する際の遅延時間Ｔｄｌｙとなっている。

その後、時刻ｔ１’に入力信号がＨレベルからＬレベルに変化すると、Ｐ型ＭＯＳＦＥＴ１１３がオンとなり、Ｎ型ＭＯＳＦＥＴ１２２がオフとなる。これにより、Ｐ型ＭＯＳＦＥＴ１１６を流れる定電流Ｉによりコンデンサ１３１が充電されはじめ、コンデンサ１３１の電圧が徐々に上昇していく。そして、時刻ｔ２’に、コンデンサ１３１の電圧がインバータの閾値電圧より大きくなると、インバータの出力、すなわち、遅延回路１５０の出力信号がＬレベルとなる。つまり、時刻ｔ１’から時刻ｔ２’までが、入力信号がＨレベルからＬレベルに変化する際の遅延時間Ｔｄｌｙとなっている。

このように、ＣＭＯＳインバータ回路によってコンデンサ１３１の電圧を判定することにより、コンパレータ１３２を用いる場合よりも短い遅延時間を生成することが可能となる。また、コンパレータ１３２を用いる場合と比較して、回路規模を小さくすることも可能となる。
特開２００３−８４１０号公報

コンデンサ１３１に定電流Ｉを用いて充電または放電を行う場合、コンデンサ１３１の容量をＣとすると、コンデンサ１３１の電圧がΔＶだけ変化する際に必要な時間Ｔは、Ｔ＝Ｃ・ΔＶ／Ｉとなる。また、ＣＭＯＳインバータ回路の閾値電圧は、電源電圧Ｖｃｃに比例して変化することとなる。そこで、例えばＣＭＯＳインバータ回路の閾値電圧をＶｃｃ／２とすると、遅延回路１５０による遅延時間Ｔｄｌｙは、次式（１）のように表される。

式（１）から明らかなように、遅延回路１５０による遅延時間Ｔｄｌｙは、電源電圧Ｖｃｃに比例して変化することがわかる。例えば、電源電圧Ｖｃｃの定格電圧を５Ｖとする場合、実際に回路に印加される電圧Ｖｃｃは、４．５Ｖ〜５．５Ｖ程度の幅で変動する可能性がある。つまり、このように電源電圧Ｖｃｃが変動する場合、遅延回路１５０による遅延時間Ｔｄｌｙもそれに伴って変動することとなる。したがって、安定した遅延時間を得ることができず、生成された遅延時間を用いる回路の動作が不安定な状態となってしまう。

本発明は上記課題を鑑みてなされたものであり、電源電圧に依存せず、短い遅延時間を生成することが可能であり、回路サイズが小さい遅延回路を提供することを目的とする。

上記目的を達成するため、本発明の遅延回路は、入力電圧をスイッチング制御するスイッチング回路と、前記スイッチング回路のスイッチングにより発生する電圧を平滑化して出力電圧とする平滑回路と、前記出力電圧に応じた電圧と基準電圧との比較結果である比較信号を出力する比較回路と、前記比較信号を遅延させた前記スイッチング回路のオンオフを制御するための出力信号を出力する遅延回路と、を含んで構成されるリップルコンバータにおける前記遅延回路であって、電源電圧に比例した第１電流を出力する第１電流源と、前記電源電圧に比例した第２電流を出力する第２電流源と、前記第１電流又は前記第２電流によって充電又は放電されるキャパシタと、前記比較信号に応じて前記第１電流源及び前記第２電流源の動作を相補的に切り替えるスイッチと、前記キャパシタに充電された電圧に応じて動作し、前記比較信号より遅延した前記出力信号を出力するインバータと、を備えることとする。

また、前記スイッチは、前記比較信号が一方の論理値の場合に前記第１電流源と前記キャパシタとを電気的に接続する充電用トランジスタと、前記比較信号が他方の論理値の場合に前記第２電流源と前記キャパシタとを電気的に接続する放電用トランジスタと、を有することとすることができる。

また、前記遅延回路は、前記電源電圧に比例した電圧を生成する電圧生成回路と、前記電圧生成回路によって生成された電圧に比例した電流を生成する電流生成回路と、を有し、前記第１電流源及び前記第２電流源は、前記電流生成回路によって生成される前記電流に応じて、前記第１電流及び前記第２電流を出力することとすることができる。

また、本発明のリップルコンバータは、入力電圧をスイッチング制御するスイッチング回路と、前記スイッチング回路のスイッチングにより発生する電圧を平滑化して出力電圧とする平滑回路と、前記出力電圧に応じた電圧と基準電圧との比較結果である比較信号を出力する比較回路と、前記比較信号を遅延させた前記スイッチング回路のオンオフを制御するための出力信号を出力する遅延回路と、を含んで構成され、前記遅延回路は、電源電圧に比例した第１電流を出力する第１電流源と、前記電源電圧に比例した第２電流を出力する第２電流源と、前記第１電流又は前記第２電流によって充電又は放電されるキャパシタと、前記比較信号に応じて前記第１電流源及び前記第２電流源の動作を相補的に切り替えるスイッチと、前記キャパシタに充電された電圧に応じて動作し、前記比較信号より遅延した前記出力信号を出力するインバータと、を備えることとする。

電源電圧に依存せず、短い遅延時間を生成することが可能であり、回路サイズが小さい遅延回路を提供することができる。

＝＝回路構成＝＝
図１は、本発明の一実施形態である遅延回路の構成を示す図である。遅延回路１０は、オペアンプ１１、ＮＰＮ型トランジスタ１２、抵抗１３〜１５、Ｐ型ＭＯＳＦＥＴ２１〜２７、Ｎ型ＭＯＳＦＥＴ３１〜３５、及びコンデンサ（キャパシタ）４１を備えている。

オペアンプ１１の非反転入力端子には、電源電圧Ｖｃｃを抵抗１３，１４で分圧した電圧が入力されている。例えば、抵抗１３の抵抗値Ｒ１と抵抗１４の抵抗値Ｒ２との比を１：３とすると、オペアンプ１１の非反転入力端子に印加される電圧はＶｃｃ／４となる。そして、オペアンプ１１の出力がＮＰＮ型トランジスタ１２のベースに接続され、ＮＰＮ型トランジスタ１２のエミッタがオペアンプ１１の反転入力端子に入力されている。したがって、オペアンプ１１の特性により、オペアンプ１１の反転入力端子の電圧、つまり、Ａ点の電圧がＶｃｃ／４となるように制御される。そして、ＮＰＮ型トランジスタ１２のエミッタと、抵抗１５の一端とが接続され、抵抗１５の他端が接地されている。抵抗１５の抵抗値をＲとすると、Ａ点の電流ＩはＶｃｃ／４Ｒとなり、電流Ｉは電源電圧Ｖｃｃに比例して変化することとなる。

なお、オペアンプ１１、ＮＰＮ型トランジスタ１２、及び抵抗１３，１４が本発明の電圧生成回路に該当し、抵抗１５が本発明の電流生成回路に該当する。また、遅延回路１０を集積化する場合は、端子１６を設けることにより、抵抗１５を遅延回路１０の外部に接続することとしてもよい。このように抵抗１５を外部に設けることにより、抵抗１５の抵抗値を変更することが可能となり、電流Ｉを調整することができる。

Ｐ型ＭＯＳＦＥＴ２１，２２のソースには、電源電圧Ｖｃｃが印加され、ゲートは接地されており、常にオンの状態となっている。そして、Ｐ型ＭＯＳＦＥＴ２４のソースは、Ｐ型ＭＯＳＦＥＴ２１のドレインと接続され、Ｐ型ＭＯＳＦＥＴ２５のソースは、Ｐ型ＭＯＳＦＥＴ２２のドレインと接続されている。また、Ｐ型ＭＯＳＦＥＴ２４，２５のゲート同士が接続され、Ｐ型ＭＯＳＦＥＴ２４のゲートとドレインとが接続されている。つまり、Ｐ型ＭＯＳＦＥＴ２４，２５は電流ミラー回路を構成しており、電流Ｉが流れることとなる。

また、Ｐ型ＭＯＳＦＥＴ２３のソースには、電源電圧Ｖｃｃが印加され、ゲートには入力信号が印加されている。つまり、Ｐ型ＭＯＳＦＥＴ２３は、入力信号がＬレベルのときにオンとなる。そして、Ｐ型ＭＯＳＦＥＴ２６のソースは、Ｐ型ＭＯＳＦＥＴ２３のドレインと接続され、Ｐ型ＭＯＳＦＥＴ２６のゲートは、Ｐ型ＭＯＳＦＥＴ２４のゲートと接続されている。つまり、Ｐ型ＭＯＳＦＥＴ２４，２６は電流ミラー回路を構成しており、Ｐ型ＭＯＳＦＥＴ２３がオンのときに、電流ＩがＰ型ＭＯＳＦＥＴ２６（第１電流源）を流れることとなる。

また、Ｎ型ＭＯＳＦＥＴ３１は、ドレインがＮ型ＭＯＳＦＥＴ３３のソースと接続され、ゲートには電源電圧Ｖｃｃが印加され、ソースが接地されている。つまり、Ｎ型ＭＯＳＦＥＴ３１は常にオンの状態となっている。また、Ｎ型ＭＯＳＦＥＴ３２は、ドレインがＮ型ＭＯＳＦＥＴ３４のソースと接続され、ゲートに入力信号が印加され、ソースが接地されている。つまり、Ｎ型ＭＯＳＦＥＴ３２は、入力信号がＨレベルのときにオンとなる。

また、Ｎ型ＭＯＳＦＥＴ３３のドレインは、Ｐ型ＭＯＳＦＥＴ２５のドレインと接続され、Ｎ型ＭＯＳＦＥＴ３４のドレインは、Ｐ型ＭＯＳＦＥＴ２６のドレインと接続されている。また、Ｎ型ＭＯＳＦＥＴ３３，３４のゲート同士が接続され、Ｎ型ＭＯＳＦＥＴ３３のゲートとドレインとが接続されている。つまり、Ｎ型ＭＯＳＦＥＴ３３，３４は電流ミラー回路を構成しており、Ｎ型ＭＯＳＦＥＴ３２がオンのときに、電流ＩがＮ型ＭＯＳＦＥＴ３４（第２電流源）を流れることとなる。

コンデンサ４１は、一端がＰ型ＭＯＳＦＥＴ２６のドレイン及びＮ型ＭＯＳＦＥＴ３４のドレインと接続され、他端が接地されている。したがって、入力信号がＬレベルのときは、Ｐ型ＭＯＳＦＥＴ２３がオン、Ｎ型ＭＯＳＦＥＴ３２がオフとなることにより、Ｐ型ＭＯＳＦＥＴ２６を流れる電流Ｉがコンデンサ４１に流れ込み、コンデンサ４１が充電される。また、入力信号がＨレベルのときは、Ｐ型ＭＯＳＦＥＴ２３がオフ、Ｎ型ＭＯＳＦＥＴ３２がオンとなることにより、コンデンサ４１に蓄えられた電荷がＮ型ＭＯＳＦＥＴ３４を流れる電流Ｉにより放電される。

そして、Ｐ型ＭＯＳＦＥＴ２７のソースに電源電圧Ｖｃｃが印加され、ドレインがＮ型ＭＯＳＦＥＴ３５のドレインと接続されている。そして、Ｎ型ＭＯＳＦＥＴ３５のソースは接地され、Ｐ型ＭＯＳＦＥＴ２７及びＮ型ＭＯＳＦＥＴ３５のゲートにコンデンサ４１の一端が接続されている。つまり、Ｐ型ＭＯＳＦＥＴ２７及びＮ型ＭＯＳＦＥＴ３５はＣＭＯＳインバータ回路を構成している。そのため、コンデンサ４１の電圧がＣＭＯＳインバータ回路の閾値電圧よりも大きくなると、Ｐ型ＭＯＳＦＥＴ２７がオフ、Ｎ型ＭＯＳＦＥＴ３５がオンとなり、遅延回路１０の出力信号であるＰ型ＭＯＳＦＥＴ２７のドレインとＮ型ＭＯＳＦＥＴ３５のドレインとの接続点の電圧は、Ｌレベルとなる。また、コンデンサ４１の電圧がＣＭＯＳインバータ回路の閾値電圧よりも小さくなると、Ｐ型ＭＯＳＦＥＴ２７がオン、Ｎ型ＭＯＳＦＥＴ３５がオフとなり、Ｐ型ＭＯＳＦＥＴ２７のドレインとＮ型ＭＯＳＦＥＴ３５のドレインとの接続点の電圧は、Ｈレベルとなる。

＝＝動作説明＝＝
次に、遅延回路１０の動作について説明する。図２は、本実施形態の遅延回路１０の動作を示すタイミングチャートである。まず、初期状態を時刻ｔ０とすると、この状態では入力信号がＬレベルであるため、Ｐ型ＭＯＳＦＥＴ２３がオンとなり、Ｐ型ＭＯＳＦＥＴ２６を流れる電流Ｉによりコンデンサ４１が充電され、コンデンサ４１の電圧はＶｃｃとなっている。そのため、Ｐ型ＭＯＳＦＥＴ２７及びＮ型ＭＯＳＦＥＴ３５により構成されるインバータの出力、すなわち、遅延回路１０の出力信号はＬレベルとなっている。

時刻ｔ１に入力信号がＬレベルからＨレベルに変化すると、Ｐ型ＭＯＳＦＥＴ２３がオフとなり、Ｎ型ＭＯＳＦＥＴ３２がオンとなる。これにより、コンデンサ４１に蓄えられた電荷がＮ型ＭＯＳＦＥＴ３４を流れる電流Ｉにより放電されはじめ、コンデンサ４１の電圧が徐々に低下していく。時刻ｔ２に、コンデンサ４１の電圧がインバータの閾値電圧（例えばＶｃｃ／２）より小さくなると、インバータの出力、すなわち、遅延回路１０の出力信号がＨレベルとなる。つまり、時刻ｔ１から時刻ｔ２までが、入力信号がＬレベルからＨレベルに変化する際の遅延時間Ｔｄｌｙとなっている。

その後、時刻ｔ１’に入力信号がＨレベルからＬレベルに変化すると、Ｐ型ＭＯＳＦＥＴ２３がオンとなり、Ｎ型ＭＯＳＦＥＴ３２がオフとなる。これにより、Ｐ型ＭＯＳＦＥＴ２６を流れる電流Ｉによりコンデンサ４１が充電されはじめ、コンデンサ４１の電圧が徐々に上昇していく。そして、時刻ｔ２’に、コンデンサ４１の電圧がインバータの閾値電圧より大きくなると、インバータの出力、すなわち、遅延回路１０の出力信号がＬレベルとなる。つまり、時刻ｔ１’から時刻ｔ２’までが、入力信号がＨレベルからＬレベルに変化する際の遅延時間Ｔｄｌｙとなっている。

そして、ＣＭＯＳインバータ回路の閾値電圧を、例えばＶｃｃ／２とすると、遅延回路１０の遅延時間Ｔｄｌｙは、次式（２）により求めることができる。

式（２）から明らかなように、遅延回路１０による遅延時間Ｔｄｌｙは、電源電圧Ｖｃｃに依存せず、一定であることがわかる。つまり、コンデンサ４１の充電または放電を行う電流源の電流Ｉを電源電圧Ｖｃｃに比例して変化させることにより、遅延回路１０の遅延時間Ｔｄｌｙから電源電圧Ｖｃｃの依存性を排除することができる。

＝＝適用例＝＝
次に、本実施形態の遅延回路１０の適用例について説明する。図３は、遅延回路１０を用いた降圧型のリップルコンバータの一例を示す図である。リップルコンバータ５０は、入力電圧Ｖｉｎから所望の電圧Ｖｏｕｔを生成するものであり、スイッチング回路であるＮ型ＭＯＳＦＥＴ５１，５２及びインバータ５３、平滑回路であるコイル５４及びコンデンサ５５、コンパレータ（比較回路）５６、抵抗５７，５８、電源５９、及び遅延回路１０を含んで構成されている。

Ｎ型ＭＯＳＦＥＴ５１のゲートには、遅延回路１０の出力信号が入力され、Ｎ型ＭＯＳＦＥＴ５２のゲートには、遅延回路１０の出力信号がインバータ５３を介して入力されている。つまり、遅延回路１０の出力信号がＨレベルのときは、Ｎ型ＭＯＳＦＥＴ５１がオン、Ｎ型ＭＯＳＦＥＴ５２がオフとなり、遅延回路１０の出力信号がＬレベルのときは、Ｎ型ＭＯＳＦＥＴ５１がオフ、Ｎ型ＭＯＳＦＥＴ５２がオンとなる。

Ｎ型ＭＯＳＦＥＴ５１がオンのとき、Ｎ型ＭＯＳＦＥＴ５１を流れる電流Ｉｏｎがコイル５４を介してコンデンサ５５に流れ込み、出力電圧Ｖｏｕｔが徐々に上昇する。その後、Ｎ型ＭＯＳＦＥＴ５１がオフになり、Ｎ型ＭＯＳＦＥＴ５２がオンになると、コイル５４は電流を流し続けようとするため、Ｎ型ＭＯＳＦＥＴ５２からコイル５４に向かって電流Ｉｏｆｆが流れることとなる。そして、コイル５４に蓄えられたエネルギーが減少するに連れて、この電流Ｉｏｆｆも減少し、コンデンサ５５が放電されることにより、出力電圧Ｖｏｕｔが徐々に下降する。

コンパレータ５６は、出力電圧Ｖｏｕｔが所望の電圧となるようにＮ型ＭＯＳＦＥＴ５１，５２のオンオフを制御するものであり、出力電圧Ｖｏｕｔを抵抗５７，５８で分圧して得られる電圧Ｖｆと、電源５９による基準電圧Ｖｒｅｆとを比較する。そして、遅延回路１０は、コンパレータ５６の出力を所定の遅延時間Ｔｄｌｙだけ遅らせて出力する。つまり、リップルコンバータ５０においては、出力電圧Ｖｏｕｔに重畳された数ｍＶから百ｍＶ程度のリップルを用いて、Ｎ型ＭＯＳＦＥＴ５１，５２のオンオフ制御が行われることとなる。

図４は、リップルコンバータ５０の動作を示すタイミングチャートである。なお、本例においては、オンデューティーは５０％であり、出力電圧Ｖｏｕｔは入力電圧Ｖｏｕｔの１／２になるように制御される。まず、時刻ｔ０においては、出力電圧Ｖｏｕｔを分圧して得られる電圧Ｖｆが基準電圧Ｖｒｅｆより小さいため、コンパレータ５６の出力はＨレベルとなっており、遅延回路１０の出力もＨレベルとなっている。そのため、Ｎ型ＭＯＳＦＥＴ５１がオン、Ｎ型ＭＯＳＦＥＴ５２がオフとなり、電圧Ｖｆは徐々に上昇していく。

その後、時刻ｔ１に、電圧Ｖｆが電圧Ｖｒｅｆより大きくなると、コンパレータ５６の出力がＬレベルに変化する。そして、時刻ｔ１から遅延時間Ｔｄｌｙ後の時刻ｔ２に、遅延回路１０の出力がＬレベルに変化する。遅延回路１０の出力がＬレベルになると、Ｎ型ＭＯＳＦＥＴ５１がオフ、Ｎ型ＭＯＳＦＥＴ５２がオンとなり、電圧Ｖｆは徐々に下降していく。

その後、時刻ｔ３に、電圧Ｖｆが電圧Ｖｒｅｆより小さくなると、コンパレータ５６の出力がＨレベルに変化する。そして、時刻ｔ３から遅延時間Ｔｄｌｙ後の時刻ｔ４に、遅延回路１０の出力がＨレベルに変化し、電圧Ｖｆが再び上昇し始める。

このように、リップルコンバータ５０では、遅延回路１０の遅延時間Ｔｄｌｙにより定まる所定の周波数でＮ型ＭＯＳＦＥＴ５１，５２のオンオフが繰り返されることにより、基準電圧Ｖｒｅｆに応じた所望の出力電圧Ｖｏｕｔが得られることとなる。そして、遅延回路１０による遅延時間Ｔｄｌｙは、遅延回路１０の動作に用いられる電源電圧Ｖｃｃに依存せずに一定であるため、電源電圧Ｖｃｃに伴って周波数が変動することがない。そのため、本実施形態の遅延回路１０を用いることにより、安定した出力電圧Ｖｏｕｔを得ることができる。

以上、本実施形態の遅延回路１０及び遅延回路１０を適用したリップルコンバータ５０について説明した。前述したように、電流源となるＰ型ＭＯＳＦＥＴ２６及びＮ型ＭＯＳＦＥＴ３４の電流Ｉを電源電圧Ｖｃｃに比例して変化させることにより、遅延回路１０による遅延時間Ｔｄｌｙを電源電圧Ｖｃｃに依存せず一定の時間とすることができる。また、遅延回路１０はコンパレータが不要であるため、コンパレータを用いる場合と比較して短い遅延時間を生成することが可能であり、回路サイズを小さくすることもできる。そのため、遅延回路１０を集積化する場合においても、集積回路のサイズを小さくすることができる。

そして、このような遅延回路１０をリップルコンバータ５０に適用することにより、リップルコンバータ５０の周波数を安定したものとすることができる。また、遅延回路１０は、コンパレータを用いる場合よりも短い遅延時間を生成することが可能であるため、オンデューティーまたはオフデューティーの小さいリップルコンバータを構成することができる。

以上、本発明の実施形態について説明したが、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

例えば、遅延回路１０を集積化する場合においては、コンデンサ５５を集積回路の外部に設けることとしてもよい。この場合、集積回路の外部に接続されるコンデンサ５５の容量を変更することにより、遅延回路１０により生成される遅延時間Ｔｄｌｙを調整することが可能となる。

また、本実施形態においては、遅延回路１０を適用する例としてリップルコンバータ５０を説明したが、遅延回路１０の用途はこれに限られるものではなく、遅延時間を必要とする様々な回路に用いることができる。

本発明の一実施形態である遅延回路の構成を示す図である。本実施形態の遅延回路の動作を示すタイミングチャートである。本実施形態の遅延回路を用いた降圧型のリップルコンバータの一例を示す図である。リップルコンバータの動作を示すタイミングチャートである。コンパレータを用いた遅延回路の一般的な構成を示す図である。従来のコンパレータを用いた遅延回路の動作を示すタイミングチャートである。インバータを用いた遅延回路の一般的な構成を示す図である。従来のインバータを用いた遅延回路の動作を示すタイミングチャートである。

符号の説明

１０遅延回路１１オペアンプ
１２ＮＰＮ型トランジスタ１３〜１５抵抗
１６端子２１〜２７Ｐ型ＭＯＳＦＥＴ
３１〜３５Ｎ型ＭＯＳＦＥＴ４１コンデンサ（キャパシタ）
５０リップルコンバータ５１，５２Ｎ型ＭＯＳＦＥＴ
５３インバータ５４コイル
５５コンデンサ５６コンパレータ
５７，５８抵抗５９電源

Claims

入力電圧をスイッチング制御するスイッチング回路と、
前記スイッチング回路のスイッチングにより発生する電圧を平滑化して出力電圧とする平滑回路と、
前記出力電圧に応じた電圧と基準電圧との比較結果である比較信号を出力する比較回路と、
前記比較信号を遅延させた前記スイッチング回路のオンオフを制御するための出力信号を出力する遅延回路と、
を含んで構成されるリップルコンバータにおける前記遅延回路であって、
電源電圧に比例した第１電流を出力する第１電流源と、
前記電源電圧に比例した第２電流を出力する第２電流源と、
前記第１電流又は前記第２電流によって充電又は放電されるキャパシタと、
前記比較信号に応じて前記第１電流源及び前記第２電流源の動作を相補的に切り替えるスイッチと、
前記キャパシタに充電された電圧に応じて動作し、前記比較信号より遅延した前記出力信号を出力するインバータと、
を備えることを特徴とする遅延回路。
請求項１に記載の遅延回路であって、
前記スイッチは、
前記比較信号が一方の論理値の場合に前記第１電流源と前記キャパシタとを電気的に接続する充電用トランジスタと、
前記比較信号が他方の論理値の場合に前記第２電流源と前記キャパシタとを電気的に接続する放電用トランジスタと、
を有することを特徴とする遅延回路。
請求項１又は２に記載の遅延回路であって、
前記電源電圧に比例した電圧を生成する電圧生成回路と、
前記電圧生成回路によって生成された電圧に比例した電流を生成する電流生成回路と、
を有し、
前記第１電流源及び前記第２電流源は、
前記電流生成回路によって生成される前記電流に応じて、前記第１電流及び前記第２電流を出力すること、
を特徴とする遅延回路。
入力電圧をスイッチング制御するスイッチング回路と、
前記スイッチング回路のスイッチングにより発生する電圧を平滑化して出力電圧とする平滑回路と、
前記出力電圧に応じた電圧と基準電圧との比較結果である比較信号を出力する比較回路と、
前記比較信号を遅延させた前記スイッチング回路のオンオフを制御するための出力信号を出力する遅延回路と、
を含んで構成され、
前記遅延回路は、
電源電圧に比例した第１電流を出力する第１電流源と、
前記電源電圧に比例した第２電流を出力する第２電流源と、
前記第１電流又は前記第２電流によって充電又は放電されるキャパシタと、
前記比較信号に応じて前記第１電流源及び前記第２電流源の動作を相補的に切り替えるスイッチと、
前記キャパシタに充電された電圧に応じて動作し、前記比較信号より遅延した前記出力信号を出力するインバータと、
を備えることを特徴とするリップルコンバータ。