KR102228186B1 - 피크­밸리 다상 레귤레이터용 주입 동기된 위상조정 - Google Patents

피크­밸리 다상 레귤레이터용 주입 동기된 위상조정 Download PDF

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Abstract

피크-밸리 다상 레귤레이터의 위상을 주입 동기할 수 있는 시스템 및 방법은 램프 제어 신호와 출력 전압 에러 신호를 비교하고 대응하는 슬로프 재설정 신호를 제공하는 단계, 동일하게 이격된 고측면 램프 신호 및 동일하게 이격된 저측면 램프 신호를 전개하도록 슬로프 재설정 신호의 변이를 사용하는 단계, 및 다상 작동 동안 동일하게 이격된 펄스 제어 신호를 대응하게 전개하는 위상의 각각에 고측면 신호 중 대응하는 하나 및 저측면 램프 신호 중 대응하는 하나를 주입하는 단계를 포함한다. 그러한 주입 동기는 추가적인 위상이 제 1 위상을 갖는 상을 벗어나 작동하는 것을 허용하고 하이 듀티 사이클에서의 작동을 허용한다.

Description

피크­밸리 다상 레귤레이터용 주입 동기된 위상조정{INJECTION LOCKED PHASING FOR A PEAK-VALLEY MULTIPHASE REGULATOR}
본 발명은 위상 회로의 각각이 서로에 대해 위상을 벗어나 작동하도록 피크-밸리 다상 레귤레이터용 주입 동기를 사용한 주입 동기된 위상조정 시스템 및 방법에 관한 것이다.
본 출원은 모든 의도와 목적을 위해 전체에서 참조에 의해 여기에 병합된 2013년 09월 03일에 출원된, 미국가출원 제61/873,171호의 혜택을 청구한다.
기존 다상 전류 모드 벅 스위처(또는 레귤레이터)는 종래의 피크 또는 밸리 전류 아키텍처를 토대로 하고 제한된 듀티 사이클(예, 약 30% 이하)에서만 잘 수행한다. 일부 다상 아키텍처는 약 30%를 초과하는 듀티 사이클에서 디튜닝될 필요가 있다. 그에 대한 대안은 종래의 PLL을 갖는 피크-밸리 전류 모드 레귤레이터이다. 그러나 PLL의 튜닝은 전압 루프와 상호작용하고 그래서 빠른 과도응답 및 양호한 위상 분리가 PLL 튜닝으로 얻어질 수 없었다. 전압 모드 레귤레이터는 피크-밸리 전류 모드 레귤레이터만큼 많은 고유한 위상 마진을 가지지 않는다. 또 다른 종래의 접근은 슬로프 보상을 추가하도록 이루어진다. 슬로프 보상은 일부 과도응답 및 위상 분리 개선을 제공했지만, 주요한 문제를 해결하지 못했다.
본 발명의 목적은 위상 회로의 각각이 서로에 대해 위상을 벗어나 작동하도록 피크-밸리 다상 레귤레이터용 주입 동기를 사용한 주입 동기된 위상 시스템 및 방법을 제공하는 것이다.
피크-밸리 다상 레귤레이터의 위상을 주입 동기할 수 있는 시스템 및 방법은 램프 제어 신호와 출력 전압 에러 신호를 비교하고 대응하는 슬로프 재설정 신호를 제공하는 단계, 동일하게 이격된 고측면 램프 신호 및 동일하게 이격된 저측면 램프 신호를 전개하도록 슬로프 재설정 신호의 변이를 사용하는 단계, 및 다상 작동 동안 동일하게 이격된 펄스 제어 신호를 대응하게 전개하는 위상의 각각에 고측면 신호 중 대응하는 하나 및 저측면 램프 신호 중 대응하는 하나를 주입하는 단계를 포함한다.
본 발명의 주입 동기는 추가적인 위상이 제 1 위상을 갖는 위상을 벗어나 작동하는 것을 허용하고 하이 듀티 사이클에서의 작동을 허용한다.
본 발명의 혜택, 특징, 및 이점은 다음의 설명 및 첨부된 도면에 관련해서 더 잘 이해될 것이고, 여기서:
도 1은 본 발명의 실시예에 따라 실행된 레귤레이터를 포함하는 전원 공급기로 구성된 컴퓨터 시스템의 단순화된 블록도이고;
도 2는 일 실시예에 따른 도 1의 레귤레이터의 추가적인 제어 회로를 갖는 제 1 위상 회로의 단순화된 개략적인 블록도이며;
도 3은 일 실시예에 따라 도 1의 레귤레이터의 각각의 추가적인 위상 회로를 나타내는 단순화된 개략적인 블록도이고;
도 4는 일 실시예에 따라 N개의 위상(1,...,N)으로 실행된 도 1의 레귤레이터용 AC 전류 평형 회로의 개략적인 도면이며;
도 5는 세 개(3)의 위상(N=3)을 포함하는 일 실시예에 따른 도 1의 레귤레이터의 작동을 도시하는 타이밍도이고;
도 6은 일 실시예에 따라 실행된 도 2의 FLL 블록의 단순화된 개략적인 블록도이며; 그리고
도 7은 4개까지의 위상에 대해 각각의 위상 회로를 위한 HSR 및 LSR 트리거 펄스를 전개하기 위한 일 실시예에 따라 실행된 도 2의 페이저 블록의 단순화된 개략적인 블록도이다.
여기에 설명된 바와 같은 주입 동기된 위상 시스템 및 방법은 위상 회로의 각각이 서로에 대해 위상을 벗어나 작동하도록 피크-밸리 다상 레귤레이터용 주입 동기를 사용한다. 주입 동기는 튜닝 없이 그리고 타협하는 성능 없이 더 높은 듀티 사이클(예, 30%를 초과)에서 효율적 작동을 가능하게 하는 위상 회로 사이의 위상조정을 제공한다. 본 아키텍처는 듀티 사이클 제한 없이 전류 모드 레귤레이터의 혜택을 제공한다. 본 아키텍처는 더 작은 출력 필터를 가능하게 하고(예, 더 작은 출력 인덕터 및/또는 더 작은 출력 커패시터) 및/또는 더 양호한 과도현상 성능을 가능하게 한다. 본 아키텍처는 더 빠르고 및/또는 더 효율적으로 작동하도록 프로세서 또는 그와 유사한 것과 같은, 부하를 허용한다.
도 1은 본 발명의 일 실시예에 따라 실행된 레귤레이터(103)를 포함하는 전원 공급기(101)로 구성된 컴퓨터 시스템(100)의 단순화된 블록도이다. 전원 공급기(101)는 연결 시스템(105)을 통해 컴퓨터 시스템(100)의 다른 시스템 디바이스에 전원을 제공하는 하나 이상의 공급 전압을 전개한다. 연결 시스템(105)은 버스 시스템 또는 스위치 시스템 또는 컨덕터의 세트 또는 그와 유사한 것일 수 있다. 도시된 실시예에서, 컴퓨터 시스템(100)은 전원 공급기(101)로부터 공급 전압을 수신하도록 연결 시스템(105)에 결합된 프로세서(107)와 주변 시스템(109) 모두를 포함한다. 도시된 실시예에서, 주변 시스템(109)은 시스템 메모리(111)(예, RAM(랜덤 액세스) 및 ROM(판독 전용) 메모리 유형 디바이스 및 메모리 제어기 및 그와 유사한 것의 임의의 조합을 포함), 및 그래픽 제어기, 인터럽트 제어기, 키보드 및 마우스 제어기, 시스템 저장 디바이스 제어기(예, 하드 디스크 드라이브 및 그와 유사한 것을 위한 제어기) 등과 같은 시스템 제어기, 및 그와 유사한 것을 포함할 수 있는 입력/출력(I/O) 시스템(113)의 임의의 조합을 포함할 수 있다. 도시된 시스템은 해당 기술분야의 당업자에 의해 이해될 바와 같이 다양한 프로세서 시스템 및 지원 디바이스가 프로세서 칩 상에 일체화될 수 있기 때문에 예시적일 뿐이다.
도 2는 일 실시예에 따라 레귤레이터(103)의 추가적인 제어 회로를 갖는 제 1 위상 회로(200)의 단순화된 개략적인 블록도이다. 레귤레이터(103)는 다상 피크-밸리 전류 모드 레귤레이터로서 실행된다. 여기에 설명된 바와 같이, 레귤레이터(103)는 레귤레이터의 다상을 더 빠르고 및/또는 더 효율적인 작동을 위해 서로에 대해 위상을 벗어나 작동하도록 주입 동기를 사용한다.
출력 전압 VOUT의 목표 전압 레벨을 나타내는 전압 VDAC가 제공된다. 포지티프 입력 및 리턴(RTN) 신호에 각각 저항 디바이스 R1 및 R2를 통해 제공된 아날로그 접지(AGND)를 따르는, VDAC는 출력에서 기준 전압 VREF를 전개하는, 증폭기(201)(연산 증폭기 또는 그와 유사한 것과 같음)의 네거티브 입력에 레지스터 R3를 통해 제공된다. 피드백 레지스터 R4는 증폭기(201)의 네거티브 입력 및 출력 사이에 결합된다. 일반적으로, 접지는 프로세서(107) 또는 그와 유사한 것과 같은 부하에서 감지되고, 증폭기(201)는 VREF에 의해 제공된 더 정확한 기준 전압 레벨을 제공하도록 VDAC를 조절하도록 적절한 오프셋을 발생시키도록 사용된다.
VOUT(또는 그것의 피드백 버전)은 포지티브(비-반전) 입력에서 VREF를 수신하고, 출력에서 보상 전압 VCOMP를 제공하는, 에러 증폭기(203)의 네거티브(또는 반전) 입력에 제공된다. 일반적으로, VREF는 VOUT의 목표 전압 레벨을 나타내고, VOUT의 에러량을 나타내는 VCOMP가 요구되는 레벨로 VOUT의 전압 레벨을 조절하도록 제어 루프에서 제어 신호로서 발생된다. VCOMP는 또한 출력 전압 에러 신호로 언급될 수 있다.
VCOMP는 비교기(207)의 포지티브 입력에 결합된 노드(205) 상에 인가된다. 제 1 전류원(209)은 VDD로 도시된 소스 또는 공급 전압과, 상부 윈도우 전압 VW+를 전개하는 상부 윈도우 노드(211) 사이에 결합된다. 제 1 조절가능한 윈도우 레지스터(213)는 노드(211, 205) 사이에 결합되고 윈도우 레지스터(213)의 저항값을 결정하거나 그렇지 않으면 제어하기 위한 레지스터 제어값 RW를 수신한다. 도시된 실시예에서, 대안적인 및/또는 아날로그 제어 실시예가 심사숙고됨에도, RW는 RW<0:7>로 도시된 8-비트 디지털 값이다. 전류원(209)은 노드(211)에 제공된 윈도우 전류 IW를 전개한다. 일 실시예에서, 윈도우 전류 IW는 전압 VDAC, 또는 gmㆍVDAC에 의해 승산된 트랜스컨덕턴스 이득 "gm"으로서 결정된다. 전류원(209)은 트랜스컨덕턴스 이득 gm에 기반해서 VDAC를 수신하고 IW를 발생시키는 트랜스컨덕턴스 증폭기 또는 그와 유사한 것으로서 실행될 수 있다.
제 2 조절가능한 윈도우 레지스터(215)는 노드(205)와 하부 윈도우 전압 VW-를 전개하는 하부 윈도우 노드(217) 사이에 결합된다. 윈도우 레지스터(215)는 또한 윈도우 레지스터(215)의 저항값을 결정하거나 그렇지 않으면 제어하기 위한 레지스터 제어값 RW를 수신한다. 제 2 전류원(219)은 노드(217)와 접지(GND)와 같은, 기준 노드 사이에 결합된다. 전류원(219)은 또한 노드(217)로부터 끌어당겨지는, 윈도우 전류 IW를 전개한다. 전류원(219)은 트랜스컨덕턴스 이득 gm에 기반해서 VDAC를 수신하고 IW를 발생시키는 트랜스컨덕턴스 증폭기 또는 그와 유사한 것으로서 실행될 수 있다.
또 다른 전류원(221)은 리플 노드(227)에 결합된 다른 스위치된 단자를 갖는, 단극 단투(SPST) 스위치(223)의 제 1 스위치된 단자와 VDD 사이에 결합된다. 또 다른 전류원(225)은 노드(227)와 GND 사이에 결합된다. 커패시턴스 "CR1"을 갖는 리플 커패시터(226)가 노드(227)와 GND 사이에 결합된다. 전류원(221, 225)은 전류원(209, 219)에 대한 것과 유사한 방식으로 트랜스컨덕턴스 이득 gm을 갖는 트랜스컨덕턴스 증폭기 또는 그와 유사한 것으로 각각 실행될 수 있다. 전류원(221)은 전류 I1=gmㆍVDAC를 전개하고 전류원(225)은 전류 I2=gmㆍVIN을 전개하며, 여기서 VIN은 레귤레이터(103)의 입력 전압이다. 따라서, 전류 I1은 일반적으로 입력 전압 VIN에 비례한다. VDAC는 VOUT을 나타내는 레벨(또는 목표 전압 레벨)을 갖고, 그래서 전류 I2는 출력 전압 VOUT에 비례한다.
스위치(223)는 레지스터 디바이스 또는 그와 유사한 것으로서 실행될 수 있다. 스위치(223)는 제 1 위상 또는 위상 1에 대해 펄스 폭 모듈레이션(PWM) 신호 PWM1을 수신하는 제어 입력을 가진다. PWM1 신호는 VIN을 VOUT으로 변환하기 위한 제어된 듀티 사이클에서 "활성"과 "비활성" 상태 사이에 변이한다. 일 실시예에서, PWM1이 "활성"이거나 그렇지 않으면 하이로 인가될 때, 그것은 스위치(223)를 닫고 그리고 그것이 "비활성"이거나 로우로 인가될 때, 스위치(223)는 열린다. 전류원(221,225), 스위치(223) 및 커패시터(226)는 리플 노드(227) 상의 리플 전압 VR1을 전개하기 위한 전압 발생기를 집합적으로 형성한다. VR1은 PWM1이 활성일 때 램프 업하고 PWM1이 비활성일 때 램프 다운하는 램프 제어 신호이다. VCOMP와 VR1 사이의 가로지름 또는 교차는 여기에 더 설명되는 바와 같이 PWM1의 변이의 타이밍을 확립한다.
VR1은 비교기(207)의 네거티브 입력에 제공된다. 비교기(207)의 출력은 신호 SLOPERESET를 인가한다. 고측면 트리거 신호 HSR<1>은 반전된 설정(S) 입력에서 PWM1을 수신하는, 설정-재설정 플립-플롭(SRFF)(233)의 재설정(R)에 제공된다. SRFF(233)의 비반전된 또는 Q 출력은 SPST 스위치(235)(트랜지스터 디바이스 또는 그와 유사한 것을 사용하여 실행될 수 있음)의 제어 입력에 제공된다. 스위치(235)의 제 1 스위치된 단자가 노드(211)(전압 VW+)에 결합되고 다른 스위치된 단자가 노드(239)에 결합된다. 커패시턴스 "CS"를 갖는 슬로프 커패시터(237)는 노드(211, 239) 사이에 결합되고, 여기서 커패시턴스 CS 및 CR1은 같을 수 있다. 전류원(241)은 노드(239)와 GND 사이에 결합되고 노드(239)로부터 GND로 전류 I3=gm(VIN-VDAC)를 끌어당긴다. 전류원(241)은 또한 트랜스컨덕턴스 이득 gm을 갖는 트랜스컨덕턴스 증폭기 또는 그와 유사한 것으로 실행될 수 있다. 이 경우에, 전류원(241)은 VIN과 VOUT 사이의 차이에 비례하는 전류 I3를 전개한다. 노드(239)는 재설정(RST) 비교기(252)의 네거티브 입력에 결합된다. SRFF(233), 스위치(235), 커패시터(237), 및 전류원(241)은 고측면 램프 발생기를 집합적으로 형성한다.
저측면 트리거 신호 LSR<1>은 설정 입력에서 PWM1을 수신하는 또 다른 SRFF(243)의 재설정 입력에 제공된다. SRFF(243)의 Q 출력은 또 다른 SPST 스위치(245)(역시 트랜지스터 디바이스 또는 그와 유사한 것을 사용하여 실행될 수 있음)의 제어 입력에 제공된다. 스위치(245)의 제 1 스위치된 단자가 노드(217)(전압 VW-)에 결합되고 다른 스위치된 단자가 노드(249)에 결합된다. 커패시턴스 "CS"를갖는 또 다른 슬로프 커패시터(247)는 노드(217, 249) 사이에 결합된다. 전류원(251)은 노드(249)와 VDD 사이에 결합되고 (VDD 또는 다른 소스 전압으로부터) 노드(249)로 전류 I4=gmㆍVDAC를 제공한다. 전류원(251)은 다른 전류원에 대해 앞서 설명된 유사한 방식으로 트랜스컨덕턴스 이득 gm을 갖는 트랜스컨덕턴스 증폭기 또는 그와 유사한 것으로 실행될 수 있다. 이 경우에, 전류 I4는 출력 전압 VOUT(VDAC로 표시됨)에 비례한다. SRFF(243), 스위치(245), 커패시터(247), 및 전류원(251)은 저측면 램프 발생기를 집합적으로 형성한다.
노드(249)는 설정(SET) 비교기(253)의 포지티브 입력에 결합된다. VR1을 전개하는 리플 노드(227)는 RST 비교기(252)의 포지티브 입력에 그리고 SET 비교기(253)의 네거티브 입력에 결합된다. RST 비교기(252)의 출력은 또 다른 SRFF(255)의 재설정 입력에 제공되고 SET 비교기(253)의 출력은 SRFF(255)의 설정 입력에 제공된다. 비교기(252, 253) 및 SRFF(255)는 PWM1을 전개하도록 비교기 및 래치 회로를 집합적으로 형성한다. SRFF(255)의 Q 출력은 제 1 전자 스위치 Q1의 게이트에 제공되는 것으로 도시되는, 위상 1에 대한 PWM1 신호를 인가한다. PWM1 신호는 또한 반전되고(반전 버블) 그런 후에 제 2 전자 스위치 Q2의 게이트에 제공되는 것으로 도시된다. 도시된 도면은 단순화된 것으로 이해된다. PWM 신호(PWM1을 포함)는 스위치 Q1 및 Q2 중 어느 하나를 인가하는 드라이버(미도시)에 일반적으로 제공된다. PWM1이 높아질 때, Q1은 턴 오프되는 반면에, Q2는 턴 온된다. PWM1이 낮아질 때, Q1은 턴 오프되고 Q2은 턴 온된다.
드라이버는 스위치 Q1 및 Q2 중 하나만이 VIN을 GND로 쇼트하는 것을 회피하도록 임의의 시간에 턴 온 되는 것을 보장하도록 제어 회로 또는 그와 유사한 것을 포함할 수 있다. 연속 전도 모드(CCM) 또는 그와 유사한 것과 같은, 일부 구성 또는 작동 모드에서, Q2는 Q1이 다시 턴 온 되기 전에 그것이 턴 오프 되는 시간에 사이클의 끝까지 온 상태로 남을 수 있다. DCM(불연속 전도 모드)이 실행된다면, Q2는 양 스위치가 임의의 시간의 기간 동안 오프 상태이도록 사이클의 끝 이전에 턴 오프될 수 있다.
도시된 실시예에서, 전자 스위치 Q1 및 Q2는 해당 기술분야의 당업자에게 공지된 바와 같이 한 쌍의 N-채널 금속-산화 반도체, 전계-효과 트랜지스터(MOSFETs)와 같은 FET 또는 MOS 유형 디바이스로서 도시된다. 전자 스위칭 디바이스의 다른 유형은 다른 유형의 FET 및 그와 유사한 것, 및 양극성 접합 트랜지스터(BJTs) 또는 절연-게이트 양극성 트랜지스터(IGBTs) 및 그와 유사한 것과 같은 다른 유형의 트랜지스터 등을 포함하여 사용될 수 있다. 또한, 트랜지스터 카테고리 중 어느 하나에서 P-채널 또는 P-유형 디바이스와 같은, 상반된 전도성 유형이 사용될 수 있다.
입력 전압 VIN은 위상 노드(257)에 결합된 소스를 갖는 Q1의 드레인에 결합된다. 위상 노드(257)는 Q2의 드레인에 그리고 출력 인덕터 L1의 일 단부에 결합된다. Q2의 소스는 AGND에 결합된다. 출력 인덕터 L1의 다른 단부는 출력 전압 VOUT을 전개하는 출력 노드(259)에 결합된다. 출력 노드(259)는 AGND에 결합된 다른 단부를 갖는, 출력 커패시터 CO의 일 단부에 더 결합된다. 출력 연결부(261)는 다른 위상 회로의 출력에 결합하도록 도시되고, 여기서 위상 회로의 출력은 VOUT을 전개하도록 노드(259)에 함께 결합된다.
제 1 위상 회로(200)의 일반적인 작동이 이제 설명된다. 전류원(209, 219)은 작동 동안 윈도우 레지스터(213, 215)를 통해 일정한 전류가 흐르는 것을 보장한다. 윈도우 레지스터(213, 215)는 각각 조절가능함에도, 그들은 작동 동안 실질적으로 동일한 저항을 갖도록 동일한 조절 레지스터 제어값 RW에 의해 동시에 조절된다. 이 방식으로, VCOMP의 전압 레벨은 VCOMP의 전압 레벨에 상관 없이 상부 및 하부 윈도우 전압 VW+ 및 VW- 사이에 센터링된 채도 남는다. 달리 말해서, VW+와 VW- 모두 VCOMP가 변함에 따라 VCOMP와 함께 플로팅하고, 그래서 VW+ - VCOMP = VCOMP - VW-이다. VW+와 VW- 사이의 전체 윈도우 전압은 여기에 더 설명된 바와 같이 PWM1의 스위칭 주파수 FSW를 조절하도록 RW에 의해(윈도우 레지스터의 저항을 증가시키거나 감소시키는 것에 의해) 조절된다.
PWM1이 낮을 때(비활성), 스위치(223)는 열리고 그래서 전류원(225)은 리플 커패시터(226)를 방전시키고 그래서 VR1의 전압 레벨은 출력 전압에 비례하는(예, VDAC에 비례함) 일반적으로 일정한 속도로 램프 다운한다. PWM1이 앞서 하이로부터 로우로 변이했을 때, SRFF(233)는 노드(239)의 전압이 VW+의 전압 레벨로 끌어당겨지도록 스위치(235)를 닫아서 출력을 높게 끌어당기도록 설정된다는 것이 언급된다. 달리 말해서, PWM1은 로우인 반면에, 커패시터(237)는 방전된 채로 남고 노드(239)는 VW+로 클램프된다.
VR1이 노드(249)의 전압 레벨 아래로 강하할 때, 비교기(253)의 출력은 높아지고 PWM1을 높게 끌어당겨서 SRFF(255)를 설정한다. PWM1이 높을 때(활성), Q1이 턴 온되고(Q2는 턴 오프됨) 그래서 VIN이 사이클의 전원 부분 동안 위상 노드(257)를 통해 출력 인덕터 L1에 결합된다. PWM1이 높아질 때, 스위치(223)는 닫히고 그래서 전류원(221)은 리플 커패시터(226)를 충전한다. PWM1이 높아지고 역시 SRFF(243)를 설정하고 그래서 그것은 스위치(245)를 닫도록 Q 출력을 높게 끌어당긴다. 스위치(245)는 PWM1이 높은 동안 닫히고 그것은 커패시터(247)를 방전시키고 노드(249)의 전압을 VW-로 클램프한다.
전류원(225)이 커패시터(226)로부터 전류 I2를 지속적으로 끌어당김에도, VIN의 전압이 벅 타입 구성에서 VOUT(VDAC로 나타남)보다 더 크고, 그래서 전류 I1=gmㆍVIN는 I2=gmㆍVDAC보다 더 크다는 것이 언급된다. 이 방식으로, 커패시터(226)는 gm(VIN-VDAC)의 포지티브 전류로 충전되고 그래서 VR1의 전압 레벨은 VIN과 VOUT 사이의 차이에 일반적으로 비례해서 램프 업한다. VR1이 VCOMP를 초과해서 상승할 때, 비교기(207)는 하이로부터 로우로 SLOPERESET 신호를 변이한다. SLOPERESET 신호는 SRFF(233)를 재설정하고 그래서 스위치(235)가 열린다. 스위치(235)가 열릴 때, 전류원(241)은 전류 I3에 의해 커패시터(237)를 방전시키고, 여기서 I3=gm(VIN-VDAC)이다. 따라서 노드(239)는 동일한 충전/방전 전류가 작동하기 때문에 커패시터(226)의 충전에 비례하는 비율로 방전시킨다. 커패시터(237)의 커패시턴스가 커패시터(226)의 것과 동일하다면, 그때 그들은 실질적으로 동일한 비율로 각각 충전되고 방전된다.
VR1의 전압 레벨(램핑 업)이 노드(239)의 전압 레벨(램핑 다운)을 초과할 때, 그때 RST 비교기(252)는 PWM1을 로우로 다시 끌어당기도록 SRFF(255)를 재설정하도록 출력을 하이로 인가한다. 낮아지는 PWM1은 스위치(235)를 닫도록 SRFF(233)를 설정해서 커패시터(237)를 방전시키고 노드(239)를 VW+로 다시 재-클램프한다. 낮아지는 PWM1은 또한 전류원(221)을 제거하는 스위치(223)를 열고 그래서 리플 커패시터(226)는 비율 gmㆍVDAC로 다시 한번 더 방전되고 그래서 VR1은 다시 램프 다운한다. VR1이 VCOMP의 전압 레벨 아래로 강하할 때, 비교기(207)의 출력은 SRFF(243)를 재설정하도록 로우로부터 하이로 SLOPERESET을 변이한다. 스위치(245)가 열리고 그래서 커패시터(247)는 전류 I4=gmㆍVDAC에 의해 충전되고, 그래서 노드(249)는 VW-로부터 램핑 업을 시작한다.
VR1이 노드(249)가 램핑 업하는 비율에 비례하는 비율로 램핑 다운된다는 것이 언급된다. 커패시터(247)의 커패시턴스 CS가 리플 커패시터(226)(CR1)의 것과 같다면, 그때 둘 모두는 서로를 향해 반대 방향으로 동일한 비율로 램프한다. 노드(249)의 전압(램핑 업)이 전압 VR1(램핑 다운)을 초과할 때, 그때 비교기(253)는 출력을 하이로 인가해서 다음 사이클을 시작하도록 PWM1을 다시 하이로 끌어당기는 SRFF(255)를 설정한다. 작동은 PWM의 연속적인 사이클 동안 이 방식으로 반복한다.
PWM1이 하이일 때 리플 전압 VR1이 VIN-VOUT에 비례하는 비율로 램프 업하고 PWM1이 로우일 때 출력 전압 VOUT에 비례하는 비율로 램프 다운한다는 것이 언급된다. PWM1이 하이일 때, Q1은 턴 온되고 그래서 출력 인덕터 L1을 가로지르는 전압은 VIN-VOUT이다. PWM1이 로우일 때, Q2가 턴 온되고 그래서 출력 인덕터 L1을 가로지르는 전압은 VOUT-GND, 또는 단지 VOUT뿐이다. 이 방식으로, 레귤레이터(103)는 입력 전압과 출력 전압을 토대로 출력 인덕터 L1을 통해 리플 전류를 나타내는 리플 전압을 전개하는 합성 리플 레귤레이터를 따라 구성된다. 인덕터를 가로지르는 전압에 비례하는 전류를 갖는 커패시터를 구동하는 것은 요구되는 합성 리플 파형 형태를 제공하는 것으로 알려져 있다. 달리 말해서, 합성 리플 레귤레이터는 출력 인덕터를 통해 파형 리플 전류를 효과적으로 복제하는 보조 전압 파형을 발생시키고(이 경우에, 리플 전압 VR1), 출력 전압의 조절을 제어하도록 히스테리시스 비교기의 토클링을 제어하도록 보조 전압 파형을 사용한다.
위에 언급된 바와 같이, PWM1이 하이일 때 VR1은 램프 업하는 반면에, 커패시터(237)에 의해 노드(239) 상에 전개된 램프는 VW+의 전압 레벨로부터 감소하고 PWM1 상의 펄스를 종료시키도록 사용된다. 또한, PWM1이 로우일 때 VR1은 램프 다운하는 반면에, 커패시터(247)에 의해 노드(249) 상에 전개된 램프는 VW+의 전압 레벨로부터 감소하고 PWM1 상의 다음 펄스를 시작하도록 사용된다. 램프 전압이 윈도우 전압 VW+와 VW- 중 어느 하나에 대해서 일정한 비율로 램프하기 때문에, VW+와 VW-사이의 전체 윈도우 전압은 PWM1의 스위칭 주파수를 조절하도록 사용될 수 있다. 특히, 전체 윈도우 전압 VW+­VW-이 증가될 때, 스위칭 주파수 FSW가 감소되고 전체 윈도우 전압 VW+­VW-이 감소될 때, FSW가 증가된다. 따라서 레지스터 제어값 RW는 제 1 위상 회로(200)의 FSW를 제어하도록 사용될 수 있다.
레귤레이터(103)는 가변 주파수 스위처이고 여기서 스위칭 주파수 FSW는 과도현상 부하 조건에 따라 변할 수 있다. 그러나 레지스터(213, 215) 모두의 저항을 제어하도록 RW를 인가하는 것에 의해 정상 상태 스위칭 주파수 FSW를 제어하도록 주파수 고정된 루프(FLL) 블록(267)이 포함된다. FSW의 목표 정상 상태 주파수를 나타내는 값을 가진 주파수 설정값 FSET가 수신된다. 일 실시예에서, 임의의 적합한 주파수 범위가 심사숙고될 수 있음에도, FSW는 2 기가헤르츠(GHz)와 6 GHz 사이의 범위일 수 있다. FLL 블록(267)은 정상 상태 FSW를 조절하도록 PWM1 및 FSET를 수신하고 RW를 출력한다(디지털값 RW<0:7>). 하나의 그러한 스킴 중 일 실시예가 전체로서 참조에 의해 여기에 병합된 2010년 07월 13일 "가변 주파수 스위칭 레귤레이터의 정상 상태 주파수 제어(Steady State Frequency Control Of Variable Frequency Switching Regulators)"로 명명된 미국 특허 제7,755,341호에 설명된다.
도 6은 일 실시예에 따라 실행된 FLL 블록(267)의 단순화된 개략적인 블록도이다. PWM1은 PWM1의 상승(및/또는 하강) 엣지를 감지하고 펄스 신호 P 상에 대응하는 펄스를 제공하는 엣지 검출기(601)의 입력에 제공된다. P 신호는 노드(607)에 결합된 제 1 스위치된 단자 및 GND에 결합된 제 2 스위치된 단자를 갖는, SPST 스위치(603)의 제어 입력에 제공된다. 전류원(605)은 VDD와 노드(607) 사이에 결합되고 노드(607)로 고정된 전류 IT를 소싱한다. 커패시턴스 "CT"를 갖는 커패시터(608)는 노드(607)와 GND 사이에 결합된다. 노드(607)는 역시 PWM1을 수신하고 샘플 및 홀드 신호 VSAH를 출력하는, 샘플 및 홀드(S&H) 회로(609)의 입력에 제공된다. VSAH는 FSET를 수신하고 디지털 레지스터 제어값 RW<0:7>를 제공하는 주파수 제어 블록(611)의 입력에 제공된다.
작동에서, 엣지 검출기(601)는 PWM1의 주파수를 나타내는 주파수에서 신호 P 상에 일련의 펄스를 발생시킨다. P의 각각의 펄스 사이의 시간은 사이클 바이 사이클 토대로 PWM1의 실제 기간을 나타낸다. P 상의 각각의 펄스는 커패시터(608)를 방전시키도록 스위치(603)를 일시적으로 닫는다. 그런 후에 스위치(603)가 열리고 커패시터(608)가 P상의 다음 펄스에 의해 방전될 때까지 전류원(605)은 선택된 비율로 커패시터(608)를 충전하고, 그래서 톱니 파형 ST가 노드(607) 상에 전개한다. 충전의 선택된 비율은 IT와 CT의 값에 의존한다. 톱니 파형 ST의 주파수는 PWM1의 주파수를 나타내고, ST의 램프 듀레이션은 PWM1의 각각의 사이클의 주파수를 나타낸다. S&H 회로(609)는 입력에서 ST 신호를 샘플링하고 반면에 PWM1은 로우와 같이, 제 1 상태에 있고, 그런 후에 PWM1이 낮아지는 것으로부터 높아지는 바와 같이, 변이할 때 VSAH 신호로서 샘플링된 값을 홀딩한다. 따라서, PWM1이 높아질 때 P가 펄스된다면, 그때 S&H 회로(609)가 ST의 피크값에 VSAH를 홀딩하도록 트리거할 때 ST는 피크값에 있다. 이 방식으로, VSAH는 사이클로부터 사이클로의 ST의 피크 전압이다. IT 및 CT의 값이 공지되기 때문에, VSAH의 전압 레벨에 의해 반사된 ST의 피크 전압 레벨은 PWM1의 기간 및 주파수를 반사시킨다.
이러한 방식으로, 엣지 검출기(601), 스위치(603), 전류원(605), 커패시터(608) 및 S&H 회로(609)는 PWM1의 기간 및/또는 주파수를 측정하고 사이클 바이 사이클 토대로 PWM1의 기간을 나타내는 전압 레벨을 갖는 "기간 전압"으로서 VSAH를 제공하기 위한 타이밍 회로 또는 주파수 검출기를 집합적으로 형성한다.
VSAH 및 FSET는 RW<0:7>를 제공하는 출력을 갖는 주파수 제어 블록(611)의 각각의 입력에 제공된다. FSET는 목표 정상-상태 스위칭 주파수를 나타내는 목표 전압 레벨을 제공하도록 사용된다. 일반적으로, 주파수 제어 블록(611)은 RW(RW<0:7>로 도시됨)로 변환되는 주파수 에러 신호(전압 또는 전류 또는 다른 신호 유형)를 전개하도록 비교기 회로 또는 그와 유사한 것을 사용하여 FSET와 VSAH를 비교한다. 따라서 RW는 FLL 작동에 따라 FSET에 의해 지시된 주파수 레벨로 PWM1의 주파수를 조절하도록 사용된다. 또한 주파수 제어 블록(611)의 세부사항은 제공되지 않는다. 그럼에도, 종래 특허 제7,755,341호는 FLL 개념을 사용하여 정상 상태 주파수 제어의 개념을 도시한다. 이 방식으로, FLL 블록(267)은 PWM1의 실제 주파수(그리고 따라서 기간)를 나타내는 전압 레벨을 갖는 VSAH를 전개하고 정상 상태 작동 주파수를 제어하도록 레지스터 제어값 RW를 더 제공한다.
레귤레이터(103)가 가변 주파수를 갖고 여기서 실제 작동 주파수는 부하 과도현상 증가에 응답해서 증가시키거나(부하 레벨의 상대적으로 빠른 증가) 부하 과도현상 감소에 응답해서 감소시킬 수 있다(부하 레벨의 상대적으로 빠른 감소)는 것이 언급된다. 그런 후에 실제 주파수는 FLL 블록(267)에 의해 제어되는 바와 같이 정상 상태 주파수로 다시 드리프트한다.
다시 도 2에 대해 언급하면서, 페이저(269)는 위상 1의 타이밍을 토대로 다른 위상 회로의 타이밍을 설정하도록 사용되고, 여기서 "N"은 2 이상의 임의의 적합한 정수이다. 두 개 이상의 임의의 수의 위상이 심사숙고된다. 페이저 회로(269)는 SLOPERESET 및 VSAH를 수신하고 N 고측 트리거 신호 HSR<1:N> 및 대응하는 N 저측 트리거 신호 LSR<1:N>을 제공한다. 각각의 저측 트리거 신호는 대응하는 위상 회로에서 저측 램프 전압을 시작하도록 사용된다. 저측 램프 전압은 언제 위상에 대응하는 PWM 신호(또는 펄스 제어 신호)를 시작할지를 결정하도록 대응하는 위상 회로 내에서 대응하는 리플 전압과 비교된다. 유사하게, 각각의 고측 트리거 신호는 대응하는 위상 회로에서 고측 램프 전압을 시작하도록 사용된다. 고측 램프 전압은 언제 그 위상에 대응하는 PWM 신호를 종료할지 결정하도록 대응하는 위상 회로 내에서 대응하는 리플 제어 전압과 비교된다.
제 1 위상 회로(200)에 대한 고측 및 저측 트리거 신호 HSR<1> 및 LSR<1>은 제 1 위상 회로(200)에서 대응하는 리플 전압 VR1과 VCOMP를 비교하는 것을 토대로 한다. 비교기(207)는 SLOPERESET 신호의 변이를 발생시키도록 이러한 비교를 수행한다. VR1이 VCOMP로 상승할 때, SLOPERESET은 로우 변이하고 위상 블록(269)은 SRFF(233)를 재설정하도록 HSR<1> 상의 트리거 펄스를 인가한다. 이것은 상부 윈도우 전압 VW+로부터 램프 다운하는 노드(239) 상의 고측면 램프 전압을 시작한다. VR1이 노드(239) 상의 고측면 램프 전압을 교차하도록 상승할 때, 비교기(252)는 PWM1 로우를 재설정하도록 SRFF(255)를 재설정하도록 변이하고, 그래서 VR1은 다시 램핑 다운을 시작한다.
VR1이 VCOMP로 강하할 때, 비교기(207)는 SLOPERESET 하이 변이하고 위상 블록(269)은 SRFF(243)를 재설정하도록 LSR<1> 상의 트리거 펄스를 인가한다. 이것은 하부 윈도우 전압 VW-로부터 램프 업하는 노드(249) 상의 저측면 램프 전압을 시작한다. VR1이 노드(249) 상의 저측면 램프 전압을 교차하도록 강하할 때, 비교기(253)는 PWM1을 다시 하이로 설정하도록 SRFF(255)를 설정하도록 변이하고, 그래서 VR1은 또 다시 램핑 업을 시작한다. 작동은 이 방식을 반복한다.
다른 위상 회로에 대한 고 및 저측면 트리거 신호 HSR<2:N> 및 LSR<2:N>은 HSR<1> 및 LSR<1>의 인가, PWM1의 기간 및 위상 N의 수를 토대로 한다. 여기에 더 설명된 바와 같이, 페이저 회로(269)는 HSR<1>에 응답해서 페이저 램프를 시작하고, 페이저 램프가 PWM1의 시간 및 위상 N의 수를 토대로 페이저 임계값 PTH에 도달할 때, 그것은 제 2 위상에 대한 고측면 램프를 트리거하도록 HSR<2>를 펄스한다. 페이저 회로(269)는 임의의 이어지는 위상에 대한 고측면 램프를 트리거하도록 이러한 공정을 반복한다. 또한, 페이저 회로(269)는 LSR<1>에 응답해서 페이저 램프를 시작하고, 페이저 램프가 PWM1의 기간과 위상 N의 수를 토대로 페이저 임계값 PTH에 도달할 때, 그것은 제 2 위상에 대해 저측면 램프를 트리거하도록 LSR<2>를 펄스한다. 페이저 회로(269)는 임의의 이어지는 위상 동안 저측면 램프를 트리거하도록 이러한 공정을 반복한다.
예를 들어, HSR<2> 및 LSR<2>는 제 2 위상 2에 대해 각각 고 및 저측면 트리거 신호이고, HSR<3> 및 LSR<3>는 제 3 위상에 대해 각각 고 및 저측면 트리거 신호이며, 그리고 (있다면) 계속 이어진다. 추가적인 위상에 대한 이어지는 HSR 및 LSR 트리거 펄스의 각각의 타이밍은 제 1 위상의 HSR<1> 및 LSR<1> 트리거 펄스의 타이밍 및 위상 사이의 위상 지연의 반복을 토대로 한다. 위상 지연은 위상의 수에 의해 나누어지는 PWM1의 기간이고, 그래서 위상의 타이밍은 위상 지연에 의해 서로 분리된다. 각각의 HSR 트리거 펄스는 대응하는 위상 회로에서 고측면 SRFF(제 1 위상의 고측면 SRFF(233)와 대응)를 재설정하도록 사용되고 각각의 LSR 트리거 펄스는 대응하는 위상 회로에서 저측면 SRFF(제 1 위상의 저측면 SRFF(243)와 대응)를 재설정하도록 사용된다.
SLOPERESET이 위상 1에 대해 동일한 기능을 수행하도록 사용될 수 있기 때문에 HSR<1> 및 LSR<1> 트리거 신호가 제 1 위상 1에서 사용을 위해 필요하지 않을 수 있다는 것이 언급된다. 예를 들어, SLOPERESET은 HSR<1> 대신에 SRFF(243)의 재설정 입력에 제공될 수 있고, SLOPERESET은 반전되고 LSR<1> 대신에 SRFF(233)의 재설정 입력에 제공될 수 있다. 사용되지 않는다면, 그때 페이저 회로(269)는 HSR<1> 또는 LSR<1>을 발생시키거나 제공하지 않고 HSR<2:N> 및 LSR<2:N> 트리거 신호만을 발생시키도록 단순화될 수 있다. 페이저 회로(269)의 작동은 아래에 더 완전하게 설명된다.
도 3은 일 실시예에 따른 레귤레이터(103)의 각각의 추가적인 위상 회로(300)를 나타내는 단순화된 대략적인 블록도이다. 수 "N"은 위상의 총 수를 나타내고, 값 "X"는 제 1 위상 1 외에 추가적인 위상의 각각을 나타내는 2 내지 N의 범위에 있는 정수 인덱스 값이다. 따라서, 값 "X"는 제 1 위상이 아닌 추가적인 위상 2-N 중 어느 하나인 위상 X를 도시하도록 도 3에 사용된다. 예를 들어, 위상 회로(300)는 제 2 위상에 대해 PWM2, 제 3 위상에 대해 PWM3, 그리고 (존재한다면) 계속 이어지는 것을 나타내는 PWM 신호 PWMX를 전개한다. 위상 회로(300)는 위상 회로(200)의 대응하는 부분과 유사한 방식으로 실행된다.
위상 회로(300)는 리플 노드(227) 상의 리플 전압 VR1과 유사한 방식으로 리플 노드(327) 상에 리플 전압 VRX를 전개하도록 위상 회로(200)의 전류원(221, 225), 스위치(223) 및 리플 커패시터(226) 각각과 유사한 방식으로 결합되는 전류원(321, 325), 스위치(323) 및 커패시턴스 "CRX"를 갖는 리플 커패시터(326)를 포함한다. 전류원(321, 325)은 리플 노드(327) 상의 램프 전압을 증가시키고 감소시키는 것을 전개하는 것에 대해 앞서 설명된 바와 유사한 방식으로, 전류 I1=gmㆍVIN 및 I2=gmㆍVDAC를 전개한다. 전류원(321, 325), 스위치(323) 및 커패시터(326)는 위상 X에 대한 리플 노드(327) 상에 리플 전압 VRX를 전개하기 위한 전압 발생기를 집합적으로 형성한다. VRX는 PWMX가 활성일 때 램프 업하고 PWMX가 위상 X에 대해 비활성일 때 램프 다운하는 램프 제어 신호이다. 위상 X의 리플 노드(327)는 SET 비교기(253)과 유사한 방식으로 작동하도록 결합되는 SET 비교기(353)의 네거티브 입력에 결합된다. 리플 노드(327)는 RST(252)와 유사한 방식으로 작동하도록 결합되는 RST 비교기(352)의 포지티브 입력에 더 결합된다.
위상 회로(300)는 노드(239) 상에 전개되는 고측면 램프와 유사한 방식으로 노드(339) 상의 고측면 램프를 전개하는 고측면 램프 발생기를 형성하도록 위상 회로(200)의 SRFF(233), 스위치(235), 커패시터(237), 및 전류원(241) 각각과 유사한 방식으로 결합된 SRFF(333), 스위치(335), 커패시터(337), 및 전류원(341)을 포함한한다. 커패시터(337) 및 노드(339)는 유사한 방식으로 노드(211)(전압 VW+를 전개)와 노드(339) 사이에 결합된다. 노드(339)는 RST 비교기(352)의 네거티브 입력에 결합된다. 전류원(341)은 전류원(241)과 유사한 방식으로 전류 I3=gm(VIN-VDAC)를 전개한다. SRFF(333)는 PWMX를 수신하는 반전된 설정 입력 및 위상 X에 대해 HSR<X>를 수신하는 재설정 입력을 가진다.
위상 회로(300)는 노드(249) 상에 전개된 저측면 램프와 유사한 방식으로 노드(349) 상의 저측면 램프를 전개하는 저측면 램프 발생기를 형성하도록 위상 회로(200)의 SRFF(233), 스위치(235), 커패시터(237), 및 전류원(251) 각각과 유사한 방식으로 결합되는 SRFF(343), 스위치(345), 커패시터(347), 및 전류원(351)을 포함한다. 커패시터(347) 및 스위치(345)는 유사한 방식으로 노드(217)(전압 VW-를 전개)와 노드(349) 사이에 결합된다. 노드(349)는 SET 비교기(253)와 유사한 방식으로 작동하도록 결합되는, SET 비교기(353)의 포지티브 입력에 결합된다. 전류원(351)은 전류원(251)과 유사한 방식으로 전류 I4=gmㆍVDAC를 전개한다. SRFF(343)는 PWMX를 수신하는 설정 입력 및 위상 X에 대해 LSR<X>를 수신하는 재설정 입력을 가진다.
RST 비교기(352)의 출력은 SRFF(355)의 재설정 입력에 결합되고, SET 비교기(353)의 출력은 SRFF(355)의 설정 입력에 결합된다. SRFF(344)의 Q 출력은 제 1 전자 스위치 Q1X의 게이트에 제공되는 것으로 도시되는 위상 X에 대해 PWMX 신호를 인가한다. PWMX 신호는 또한 반전되고(반전 버블) 그런 후에 제 2 전자 스위치 Q2X의 게이트에 제공되는 것으로 도시된다. 작동은 위상 1에 대해 설명된 것과 실질적으로 유사하다. Q1X 및 Q2X는 위상 X에 대해 출력 인덕터 LX의 일 단부에 결합된 중간 위상 노드(357)와 유사한 방식으로 입력 전압 VIN과 GND 사이에 결합된다. LX의 다른 단부는 연결부(261) 또는 그와 유사한 것을 통해 노드(259)(VOUT)에 결합된다.
각각의 위상 회로(300)의 작동은 페이저 회로(269)에 의해 제공된 대응하는 한 쌍의 HSR<2:N> 및 LSR<2:N> 트리거 신호로서 위상 X에 대해 고 및 저측면 트리거 신호 HSR<X> 및 LSR<X>에 의해 지시된다. 리플 전압 VRX, 노드(339, 349) 상에 전개된 램프 신호, 및 PWMX 신호는 페이저 회로(269)에 의해 제어된 바와 같이 적시에 시프트된 것을 제외하고, 제 1 위상의 대응하는 리플, 램프 및 PWM1 신호와 각각 유사하다.
도 4는 일 실시예에 따라 N개의 위상(1,...,N)으로 실행된 레귤레이터(103)를 위한 AC 전류 평형 회로의 개략도이다. 각각의 리플 전압은 각각이 N개의 전류 평형 트랜스컨덕턴스 증폭기(403)의 어레이의 각각의 포지티브 입력에 결합된, N개의 평형 레지스터(401)의 어레이의 대응하는 하나에 제공된다. 각각의 트랜스컨덕턴스 증폭기(403)는 네거티브 입력에서 공통 전압 레벨 VCOM을 수신한다. N개의 전류 평형 트랜스컨덕턴스 증폭기(403)의 각각의 출력은 위상 회로의 N개의 리플 전압 노드(리플 전압 VR1,..., VRN을 전개)의 대응하는 하나에 인가되는 대응하는 전류를 발생시킨다.
도 5는 세 개(3)의 위상(N=3)을 포함하는 일 실시예에 따라서 레귤레이터(103)의 작동을 도시하는 타이밍도이다. 타이밍도는 VSAH와 중첩된 ST 램프, 페이저 램프 임계값 PTH, 페이저 램프, 고 및 저측 램프 신호 HSR<1>, LSR<1>, HSR<2>, LSR<2>, HSR<3> 및 LSR<3>, 각각이 VW+와 VW- 사이의 VCOMP와 중첩된 리플 전압 VR1, VR2 및 VR3, 및 세 개의 위상 회로에 대한 PWM1-PWM3 신호 대 시간을 플로팅한다. ST 램프는 PWM1의 인가 시에 로우 레벨(예, GND)로부터 시작해서 미리결정된 비율로 램프 업하고 그런 후에 PWM1이 다음 사이클에 대해 다시 인가될 때 로우로 재설정하는 톱니 파형으로 도시된다. 앞서 설명된 바와 같이, ST 램프의 피크 전압 레벨은 PWM1의 기간을 나타내는, VSAH 전압을 제공하도록 각각의 사이클에 대해 샘플링되고 홀딩된다. 따라서, VSAH는 PWM1의 각각의 사이클의 기간을 나타낸다. 앞서 설명된 바와 같이, FLL 블록(267)은 FSET에 의해 지시된 주파수에서 PWM1의 정상 상태 스위칭 주파수를 유지하도록 작동한다. PWM1의 정상 상태 주파수가 미리결정된 주파수로 고정될 수 있음에도, 실제 주파수는 앞서 설명된 바와 같이 부하 과도현상에 응답해서 사이클에서 사이클로 변할 수 있다.
VCOMP는 시간에 걸쳐 수평 플롯으로서 VR1-VR3의 각각을 갖는 단순화된 포맷으로 도시된다. VW+ 및 VW-는 또한 VCOMP의 전압 레벨의 위와 아래 각각의 상대적으로 일정한 전압에서 단순화된 포맷으로 도시된다. 그러나 VCOMP가 부하 조건과 함께 변하고 정상 작동 동안 변하며, 그래서 VW+ 및 VW- 역시 VCOMP 위와 아래로 필수적으로 추적하며 변경한다는 것이 언급된다. 또한, FLL 블록(267)은 스위칭 주파수 FSW를 조절하도록 RW를 조절하고, 그런 후에 전압차 VW+-VCOMP 및 VCOMP-VW-는 동일한 양에 의해 따라서 조절하고 그로써 VW+ - VW-를 감소하거나 증가시킨다. 그럼에도 VCOMP 및 RW의 변경에 상관 없이, VCOMP는 VW+와 VW- 사이에 센터링된 채로 남는다.
제 1 도시된 사이클에서, PMW1이 높아질 때, 제 1위상의 VR1 전압은 앞서 설명된 바와 같이 램프 업한다. VR1이 도면부호(501)에 도시된 바와 같이 VCOMP에 도달할 때(또는 그것을 초과할 때), SLOPERESET 신호는 VW+로부터 램프 다운하는, 노드(239) 상의 제 1 위상에 대해 제 1 고측면 램프(503)를 시작하며 로우 변이한다. 이러한 이벤트는 HSR<1> 상의 제 1 고측면 트리거 펄스(505)를 발생시키는 페이저 회로(269)에 의해 도시된다.
제 1 HSR<1>트리거 펄스(505)에 응답해서, 페이저 회로(269)는 제 1 페이저 램프(507)를 시작한다. 설계에 의해, 각각의 페이저 램프는 실질적으로 각각의 사이클에 대해 ST 램프와 동일한 슬로프 또는 변경의 비율을 가진다. 페이저 회로(269)는 위상의 수 N, 또는 PTH=VSAH/N에 의해 나누어지는 VSAH의 전압 레벨로서 계산된 페이저 램프(PTH) 임계값 PTH를 내부로 전개한다. N=3에 대해, PTH=VSAH/3
Figure 112013116916170-pat00001
0.33VSAH이다. 따라서, PTH 임계값은 PWM1 신호의 기간의 1/N(예, 3 위상에 대해 1/3)를 나타내고, 그래서 다른 위상의 각각의 타이밍은 제 1 위상의 타이밍으로 언급된다. 따라서, PTH는 레귤레이터(103)의 위상 사이의 위상 지연을 나타낸다.
제 1 페이저 램프(507)는 도면부호(509)에 도시된 바와 같이 PTH 임계값에 도달할 때, 제 1 페이저 램프(507)는 로우로 다시 재설정되고 페이저 회로(269)는 HSR<2> 상의 제 1 트리거 펄스(511)를 발생시킨다. 위상 회로(300)에 의해 도시된 바와 같이, 제 2 위상(X=2)에 대해, HSR<2>는 트리거 펄스(511)가 위상 2에 대해 스위치(335)를 여는 SRFF(333)를 재설정한다. 그때 전류원(341)은 위상 2에 대한 고측면 램프에 대해 커패시터(337)를 방전시킨다. 도 5는 제 2 위상에 대해 HSR<2>트리거 펄스(511)에 의해 시작된 제 1 고측면 램프(513)를 나타낸다.
VR2는 증가하는 반면에 위상 2에 대한 PWM2는 하이로 인가되고, 고측면 램프(513)는 거의 동일한 비율로 램프 다운한다. VR2가 고측면 램프(513)를 교차하도록 증가할 때, PWM2는 로우로 인가되고 그래서 VR2는 위상 1과 유사한 방식으로 gmㆍVDAC를 토대로 역전하여 램프 다운한다.
위상 2에 대한 HSR<2>트리거 펄스(511)의 타이밍은 위상 1에 대한 경우에서와 같이 VCOMP를 가로지르는 위상 2의 리플 전압 VR2를 토대로 하지 않는다. 위에 언급된 바와 같이, 위상 1의 HSR<1>트리거 펄스(505)는 VR1이 VCOMP를 가로지를 때 시작된다. 대신에, 위상 2에 대해, HSR<2>트리거 펄스(511)의 타이밍은 위상 1의 타이밍과 관련된다. 특히, 페이저 램프(507)가 도면부호(509)에 도시된 바와 같이 PTH 임계값에 도달할 때 HSR<2>트리거 펄스(511)가 발생하고, 그래서 페이저 램프(507)는 위상 1의 HSR<1>트리거 펄스(505)에 응답해서 시작되었다. PTH 임계값은 PWM1의 스위칭 기간을 나타내는, VSAH로부터 직접적으로 결정된다. 또한, 페이저 램프(507)의 슬로프는 ST 램프의 슬로프와 실질적으로 동일하다. 이 방식으로, HSR<1>트리거 펄스(505) 후에 PWM1의 1/3기간 후에 위상 2에 대한 HSR<2>트리거 펄스(511)가 시작된다. 따라서, 위상 2 및 임의의 다른 추가적인 위상의 이벤트의 타이밍은 제 1 위상 1의 대응하는 이벤트의 타이밍을 토대로 한다.
제 1 페이저 램프(507)가 다시 로우로 재설된 직후, 페이저 회로(269)는 실질적으로 동일한 타이밍을 갖는 제 1 페이저 램프(507)와 실질적으로 동일한 제 2 페이저 램프(515)를 즉각적으로 시작한다. 제 2 페이저 램프(515)가 PTH 임계값에 도달할 때, 페이저 회로(269)는 그것을 다시 로우로 재설정하고 위상 3에 대해 HSR<3> 상에 제 1 트리거 펄스(517)를 인가한다. 위상 3(X=3)에 대한 위상 회로(300)는 대응하는 제 1 고측면 램프(519)를 시작하는 것에 의해 응답한다. 유사한 방식으로 제 1 두 개의 위상에 대해 앞서 설명된 바와 같이, 고측면 램프(519)는 리플 전압 VR3가 제 3 위상 3에 대해 램프 업하는 것과 거의 동일한 비율로 램프 다운한다. VR3가 고측면 램프(519)를 교차할 때, PWM3는 로우로 인가되고 VR3는 다시 램핑 다운을 시작한다.
추가적인 위상(예, 위상 2 및 3)의 저측면 펄스의 타이밍 역시 유사한 방식으로 위상 1의 타이밍을 토대로 한다. 앞서 설명된 바와 같이, VR1이 제 1 위상 1에 대해 고측면 램프(503)를 교차할 때, PWM1은 로우로 인가되고 리플 전압 VR1은 램프 다운한다. VR1이 VCOMP로 강하할 때, SLOPERESET은 다시 하이로 인가되어서 페이저 회로(269)가 LSR<1> 상의 제 1 저측면 트리거 펄스(523)를 인가하는 것을 야기하여 SRFF(243)를 재설정한다. SRFF(243)가 재설정될 때, 제 1 저측면 램프(521)가 시작된다. 저측면 램프(521)는 VR1이 강하하는 것과 동일한 비율로 상승하고, 그들이 교차할 때, PWM1은 다시 하이로 인가되어 앞서 설명된 다음 사이클을 시작한다.
한편, LSR<1> 상의 제 1 저측면 트리거 펄스(523)가 인가될 때, 페이저 회로(269)는 또 다른 페이저 램프(525)를 시작한다. 페이저 램프(525)는 페이저 램프(507)와 실질적으로 유사하고 여기서 그것은 ST 램프와 거의 동일한 비율로 GND로부터 PTH 임계값으로 램프한다. 페이저 램프(525)가 PTH에 도달할 때, 페이저 회로(269)는 제 2 위상에 대해 LSR<2> 상의 제 1 트리거 펄스(527)를 인가한다. LSR<2>트리거 펄스(527)에 응답해서, 위상 2의 SRFF(343)는 제 2 위상 2에 대해 대응하는 저측면 램프(529)를 시작하도록 스위치(345)를 열도록 재설정된다. 저측면 램프(529)는 리플 전압 VR2가 강하하는 것과 거의 동일한 비율로 상승하고 그들이 교차할 때, 비교기(353)는 SRFF(355)가 PWM2를 다시 하이로 인가하도록 설정해서 위상 2에 대한 다음 사이클을 시작한다. 높아지는 PWM2는 VR2가 다시 램핑 업하는 것을 시작하도록 하고 작동은 위상 2에 대해 이러한 방식으로 반복한다.
한편, 페이저 램프(525)가 로우로 다시 재설정할 때, 페이저 회로(269)는 또 다른 페이저 램프(531)를 즉각적으로 시작한다. 페이저 램프(531)가 PTH 임계값에 도달할 때, 페이저 회로(269)는 제 3 위상에 대해 LSR<3> 상의 트리거 펄스(533)를 인가한다. LSR<3>트리거 펄스(533)에 응답해서, 위상 3의 SRFF(343)는 스위치(345)를 열도록 재설정되어 제 3 위상 3에 대해 대응하는 저측면 램프(535)를 시작한다. 저측면 램프(535)는 리플 전압 VR3가 강하하는 것과 거의 동일한 비율로 상승하고 그들이 교차할 때, 비교기(353)는 SRFF(355)가 PWM3를 다시 하이로 인가하도록 설정해서 위상 3에 대한 다음 사이클을 시작한다. 높아지는 PWM3는 VR3가 다시 램핑 업을 시작하도록 하고 작동은 위상 3에 대해 이 방식으로 반복한다.
도 7은 일 실시예에 따라 실행된 페이저 회로(269)의 단순화된 개략적인 블록도이다. SLOPERESET 신호는 네거티브 엣지 검출기(701)와 포지티브 엣지 검출기(703)의 각각의 입력에 제공된다. 네거티브 엣지 검출기(701)는 HSR<1>을 출력하고 포지티브 엣지 검출기(703)는 LSR<1>을 출력한다. 엣지 조건이 입력 상에 발생할 때 엣지 검출기(701, 703)의 각각은 펄스를 출력한다. 따라서 SLOPERESET이 하이로부터 로우로 변이할 때(네거티브 엣지), 네거티브 엣지 검출기(701)는 HSR<1> 상의 트리거 펄스를 인가하고, SLOPERESET이 로우로부터 하이로 변이할 때(포지티브 엣지), 포지티브 엣지 검출기(703)는 LSR<1> 상의 트리거 펄스를 인가한다. VSAH 및 N(위상의 수)이 페이저 램프 임계값 PTH=VSAH/N을 출력하는, N으로 나누어진(÷N) 전압 분배기(715)의 입력에 제공된다.
HSR<1>이 SPST 스위치(707)의 제어 입력에 제공된 출력을 갖고, 노드(711)에 결합된 제 1 스위치된 단자 및 GND에 결합된 제 2 스위치된 단자를 갖는, 2-입력 OR 게이트(705)의 하나의 입력에 제공된다. 전류원(709)은 VDD와 노드(711) 사이에 결합되고 고정된 전류 IT를 노드(711)로 소싱한다. 커패시턴스 "CT"를 갖는 커패시터(712)는 노드(711)와 GND 사이에 결합된다. 노드(711)는 여기에 더 설명된 바와 같이 HSR 트리거 신호에 대해 페이저 램프 PRH를 전개한다. 노드(711)는 네거티브 입력에서 PTH를 수신하는 비교기(713)의 포지티브 입력에 제공된다. 비교기(713)의 출력은 OR 게이트(705)의 다른 입력에 피드백되고 2-비트 2진(또는 디지털) 카운터(717)의 입력에 더 제공되는, 트리거 재설정 신호 TRH를 전개한다. 카운터(717)는 4개의 위상(예, N≤4)까지 다루기 위해 2비트를 갖는 것으로 도시됨에도, 카운터(717)는 더 큰 수의 위상을 제어하도록 추가적인 비트를 가질 수 있다. 카운터(717)는 HSR<1>을 수신하는 재설정 입력(RST)을 포함한다.
카운터(717)의 2-비트 출력이 출력에서 4개의 디코딩된 디지털 값을 제공하는 디코더(719)의 각각의 입력에 제공된다. 예를 들어, 출력 "00"은 카운터(717)로부터의 2진 00b 출력에 응답해서 하이로 인가되고, 출력 "01"은 카운터(717)로부터의 2진 01b 출력에 응답해서 하이로 인가되며 그와 같이 이어진다. "00" 출력은 사용되지 않는다. 디코더(719)의 "01", "10", 및 "11" 출력이 엣지 검출기(721, 723, 725)에 각각 제공된다. 엣지 검출기(721, 723, 725)의 각각은 입력에서 상승 엣지에 응답해서 출력을 하이로 펄스한다. 엣지 검출기(721, 723, 725)는 트리거 신호 HSR<2>, HSR<3> 및 HSR<4>를 각각 제공한다. 카운터(717)와 디코더(719)는 4개까지의 위상을 지원하도록 도시되지만, 추가적인 비트를 갖는 임의의 수의 위상을 지원하도록 수정될 수 있다.
LSR 부분은 OR 게이트(705), 스위치(707), 전류원(709), 커패시터(712), 비교기(713), 카운터(717), 디코더(719), 및 엣지 검출기(721, 723, 725)와 유사한 방식으로 작동하도록 결합된 OR 게이트(735), 스위치(737), 전류원(739)(전류 "IT"), 커패시터(742)(커패시턴스 "CT"를 갖음), 비교기(743), 카운터(747), 디코더(749), 및 엣지 검출기(751, 753, 755)를 포함하여, 유사한 방식으로 구성된다. LSR<1>은 OR 게이트(735)의 하나의 입력에 제공되고, 다른 입력에서 트리거 재설정 신호 TRL을 수신하며 스위치(737)의 제어 입력에 결합된 출력을 가진다. 전류원(739)은 노드(741)에 전류를 제공하여 LSR 부분에 대해 펄스 램프 신호 PRL을 전개한다. 비교기(743)는 PRL과 PTH를 비교하고 카운터(747)에 제공된 트리거 재설정 신호 TRL을 제공한다. 카운터(747)는 LSR<1>을 수신하는 재설정 입력을 갖고, 디코더(749)의 대응하는 입력에 결합된 출력을 가진다. 디코더(749)의 "01", "10", 및 "11" 출력은 엣지 검출기(751, 753, 755)의 입력에 각각 결합되어, 트리거 신호 LSR<2>, LSR<3> 및 LSR<4>를 각각 제공한다.
페이저 회로(269)의 작동에서, HSR<1> 및 LSR<1> 트리거 신호는 엣지 검출기(701, 703) 각각을 사용하여 SLOPERESET으로 전개된다. VSAH의 전압 레벨은 각각의 위상에 대한 페이저 램프 PRH 및 PRL에 대해 페이저 임계값 PTH를 제공하도록 적용가능한 위상의 수에 의해 나누어진다. HSR<1>이 펄스될 때, OR 게이트(705)는 커페시터(712)를 방전시키도록 스위치(707)를 일시적으로 닫고 페이저 램프 PRH를 GND로 끌어당긴다. 비교기(713)는 TRH를 낮게 끌어당기고, 카운터(717)는 "00"으로 재설정된다.
스위치(707)가 다시 열릴 때, 전류원(709)은 전류 IT로 커패시터(712)를 충전하고 그래서 PRH는 선택된 비율로 램프 업한다. PRH가 PTH를 초과하여 상승할 때, TRH는 카운터(717)를 "01"로 증분시키도록 하이로 인가된다. 높아지는 TRH는 또한 OR 게이트(705)가 출력을 높게 끌어당기도록 해서 스위치(707)를 닫고 커패시터(712)를 방전시켜서 PRH를 다시 낮게 끌어당긴다. 따라서 비교기(713)는 TRH를 다시 낮게 끌어당기고, 스위치(707)는 다음 PRH 램프를 시작하도록 다시 열린다. 이 방식으로, TRH가 높아질 때마다, 그것은 다시 낮게 재설정되고 그래서 그것은 각각의 추가적인 위상에 대해 각각의 새로운 PRH 램프를 시작하도록 높게 펄스한다.
카운터(717)가 증분할 때, 그것은 출력 "01"을 높게 인가하고 그래서 엣지 검출기(721)가 HSR<2>를 높게 펄스하여 제 2 위상에 대해 고측면 램프를 시작한다.적어도 3개의 위상이 있다면, 그때 TRH의 다음 펄스가 카운터(717)를 다시 "10"으로 증분하고, 그래서 엣지 검출기(723)는 위상 3에 대해 HSR<3>을 펄스한다. 4개의 위상이 있다면, 그때 TRH의 다음 펄스는 카운터(717)를 다시 "11"로 증분하고, 그래서 엣지 검출기(725)는 위상 4에 대해 HSR<4>를 펄스하며, 그리고 계속 이어진다. 마지막 위상이 트리거된 후에, HSR<1>은 카운터(717)를 다시 "00"으로 재설정하도록 높게 펄스되고 작동은 라운드-로빈 방식으로 반복한다.
LSR 트리거 펄스를 전개하기 위한 회로는 실질적으로 동일한 방식으로 작동하도록 구성되고, 여기서 LSR<1>, PRL, TRL, LSR<2>, LSR<3> 및 LSR<4> 신호를 대응하는 신호 HSR<1>, PRH, TRH, HSR<2>, HSR<3> 및 HSR<4>로 대체한다.
HSR 및 LSR 부분 모두 ST 램프를 전개하는 FLL 블록(267) 내의 램프 발생기에 대한 것과 유사한 방식으로 전류 IT 및 커패시턴스 CT를 사용하여 페이저 램프 신호를 전개한다. 전류 및 커패시턴스 값이 변경될 수 있음에도, 램프가 거의 동일한 비율의 변경을 갖고 그래서 각각의 페이저 램프가 VSAH의 1/N 전압인 PTH에 대응하는 ST 램프의 1/N 시간 후에 종료하는 것이 요구된다. 이 방식으로, 각각의 페이저 램프는 ST 램프의 1/N 기간을 갖고 각각의 페이저 램프는 레귤레이터(103)의 N개의 위상의 각각에 대한 위상 지연을 나타낸다.
요약해서, 제 1 위상 1의 정상 상태 주파수는 FSET 값에 기반해서 FLL 블록(267)에 의해 제어된다. 도시된 실시예에서, 대안적인 방법이 사용될 수 있음에도, 주파수는 스위칭 임계값을 조절하도록 VCOMP 위와 아래의 윈도우 회로의 윈도우 레지스터를 조절하는 것에 의해 제어된다. 제 1 위상은 PWM1의 상태에 따라 램프 업 또는 다운하는 리플 제어 전압을 발생시킨다. VR1이 VCOMP를 가로지를 때, 대응하는 트리거 신호가 PWM1을 변이하도록 스위칭 타이밍 임계값을 제어하도록 발생된 페이저 램프를 시작한다. FLL 블록(267)은 PWM1의 실제 기간을 더 측정하고 페이저 회로(269)에 그것을 나타내는 VSAH를 인가한다.
페이저 회로(269)는 SLOPERESET 및 VSAH를 사용하고 위상 1의 타이밍에 관련해서 그리고 위상의 수(N)를 토대로 추가적인 위상 회로(들)에 대한 타이밍을 결정하도록 고 및 저측면 램프 펄스를 제공한다. 페이저 회로(269)는 위상 타이밍 임계값(예, PTH)을 확립하도록 VSAH 및 N을 사용하고, 추가적인 위상 회로의 타이밍을 지시하도록 페이저 램프를 시작한다. 페이저 회로(269)에 의해 시작된 고 및 저 페이저 램프의 각각의 세트는 제 1 위상의 대응하는 고 및 저 트리거 신호에 응답해서 시작되고, 각각의 페이저 램프는 각각의 추가적인 위상 회로의 고 및 저측면 램프를 시작하도록 사용된 지연 기간(위상 1의 측정된 기간에 기반함)을 확립한다. 각각의 페이저 램프는 제 1 위상의 측정된 기간의 1/N으로서 위상 지연을 확립하고, 각각의 이어지는 위상의 대응하는 스위칭 이벤트는 대응하는 수의 위상 지연 후에 발생한다. 예를 들어, 각각의 이어지는 위상에 대해, 제 2 위상의 스위칭 임계값을 확립하기 위한 고 및 저측면 램프가 제 1 위상 지연 후에 발생하고, 제 3 위상(존재한다면)의 스위칭 임계값을 확립하기 위한 고 및 저측면 램프가 제 2 위상 지연 후에 발생하며, 그렇게 계속 이어진다. 이 방식으로, 추가적인 위상 회로의 위상조정은 제 1 위상 1의 대응하는 신호의 타이밍을 토대로 한다.
피크-밸리 다상 레귤레이터의 위상을 주입 동기할 수 있는 방법은 출력 전압 에러 신호를 램프 제어 신호와 비교하고 대응하는 슬로프 재설정 신호를 제공하는 단계 및 동일하게 이격된 고측면 램프 신호 및 동일하게 이격된 저측면 램프 신호를 전개하도록 슬로프 재설정 신호의 변이를 사용하는 단계, 및 다상 작동 동안 동일하게 이격된 펄스 제어 신호를 대응하게 전개하는 위상의 각각에 저측면 램프 신호의 대응하는 하나와 고측면 신호 중 대응하는 하나를 주입하는 단계를 포함한다. 그 방법은 위상 중 하나의 스위칭 주파수를 측정하는 단계, 주파수 조절값을 제공하도록 미리결정된 주파수 레벨과 측정된 주파수를 비교하는 단계, 및 위상의 각각의 정상 상태 스위칭 주파수를 제어하도록 주파수 조절값을 사용하는 단계를 포함할 수 있다.
피크-밸리 다상 레귤레이터를 위한 주입 동기 위상조정 회로가 설명된다. 주입 동기 위상조정 회로는 비교기 회로, 페이저 회로, 고측면 램프 발생기 및 저측면 램프 발생기를 포함한다. 비교기 회로는 출력 전압 에러 신호를 램프 제어 신호와 비교하고 대응하는 슬로프 재설정 신호를 제공한다. 페이저 회로는 동일하게 이격된 고측면 타이밍 신호와 동일하게 이격된 저측면 타이밍 신호를 제공하도록 슬로프 재설정 신호의 변이를 감지한다. 각각의 고측면 램프 발생기는 고측면 램프 신호를 대응하는 고측면 타이밍 신호에 기반해서 위상 중 대응하는 하나에 주입한다. 각각의 저측면 램프 발생기는 저측면 램프 신호를 대응하는 저측면 타이밍 신호에 기반해서 위상 중 대응하는 하나에 주입한다. 주입 동기된 위상조정 회로는 위상 중 하나의 스위칭 주파수와 미리결정된 주파수 설정값을 비교하고, 미리결정된 주파수 설정값을 토대로 각각의 위상의 정상 상태 스위칭 주파수를 조절하는 주파수 제어 회로를 포함할 수 있다.
일 실시예에 따른 전자 디바이스는 다상 레귤레이터, 비교기, 페이저 회로 및 다중 고측면 및 저측면 램프 발생기를 포함한다. 다상 레귤레이터는 각각이 대응하는 펄스 제어 신호를 변이하도록 대응하는 램프 제어 신호를 발생시키는 다중 히스테리시스 PWM 모듈레이터를 포함한다. 비교기는 출력 전압 에러 신호를 램프 제어 신호 중 하나와 비교하고 대응하는 슬로프 재설정 신호를 제공한다. 페이저 회로는 동일하게 이격된 고측면 트리거 신호와 동일하게 이격된 저측면 트리거 신호를 제공하도록 슬로프 재설정 신호의 변이를 검출한다. 각각의 고측면 램프 발생기는 고측면 신호를 대응하는 고측면 트리거 신호를 토대로 대응하는 히스테리시스 PWM 모듈레이터에 주입한다. 각각의 저측면 램프 발생기는 대응하는 저측면 트리거 신호를 토대로 대응하는 히스테리시스 PWM 모듈레이터에 저측면 램프 신호를 주입한다.
본 발명의 혜택, 특징, 및 이점은 앞서의 설명 및 첨부된 도면에 관련해서 더 잘 이해된다. 그 설명은 해당 기술분야의 당업자가 특정 어플리케이션 및 그것의 요구사항의 문맥 내에서 제공되는 바와 같이 본 발명을 구성하고 사용하도록 제시된다. 그러나 바람직한 실시예에 대한 다양한 수정이 해당 기술분야의 당업자에게 명백할 것이고, 여기에 정의된 일반적인 원칙은 다른 실시예에 적용될 수 있다. 그러므로, 본 발명은 여기에 도시되고 설명된 특정 실시예로 한정되도록 의도되지 않고, 여기에 개시된 원칙 및 신규한 특징을 충족하는 가장 넓은 범위에 부합해야 한다.
본 발명이 특정 바람직한 버전을 참조하여 상당히 구체적으로 설명되었음에도, 다른 버전 및 변형이 가능하고 심사숙고된다. 해당 기술분야의 당업자는 그들이 다음의 청구항(들)에 의해 규정된 바와 같이 본 발명의 사상 및 범위로부터 벗어나지 않고 본 발명의 동일한 목적을 제공하도록 다른 구조를 설계하거나 수정하기 위한 토대로서 개시된 개념 및 특정 실시예를 용이하게 사용할 수 있다는 것을 인지할 수 있다.

Claims (21)

  1. 출력 전압 에러 신호를 램프 제어 신호와 비교하고 그리고 대응하는 슬로프 재설정 신호를 제공하는 단계;
    복수의 동일하게 이격된 고측면 램프 신호와 복수의 동일하게 이격된 저측면 램프 신호를 전개하도록 상기 슬로프 재설정 신호의 변이를 사용하는 단계; 및
    상기 슬로프 재설정 신호의 상기 변이에 응답하여, 다상 작동 동안 복수의 동일하게 이격된 펄스 제어 신호를 대응하게 전개하는 복수 위상의 각각에 복수의 저측면 램프 신호 중 대응하는 하나와 고측면 신호 중 대응하는 하나를 주입하는 단계를 포함하는 것을 특징으로 하는 복수 위상을 갖는 피크-밸리 다상 레귤레이터의 위상을 주입 동기할 수 있는 방법.
  2. 제 1 항에 있어서,
    상기 복수 위상 중 하나의 스위칭 주파수를 측정하는 단계;
    주파수 조절값을 제공하기 위해, 미리결정된 주파수 레벨과 측정된 주파수를 비교하는 단계; 및
    상기 복수 위상의 각각의 정상 상태 스위칭 주파수를 제어하도록 상기 주파수 조절값을 사용하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 비교하는 단계는:
    제 1 펄스 제어 신호가 활성인 동안 상기 출력 전압 에러 신호를 교차하는 제 1 위상의 제 1 램프 제어 신호를 검출하고 그리고 제 1 고측면 트리거 신호를 제공하는 단계; 및
    상기 제 1 펄스 제어 신호가 비활성인 동안 상기 출력 전압 에러 신호를 교차하는 상기 제 1 위상의 상기 제 1 램프 제어 신호를 검출하고 제 1 저측면 트리거 신호를 제공하는 단계;를 포함하고, 그리고
    상기 제 1 위상에 대한 상기 제 1 펄스 제어 신호의 변이 타이밍을 결정하도록 상기 제 1 램프 제어 신호, 상기 제 1 고측면 트리거 신호 및 상기 제 1 저측면 트리거 신호를 사용하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제 3항에 있어서,
    상기 제 1 펄스 제어 신호의 기간을 측정하고 측정된 기간 및 위상의 수를 토대로 위상 지연을 결정하는 단계; 및
    각각의 추가적인 위상에 대해:
    상기 제 1 고측면 트리거 신호가 제공된 후에 상기 위상 지연의 적어도 하나의 반복 후에 추가적인 고측면 트리거 신호를 제공하는 단계;
    상기 제 1 저측면 트리거 신호가 제공된 후에 상기 위상 지연의 적어도 하나의 반복 후에 추가적인 저측면 트리거 신호를 제공하는 단계; 및
    추가적인 펄스 제어 신호의 변이 타이밍을 결정하도록 상기 추가적인 고측면 트리거 신호, 상기 추가적인 저측면 트리거 신호 및 추가적인 램프 제어 신호를 사용하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서,
    상기 제 1 위상을 포함하는 복수 위상 각각에 대해, 상기 방법은:
    복수의 펄스 제어 신호 중 대응하는 하나가 활성인 동안 제 1 비율로 제 1 방향으로 램프하고 그리고 상기 대응하는 펄스 제어 신호가 비활성인 동안 제 2 비율로 제 2 방향으로 램프하는 복수의 램프 제어 신호 중 대응하는 하나를 발생시키는 단계;
    복수의 고측면 트리거 신호 중 대응하는 하나에 응답해서 복수의 고측면 램프 중 대응하는 하나를 시작하는 단계;
    복수의 저측면 트리거 신호 중 대응하는 하나에 응답해서 복수의 저측면 램프 중 대응하는 하나를 시작하는 단계; 및
    상기 대응하는 램프 제어 신호가 상기 대응하는 고측면 램프를 교차할 때 상기 대응하는 펄스 제어 신호를 활성에서 비활성으로 변이하고, 그리고 상기 대응하는 램프 제어 신호가 상기 대응하는 저측면 램프를 교차할 때 상기 대응하는 펄스 제어 신호를 비활성에서 활성으로 변이하는 단계를 더 포함하며,
    상기 대응하는 고측면 램프는 상기 제 1 비율로 상기 제 2 방향으로 램프하고,
    상기 대응하는 저측면 램프는 상기 제 2 비율로 상기 제 1 방향으로 램프하는 것을 특징으로 하는 방법.
  6. 제 4 항에 있어서,
    추가적인 고측면 트리거 신호를 제공하는 상기 단계는 상기 제 1 고측면 트리거 신호가 제공된 후에 상기 위상 지연의 하나의 반복 후에 제 2 고측면 트리거 신호를 제공하는 단계를 포함하고;
    추가적인 저측면 트리거 신호를 제공하는 상기 단계는 상기 제 1 저측면 트리거 신호가 제공된 후에 상기 위상 지연의 하나의 반복 후에 제 2 저측면 트리거 신호를 제공하는 단계를 포함하며; 그리고
    추가적인 펄스 제어 신호의 변이 타이밍을 결정하도록 상기 추가적인 고측면 트리거 신호, 상기 추가적인 저측면 트리거 신호 및 추가적인 램프 제어 신호를 사용하는 상기 단계는:
    활성에서 비활성으로의 제 2 펄스 제어 신호의 변이 타이밍을 결정하도록 상기 제 2 고측면 트리거 신호 및 제 2 램프 제어 신호를 사용하는 단계; 및
    비활성에서 활성으로 상기 제 2 펄스 제어 신호의 변이 타이밍을 결정하도록 상기 제 2 저측면 트리거 신호 및 상기 제 2 램프 제어 신호를 사용하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 4 항에 있어서,
    상기 제 1 펄스 제어 신호의 기간을 측정하는 단계는:
    상기 제 1 펄스 제어 신호의 변이에 응답해서 선택된 비율로 램프하는 타이밍 램프 전압을 시작하는 단계; 및
    상기 제 1 펄스 제어 신호의 하나의 사이클 후에 기간 전압으로서 상기 타이밍 램프 전압의 전압을 결정하는 단계;를 포함하고, 그리고
    위상 지연을 제공하는 상기 단계는 페이저 임계값 전압을 제공하도록 위상의 수로 상기 기간 전압을 나누는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 7항에 있어서,
    추가적인 고측면 트리거 신호를 제공하는 상기 단계는:
    상기 제 1 고측면 트리거 신호에 응답해서 상기 선택된 비율로 램프하는 제 1 고측면 페이저 램프 전압을 시작하는 단계; 및
    상기 제 1 고측면 페이저 램프 전압이 상기 페이저 임계값 전압에 도달할 때 제 2 위상에 대해 제 2 고측면 트리거 신호를 제공하는 단계;를 포함하고, 그리고
    추가적인 저측면 트리거 신호를 제공하는 상기 단계는:
    상기 제 1 저측면 트리거 신호에 응답해서 상기 선택된 비율로 램프하는 제 1 저측면 페이저 램프 전압을 시작하는 단계; 및
    상기 제 1 저측면 페이저 램프 전압이 상기 페이저 임계값 전압에 도달할 때 상기 제 2 위상에 대해 제 2 저측면 트리거 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서,
    추가적인 펄스 제어 신호의 변이 타이밍을 결정하도록 상기 추가적인 고측면 트리거 신호, 상기 추가적인 저측면 트리거 신호 및 추가적인 램프 제어 신호를 사용하는 상기 단계는 상기 제 2 위상에 대해 제 2 펄스 제어 신호의 변이 타이밍을 결정하도록 상기 제 2 고측면 트리거 신호, 상기 제 2 저측면 트리거 신호 및 제 2 램프 신호를 사용하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 피크-밸리 다상 레귤레이터를 위한 주입 동기된 위상조정 회로로서,
    상기 다상 레귤레이터는 제 1 위상 및 적어도 하나의 추가적인 위상을 갖고, 상기 주입 동기된 위상조정 회로는:
    출력 전압 에러 신호를 램프 제어 신호와 비교하고 대응하는 슬로프 재설정 신호를 제공하는 비교기 회로;
    복수의 동일하게 이격된 고측면 타이밍 신호 및 복수의 동일하게 이격된 저측면 타이밍 신호를 제공하도록 상기 슬로프 재설정 신호의 변이를 감지하는 페이저 회로;
    상기 슬로프 재설정 신호의 상기 변이에 응답하여, 상기 복수의 고측면 타이밍 신호 중 대응하는 하나를 토대로 상기 복수 위상 중 대응하는 하나에 상기 복수의 고측면 램프 신호 중 하나를 각각 주입하는, 복수의 고측면 램프 발생기; 및
    상기 복수의 저측면 타이밍 신호 중 대응하는 하나를 토대로 상기 복수 위상 중 대응하는 하나에 상기 복수의 저측면 램프 신호 중 하나를 각각 주입하는, 복수의 저측면 램프 발생기를 포함하는 것을 특징으로 하는 주입 동기된 위상조정 회로.
  11. 제 10 항에 있어서,
    미리결정된 주파수 설정값과 상기 복수 위상 중 하나의 스위칭 주파수를 비교하고 그리고 상기 미리결정된 주파수 설정값을 토대로 상기 복수 위상의 각각의 정상 상태 스위칭 주파수를 조절하는 주파수 제어 회로를 더 포함하는 것을 특징으로 하는 주입 동기된 위상조정 회로.
  12. 제 10항에 있어서,
    상기 비교기 회로는 상기 슬로프 재설정 신호가 제 1 상태로 변이하도록 상기 제 1 위상의 제 1 펄스 제어 신호가 활성인 동안 상기 제 1 위상의 제 1 램프 제어 신호가 상기 출력 전압 에러 신호를 교차할 때 검출하고;
    주파수 검출기는 상기 제 1 펄스 제어 신호의 기간을 나타내는 기간값을 제공하며; 그리고
    상기 페이저 회로는 상기 기간값과 상기 레귤레이터의 위상의 수를 토대로 페이저 임계값을 결정하고, 상기 페이저 회로는 활성에서 비활성으로 대응하는 펄스 제어 신호를 변이하도록 사용된 상기 대응하는 고측면 트리거 신호와 상기 위상조정 임계값을 토대로 상기 레귤레이터의 각각의 위상의 대응하는 고측면 타이밍 신호를 발생시키고, 그리고 상기 페이저 회로는 비활성에서 활성으로 상기 대응하는 펄스 제어 신호를 변이하도록 사용된 상기 대응하는 저측면 트리거 신호 및 상기 위상조정 임계값에 기반해서 상기 레귤레이터의 상기 각각의 위상에 대해 대응하는 저측면 트리거 신호를 발생시키는 것을 특징으로 하는 주입 동기된 위상조정 회로.
  13. 제 12항에 있어서,
    상기 페이저 회로는 위상 지연을 결정하도록 상기 레귤레이터의 상기 위상의 수로 상기 제 1 펄스 제어 신호의 기간을 나누고;
    상기 페이저 회로는 상기 레귤레이터의 각각의 추가적인 위상에 대한 상기 제 1 고측면 타이밍 신호 후에 적어도 하나의 위상 지연의 각각의 만료 후에 각각의 상기 대응하는 고측면 타이밍 신호를 인가하며; 그리고
    상기 페이저 회로는 상기 레귤레이터의 각각의 추가적인 위상에 대한 상기 제 1 저측면 타이밍 신호 후에 적어도 하나의 위상 지연의 각각의 만료 후에 각각의 상기 대응하는 저측면 타이밍 신호를 인가하는 것을 특징으로 하는 주입 동기된 위상조정 회로.
  14. 제 12항에 있어서,
    상기 페이저 회로는:
    상기 제 1 고측면 타이밍 신호의 각각의 펄스 및 제 1 트리거 재설정 신호의 각각의 펄스에 대해 고측면 페이저 램프를 시작하는 제 1 램프 회로;
    상기 고측면 페이저 램프를 상기 페이저 임계값과 비교하고 상기 제 1 트리거 재설정 신호를 제공하는 제 1 비교기;
    상기 제 1 트리거 재설정 신호의 각각의 펄스로 2진 출력을 증분하고 그리고 상기 제 1 고측면 타이밍 신호의 각각의 펄스로 재설정하는 제 1 카운터;
    상기 제 1 카운터의 상기 2진 출력에 결합된 입력을 갖고 그리고 복수의 출력을 갖는 제 1 디코더; 및
    각각의 추가적인 고측면 타이밍 신호를 전개하도록 상기 제 1 디코더의 상기 복수의 출력 중 대응하는 하나에 각각 결합된, 적어도 하나의 제 1 엣지 검출기를 포함하는 것을 특징으로 하는 주입 동기된 위상조정 회로.
  15. 제 14항에 있어서,
    상기 페이저 회로는:
    상기 제 1 저측면 타이밍 신호의 각각의 펄스 및 제 2 트리거 재설정 신호의 각각의 펄스에 대한 저측면 페이저 램프를 시작하는 제 2 램프 회로;
    상기 페이저 임계값과 상기 저측면 페이저 램프를 비교하고 그리고 상기 제 2 트리거 재설정 신호를 제공하는 제 2 비교기;
    상기 제 2 트리거 재설정 신호의 각각의 펄스로 2진 출력을 증분하고 그리고 상기 제 1 저측면 타이밍 신호의 각각의 펄스로 재설정하는 제 2 카운터;
    상기 제 2 카운터의 상기 2진 출력에 결합된 입력을 갖고 그리고 복수의 출력을 갖는 제 2 디코더; 및
    각각의 추가적인 저측면 타이밍 신호를 전개하도록 상기 제 2 디코더의 상기 복수의 출력 중 대응하는 하나에 각각 결합된, 적어도 하나의 제 2 엣지 검출기를 포함하는 것을 특징으로 하는 주입 동기된 위상조정 회로.
  16. 복수의 펄스 제어 신호 중 대응하는 하나를 변이하도록 복수의 램프 제어 신호 중 대응하는 하나를 각각 발생시키는 복수의 히스테리시스 PWM 모듈레이터를 포함하는 다상 레귤레이터;
    출력 전압 에러 신호를 상기 복수의 램프 제어 신호 중 하나와 비교하고 그리고 대응하는 슬로프 재설정 신호를 제공하는 비교기;
    복수의 동일하게 이격된 고측면 트리거 신호 및 복수의 동일하게 이격된 저측면 트리거 신호를 제공하도록 상기 슬로프 재설정 신호의 변이를 검출하는 페이저 회로;
    상기 슬로프 재설정 신호의 상기 변이에 응답하여, 상기 복수의 고측면 트리거 신호 중 대응하는 하나를 토대로 상기 복수의 히스테리시스 PWM 모듈레이터 중 대응하는 하나에 상기 복수의 고측면 램프 신호 중 하나를 각각 주입하는, 복수의 고측면 램프 발생기; 및
    상기 복수의 저측면 트리거 신호 중 대응하는 하나를 토대로 상기 복수의 히스테리시스 PWM 모듈레이터 중 대응하는 하나에 상기 복수의 저측면 램프 신호 중 하나를 각각 주입하는, 복수의 저측면 램프 발생기를 포함하는 것을 특징으로 하는 전자 디바이스.
  17. 제 16항에 있어서,
    제 1 펄스 제어 신호의 기간을 나타내는 기간 값을 제공하는 타이밍 회로;를 더 포함하고, 그리고
    상기 페이저 회로는 상기 히스테리시스 PWM 모듈레이터의 수 및 상기 기간 값에 기반해서 페이저 임계값을 결정하고, 상기 페이저 회로는 상기 슬로프 재설정 신호의 변이에 기반해서 제 1 히스테리시스 PWM 모듈레이터에 대한 제 1 고측면 트리거 신호 및 제 1 저측면 트리거 신호를 발생시키고, 상기 제 1 고측면 트리거 신호 및 상기 페이저 임계값에 기반해서 각각의 추가적인 히스테리시스 PWM 모듈레이터에 대한 추가적인 고측면 트리거 신호를 발생시키며, 그리고 상기 제 1 저측면 트리거 신호 및 상기 페이저 임계값에 기반해서 상기 적어도 하나의 추가적인 히스테리시스 PWM 모듈레이터의 각각에 대한 추가적인 저측면 트리거 신호를 발생시키는 것을 특징으로 하는 전자 디바이스.
  18. 제 17항에 있어서,
    상기 타이밍 회로는 상기 제 1 펄스 제어 신호의 기간을 나타내는 전압 레벨을 갖는 기간 전압으로서 상기 기간값을 전개하고, 그리고 상기 페이저 회로는 위상 지연으로서 상기 페이저 임계값을 제공하도록 상기 히스테리시스 PWM 모듈레이터의 수로 상기 기간 전압을 나누는 전압 분배기를 포함하는 것을 특징으로 하는 전자 디바이스.
  19. 제 18항에 있어서,
    상기 페이저 회로는 상기 제 1 고측면 트리거 신호에 응답해서 시작된 상기 위상 지연 후에 제 2 위상 회로에 대해 제 2 고측면 트리거 신호를 발생시키고, 그리고 상기 페이저 회로는 상기 제 1 저측면 트리거 신호에 응답해서 시작된 상기 위상 지연 후에 상기 제 2 위상 회로에 대해 제 2 저측면 트리거 신호를 발생시키는 것을 특징으로 하는 전자 디바이스.
  20. 제 18항에 있어서,
    상기 페이저 회로는 복수의 추가적인 히스테리시스 PWM 모듈레이터에 대한 상기 제 1 고측면 트리거 신호 후에 복수의 추가적인 고측면 트리거 신호를 발생시키고, 상기 복수의 추가적인 고측면 트리거 신호는 상기 위상 지연에 의해 적시에 분리되고, 그리고 상기 페이저 회로는 상기 복수의 추가적인 히스테리시스 PWM 모듈레이터에 대한 상기 제 1 저측면 트리거 신호 후에 복수의 추가적인 저측면 트리거 신호를 발생시키며, 상기 복수의 추가적인 저측면 트리거 신호는 상기 위상 지연에 의해 적시에 분리되는 것을 특징으로 하는 전자 디바이스.
  21. 제 16항에 있어서,
    상기 피크-밸리 다상 레귤레이터에 결합된 프로세서 및 메모리를 더 포함하는 것을 특징으로 하는 전자 디바이스.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014092370A (ja) * 2012-10-31 2014-05-19 Agilent Technologies Inc 電圧電流特性発生器
CN103546033B (zh) * 2013-10-29 2016-05-11 矽力杰半导体技术(杭州)有限公司 用于交错并联式开关电源的控制电路
KR102185283B1 (ko) * 2014-01-07 2020-12-01 삼성전자 주식회사 스위칭 레귤레이터
US9871446B2 (en) * 2015-06-01 2018-01-16 Intersil Americas LLC Current mode control regulator with load resistor emulation
US9898351B2 (en) * 2015-12-24 2018-02-20 Intel Corporation Method and apparatus for user-level thread synchronization with a monitor and MWAIT architecture
US10063144B2 (en) * 2016-10-26 2018-08-28 Taiwan Semiconductor Manufacturing Company Ltd. Multiphase buck converter and method for operating the same
US10594209B2 (en) * 2018-01-25 2020-03-17 Richtek Technology Corporation Switching power converter circuit and control circuit thereof
CN110806767B (zh) * 2018-08-06 2021-06-29 立锜科技股份有限公司 加热装置及其温度控制电路与温度控制方法
US10770963B2 (en) * 2018-10-30 2020-09-08 Texas Instruments Incorporated DC-DC converter having a switch on-time control loop with a switched-capacitor circuit for error-based adjustment
CN109283993B (zh) * 2018-11-30 2023-12-26 四川巧夺天工信息安全智能设备有限公司 一种电脑多系统硬盘的选择启动电路
CN112260814B (zh) * 2020-12-18 2021-03-30 杭州长川科技股份有限公司 高速串行通信的数据相位校正方法、电子装置和存储介质
CN112865500B (zh) * 2021-04-13 2022-03-29 成都稳海半导体有限公司 基于斜波复位的斜波注入电路及开关电源的误差补偿方法
CN114204821A (zh) * 2021-12-10 2022-03-18 杭州茂力半导体技术有限公司 开关变换器及其控制器和控制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100066319A1 (en) * 2008-07-14 2010-03-18 Intersil Americas Inc. Advanced phase number control for multiphase converters
US20130058384A1 (en) * 2010-03-23 2013-03-07 Frequency Multiplying Transceiver Frequency Multiplying Transceiver

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6922044B2 (en) * 2002-09-06 2005-07-26 Intersil Americas Inc. Synchronization of multiphase synthetic ripple voltage regulator
US7327128B2 (en) * 2004-12-29 2008-02-05 Intel Corporation Switching power supply transient suppression
TW201008123A (en) * 2008-08-07 2010-02-16 Richtek Technology Corp PWM power converter with improved dynamic response and its control method thereof
US8305053B2 (en) * 2010-08-18 2012-11-06 Texas Instruments Incorporated System and method for controlling a power switch in a power supply system
CN102447290A (zh) * 2011-12-31 2012-05-09 宁波道和工业设计有限公司 一种城市森林自助充电系统
TWI473400B (zh) * 2012-12-21 2015-02-11 Upi Semiconductor Corp 直流轉直流控制器及其控制方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100066319A1 (en) * 2008-07-14 2010-03-18 Intersil Americas Inc. Advanced phase number control for multiphase converters
US20130058384A1 (en) * 2010-03-23 2013-03-07 Frequency Multiplying Transceiver Frequency Multiplying Transceiver

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