DE19636743A1 - Halbleiterspeichervorrichtung mit Datenausgabewegen für schnellen Zugang - Google Patents

Description

Hintergrund der Erfindung Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Halbleiter­ speichervorrichtung und insbesondere auf eine Halbleiterspei­ chervorrichtung, die Datenausgabewege für das Durchführen schneller Ausgabeoperationen mit hoher Geschwindigkeit wäh­ rend eines erweiterten Datenausgabemodus umfaßt.

Die vorliegende Anmeldung einer Halbleiterspeichervorrich­ tung, die Datenausgabewege für das Durchführen von Ausgabe­ operationen mit hoher Geschwindigkeit umfaßt, basiert auf der koreanischen Anmeldung Nr. 29572/1995, die hiermit für alle Zwecke durch Bezugnahme eingeschlossen wird.

Beschreibung des Standes der Technik

Bei der Verbesserung der Qualität von Halbleiterspeichervor­ richtungen, besteht ein wichtiger Faktor darin, Daten mit ei­ ner hohen Geschwindigkeit aus zugeben, zusätzlich zur hohen Integration der Halbleiterspeichervorrichtung. Um den obigen Faktor zu erfüllen, wurden große Forschungen in Richtung ei­ ner Vereinfachung der Schritte zur Ausgabe der Daten oder zur Herstellung eines möglichst kurzen Ausgangsweges gemacht. Da die Halbleiterspeichervorrichtung jedoch allmählich Misch­ funktionen übernommen hat, wurde die Konstruktion der Halb­ leiterspeichervorrichtung immer komplizierter. Es ergab sich somit das Problem, daß es beträchtliche Schwierigkeiten be­ reitet, Daten mit hoher Geschwindigkeit in der komplizierten Konstruktion der Halbleitervorrichtung nach außen zu geben. Einer der Versuche, die für ein schnelles Betreiben gemacht wurden, bestand darin, eine Vielzahl Betriebsweisen in einer normalen Betriebsform, beispielsweise ein Nibble-Modus, einen Seitenmodus (page-mode) und einen erweiterten Datenausgabemo­ dus festzusetzen und auf eine Vielzahl von Datenbits während eines Zugriffszyklus′ zuzugreifen. Im Falle einer konventio­ nellen normalen Betriebsweise bestehen die allgemeinen Schritte zur Ausgabe der Daten darin, die Daten in einem vor­ geladenen Gebiet eines Spaltenadreßpuls- (nachfolgend als CASB) Signals in einem Tristate zu plazieren, um eine Adresse zu empfangen, die auf das Spaltenadreßpuls-CASB-Signal aktiv ist, um somit die empfangene Adreßeingabe aus zugeben. Auf diese Weise bleibt während des erweiterten Datenausgabemodus′ (nachfolgend als EDO bezeichnet), während vorherige Da­ ten gehalten werden, selbst im vorgeladenen Gebiet des Spal­ tenadreßpuls-CASB-Signals, im Falle daß der Zustand der Aus­ gabedaten, die in einem nächsten Zyklus erzeugt werden, der gleiche ist wie der der vorhergehenden Daten, der Zustand des Signals intakt. Andererseits machen im Falle, daß der Zustand der Ausgabedaten, die hierin erzeugt werden, sich von dem der vorhergehenden Daten unterscheidet, die Ausgangsdaten einen vollen Übergang. Somit hat die erweiterte Datenausgabebe­ triebsweise EDO den Vorteil der Reduzierung eines Seitenzy­ klus′, da die Ausgabedaten so gehalten werden wie die vor­ hergehenden Daten, sogar im vorgeladenen Gebiet des Säu­ lenadreßpuls-CASB-Signals.

Fig. 1 ist ein Diagramm, das die Schritte für die Ausgabe der Daten gemäß dem Stand der Technik zeigt.

Unter Bezug auf Fig. 1, wenn man passenderweise annimmt, daß ein Speicher 12 gewählt wurde, wenn Steuersignale für die Durchführung einer Leseoperation von einem (nicht gezeigten) System, beispielsweise ein Reihenadreßpuls- (nachfolgend als RASB bezeichnet) Signal oder das Säulenadreßpuls-CASB-Signal auf einen logisch "niedrigen" Pegel gekippt werden, um einge­ schaltet zu werden, werden alle Arten interner Steuersignale, die mit den obigen Steuersignalen synchronisiert sind, er­ zeugt und somit durch eine vorgegebene Zeitgebung sequentiell betrieben, um somit die Leseoperation auszuführen. In einer allgemeinen Halbleiterspeichervorrichtung wird grundsätzlich ein Adreßmultiplexsystem verwendet, um die Chip-Größe zu ver­ mindern, wobei dieselben Adressenleitung als Reihenadreßpuls- RASB-Signal oder als Spaltenadreßpuls-CASB-Signal gesteuert werden und die eingegebene Adresse jeweils als Reihenadresse oder als Spaltenadresse erkannt wird. Wenn somit eine Reihen­ adresse bestimmt wird, so wird eine vorgegebene Wortleitung, die der Reihenadresse entspricht, ausgewählt und eine ver­ stärkte Wortleitungsspannung wird an die Wortleitung gelegt, um somit die Ladungsteilung zwischen Zelldaten und Bitleitung durchzuführen. Wenn eine willkürliche Wortleitung ausgewählt wird, und die Ladungsteilung dazwischen durchgeführt wird, so wird eine Spannungsdifferenz eines vorgegeben Pegels zwischen einem Paar Bitleitungen BL und BL (in der gesamten Anmeldung stellen die unterstrichenen Buchstaben Buchstaben der ur­ sprünglichen Anmeldung dar, die mit einem Strich darüber dar­ gestellt sind, in welcher Form sie auch in den Zeichnungen dargestellt sind) erzeugt. Meßverstärker (P-S/A) und N-S/A) 14 und 16 messen und verstärken die obige Spannungsdifferenz zwischen den Bitleitungen und die Spannung dazwischen wird dann ausgebildet. Das heißt, nach der Ladungsteilungsopera­ tion arbeiten ein Paar Bitleitungen BLi beziehungsweise BLi in Form einer negativen Verstärkung im Meßverstärker des N- Typs und positiver Verstärkung im Verstärker des P-Typs und werden jeweils zu einem Versorgungsspannungs-VCC-Pegel bezie­ hungsweise einem Erdspannungs-VSS-Pegel entwickelt. Nachdem die Spannung zwischen den Bitleitungen BLi und BLi genügend auf einen CMOS-Pegel entwickelt wurde, wird, wenn eine will­ kürliche Spaltenadresse in einem (nicht gezeigten) Spaltende­ kodier dekodiert wurde, werden Pegel und eine entsprechende Spaltenauswahlleitung (nachfolgend als CSL bezeichnet) einge­ schaltet, wodurch vorgegebenen Spaltenauswahl-Gates 18 und 20 hierdurch ausgewählt werden, die Spannung zwischen dem Paar Bitleitungen BLi und BLi zu einem Paar Ein­ gabe/Ausgabeleitungen IOi und IOi übertragen, und so kann die übertragene Spannung in einen ersten Datenweg geladen werden. Die Spannung des ersten Datenweges wird einmal mehr gemessen und verstärkt in einem Eingabe/Ausgabe-Leitungs-Meßverstärker (IO S/A) 34, um zu einem zweiten Datenweg gesendet zu werden.

Hier sind jeweils PMOS-Transistoren P1 bis P2 vorgesehen, um die zweiten und die dritten Datenwege vorzuladen. An diesem Punkt werden, wenn die Steuersignale AiO und AiO zu einem Gate eines Übertragungsgates 38 übertragen werden, die Daten, die zum zweiten Datenweg geladen werden, gleichzeitig zu ei­ nem dritten Datenweg übertragen und vorübergehend in einer Halteschaltung 40 gespeichert. Danach wird die Spannung des dritten Datenweges über einen Zwischenverstärker 42 zu einem vierten Datenweg übertragen und die Spannung des vierten Da­ tenweges wird zu einem Datenausgabepuffer 44 übertragen. Der Datenausgabepuffer 44 gibt Ausgabedaten DOUT aus, die den Da­ ten entsprechen, die in den vierten Datenweg geladen wurden, in Erwiderung auf eine Eingabe eines Steuersignals PTRST. Die obigen Ausgabedaten DOUT werden über eine (nicht gezeigte) Anschlußfläche vom Chip nach außen geleitet. Somit ist die Leseoperation zum Lesen der Daten von einem Bit beendet.

Bei der in der Fig. 1 gezeigten Schaltung des Standes der Technik ist der Datenausgabepuffer jedoch abgeschaltet, wenn das Steuersignal PTRST eingeschaltet ist, unabhängig vom Spaltenadreßimpuls-CASB-Signal und dem Reihenadreßimpuls- RASB-Signal und das Spaltenadreßimpuls-CASB-Signal hält sei­ nen vorgeladenen Zustand zur selben Zeit. Während des erwei­ terten Datenausgabemodus′ EDO der obigen Schaltung, sollte das Spaltenadreßimpuls-CASB-Signal so gehalten werden, wie es den vorherigen Daten entspricht, ohne aufzuhören, sogar wenn das Spaltenadreßimpuls-CASB-Signal in den Vorladungszustand geht. Aus diesem Grund werden, obwohl das Spaltenadreßimpuls- CASB-Signal zum Übertragungsgate 38 und der Halteschaltung 40, die beide zwischen dem zweiten Datenpfad und dem dritten Datenpfad angeordnet sind, vorgeladen ist, durch Verwendung des Steuersignals, das mit dem Spaltenadreßimpuls-CASB-Signal synchronisiert ist, die vorhergehenden Daten kontinuierlich gehalten und es werden die gültigen Daten gehalten. In der obigen Schaltung besteht, wenn die nächsten Daten durch das Steuersignal, das mit dem Spaltenadreßimpuls-CASB-Signal syn­ chronisiert ist, das Problem, daß die Zugriffszeit verlängert wird. Es werden nämlich die gültigen Daten in den vierten Da­ tenweg durch das Übertragungsgate zwischen dem zweiten Daten­ weg und dem dritten Datenweg geladen. In diesem Moment kann, verglichen mit der normalen Betriebsweise, das Verzögerungs­ intervall erweitert werden.

Zusammenfassung der Erfindung

Eine Aufgabe der vorliegenden Erfindung besteht deswegen darin, eine Halbleiterspeichervorrichtung bereitzustellen, die Datenausgabewege umfaßt, um einen schnellen Zugriff zu ermöglichen.

Die obige Aufgabe kann gemäß der vorliegenden Erfindung mit einer Halbleiterspeichervorrichtung gelöst werden, die Daten­ ausgabewege für den Zugriff auf Daten mit einer hohen Ge­ schwindigkeit während einer vorgegebenen Betriebsweisenopera­ tion umfaßt, die eine Vielzahl von Speicherzellen, die zwi­ schen einem Paar Bitleitungen und einem Paar Wortleitungen geschaltet sind, einen Bitleitungsmeßverstärker für ein er­ stes Verstärken der Spannung des ausgewählten Paares Bitlei­ tungen auf eine vorgegebene Spannung, Spaltenauswahlgates für das ausgewählte Gegenüberstellen der Bitleitungen mit Einga­ be/Ausgabe-Leitungen in Erwiderung auf ein Spaltenauswahlsig­ nal, einen Eingabe/Ausgabe-Leitungs-Meßverstärker, der mit einem Ausgabeanschluß des ersten Datenweges verbunden ist für eine zweite Verstärkung eines Potentials des ersten Datenwe­ ges auf einen vorgegebenen Spannungspegel, einen zweiten Da­ tenweg, der mit einem Ausgabeanschluß des Eingabe/Ausgabe- Leitungs-Meßverstärkers verbunden ist, Übertragungsgates, die mit einem Ausgabeanschluß des zweiten Datenweges verbunden sind, um in Erwiderung auf ein vorgegebenes Adreßsignal aus­ gewählt in den leitenden Zustand versetzt zu werden, eine Halteschaltung, die mit einem Ausgabeanschluß des Übertra­ gungsgates verbunden ist, um eine Ausgabe des zweiten Daten­ weges während einer vorgegebenen Zeit zu speichern, einen dritten Datenweg, der mit einem Ausgabanschluß der Halte­ schaltung verbunden ist, einen Zwischenverstärker, der mit einem Ausgabanschluß des dritten Datenwegs verbunden ist, ei­ nen vierten Datenweg, der mit einem Ausgabeanschluß des Zwi­ schenverstärkers verbunden ist, und einen Datenausgabepuffer, der mit einem Ausgabeanschluß des vierten Datenweges verbun­ den ist, um Daten, die in den vierten Datenweg geladen sind, vom Chip in Erwiderung auf ein vorgegebenes Steuersignal nach außen zu übertragen, hat und folgendes umfaßt: eine Schalt­ einheit, die mit dem Ausgabeanschluß des vierten Datenweges verbunden ist, und die in Erwiderung auf ein vorgegebenes Steuersignal in den leitenden Zustand versetzt wird; und eine Halteeinheit, die zwischen dem Ausgabeanschluß der Schaltein­ heit und dem Datenausgabepuffer geschaltet ist.

Kurze Beschreibung der Zeichnungen

Ein besseres Verständnis der Erfindung und ihrer Vorteile er­ hält man leicht durch die folgende detaillierte Beschreibung, wenn sie in Verbindung mit den begleitenden Zeichnungen gese­ hen wird, in welchen gleiche Bezugszeichen die gleichen oder ähnliche Komponenten bezeichnen.

Fig. 1 ist ein Diagramm, das die Schritte für die Ausgabe der Daten zeigt, gemäß dem Stand der Technik; und

Fig. 2 ist ein Diagramm, das die Schritte für die Ausgabe der Daten gemäß der vorliegenden Erfindung zeigt.

Fig. 3 ist ein Zeitdiagramm, das den Lesezyklus in der EDO- Betriebsart zeigt.

Fig. 4 ist ein Zeitdiagramm, das die Datenausgabebeziehung, die durch das OEB (Ausgabeermöglichungstakt) Signal gesteuert wird, darstellt.

Genaue Beschreibung der bevorzugten Ausführungsformen

Es ist zu beachten, daß in den Zeichnungen die gleichen Be­ zugszeichen verwendet werden, um gleiche oder äquivalente Elemente zu bezeichnen, die die gleiche Funktion haben. Wei­ terhin werden in der folgenden Beschreibungen viele speziel­ len Details ausgeführt, um ein besseres Verständnis der vor­ liegenden Erfindung zu gewährleisten. Fachleute werden jedoch erkennen, daß die Erfindung ohne diese speziellen Details ausgeführt werden kann.

Fig. 2 ist ein Diagramm, das die Schritte für die Ausgabe der Daten gemäß der vorliegenden Erfindung zeigt.

Mit der Ausnahme, daß ein Übertragungsgate 46 und eine Halte­ schaltung 48, die die Leitfähigkeitsexistenz/Nichtexistenz in Erwiderung auf ein vorgegebenes Steuersignal bestimmten, zwi­ schen einem vierten Datenweg und einem Datenausgabepuffer ge­ schaltet sind, beispielsweise einem Spaltenadreßpuls-CASB- Signal, ist die Konstruktion der Fig. 2 die gleiche wie die der Fig. 1. Die Halteschaltung 48 umfaßt Invertierer 11, 12 und 13 zum Empfang eines Signals PDOPD und einen NMOS-Transi­ stor 1, dessen Gate mit einem Ausgang des Inverters 13 ver­ bunden ist.

Auch der Betrieb der Schaltung, wie sie in Fig. 2 gezeigt ist, ist ähnlich dem des Datenausgabeweges des Standes der Technik, wie er in Fig. 1 gezeigt ist. Hier werden, wenn man annimmt, daß Speicher 12 ausgewählt wird, verschiedene Steu­ ersignale in Erwiderung auf das Reihenadreßpuls-RASB-Signal und das Spaltenadreßpuls-CASB-Signal erzeugt, um somit die gewünschte Leseoperation durchzuführen. Wenn die Reihen­ adresse bezeichnet wird, so wird eine vorgegebene Wortlei­ tung, die der Reihenadresse entspricht, ausgewählt und eine verstärkte Wortleitungsspannung wird der Wortleitung zuge­ führt, um somit ein Ladungsteilen zwischen Zelldaten und der Bitleitung durchzuführen. Wenn eine beliebige Wortleitung ausgewählt wird, und die Ladungsteilung dazwischen durchge­ führt wird, so wird eine Spannungsdifferenz mit einem vorge­ geben Pegel zwischen einem Paar Bitleitungen BL und BL er­ zeugt. Meßverstärker (P-S/A und N-S/A) 14 und 16 messen und verstärken die obige Spannungsdifferenz zwischen den Bitlei­ tungen, und die Spannung dazwischen wird dann entwickelt. Das heißt, nach der Ladungsteilungsoperation arbeiten jeweils ein Paar Bitleitungen BLi und BLi mit negativer Verstärkung im N- Typ Meßverstärker und mit positiver Verstärkung im P-Typ Meß­ verstärker und sie werden auf eine Leistungsversorgungsspan­ nungspegel VCC beziehungsweise einen Erdspannungs-VSS-Pegel entwickelt. Nachdem die Spannung zwischen den Bitleitungen BLi und BLi bis zu einem CMOS-Pegel genügend entwickelt wurde, werden, wenn eine beliebige Spaltenadresse in einem (nicht gezeigten) Spaltendekodierer dekodiert wurde, der Pe­ gel und die entsprechende Spaltenauswahlleitung (nachfolgend als CSL bezeichnet) eingeschaltet, vorgegebene Spaltenaus­ wahlgates 18 und 20 hierdurch ausgewählt, so daß die Spannung zwischen dem Paar Bitleitungen BLi und BLi zu einem Paar Ein­ gabe/Ausgabeleitungen IOi und IOi übertragen werden kann, und somit die übertragene Spannung in einen ersten Datenweg gela­ den werden kann. Die Spannung des ersten Datenweges wird nochmal gemessen und verstärkt in einem Eingabe/Ausgabe-Lei­ tungs-Meßverstärker (IO S/A) 34, um so zu einem zweiten Da­ tenweg gesendet zu werden. An diesem Punkt werden, wenn die Steuersignale AiO und AiO zu einem Gate des Übertragungsgates 38 übertragen werden, die Daten, die in den zweiten Datenpfad geladen wurden, gleichzeitig zu einem dritten Datenweg über­ tragen und zeitweilig in einer Halteschaltung 40 gespeichert. Danach wird die Spannung des dritten Datenweges über einen Zwischenverstärker 42 zu einem vierten Datenweg übertragen und die Spannung des vierten Datenweges wird zu einem Daten­ ausgabepuffer 44 übertragen. Der Datenausgabepuffer 44 gibt Ausgabedaten DOUT aus, die den Daten entsprechen, die in den vierten Datenpfad geladen wurden, in Erwiderung auf die Ein­ gabe eines Steuersignals PTRST. Die obigen Ausgabedaten DOUT werden über eine (nicht gezeigte) Anschlußfläche vom Chip nach außen übertragen. Somit ist die Leseoperation für das Lesen der Daten von einem Bit beendet.

Der erste Datenweg dient dazu die Daten auf der Bit-Leitung auf die IO-Leitung zu übertragen, der zweiten Datenweg wird durch die Verstärkereinheit geladen, der dritte Datenweg wird durch den ersten Schalter gewählt, der vierte Datenweg ent­ spricht dem Weg durch den Zwischenverstärker des OUT Puffers, die Signale PDOPi und PDOPiP sind DO Leitungsvorladungssig­ nale, ein Signal PFDBSi wählt den IO-Leitungsblock als Schaltsignal für das Übertragen der DO-Leitung zum DO-Trei­ ber, die Signale PCD und PCDB haben die CASB-Information und ein Signal PDOPD hat eine OEB-Information.

Fig. 3 ist Zeitdiagramm, das den Lesezyklus in der EDO-Be­ triebsart zeigt. Wie in Fig. 3 dargestellt ist, wird, da das Übertragungsgate 46 für die Durchführung der Übertragungsope­ ration des vierten Datenweges durch das Signal PCD, das auf den Übergang des CASB-Signals erzeugt wird, gesteuert wird, die Leseoperation um ein Intervall E schneller durchgeführt als bei der DOUT Zeiteinteilung des Standes der Technik.

Fig. 4 ist ein Zeitdiagramm, das die Datenausgabebeziehung, die durch das OEB (Ausgabeermöglichungstakt) Signal gesteuert wird, darstellt. In einem Intervall, in dem das Signal PDOPD auf einem logischen "H" Pegel ist, wird DOUT ausgegeben. Im Gegensatz dazu wird im Intervall T1, in dem sich das Signal PDOPD auf einem logischen "L" Pegel befindet, das Signal PDOPD ausgegeben. Das ist der Grund, warum der NMOS-Tran­ sistor 1 eingeschaltet wird und ein Ausgabeknoten des Inver­ tierers I2 auf Erdniveau geht.

In einer bevorzugten Ausführungsform der vorliegenden Erfin­ dung, wie sie vorher erwähnt wurde, übertragen die Übertra­ gungsgates 36 und 38 die Daten auf dem ersten Datenweg zum vierten Datenweg, vor dem Einschalten des Spaltenadreßpuls- CASB-Signals, in Erwiderung auf das Adreßsignal und das Über­ tragungsgate 46 wird durch das Spaltenadreßpulssignal nur in der EDO-Betriebsart geschaltet, um somit die Daten an den Da­ tenausgabepuffer zu legen. Somit wird im Gegensatz zum Stand der Technik ein Zeitgewinn von 3 oder 4, 5 Nanosekunden bei der Zugriffsoperation während der EDO-Betriebsart erzielt. Somit wird das Übertragungsgate 46 während des normalen Be­ triebes mit Ausnahme des EDO-Betriebes in einem leitenden Zu­ stand gehalten.

Schließlich kann, wie aus Vorstehendem deutlich wird, die vorliegende Erfindung mit einer Halbleiterspeichervorrichtung für das Durchführen derselben Operation wie die des Standes der Technik und für den Datenzugriff mit einer hohen Ge­ schwindigkeit während des erweiterten Datenausgabemodus′ er­ zielt werden.

Während das, was als bevorzugte Ausführungsformen der vorlie­ genden Erfindung betrachtet wird, dargestellt und beschrieben wurde, werden Fachleute verstehen, daß viele Änderungen und Modifikationen vorgenommen werden können, und Elemente durch Äquivalente ersetzt werden können, ohne vom wahren Umfang der vorliegenden Erfindung abzuweichen. Zusätzlich können viele Modifikationen der Lehre der vorliegenden Erfindung gemacht werden, um sich einer speziellen Situation anzupassen, ohne vom zentralen Umfang abzuweichen. Somit ist es beabsichtigt, die vorliegende Erfindung nicht auf die spezielle Ausfüh­ rungsform zu beschränken, die als beste Art für die Ausfüh­ rung der vorliegenden Erfindung angesehen wird, sondern die vorliegende Erfindung soll alle Ausführungsformen umfassen, die in den Umfang der angefügten Ansprüche fallen.

Claims (15)

1. Halbleiterspeichervorrichtung, die Datenausgabewege für den Zugriff auf Daten mit einer hohen Geschwindigkeit während einer vorgegebenen Betriebsweisenoperation umfaßt, wobei je­ der der Datenausgabewege in Serie folgendes umfaßt:
eine erste Stromsteuereinheit, die auf ein vorgegebenes Adreßsignal anspricht;
eine erste Halteeinheit;
einen ersten Zwischenverstärker;
eine zweite Stromsteuereinheit, die auf ein vorgegebenes Steuersignal anspricht;
eine zweite Halteschaltung; und
einen Datenausgabepuffer.

2. Vorrichtung nach Anspruch 1, umfassend eine Vielzahl von Speicherzellen, von denen jede zwischen einem entsprechenden Paar Bitleitungen und einer entsprechenden Wortleitung ge­ schaltet ist.

3. Vorrichtung nach Anspruch 2, wobei jedes Paar Bitleitungen einen Bitleitungsmeßverstärker für die Verstärkung der Span­ nung des Paares von Bitleitungen auf einen vorgegebenen Pegel umfaßt.

4. Vorrichtung nach Anspruch 2 oder 3, umfassend eine Viel­ zahl von Spaltenauswahlgates für das ausgewählte, angepaßte Anschließen der Bitleitungen an die Eingabe/Ausgabe-Leitungen in einem ersten Datenweg in Erwiderung auf ein Spaltenaus­ wahlsignal.

5. Vorrichtung nach Anspruch 4, in der jedes Paar von Einga­ be/Ausgabe-Leitungen einen Eingabe- /Ausgabe-Leitungsmeßver­ stärker zur Verstärkung der Spannung des Paares von Einga­ be/Ausgabe-Leitungen auf einen vorgegebenen Spannungspegel umfaßt.

6. Vorrichtung nach Anspruch 5, umfassend einen zweiten Da­ tenweg, der mit den Ausgangsanschlüssen jeder der Einga­ be/Ausgabe-Leitungsmeßverstärker verbunden ist, und wobei die erste Stromsteuereinheit ein Übertragungsgate umfaßt, das mit dem Ausgangsanschluß des zweiten Datenweges verbunden ist.

7. Vorrichtung nach Anspruch 6, wobei die erste Halteeinheit eine Halteschaltung umfaßt, die mit einem Ausgangsanschluß des Übertragungsgates verbunden ist, um die Ausgabe des zwei­ ten Datenweges für eine vorgegebene Zeit zu speichern.

8. Vorrichtung nach Anspruch 7, wobei sie einen dritten Da­ tenweg umfaßt, der zwischen dem Ausgangsanschluß der Halte­ schaltung und dem Zwischenverstärker geschaltet ist.

9. Vorrichtung nach Anspruch 8, wobei sie einen vierten Da­ tenweg umfaßt, der zwischen dem Ausgangsanschluß des Zwi­ schenverstärkers und der zweiten Stromsteuereinheit geschal­ tet ist, die ein zweites Übertragungsgate umfaßt, das mit dem Ausgangsanschluß des vierten Datenweges verbunden ist.

10. Vorrichtung nach Anspruch 9, wobei der Datenausgabepuffer dazu dient, Daten, die durch das zweite Übertragungsgate durchgelassen wurden, in Erwiderung auf ein vorgegebenes Steuersignal aus der Vorrichtung heraus zu übertragen.

11. Vorrichtung nach einem der vorhergehenden Ansprüche, wo­ bei das vorgegebene Steuersignal ein Spaltenadreßpulssignal ist.

12. Vorrichtung nach einem der vorhergehenden Ansprüche, wo­ bei die vorgegebene Betriebsart eine Betriebsart der erwei­ terten Datenausgabe ist.

13. Halbleiterspeichervorrichtung, die im wesentlichen so aufgebaut ist, wie es hier in Bezug auf Fig. 2 und die be­ gleitenden Zeichnungen beschrieben ist.

14. Halbleiterspeichervorrichtung, die einen Zwischenverstär­ ker für den Empfang von Daten, die von einer Speicherzelle durch eine Datenausgabeleitung ausgegeben werden, und für das Liefern der empfangen Daten zu einem Datenausgabepuffer um­ faßt, und folgendes aufweist:
eine Schalteinheit, die zwischen der Datenausgabeleitung des Zwischenverstärkers und dem Datenausgabepuffer instal­ liert ist, um Ausgabedaten des Zwischenverstärkers in Erwide­ rung auf ein spaltenadreßpulsbezogenes Signal an ihren Aus­ gangsanschluß zu liefern, in einer vorbestimmten Datenausga­ bebetriebsart im Gegensatz zur normalen Lesebetriebsart, um einen schnellen Zugang zu den Daten zu gewährleisten; und
eine Halteeinheit, die parallel zwischen dem Ausgangsan­ schluß der Schalteinheit und dem Datenausgabepuffer geschal­ tet ist, um somit vorübergehend Daten des Ausgabeanschlusses zu halten.

15. Vorrichtung nach Anspruch 14, wobei die Halteeinheit in einer Eingabesteuereinheit enthalten ist für die Bestimmung der Ausgabe der Daten durch Steuerung eines Eingabeknotens des Datenausgabepuffers in Erwiderung auf ein Ausgabeermögli­ chungsantwortsignal, das in einem anderen Datenausgabeknoten zur Verfügung gestellt wird, im Gegensatz zur vorbestimmten Datenausgabebetriebsart.