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Die
Erfindung betrifft einen Halbleiterbaustein mit einem bidirektionalem
Eingabe-/Ausgabeanschluss und ein zugehöriges Verfahren zum Eingeben
und Ausgeben von Daten.
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1 zeigt ein Blockschaltbild
einer Dateneingabe-/Datenausgabeschaltung in einem herkömmlichen
Halbleiterbaustein 100. Wie aus 1 ersichtlich ist, umfasst der Halbleiterbaustein 100 eine
Speicherbank 10, einen Eingabepuffer 50, einen Ausgabepuffer 60 und
einen Dateneingabe-/Datenausgabeanschluss 70, der abgekürzt auch
als DQ bezeichnet wird.
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Nachfolgend
wird ein Datenschreibvorgang unter Bezugnahme auf 1 kurz beschrieben. Wird ein Eingabesignal
dem Eingabepuffer 50 über
den Dateneingabe-/Datenausgabeanschluss 70 zur Verfügung gestellt,
dann puffert der Eingabepuffer 50 das Eingabesignal in
Reaktion auf ein Schreibfreigabesignal W_EN und überträgt gepufferte Differenzsignale über ein
Paar von Eingabe-/Ausgabeleitungen IO und IOB und Transistoren 30 und 40 zu
einem Bitleitungsabtastverstärker 20.
Bei einem Schreibvorgang werden die Transistoren 30 und 40 in
Reaktion auf ein aktiviertes Spaltenauswahlsignal CSL leitend geschaltet.
Der Bitleitungsabtastverstärker 20 empfängt und
verstärkt
die gepufferten Differenzsignale und schreibt die verstärkten Signale
in korrespondierende Speicherzellen MC1 und MC2.
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Nachfolgend
wird ein Datenlesevorgang unter Bezugnahme auf 1 kurz beschrieben. In einem Datenlesevorgang
verstärkt
der Bitleitungsabtastverstärker 20 eine
Spannungsdifferenz zwischen einem Paar von Bitleitungen BL und BLB
und überträgt die verstärkte Spannungsdifferenz über die Transistoren 30 und 40 zu
dem Paar von Eingabe-/Ausgabeleitungen IO und IOB. Bei einem Lesevorgang
werden die Transistoren 30 und 40 in Reaktion
auf ein aktiviertes Spaltenauswahlsignal CSL leitend geschaltet.
Der Ausgabepuffer 60 empfängt die Signale auf dem Eingabe-/Ausgabeleitungspaar
IO und IOB, puffert die empfangenen Signale in Reaktion auf ein
Lesefreigabesignal R_EN und überträgt die gepufferten
Signale über
den Dateneingabe-/Datenausgabeschluss 70.
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Da
der Halbleiterbaustein 100 die gleichen Eingabe-/Ausgabeleitungen
IO und IOB zur Dateneingabe und Datenausgabe benutzt, können der
Datenschreibvorgang und der Datenlesevorgang nicht gleichzeitig über den
einzigen Dateneingabe-/Datenausgabeanschluss 70 ausgeführt werden.
Der Halbleiterbaustein 100 muss den Datenschreibvorgang und
den Datenlesevorgang vielmehr sequentiell ausführen.
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Es
ist Aufgabe der Erfindung, einen Halbleiterbaustein zur Verfügung zu
stellen, bei dem ein Datenschreibvorgang und ein Datenlesevorgang
gleichzeitig über
einen bidirektionalen Eingabe-/Ausgabeanschluss aus geführt werden
können,
sowie ein zugehöriges
Dateneingabe-/Datenausgabeverfahren anzugeben.
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Die
Erfindung löst
diese Aufgabe durch einen Halbleiterbaustein mit den Merkmalen des
Patentanspruchs 1, 3, 5 oder 6 und durch ein Dateneingabe-/Datenausgabeverfahren
mit den Merkmalen des Patentanspruchs 8.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Vorteilhafte
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
herkömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt. Es zeigen:
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1 ein Blockschaltbild einer
Dateneingabe-/Datenausgabeschaltung in einem herkömmlichen
Halbleiterbaustein,
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2 ein Blockschaltbild eines
erfindungsgemäßen Eingabe-/Ausgabesystems
mit einem bidirektionalen Eingabe-/Ausgabeanschluss,
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3 eine schematische Darstellung
von Signalverläufen
des bidirektionalen Eingabe-/Ausgabeanschlusses aus 2,
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4 ein Blockschaltbild einer
Dateneingabe-/Datenausgabeschaltung mit dem bidirektionalen Eingabe-/Ausgabeanschluss
aus 2 gemäß der Erfindung,
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5 ein Blockschaltbild eines
erfindungsgemäßen Halbleiterbausteins,
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6 ein schematisches Schaltbild
eines Teils des Halbleiterbausteins aus 5 und
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7 ein Zeitablaufdiagramm
des Halbleiterbausteins aus 5.
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2 zeigt ein Blockschaltbild
eines Eingabe-/Ausgabesystems mit einem bidirektionalen Eingabe-/Ausgabeanschluss.
Wie aus 2 ersichtlich ist,
umfasst das Eingabe-/Ausgabesystem einen ersten Halbleiterbaustein 210,
einen zweiten Halbleiterbaustein 240, einen Bus 220,
der auch als Kanal bezeichnet wird, und eine Referenzspannungsgeneratorschaltung 230.
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Der
erste Halbleiterbaustein 210 umfasst einen Eingabe-/Ausgabeanschluss 212 zur
gleichzeitigen bidirektionalen Datenübertragung mit einem Ausgabepuffer 214 und
einem Eingabepuffer 216.
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Der
zweite Halbleiterbaustein 240 umfasst einen Eingabe-/Ausgabeanschluss 242 zur
gleichzeitigen bidirektionalen Datenübertragung mit einem Ausgabepuffer 244 und
einem Eingabepuffer 246.
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Der
Bus 220 ist zwischen den Eingabe-/Ausgabeanschlüssen 212, 242 eingeschleift.
Die Referenzspannungsgeneratorschaltung 230 versorgt die Eingabepuffer 216 und 246 mit
einer ersten Referenzspannung VrefH und einer zweiten Referenzspannung
VrefL.
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3 zeigt eine schematische
Darstellung von Signalverläufen
der bidirektionalen Eingabe-/Ausgabeanschlüsse 212 und 242 aus 2. Die Eingabe-/Ausgabeanschlüsse 212 und 242 arbeiten wie
folgt. Wie aus den 2 und 3 ersichtlich ist, hat während eines
Intervalls T1, wenn ein Pegel eines ersten Ausgabesignals DOUT1
auf einem logisch hohen Pegel „H" ist und ein Pegel
eines zweiten Ausgabesignals DOUT2 auf einem logisch hohen Pegel „H" ist, ein Signal
VBL auf dem Bus 220 einen logisch
hohen Pegel „Vh".
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Der
Eingabepuffer 216 vergleicht den logisch hohen Pegel „Vh" des Signals VBL auf dem Bus 220 in Reaktion auf
den hohen logischen Pegel „H" des ersten Ausgabesignals
DOUT1 mit der ersten Referenzspannung VrefH. Der Eingabepuffer 216 gibt
in Reaktion auf den Vergleich ein erstes Eingabesignal DIN1 mit
dem hohen logischen Pegel „H" aus. Hierbei ist
der Pegel der ersten Referenzspannung VrefH z.B. auf 75% des Pegels
des ersten Ausgabesignals DOUT1 gesetzt. Der hohe Pegel der ersten
Referenzspannung VrefH kann jedoch alternativ auf einen anderen
Wert gesetzt werden.
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Der
Eingabepuffer 246 vergleicht den logischen hohen Pegel „Vh" des Signals VBL auf dem Bus 220 in Reaktion auf
den hohen logischen Pegel „H" des zweiten Ausgabesignals
DOUT2 mit der ersten Referenzspannung VrefH. Der Eingabepuffer 246 gibt
in Reaktion auf den Vergleich ein zweites Eingabesignal DIN2 mit
dem hohen logischen Pegel „H" aus.
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Während eines
Intervalls T2, wenn das erste Ausgabesignal DOUT1 auf dem hohen
logischen Pegel „H" ist und das zweite
Ausgabesignal DOUT2 auf dem niedrigen logischen Pegel „L" ist, hat das Signal VBL auf dem Bus 220 einen mittleren
Pegel „Vmid". Vorzugsweise ist
der mittlere Pegel „Vmid" auf 50% des logisch
hohen Pegels „Vh" gesetzt. Der mittlere Pegel
der ersten Referenzspannung kann jedoch alternativ auf beliebige
andere Werte gesetzt werden.
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Der
Eingabepuffer 216 vergleicht den mittleren Pegel „Vmid" des Signals VBL auf dem Bus 220 in Reaktion auf
den hohen logischen Pegel „H" des ersten Ausgabesignals
DOUT1 mit der ersten Referenzspannung VrefH. Der Eingabepuffer 216 gibt
in Reaktion auf den Vergleich das erste Eingabesignal DIN1 mit dem
niedrigen logischen Pegel „L" aus.
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Der
Eingabepuffer 246 vergleicht den mittleren Pegel „Vmid" des Signals VBL auf dem Bus 220 in Reaktion auf
den niedrigen logischen Pegel „L" des zweiten Ausgabesignals
DOUT2 mit der ersten Referenzspannung VrefH. Der Eingabepuffer 246 gibt
in Reaktion auf den Vergleich das zweite Eingabesignal DIN2 mit
dem hohen logischen Pegel „H" aus.
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Während eines
Intervalls T4, wenn das erste Ausgabesignal DOUT1 auf dem niedrigen
logischen Pegel „L" ist und das zweite
Ausgabesignal DOUT2 auf dem niedrigen logischen Pegel „L" ist, hat das Signal
VBL auf dem Bus 220 einen niedrigen
Pegel „Vl".
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Der
Eingabepuffer 216 vergleicht den niedrigen Pegel „Vl" des Signals VBL auf dem Bus 220 in Reaktion auf
den niedrigen logischen Pegel „L" des ersten Ausgabesignals
DOUT1 mit der zweiten Referenzspannung VrefL. Der Eingabepuffer 216 gibt
in Reaktion auf den Vergleich das erste Eingabesignal DIN1 mit dem
niedrigen logischen Pegel „L" aus.
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Der
Eingabepuffer 246 vergleicht den niedrigen Pegel „Vl" des Signals VBL auf dem Bus 220 in Reaktion auf
den niedrigen logischen Pegel „L" dss zweiten Ausgabesignals
DOUT2 mit der zweiten Referenzspannung VrefL. Der Eingabepuffer 246 gibt
in Reaktion auf den Vergleich das zweite Eingabesignal DIN2 mit
dem niedrigen logischen Pegel „L" aus. Die Funktionsweise
der Eingabe-/Ausgabeanschlüsse 212 und 242 während der
Intervalle T3 und T5 sind dem Fachmann klar, so dass hier auf eine
detaillierte Beschreibung verzichtet werden kann.
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4 zeigt ein Blockschaltbild,
das eine erfindungsgemäße Datenein-/Datenausgabe für einen Halbleiterbaustein 400 mit
einem bidirektionalen Eingabe-/Ausgabeschluss gemäß der Erfindung
betrifft. Wie aus 4 ersichtlich
ist, umfasst der Halbleiterbaustein 400 eine Speicherbank 410 und
einen bidirektionalen Eingabe-/Ausgabeschluss 407. Die Spei cherbank 410 umfasst
eine Mehrzahl von Speicherzellen MC1 und MC2, einen Bitleitungsabtastverstärker 401,
eine erste Schalteinheit 403, eine zweite Schalteinheit 405,
eine Datenausgabeleitung 404 und eine Dateneingabeleitung 406.
Im dargestellten Ausführungsbeispiel
sind die Datenausgabeleitung 404 und die Dateneingabeleitung 406 zwei getrennte
Leitungen.
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Die
Mehrzahl von Speicherzellen MC1 und MC2 sind an Kreuzungen einer
Mehrzahl von Bitleitungen BL und BLB und einer Mehrzahl von Wortleitungen
WLi und WLj angeordnet.
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Der
Bitleitungsabtastverstärker 401 umfasst erste,
nicht dargestellte Ports und zweite, nicht dargestellte Ports. Jeder
der ersten Ports ist mit einer korrespondierenden Bitleitung BL
oder BLB und jeder der zweiten Ports ist mit einem ersten Anschluss einer
korrespondierenden Schalteinheit 403 oder 405 verbunden.
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Die
erste Schalteinheit 403 kann als NMOS-Transistor ausgeführt sein
und verbindet die Datenausgabeleitung 404 in Reaktion auf
ein erstes Spaltenauswahlsignal R_CSLi mit einem der zweiten Ports.
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Die
zweite Schalteinheit 405 kann als NMOS-Transistor ausgeführt sein
und verbindet die Dateneingabeleitung 406 in Reaktion auf
ein zweites Spaltenauswahlsignal W_CSLj mit einem der zweiten Ports.
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In 4 sind zur einfacheren Beschreibung nur
eine einzige Datenausgabeleitung 404 und eine einzige Dateneingabeleitung 406 dargestellt.
Die Anzahl der Datenausgabeleitungen 404, der Dateneingabeleitungen 406 und
der bidirektionalen Eingabe-/Ausgabeanschlüsse 407 ist darauf
in der vorliegenden Erfindung jedoch nicht eingeschränkt.
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Das
erste Spaltenauswahlsignal R_CSLi und das zweite Spaltenauswahlsignal
W_CSLj werden unabhängig
aktiviert. Vorzugsweise werden das erste Spaltenauswahlsignal R_CSLi
und das zweite Spaltenauswahlsignal W_CSLj jedoch nicht gleichzeitig
in der gleichen Speicherbank 410 aktiviert.
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Das
erste Spaltenauswahlsignal R_CSLi wird benutzt, um eine Spaltenauswahlleitung
während
eines Datenlesevorgangs zu aktivieren. Das zweite Spaltenauswahlsignal
W_CSLj wird benutzt, um die Spaltenauswahlleitung während eines
Datenschreibvorgangs zu aktivieren.
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Bei
einem Datenlesevorgang werden die zu lesenden Daten über die
Datenausgabeleitung 404 zu einem Ausgabepuffer 409 übertragen.
Bei einem Datenschreibvorgang werden die zu schreibenden Daten über einen
Eingabepuffer 411 zur Dateneingabeleitung 406 übertragen.
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Der
bidirektionale Eingabe-/Ausgabeanschluss 407 umfasst den
Ausgabepuffer 409, den Eingabepuffer 411 und einen
Anschluss 413. Die Funktionsweise des bidirektionalen Eingabe-/Ausgabeanschlusses 407 entspricht
der Funktionsweise der Eingabe-/Ausgabeanschlüsse 212 oder 242 zur gleichzeitigen
bidirektionalen Datenübertragung
aus den 2 und 3.
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Der
Ausgabepuffer 409 puffert Daten auf der Datenausgabeleitung 404 in
Reaktion auf ein Lesefreigabesignal R_EN und gibt die gepufferten
Daten an den Anschluss 413 aus.
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Der
Eingabepuffer 411 empfängt
ein Eingabesignal, beispielsweise das Signal VBL auf
dem Bus 220 aus 2, über den
Anschluss 413 in Reaktion auf ein Schreibfreigabesignal
W_EN und vergleicht das Eingabesignal mit einer Referenzspannung VrefH
oder VrefL. Die Referenzspannung wird vom Pegel, d.h. einem logisch
hohen oder niedrigen Pe gel, des Signals auf der Datenausgabeleitung 404 bestimmt.
Der Eingabepuffer 411 puffert dann das Eingabesignal gemäß dem Vergleichsergebnis
und überträgt das gepufferte
Signal zur Dateneingabeleitung 406.
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Wird
die erste Schalteinheit 403 in Reaktion auf das aktivierte
erste Spaltenauswahlsignal R_CSLi geschaltet, dann wird ein Datenausgabepfad zwischen
einer ersten Speicherzelle MC1 oder MC2 und dem Ausgabepuffer 409 gebildet.
Daher wird ein Ausgabesignal von der ersten Speicherzelle MC1 oder
MC2 über
den Datenausgabepfad am Anschluss 413 ausgegeben.
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Wird
die zweite Schalteinheit 405 in Reaktion auf das aktivierte
zweite Spaltenauswahlsignal W_CSLj geschaltet, dann wird ein Dateneingabepfad zwischen
dem Eingabepuffer 411 des bidirektionalen Eingabe-/Ausgabeanschlusses 407 und
der ersten Speicherzelle MC1 oder MC2 gebildet. Daher wird ein Eingabesignal über den
Anschluss 413 und den Dateneingabepfad zur ersten Speicherzelle
MC1 oder MC2 übertragen.
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5 zeigt ein Blockschaltbild
eines weiteren erfindungsgemäßen Halbleiterbausteins 500. Wie
aus 5 ersichtlich ist,
umfasst der Halbleiterbaustein 500 eine Banksteuereinheit 510,
eine Mehrzahl von Speicherbänken 521-1 bis 521-8,
einen Ausgabekanal 523, einen Eingabekanal 525 und
einen bidirektionalen Eingabe-/Ausgabeanschluss 527.
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Die
Banksteuereinheit 510 gibt das Schreibfreigabesignal W_EN,
das Lesefreigabesignal R_EN, das erste Spaltenauswahlsignal R_CSLi
und/oder das zweite Spaltenauswahlsignal W_CSLj in Reaktion auf
ein erstes Befehlssignal, eine erste Adresse COM1/ADD1, ein zweites
Befehlssignal und eine zweite Adresse COM2/ADD2 aus. Hierbei liegen <i> und <j> im Bereich zwischen
1 und 8 und sind nicht gleich, d.h. <i> ≠ <j>. Anders ausgedrückt, der
Datenschreibvorgang kann in der gleichen Speicherbank nicht gleichzeitig
zum Datenlesevorgang ausgeführt werden.
Außerdem
können
mehrere Datenlesevorgänge
ebenso wie mehrere Datenschreibvorgänge jeweils nicht gleichzeitig
in zwei verschiedenen Speicherbänken
ausgeführt
werden.
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Jede
der Mehrzahl von Speicherbänken 521-1 bis 521-8 umfasst
eine Bank wie die Speicherbank 410 aus 4 und führt den Datenlesevorgang in
Reaktion auf das erste Spaltenauswahlsignal R_CSLi und den Datenschreibvorgang
in Reaktion auf das zweite Spaltenauswahlsignal W_CSLj aus.
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Der
Ausgabekanal 523 umfasst einen nicht dargestellten Zwischenspeicher
zum temporären Zwischenspeichern
von zu lesenden Daten, die von der Mehrzahl von Speicherbänken 521-1 bis 521-8 ausgegeben
werden, und zum Ausgeben der zwischengespeicherten Daten an den
Ausgabepuffer 409 des bidirektionalen Eingabe-/Ausgabeanschlusses 527.
Der Ausgabepuffer 409 gibt ein von dem Ausgabekanal 523 ausgegebenes
Signal in Reaktion auf das Lesefreigabesignal R_EN an den Anschluss 413 aus.
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Der
Eingabepuffer 411 des bidirektionalen Eingabe-/Ausgabeanschlusses 527 empfängt in Reaktion
auf das Schreibfreigabesignal W_EN über den Anschluss 413 ein
Signal und vergleicht das empfangene Signal mit der Referenzspannung
VrefH oder VrefL, die entsprechend dem Pegel des von der Ausgabeleitung 523 ausgegebenen
Signals ausgewählt wird.
Der Eingabepuffer 411 gibt in Reaktion auf den Vergleich
ein detektiertes Signal an den Eingabekanal 525 aus.
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Der
Eingabekanal 525 umfasst einen nicht dargestellten Zwischenspeicher
zum temporären Zwischenspeichern
von Signalen, die in die Mehrzahl von Speicherbänken 521-1 bis 521-8 eingegeben werden,
und zum Zuführen
der zwischengespeicherten Signale zu den korrespondierenden Speicherbänken.
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6 zeigt ein detailliertes
Schaltbild eines Teils des Halbleiterbausteins 500 aus 5. Unter Bezugnahme auf
die 4, 5 und 6 wird
nachfolgend der Fall beschrieben, dass ein Datenschreibvorgang mit
der dritten Speicherbank 521-3 und gleichzeitig ein Datenlesevorgang
mit der vierten Speicherbank 521-4 durchführt wird.
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Das
erste Spaltenauswahlsignal R_CSLi dient dazu, die erste Schalteinheit 403 einer Speicherbank 521-i zu
schalten, und das zweite Spaltenauswahlsignal W_CSLj dient dazu,
die zweite Schalteinheit 405 einer Speicherbank 521-j zu
schalten.
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Die
Banksteuereinheit 510 erzeugt ein aktiviertes zweites Spaltenauswahlsignal
W_CSL3 und das aktivierte Schreibfreigabesignal W_EN in Reaktion
auf das erste Befehlssignal und die erste Adresse COM1/ADD1. Gleichzeitig
erzeugt die Banksteuereinheit 510 ein aktiviertes erstes
Spaltenauswahlsignal R_CSL4 und das aktivierte Lesefreigabesignal R_EN
in Reaktion auf das zweite Befehlssignal und die zweite Adresse
COM2/ADD2.
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Deshalb
wird ein NMOS-Transistor 605 der dritten Speicherbank 521-3 in
Reaktion auf das aktivierte zweite Spaltenauswahlsignal W_CSL3 leitend geschaltet
und ein NMOS-Transistor 613 der vierten Speicherbank 521-4 wird
in Reaktion auf das aktivierte erste Spaltenauswahlsignal R_CSL4
leitend geschaltet.
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Beim
Datenlesevorgang werden Daten aus einer Speicherzelle MC4-1 oder
MC4-2 der vierten Speicherbank 521-4 gelesen und über ein
Paar von Bitleitungen BL4 und BLB4, einen Bitleitungsabtastverstärker 611,
eine erste Schalteinheit 613, eine Datenausgabeleitung 617,
den Aus gabepuffer 409 und den Anschluss 413 aus
dem Halbleiterspeicherbaustein 500 ausgegeben. Das bedeutet,
dass ein Datenausgabepfad gebildet wird. Eine Datenausgabeleitung 607 und
die Datenausgabeleitung 617 können aus dem gleichen oder
aus unterschiedlichen Metallmaterialien hergestellt sein.
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Gleichzeitig
mit dem Lesevorgang werden beim Datenschreibvorgang in eine Speicherzelle MC3-1
oder MC3-2 der Speicherbank 521-3 zu schreibende Daten über den
Anschluss 413, den Eingabepuffer 411, eine Dateneingabeleitung 619,
eine Dateneingabeleitung 609, eine zweite Schalteinheit 605,
den Bitleitungsabtastverstärker 601 und
ein Paar von Bitleitungen BL3 und BLB3 in die Speicherzellen MC3-1
oder MC3-2 eingegeben. Das bedeutet, dass ein Dateneingabepfad gebildet
wird. Die Dateneingabeleitungen 609 und 619 können aus
dem gleichen oder aus unterschiedlichen Metallmaterialien hergestellt
sein.
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Daher
können
Daten, die in die dritte Speicherbank 521-3 geschrieben
werden sollen, und Daten, die von der vierten Speicherbank 521-4 ausgegeben
werden sollen, gleichzeitig über
den Anschluss 413 ein- und ausgegeben werden. Konsequenterweise
erhöht
sich dadurch die Bandbreite des Halbleiterbausteins 500 mit
dem bidirektionalen Eingabe-/Ausgabeanschluss 413 um den
Faktor zwei gegenüber
dem herkömmlichen
Halbleiterbaustein 100 aus 1.
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7 zeigt ein Zeitablaufdiagramm
zur Beschreibung der Funktionsweise des Halbleiterbausteins 500 aus 5. Das Zeitablaufdiagramm
betrifft zwei verschiedene Speicherbänke, bei denen eine Leselatenz
(RL) acht Taktsignalperioden, eine Schreiblatenz (WL) eine Taktsignalperiode
und eine Bündellänge (BL)
vier Taktsignalperioden betragen.
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Wie
aus den 4, 5 und 7 ersichtlich ist, wird nach Eingabe
eines Lesebefehls RD5 zum Lesen von Daten aus der fünften Speicherbank 521-3 sieben
Taktsignalperioden später
ein Befehl WR1 zum Schreiben vom Daten in die erste Speicherbank 521-1 eingegeben.
Nach Ablauf der Leselatenz (RL) und der Schreiblatenz (WL), werden
Daten D1 aus der fünften
Speicherbank 521-5 gelesen und über den Datenausgabepfad zum
Anschluss (DQ) 413 übertragen.
Gleichzeitig werden Daten Q5 in die erste Speicherbank 521-1 über den
Anschluss (DQ) 413 und den Dateneingabepfad eingegeben.
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Ein
Lesebefehl RDE1 dient dazu, den Datenlesevorgang in einer der Mehrzahl
von Speicherbänken,
außer
der ersten Speicherbank 521-1, freizugeben. Ein Lesebefehl
RDE2 dient dazu, den Datenlesevorgang in einer der Mehrzahl von
Speicherbänken,
außer
der Speicherbank 521-2, freizugeben. Entsprechend kann
der Datenlesevorgang nicht in der ersten Speicherbank 521-1 ausgeführt werden, wenn
der Datenschreibvorgang in Reaktion auf den Schreibbefehl WR1 in
der ersten Speicherbank 521-1 ausgeführt wird.
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Wie
oben ausgeführt
ist, können
eine Vorrichtung und ein Verfahren gemäß der Erfindung Daten gleichzeitig über einen
einzigen bidirektionalen Eingabe-/Ausgabeanschluss ein- und ausgeben
und daher die Breite des Busses auf die Hälfte reduzieren, der zwischen
Halbleiterbausteinen benutzt wird.