JP4997691B2

JP4997691B2 - 薄膜トランジスタパネル及びその製造方法

Info

Publication number: JP4997691B2
Application number: JP2004244828A
Authority: JP
Inventors: 広松本; 俊明東; 啓和小林
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2004-08-25
Filing date: 2004-08-25
Publication date: 2012-08-08
Anticipated expiration: 2024-08-25
Also published as: JP2006066490A

Description

この発明は薄膜トランジスタパネル及びその製造方法に関し、特に、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを備えた薄膜トランジスタパネル及びその製造方法に関する。

画像読取装置には、例えば、ガラス基板上のほぼ中央部の画像読取領域に複数のフォトセンサを配置し、ガラス基板上の画像読取領域の外側に、フォトセンサを駆動するための半導体チップを配置したものがある（例えば、特許文献１参照）。

しかしながら、このような画像読取装置では、画像読取領域に対してその外側に配置された半導体チップが上方に突出しているため、例えば指紋読取装置として用いた場合、被写体である指が半導体チップに当接すると、指を画像読取領域に所期の通り密接させることができず、適切な指紋読取動作が実行されず、誤動作等の不具合が生じる要因となってしまう。

そこで、このような半導体チップの上方への突出による不具合を回避するために、画像読取領域からある程度離れた位置に半導体チップを配置する構成を採用することが考えられるが、このようにした場合には、装置全体が大型化し、携帯機器等への搭載を考慮した場合、好ましくない。

一方、アクティブマトリクス型の液晶表示装置には、例えば、ガラス基板上にアモルファスシリコン薄膜を成膜し、このアモルファスシリコン薄膜のうち、ポリシリコン薄膜トランジスタ形成領域のみを選択的に結晶化してポリシリコン薄膜を形成し、アモルファスシリコン薄膜形成領域にアモルファスシリコン薄膜トランジスタを形成し、ポリシリコン薄膜形成領域にポリシリコン薄膜トランジスタを形成するようにしたものがある（例えば、特許文献２参照）。

そして、このような液晶表示装置では、ガラス基板上のほぼ中央部の画像表示領域にスイッチング素子としてのアモルファスシリコン薄膜トランジスタを形成し、ガラス基板上の画像表示領域の外側に、アモルファスシリコン薄膜トランジスタを駆動するための駆動回路部としてのポリシリコン薄膜トランジスタを形成すると、最上面がほぼ平坦となる。そこで、このような構造を指紋読取装置に採用すると、駆動回路部を画像読取領域から必要以上に離す必要はなく、装置全体を小型化することができる。

特開平８−８４１４号公報（図３）特公平５−９７９４号公報

しかしながら、特許文献２に記載の液晶表示装置では、ガラス基板上に成膜されたアモルファスシリコン薄膜のうち、ポリシリコン薄膜トランジスタ形成領域（駆動回路部形成領域）のみを選択的に結晶化してポリシリコン薄膜を形成しているので、ポリシリコン薄膜を部分的に形成する工程が必要となる。

このため、アモルファスシリコン薄膜の結晶化を例えばレーザ照射により行なう場合には、レーザ照射位置を高精度に制御するとともに、細いレーザビームをスキャンさせてアモルファスシリコン薄膜を選択的に結晶化することが必要となり、ひいては製造装置の高精度化が必要であるとともに、結晶化工程に比較的長い時間を要し、製造コストの上昇を招くという問題があった。

また、アモルファスシリコン薄膜の結晶化は、アモルファスシリコン薄膜を６００℃程度に加熱処理することによって行なわれるものであるため、結晶化する領域と結晶化しない領域を明確に分離することが難しく、そのためにアモルファスシリコン薄膜トランジスタからなる画像表示領域とポリシリコン薄膜トランジスタからなる駆動回路部とを基板上において十分接近させて配置することが難しく、装置全体の小型化に限界があるという問題があった。

そこで、この発明は、製造コストを低減することができ、また装置全体のより一層の小型化を図ることができる薄膜トランジスタパネル及びその製造方法を提供することを目的とする。

この発明は、上記目的を達成するため、基板上に、ポリシリコンからなる半導体薄膜及び複数の電極を有するポリシリコン薄膜トランジスタと、アモルファスシリコンからなる半導体薄膜及び複数の電極を有するアモルファスシリコン薄膜トランジスタと、が設けられた薄膜トランジスタパネルにおいて、前記ポリシリコン薄膜トランジスタの前記複数の電極のいずれかに接続されて、当該電極と同一の導電材料で同一の層に設けられ、接続パッドを有する第１の配線と、前記第１の配線の上部に絶縁膜を介して設けられる前記アモルファスシリコンからなる半導体薄膜と、接続パッドを有する複数の第２の配線と、互いに同一の層に設けられた複数の第３の配線と、を備え、前記複数の第２の配線のうちの一の第２の配線は、前記アモルファスシリコン薄膜トランジスタの前記複数の電極のうちの一の電極に接続されて、当該一の電極と同一の導電材料で当該一の電極と同一の層に設けられていて、前記複数の第２の配線のうちの前記一の第２の配線とは異なる他の第２の配線は、前記アモルファスシリコン薄膜トランジスタの前記複数の電極のうちの前記一の電極とは異なる層に形成された他の電極に接続されて、当該他の電極と同一の導電材料で当該他の電極と同一の層に設けられていて、前記一の第２の配線と前記他の第２の配線とは、絶縁膜を介して互いに異なる層に設けられていて、前記複数の第３の配線は、前記第１の配線及び前記複数の第２の配線に絶縁膜を介して対向し、該絶縁膜の前記第１の配線及び前記複数の第２の配線の各接続パッドに対応する箇所に設けられる複数のコンタクトホールを介して、前記第１の配線及び前記複数の第２の配線に電気的に接続されていることを特徴とするものである。

この発明によれば、アモルファスシリコン薄膜トランジスタの半導体薄膜をポリシリコン薄膜トランジスタの半導体薄膜よりも上層側に設けているので、ポリシリコン薄膜トランジスタの半導体薄膜を形成した後に、その上層にアモルファスシリコン薄膜トランジスタの半導体薄膜を形成すればよく、したがって成膜されたアモルファスシリコン薄膜全体を結晶化してポリシリコン薄膜を形成するようにしてもよく、従来技術にあるように、成膜されたアモルファスシリコン薄膜の特定の領域を選択的に結晶化するような工程が不要となり、工程を簡略化して、製造コストを低減することができる。

また、ポリシリコン薄膜トランジスタの半導体薄膜の上層側にアモルファスシリコン薄膜トランジスタの半導体薄膜が設けられ、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとが異なる層に分離して形成されるため、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを十分接近させて配置することができ、ひいては装置全体のより一層の小型化を図ることができる。

さらに、ポリシリコン薄膜トランジスタの複数の電極とアモルファスシリコン薄膜トランジスタの複数の電極のいずれかに接続され、コンタクトホールを介して電気的に接続されて、ポリシリコン薄膜トランジスタ及びアモルファスシリコン薄膜トランジスタの各電極を相互に接続する複数の配線を備え、各配線の一部を絶縁膜上に同一層に形成して複数のコンタクトホールを同時に形成することにより、当該配線及びコンタクトホールの形成工程を簡略化し、製造コストを低減することができる。

（第１実施形態）
図１はこの発明の第１実施形態としての、例えば画像読取装置を構成する薄膜トランジスタパネルの要部の等価回路的平面図を示す。この薄膜トランジスタパネルはガラス基板１を備えている。ガラス基板１上のほぼ中央部の画像読取領域２には、フォトセンサとしての複数の光電変換型の薄膜トランジスタ３がマトリクス状に配置されている。

ガラス基板１上において画像読取領域２の右側、左側及び下側の各隣接する領域には、薄膜トランジスタ３を駆動するための後述する第１〜第３の駆動回路部４〜６が設けられている。ガラス基板１上の下端部には複数の外部接続端子７が設けられている。外部接続端子７は、後述するように、ガラス基板１上に設けられた接続配線を介して、第１〜第３の駆動回路部４〜６等に接続されている。

薄膜トランジスタ３は、その具体的な構造については後で説明するが、トップゲート電極８、ボトムゲート電極９及びソース・ドレイン電極１０、１０を備えている。トップゲート電極８は、画像読取領域２において行方向に配置されたトップゲートライン１１を介して第１の駆動回路部（トップゲートドライバ）４に接続されている。ボトムゲート電極９は、画像読取領域２において行方向に配置されたボトムゲートライン１２を介して第２の駆動回路部（ボトムゲートドライバ）５に接続されている。

一方のソース・ドレイン電極１０は、画像読取領域２において列方向に配置されたドレインライン１３を介して第３の駆動回路部（ドレインドライバ）６に接続されている。他方のソース・ドレイン電極１０は、画像読取領域２等に配置された接地ライン（図示せず）を介して、外部接続端子７のうちの接地用外部接続端子に接続されている。

次に、この薄膜トランジスタパネルの一部の具体的な構造の一例について、図２を参照して説明する。この場合、図２の左側から右側に向かって、外部接続端子７の部分の断面図、第１〜第３の駆動回路部４〜６の各一部を構成するＣＭＯＳ薄膜トランジスタ２１、２２の部分の断面図、第１〜第４の層間コンタクトの部分の断面図、光電変換型の薄膜トランジスタ３の部分の断面図を示す。

まず、第１〜第３の駆動回路部４〜６の各一部を構成するＣＭＯＳ薄膜トランジスタ２１、２２の部分について説明する。ガラス基板１上の駆動回路部形成領域には、例えばポリシリコン薄膜トランジスタによるＮＭＯＳ薄膜トランジスタ２１とＰＭＯＳ薄膜トランジスタ２２とからなるＣＭＯＳ薄膜トランジスタが設けられている。

各薄膜トランジスタ２１、２２は、ガラス基板１の上面に設けられた第１及び第２の下地絶縁膜２３、２４の上面に設けられたポリシリコンからなる半導体薄膜２５、２６を備えている。この場合、第１の下地絶縁膜２３は窒化シリコンからなり、第２の下地絶縁膜２４は酸化シリコンからなっている。

ＮＭＯＳ薄膜トランジスタ２１は、例えばＬＤＤ(Lightly Doped Drain)構造を有して構成されている。すなわち、ＮＭＯＳ薄膜トランジスタ２１の半導体薄膜２５の中央部は真性領域からなるチャネル領域２５ａとされ、その両側はｎ型不純物低濃度領域からなるソース・ドレイン領域２５ｂとされ、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域２５ｃとされている。一方、ＰＭＯＳ薄膜トランジスタ２２の半導体薄膜２６の中央部は真性領域からなるチャネル領域２６ａとされ、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域２６ｂとされている。

半導体薄膜２５、２６を含む第２の下地絶縁膜２４の上面には酸化シリコンからなるゲート絶縁膜２７が設けられている。各チャネル領域２５ａ、２６ａ上におけるゲート絶縁膜２７の上面にはモリブデンからなるゲート電極２８、２９が設けられている。ゲート電極２８、２９を含むゲート絶縁膜２７の上面には窒化シリコンからなる第１の層間絶縁膜３０が設けられている。半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂ上における第１の層間絶縁膜３０及びゲート絶縁膜２７にはコンタクトホール３３、３４が設けられている。

コンタクトホール３３、３４内及びその各近傍の第１の層間絶縁膜３０の上面にはモリブデンからなる導電体層３５、３６がコンタクトホール３３、３４を介してソース・ドレイン領域２５ｃ、２６ｂに接続されて設けられ、ソース・ドレイン電極及びそれに接続される配線を構成している。ここで、導電体層３５、３６は第１の層間絶縁膜３０上に形成された部分と、コンタクトホール３３、３４内に充填された部分からなる。導電体層３５、３６を含む第１の層間絶縁膜３０の上面には窒化シリコンからなる第２の層間絶縁膜３７、ボトムゲート絶縁膜３８、トップゲート絶縁膜３９及びオーバーコート膜４０が設けられている。

そして、ＮＭＯＳ薄膜トランジスタ２１は、半導体薄膜２５、ゲート絶縁膜２７、ゲート電極２８及びソース・ドレイン電極を含む導電体層３５によって構成されている。ＰＭＯＳ薄膜トランジスタ２２は、半導体薄膜２６、ゲート絶縁膜２７、ゲート電極２９及びソース・ドレイン電極を含む導電体層３６によって構成されている。これにより、ＮＭＯＳ薄膜トランジスタ２１とＰＭＯＳ薄膜トランジスタ２２とからなるＣＭＯＳ薄膜トランジスタ、つまり、第１〜第３の駆動回路部４〜６は、ガラス基板１上に一体形成されている。

次に、光電変換型の薄膜トランジスタ３の部分について説明する。駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６を覆うように設けられた第２の層間絶縁膜３７の上面にはクロム（遮光性金属）からなるボトムゲート電極９が設けられている。ボトムゲート電極９を含む第２の層間絶縁膜３７の上面にはボトムゲート絶縁膜３８が設けられている。ボトムゲート電極９上におけるボトムゲート絶縁膜３８の上面には真性アモルファスシリコンからなる半導体薄膜４１が設けられている。

半導体薄膜４１の上面ほぼ中央部には窒化シリコンからなるチャネル保護膜４２が設けられている。チャネル保護膜４２の上面両側及びその両側における半導体薄膜４１の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層４３が設けられている。オーミックコンタクト層４３の上面及びその近傍のボトムゲート絶縁膜３８の上面にはクロムからなるソース・ドレイン電極１０が設けられている。

ソース・ドレイン電極１０を含むボトムゲート絶縁膜３８の上面にはトップゲート絶縁膜３９が設けられている。半導体薄膜４１上におけるトップゲート絶縁膜３９の上面にはＩＴＯ（透光性金属）からなるトップゲート電極８が設けられている。トップゲート電極８を含むトップゲート絶縁膜３９の上面にはオーバーコート膜４０が設けられている。

そして、光電変換型の薄膜トランジスタ３は、ボトムゲート電極９、ボトムゲート絶縁膜３８、半導体薄膜４１、チャネル保護膜４２、オーミックコンタクト層４３及びソース・ドレイン電極１０によって構成されたボトムゲート型の選択用薄膜トランジスタと、トップゲート電極８、トップゲート絶縁膜３９、半導体薄膜４１、チャネル保護膜４２、オーミックコンタクト層４３及びソース・ドレイン電極１０によって構成されたトップゲート型のセンサ用薄膜トランジスタと、によって構成されている。これにより、光電変換型の薄膜トランジスタ３は、ガラス基板１上に一体形成されている。

次に、外部接続端子７の部分について説明する。モリブデンからなる外部接続端子７は、第１の層間絶縁膜３０の上面に設けられ、オーバーコート膜４０、トップゲート絶縁膜３９、ボトムゲート絶縁膜３８及び第２の層間絶縁膜３７に設けられた開口部４４を介して露出されている。

次に、第１〜第４の層間コンタクトの部分について説明する。第１の層間コンタクトの部分においては、第１の層間絶縁膜３０の上面に設けられ、導電体層３５、３６と同一の層に設けられ、同じモリブデンからなる第１の上層接続配線４５は、第１の層間絶縁膜３０に設けられたコンタクトホール４６を介して、ゲート絶縁膜２７の上面に設けられたモリブデンからなる第１の下層接続配線４７の接続パッド部に接続されている。ここで、第１の上層接続配線４５は、第１の層間絶縁膜３０の上面に形成された部分と、コンタクトホール４６内に充填された部分からなる。

第２の層間コンタクトの部分においては、トップゲート絶縁膜３９の上面に設けられたＩＴＯからなる第２の上層接続配線４８は、トップゲート絶縁膜３９、ボトムゲート絶縁膜３８及び第２の層間絶縁膜３７に設けられたコンタクトホール４９を介して、第１の層間絶縁膜３０の上面に設けられたモリブデンからなる第２の下層接続配線５０の接続パッド部に接続されている。ここで、第２の上層接続配線４８は、トップゲート絶縁膜３９の上面に形成された部分と、コンタクトホール４９内に充填された部分からなる。

第３の層間コンタクトの部分においては、トップゲート絶縁膜３９の上面に設けられたＩＴＯからなる第３の上層接続配線５１は、トップゲート絶縁膜３９及びボトムゲート絶縁膜３８に設けられたコンタクトホール５２を介して、第２の層間絶縁膜３７の上面に設けられたクロムからなる第３の下層接続配線５３の接続パッド部に接続されている。ここで、第３の上層接続配線５１は、トップゲート絶縁膜３９の上面に形成された部分と、コンタクトホール５２内に充填された部分からなる。

第４の層間コンタクトの部分においては、トップゲート絶縁膜３９の上面に設けられたＩＴＯからなる第４の上層接続配線５４は、トップゲート絶縁膜３９に設けられたコンタクトホール５５を介して、ボトムゲート絶縁膜３８の上面に設けられたクロムからなる第４の下層接続配線５６の接続パッド部に接続されている。ここで、第４の上層接続配線５４は、トップゲート絶縁膜３９の上面に形成された部分と、コンタクトホール５５内に充填された部分からなる。

次に、図２に示す各部の電気的接続について説明する。光電変換型の薄膜トランジスタ３のボトムゲート電極９は、第３の下層接続配線５３、第３の上層接続配線５１、第２の上層接続配線４８及び第２の下層接続配線５０の各導電体層を介して、つまり図１に示すボトムゲートライン１２を介して、第２の駆動回路部（ボトムゲートドライバ）５の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６に接続されている。

光電変換型の薄膜トランジスタ３の一方のソース・ドレイン電極１０は、第４の下層接続配線５６、第４の上層接続配線５４、第２の上層接続配線４８及び第２の下層接続配線５０の各導電体層を介して、つまり図１に示すドレインライン１３を介して、第３の駆動回路部（ドレインドライバ）６の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６に接続されている。

光電変換型の薄膜トランジスタ３の他方のソース・ドレイン電極１０は、第４の下層接続配線５６、第４の上層接続配線５４、第２の上層接続配線４８及び第２の下層接続配線５０の各導電体層を介して、つまり図１において図示しない接地ラインを介して、外部接続端子７のうちの接地用外部接続端子に接続されている。

光電変換型の薄膜トランジスタ３のトップゲート電極８は、第２の上層接続配線４８及び第２の下層接続配線５０の各導電体層を介して、つまり図１に示すトップゲートライン１１を介して、第１の駆動回路部（トップゲートドライバ）４の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６に接続されている。

駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９は、第１の下層接続配線４７及び第１の上層接続配線４５の各導電体層を介して、外部接続端子７に接続されている。駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６は、第１の層間絶縁膜３０の上面に設けられた接続配線（図示せず）を介して、外部接続端子７に接続されている。

ここで、本実施形態における第２〜第４の上層接続配線４８、５１、５４をなす導電体層は、光電変換型の薄膜トランジスタ３のトップゲート電極８と同一の導電材料により、トップゲート絶縁膜３９の上面に同層に形成されている。そして、第２〜第４の上層接続配線４８、５１、５４は、第１〜第４の下層接続配線４７、５０、５３、５６を介して、光電変換型の薄膜トランジスタ３のボトムゲート電極９、ソース・ドレイン電極１０及びトップゲート電極８と駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６とを相互に接続するように構成される。

次に、この薄膜トランジスタパネルの製造方法の一例について説明する。まず、図３に示すように、ガラス基板１の上面に、プラズマＣＶＤ法により、窒化シリコンからなる第１の下地絶縁膜２３（膜厚２０００Å程度）、酸化シリコンからなる第２の下地絶縁膜２４（膜厚１０００Å程度）及びアモルファスシリコン薄膜６１（膜厚５００Å程度）を連続して成膜する。ここで、アモルファスシリコン薄膜６１を成膜する工程は、概ね３００℃程度を最高温度とする温度条件（第２の温度条件）で行なわれる。

次に、水素含有量の多いプラズマＣＶＤ法で成膜したアモルファスシリコン薄膜６１の含有水素を除去するために、窒素ガス雰囲気中において５００℃程度の温度で１時間程度の脱水素処理を行なう。この脱水素処理は、アモルファスシリコン薄膜６１に後工程でエキシマレーザの照射により高エネルギーを与えると、アモルファスシリコン薄膜６１中の水素が突沸して欠陥が生じるので、これを回避するために行なうものである。

次に、アモルファスシリコン薄膜６１に上面側からエキシマレーザを照射することにより、アモルファスシリコン薄膜６１を結晶化してポリシリコン薄膜６２を形成する。ここで、アモルファスシリコン薄膜６１を結晶化してポリシリコン薄膜６２とする工程は、概ね６００℃程度を最高温度とする温度条件（第１の温度条件）で行なわれる。

次に、ポリシリコン薄膜６２をフォトリソグラフィ法によりパターニングすることにより、図４に示すように、半導体薄膜２５、２６を形成する。次に、図５に示すように、半導体薄膜２５、２６を含む第２の下地絶縁膜２４の上面に、プラズマＣＶＤ法により、酸化シリコンからなるゲート絶縁膜２７（膜厚１０００Å程度）を成膜する。次に、ゲート絶縁膜２７の上面に、スパッタ法により成膜されたモリブデン膜（膜厚３０００Å程度）からなる導電体層をフォトリソグラフィ法によりパターニングすることにより、ゲート電極２８、２９及び第１の下層接続配線４７を形成する。

次に、図６に示すように、フォトリソグラフィ法により形成された、ソース・ドレイン領域２６ｂに対応する部分に開口部を有する第１のレジストパターン（図示せず）をマスクとして、ｐ型不純物を高濃度で注入する。一例として、ボロンイオンを加速エネルギー３０ｋｅＶ、ドーズ量３×１０¹⁵ａｔｍ／ｃｍ²の条件で注入する。これにより、半導体薄膜２６は、ゲート電極２９下の真性領域からなるチャネル領域２６ａと、その両側におけるｐ型不純物高濃度領域からなるソース・ドレイン領域２６ｂとを有するものとなる。この後、第１のレジストパターンを剥離する。

次に、フォトリソグラフィ法により形成された、ソース・ドレイン領域２５ｃに対応する部分に開口部を有する第２のレジストパターン（図示せず）をマスクとして、ｎ型不純物を高濃度で注入する。一例として、リンイオンを加速エネルギー７０ｋｅＶ、ドーズ量３×１０¹⁵ａｔｍ／ｃｍ²の条件で注入する。この後、第２のレジストパターンを剥離する。

次に、フォトリソグラフィ法により形成された、ソース・ドレイン領域２５ｂに対応する部分に開口部を有する第３のレジストパターン（図示せず）をマスクとして、ｎ型不純物を低濃度で注入する。一例として、リンイオンを加速エネルギー７０ｋｅＶ、ドーズ量３×１０¹³ａｔｍ／ｃｍ²の条件で注入する。この後、第３のレジストパターンを剥離する。

これにより、半導体薄膜２５は、ゲート電極２８下の真性領域からなるチャネル領域２５ａと、その両側におけるｎ型不純物低濃度領域からなるソース・ドレイン領域２５ｂと、さらにその両側におけるｎ型不純物高濃度領域からなるソース・ドレイン領域２５ｃとを有するものとなる。

次に、窒素ガス雰囲気中において４５０℃程度の温度で１時間程度の注入イオン活性化処理を行なう。ここで、第１〜第３のレジストパターンをマスクとした各イオン注入工程は、上記順序に特に制約されるものではなく、任意の順序で行なうようにしてもよく、また他の方法、例えばゲート電極２８、２９をマスクとしたイオン注入工程を含む方法であってもよい。

次に、図７に示すように、ゲート電極２８、２９及び第１の下層接続配線４７を含むゲート絶縁膜２７の上面に、プラズマＣＶＤ法により、窒化シリコンからなる第１の層間絶縁膜３０（膜厚３０００Å程度）を成膜する。次に、フォトリソグラフィ法により、半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂ上における第１の層間絶縁膜３０及びゲート絶縁膜２７にコンタクトホール３３、３４を連続して形成し、また第１の下層接続配線４７の接続パッド部上における第１の層間絶縁膜３０にコンタクトホール４６を形成する。

次に、コンタクトホール３３、３４、４６内及び第１の層間絶縁膜３０の上面に、スパッタ法により成膜されたモリブデン膜（膜厚５０００Å程度）からなる導電体層をフォトリソグラフィ法によりパターニングすることにより、導電体層３５、３６をコンタクトホール３３、３４を介してソース・ドレイン領域２５ｃ、２６ｂに接続させて形成し、また第１の上層接続配線４５をコンタクトホール４６を介して第１の下層接続配線４７の接続パッド部に接続させて形成し、さらに外部接続端子７、第２の下層接続配線５０及びソース・ドレイン電極を含む導電体層３５、３６と外部接続端子７とを接続する接続配線（図示せず）を形成する。

次に、図８に示すように、外部接続端子７、ソース・ドレイン電極を含む導電体層３５、３６、第１の上層接続配線４５及び第２の下層接続配線５０を含む第１の層間絶縁膜３０の上面に、プラズマＣＶＤ法により、窒化シリコンからなる第２の層間絶縁膜３７（膜厚３０００Å程度）を成膜する。次に、第２の層間絶縁膜３７の上面に、スパッタ法により成膜されたクロム膜（膜厚１０００Å程度）からなる導電体層をフォトリソグラフィ法によりパターニングすることにより、ボトムゲート電極９及び第３の下層接続配線５３を形成する。

次に、図９に示すように、ボトムゲート電極９及び第３の下層接続配線５３を含む第２の層間絶縁膜３７の上面に、プラズマＣＶＤ法により、窒化シリコンからなるボトムゲート絶縁膜３８（膜厚３０００Å程度）、真性アモルファスシリコンからなる半導体薄膜形成用層４１ａ（膜厚５００Å程度）及び窒化シリコンからなるチャネル保護膜形成用層４２ａ（膜厚１０００Å程度）を連続して成膜する。この場合、真性アモルファスシリコンからなる半導体薄膜形成用層４１ａは、図３に示すアモルファスシリコン薄膜６１の成膜の場合と同様に、概ね３００℃程度の温度条件で成膜される。

次に、チャネル保護膜形成用層４２ａをフォトリソグラフィ法によりパターニングすることにより、図１０に示すように、チャネル保護膜４２を形成する。次に、図１１に示すように、チャネル保護膜４２を含む半導体薄膜形成用層４１ａの上面に、プラズマＣＶＤ法により、ｎ型アモルファスシリコンからなるオーミックコンタクト層形成用層４３ａ（膜厚２５０Å程度）を成膜する。この場合も、ｎ型アモルファスシリコンからなるオーミックコンタクト層形成用層４３ａは、図３に示すアモルファスシリコン薄膜６１の成膜の場合と同様に、概ね３００℃程度の温度条件で成膜される。

次に、オーミックコンタクト層形成用層４３ａ及び半導体薄膜形成用層４１ａをフォトリソグラフィ法により連続してパターニングすることにより、図１２に示すように、オーミックコンタクト層４３及び半導体薄膜４１を形成する。次に、図１３に示すように、オーミックコンタクト層４３及びボトムゲート絶縁膜３８の上面に、スパッタ法により成膜されたクロム膜（膜厚５００Å程度）からなる導電体層をフォトリソグラフィ法によりパターニングすることにより、ソース・ドレイン電極１０及び第４の下層接続配線５６を形成する。

次に、図１４に示すように、ソース・ドレイン電極１０及び第４の下層接続配線５６を含むボトムゲート絶縁膜３８の上面に、プラズマＣＶＤ法により、窒化シリコンからなるトップゲート絶縁膜３９（膜厚３０００Å程度）を成膜する。

次に、フォトリソグラフィ法により、第２の下層接続配線５０の接続パッド部上におけるトップゲート絶縁膜３９、ボトムゲート絶縁膜３８及び第２の層間絶縁膜３７にコンタクトホール４９を連続して形成し、また第３の下層接続配線５３の接続パッド部上におけるトップゲート絶縁膜３９及びボトムゲート絶縁膜３８にコンタクトホール５２を連続して形成し、また第４の下層接続配線５６の接続パッド部上におけるトップゲート絶縁膜３９にコンタクトホール５５を形成する。

次に、コンタクトホール４９、５２、５５内及びトップゲート絶縁膜３９の上面に、スパッタ法により成膜されたＩＴＯ膜（膜厚５００Å程度）からなる導電体層をフォトリソグラフィ法によりパターニングすることにより、第２の上層接続配線４８をコンタクトホール４９を介して第２の下層接続配線５０の接続パッド部に接続させて形成し、また第３の上層接続配線５１をコンタクトホール５２を介して第３の下層接続配線５３の接続パッド部に接続させて形成し、また第４の上層接続配線５４をコンタクトホール５５を介して第４の下層接続配線５６の接続パッド部に接続させて形成し、さらにトップゲート電極８を形成する。

次に、図２に示すように、第２〜第４の上層接続配線４８、５１、５４及びトップゲート電極８を含むトップゲート絶縁膜３９の上面に、プラズマＣＶＤ法により、窒化シリコンからなるオーバーコート膜４０（膜厚６０００Å程度）を成膜する。次に、外部接続端子７上におけるオーバーコート膜４０、トップゲート絶縁膜３９、ボトムゲート絶縁膜３８及び第２の層間絶縁膜３７に、フォトリソグラフィ法により、開口部４４を連続して形成する。かくして、図２に示す薄膜トランジスタパネルが得られる。

ところで、上記製造方法では、光電変換型の薄膜トランジスタ３のアモルファスシリコンからなる半導体薄膜４１を駆動回路部用の薄膜トランジスタ２１、２２のポリシリコンからなる半導体薄膜２５、２６よりも上層側に設けているので、駆動回路部用の薄膜トランジスタ２１、２２のポリシリコンからなる半導体薄膜２５、２６を形成した後に、その上層に光電変換型の薄膜トランジスタ３のアモルファスシリコンからなる半導体薄膜４１を形成すればよく、したがって成膜されたアモルファスシリコン薄膜６１全体を結晶化してポリシリコン薄膜６２を形成するようにしてもよく、従来技術にあるように、成膜されたアモルファスシリコン薄膜の特定の領域を選択的に結晶化するような工程が不要となり、工程を簡略化して、製造コストを低減することができる。

また、上記製造方法では、駆動回路部用の薄膜トランジスタ２１、２２の半導体薄膜２５、２６の上層側に光電変換型の薄膜トランジスタ３の半導体薄膜４１を形成し、駆動回路部用の薄膜トランジスタ２１、２２と光電変換型の薄膜トランジスタ３とを異なる層に分離して形成しているので、駆動回路部用の薄膜トランジスタ２１、２２と光電変換型の薄膜トランジスタ３とを十分接近させて配置することができ、装置全体の面積をより一層小さくすることができ、ひいては装置全体をより一層小型化することができる。

また、上記製造方法では、図３に示すように、アモルファスシリコン薄膜６１を比較的低い温度条件（概ね３００℃程度）で成膜し、次いでアモルファスシリコン薄膜６１を結晶化してポリシリコン薄膜６２を形成する工程を比較的高い温度条件（概ね６００℃程度）で行ない、次いで図９に示すように、アモルファスシリコン薄膜４１ａを比較的低い温度条件（概ね３００℃程度）で成膜しているので、駆動回路部用の薄膜トランジスタ２１、２２及び光電変換型の薄膜トランジスタ３の各素子特性を良好に維持することができる。

すなわち、上記とは逆に、アモルファスシリコン薄膜４１ａを比較的低い温度条件（概ね３００℃程度）で成膜し、次いで半導体薄膜４１を形成した後に、アモルファスシリコン薄膜６１を比較的低い温度条件（概ね３００℃程度）で成膜し、次いでアモルファスシリコン薄膜６１を結晶化してポリシリコン薄膜６２を形成する工程を比較的高い温度条件（概ね６００℃程度）で行なった場合には、先に形成されたアモルファスシリコンからなる半導体薄膜４１において脱水素化が進行するため、光電変換型の薄膜トランジスタ３において十分な電子移動度を実現することができなくなり、素子特性が劣化する現象が生じる可能性がある。

これに対し、上記製造方法では、比較的高温の温度条件を必要とするポリシリコンからなる半導体薄膜２５、２６を形成した後に、比較的低温で成膜が可能なアモルファスシリコンからなる半導体薄膜４１を形成しているので、駆動回路部用の薄膜トランジスタ２１、２２の素子特性を良好に維持しつつ、光電変換型の薄膜トランジスタ３の素子特性も良好に維持することができる。

さらに、上記製造方法では、コンタクトホール（開口部を含む）形成工程について見ると、図７に示すように、ソース・ドレイン電極を含む導電体層３５、３６と半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂとを接続するためのコンタクトホール３３、３４及び第１の上層接続配線４５と第１の下層接続配線４７とを接続するためのコンタクトホール４６を同時に形成し、また図１４に示すように、第２〜第４の上層接続配線４８、５１、５４と第２〜第４の下層接続配線５０、５３、５６とを接続するためのコンタクトホール４９、５２、５５を同時に形成し、また、図２に示すように、外部接続端子７を露出させるための開口部４４を形成しているため、コンタクトホール（開口部を含む）形成工程を３回と比較的少なくすることができ、工程を簡略化して、製造コストを低減することができる。

（第２実施形態）
図１５はこの発明の第２実施形態としての薄膜トランジスタパネルの図２同様の断面図を示す。この薄膜トランジスタパネルにおいて、図２に示す場合と大きく異なる点は、第１の層間絶縁膜３０とボトムゲート絶縁膜３８との間に第２の層間絶縁膜３７を有せず、トップゲート絶縁膜３９とオーバーコート膜４０との間に第２の層間絶縁膜３７を光電変換型の薄膜トランジスタ３のトップゲート電極８を覆うように設け、第２の層間絶縁膜３７の上面に駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６、外部接続端子７及び第１〜第４の上層接続配線４５、４８、５１、５４を形成する導電体層を設けた点である。

すなわち、駆動回路部用の薄膜トランジスタ２１、２２の部分においては、第２の層間絶縁膜３７の上面に設けられたモリブデンからなるソース・ドレイン電極を含む導電体層３５、３６は、第２の層間絶縁膜３７、トップゲート絶縁膜３９、ボトムゲート絶縁膜３８、第１の層間絶縁膜３０及びゲート絶縁膜２７に設けられたコンタクトホール３３、３４を介して、第２の下地絶縁膜２４の上面に設けられた半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂに接続されている。

外部接続端子７の部分においては、第２の層間絶縁膜３７の上面に設けられたモリブデンからなる外部接続端子７は、オーバーコート膜４０に設けられた開口部４４を介して露出されている。

第１の層間コンタクトの部分においては、第２の層間絶縁膜３７の上面に設けられたモリブデンからなる第１の上層接続配線４５は、第２の層間絶縁膜３７、トップゲート絶縁膜３９、ボトムゲート絶縁膜３８及び第１の層間絶縁膜３０に設けられたコンタクトホール４６を介して、ゲート絶縁膜２７の上面に設けられたモリブデンからなる第１の下層接続配線４７の接続パッド部に接続されている。

第２の層間コンタクトの部分においては、第２の層間絶縁膜３７の上面に設けられたモリブデンからなる第２の上層接続配線４８は、第２の層間絶縁膜３７、トップゲート絶縁膜３９及びボトムゲート絶縁膜３８に設けられたコンタクトホール４９を介して、第１の層間絶縁膜３０の上面に設けられたクロムからなる第２の下層接続配線５０の接続パッド部に接続されている。

第３の層間コンタクトの部分においては、第２の層間絶縁膜３７の上面に設けられたモリブデンからなる第３の上層接続配線５１は、第２の層間絶縁膜３７及びトップゲート絶縁膜３９に設けられたコンタクトホール５２を介して、ボトムゲート絶縁膜３８の上面に設けられたクロムからなる第３の下層接続配線５３の接続パッド部に接続されている。

第４の層間コンタクトの部分においては、第２の層間絶縁膜３７の上面に設けられたモリブデンからなる第４の上層接続配線５４は、第２の層間絶縁膜３７に設けられたコンタクトホール５５を介して、トップゲート絶縁膜３９の上面に設けられたＩＴＯからなる第４の下層接続配線５６の接続パッド部に接続されている。

次に、図１５に示す各部の電気的接続について説明する。光電変換型の薄膜トランジスタ３のボトムゲート電極９は、第２の下層接続配線５０及び第２の上層接続配線４８を介して、つまり図１に示すボトムゲートライン１２を介して、第２の駆動回路部（ボトムゲートドライバ）６の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６に接続されている。

光電変換型の薄膜トランジスタ３の一方のソース・ドレイン電極１０は、第３の下層接続配線５３及び第３の上層接続配線５１を介して、つまり図１に示すドレインライン１３を介して、第３の駆動回路部（ドレインドライバ）６の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６に接続されている。

光電変換型の薄膜トランジスタ３の他方のソース・ドレイン電極１０は、第３の下層接続配線５３及び第３の上層接続配線５１を介して、つまり図１において図示しない接地ラインを介して、外部接続端子７のうちの接地用外部接続端子に接続されている。

光電変換型の薄膜トランジスタ３のトップゲート電極８は、第４の下層接続配線５６及び第４の上層接続配線５４を介して、つまり図１に示すトップゲートライン１１を介して、第１の駆動回路部（トップゲートドライバ）４の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６に接続されている。

駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９は、第１の下層接続配線４７及び第１の上層接続配線４５を介して、外部接続端子７に接続されている。駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６は、第２の層間絶縁膜３７の上面に設けられた接続配線（図示せず）を介して、外部接続端子７に接続されている。

次に、この薄膜トランジスタパネルの製造方法において、トップゲート絶縁膜３９を成膜した後の工程について説明する。まず、トップゲート絶縁膜３９の上面に、スパッタ法により成膜されたＩＴＯ膜（膜厚５００Å程度）をフォトリソグラフィ法によりパターニングすることにより、トップゲート電極８及び第４の下層接続配線５６を形成する。次に、トップゲート電極８及び第４の下層接続配線５６を含むトップゲート絶縁膜３９の上面に、プラズマＣＶＤ法により、窒化シリコンからなる第２の層間絶縁膜３７（膜厚２０００Å程度）を成膜する。

次に、フォトリソグラフィ法により、半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂ上における第２の層間絶縁膜３７、トップゲート絶縁膜３９、ボトムゲート絶縁膜３８、第１の層間絶縁膜３０及びゲート絶縁膜２７にコンタクトホール３３、３４を連続して形成し、また第１の下層接続配線４７の接続パッド部上における第２の層間絶縁膜３７、トップゲート絶縁膜３９、ボトムゲート絶縁膜３８及び第１の層間絶縁膜３０にコンタクトホール４６を連続して形成し、また第２の下層接続配線５０の接続パッド部上における第２の層間絶縁膜３７、トップゲート絶縁膜３９及びボトムゲート絶縁膜３８にコンタクトホール４９を連続して形成し、また第３の下層接続配線５３の接続パッド部上における第２の層間絶縁膜３７及びトップゲート絶縁膜３９にコンタクトホール５２を連続して形成し、さらに第４の下層接続配線５６の接続パッド部上における第２の層間絶縁膜３７にコンタクトホール５５を形成する。

次に、コンタクトホール３３、３４、４６、４９、５２、５５内及び第２の層間絶縁膜３７の上面に、スパッタ法により成膜されたモリブデン膜（膜厚５０００Å程度）をフォトリソグラフィ法によりパターニングすることにより、導電体層３５、３６をコンタクトホール３３、３４を介して半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂに接続させて形成し、また第１〜第４の上層接続配線４５、４８、５１、５４をコンタクトホール４６、４９、５２、５５を介して第１〜第４の下層接続配線４７、５０、５３、５６の接続パッド部に接続させて形成し、さらに外部接続端子７を形成する。

次に、ソース・ドレイン電極を含む導電体層３５、３６、第１〜第４の上層接続配線４５、４８、５１、５４及び外部接続端子７を含む第２の層間絶縁膜３７の上面に、プラズマＣＶＤ法により、窒化シリコンからなるオーバーコート膜４０（膜厚６０００Å程度）を成膜する。次に、外部接続端子７上におけるオーバーコート膜４０に、フォトリソグラフィ法により、開口部４４を形成する。かくして、図１５に示す薄膜トランジスタパネルが得られる。

そして、上記製造方法では、コンタクトホール（開口部を含む）形成工程について見ると、導電体層３５、３６と半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂとを接続するためのコンタクトホール３３、３４及び第１〜第４の上層接続配線４５、４８、５１、５４と第１〜第４の下層接続配線４７、５０、５３、５６とを接続するためのコンタクトホール４６、４９、５２、５５を同時に形成し、また外部接続端子７を露出させるための開口部４４を形成しているため、コンタクトホール（開口部を含む）形成工程は２回となり、上記第１実施形態の場合よりもさらに１回少なくすることができ、更に工程を簡略化して、製造コストを低減することができる。

（第３実施形態）
図１６はこの発明の第３実施形態としての薄膜トランジスタパネルの図１５同様の断面図を示す。この薄膜トランジスタパネルにおいて、図１５に示す場合と異なる点は、第４の層間コンタクトの部分において、トップゲート絶縁膜３９の上面にＩＴＯからなる第４の上層接続配線５４を、トップゲート絶縁膜３９に設けられたコンタクトホール５５を介して、ボトムゲート絶縁膜３８の上面に設けられたクロムからなる第４の下層接続配線５６の接続パッド部に接続させて設けた点である。この場合、コンタクトホール（開口部を含む）形成工程は、トップゲート絶縁膜３９にコンタクトホール５５を形成するための工程がそれ専用となるため、３回となる。

ところで、この薄膜トランジスタパネルでは、光電変換型の薄膜トランジスタ３のトップゲート電極８は、第４の上層接続配線５４、第４の下層接続配線５６、第３の下層接続配線５３及び第３の上層接続配線５１を介して、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６に接続されている。

この場合、ＩＴＯからなる第４の上層接続配線５４はクロムからなる第４の下層接続配線５６の接続パッド部に接続されているため、トップゲート絶縁膜３９の上面に成膜されたＩＴＯ膜をＩＴＯ用のエッチング液を用いてパターニングして第４の上層接続配線５４及びトップゲート電極８を形成するとき、電池反応により、ＩＴＯからなる第４の上層接続配線５４及びトップゲート電極８は酸化され、クロムからなる第４の下層接続配線５６は還元される。

しかし、ＩＴＯ膜はもともと酸化物であるため、ＩＴＯからなる第４の上層接続配線５４及びトップゲート電極８は酸化状態に置かれても事実上変化しない。また、クロムからなる第４の下層接続配線５６は還元されるが事実上変化しない。一方、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６、第１〜第３の上層接続配線４５、４８、５１及び外部接続端子７は、ＩＴＯからなる第４の上層接続配線５４及びトップゲート電極８と直接接続されていないため、それとの接続による電池反応による腐食が生じることはない。

すなわち、ＩＴＯ膜との接続による電池反応による腐食を防止する必要がある場合には、Ｍｏ、Ｃｒ、Ｗ、Ｔａ、Ｔｉ等の比較的高価な高融点金属の単層構造あるいはこれらとＡｌとの積層構造とする必要があったが、本実施形態の構成によれば、電池反応による腐食を防止する必要がないため、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６、第１〜第３の上層接続配線４５、４８、５１及び外部接続端子７を、安価で低応力で低抵抗のＡｌの単層構造としてもよい。これにより、製造コストの低減を図ることができる。

（第４実施形態）
図１７はこの発明の第３実施形態としての薄膜トランジスタパネルの、図１５同様の断面図を示す。この薄膜トランジスタパネルにおいて、図１５に示す場合と異なる点は、第２の層間絶縁膜３７を有せず、トップゲート絶縁膜３９の上面にモリブデンからなる外部接続端子７、ソース・ドレイン電極を含む導電体層３５、３６及び第１〜第４の上層接続配線４５、４８、５１、５４を設け、このうちの第４の上層接続配線５４をそれと同一の面上に設けられたＩＴＯからなる第４の下層接続配線５６の接続パッド部上に接続させた点である。この場合、第２の層間絶縁膜３７を有しないため、その分だけ工程数を少なくすることができる。

（第５実施形態）
図１８はこの発明の第５実施形態としての薄膜トランジスタパネルの、図１６同様の断面図を示す。この薄膜トランジスタパネルにおいて、図１６に示す場合と異なる点は、第１の層間絶縁膜３０を酸化シリコンからなる下層層間絶縁膜３０Ａと窒化シリコンからなる上層層間絶縁膜３０Ｂとの２層構造とした点である。

ここで、図１６に示す場合において、コンタクトホール３３、３４、４５、４９、５２の形成を、比較的安価な装置である平行平板型のＲＩＥ（反応性イオンエッチング）装置を用いたドライエッチングにより行なうと、窒化シリコンからなる第２の層間絶縁膜３７、トップゲート絶縁膜３９、ボトムゲート絶縁膜３８及び第１の層間絶縁膜３０のエッチング速度とモリブデンからなる第１の下層接続配線４７のエッチング速度との間に差がないため、第１の下層接続配線４７の接続パッド部がエッチングされてしまう。

このような第１の下層接続配線４７の接続パッド部のエッチングを回避するには、比較的高価な装置である、高密度プラズマを備えているＩＣＰ（誘導結合型プラズマ）装置を用いたドライエッチングを行なう方法があるが、この場合、製造コストが上昇してしまい、好ましくない。

また、窒化シリコンからなる第２の層間絶縁膜３７、トップゲート絶縁膜３９、ボトムゲート絶縁膜３８及び第１の層間絶縁膜３０と酸化シリコンからなるゲート絶縁膜２７とのエッチングを、モリブデンからなる第１の下層接続配線４７がエッチングされない、バッファードフッ酸を用いたウェットエッチングにより行なう方法もあるが、この場合、ウェットエッチングであるため、コンタクトホール３３、３４、４５、４９、５２の加工寸法変換差が大きくなり、これに伴い、ソース・ドレイン電極を含む導電体層３５、３６及び第１〜第３の上層接続配線４５、４８、５１の面積が大きくなり、ひいては回路面積が増大してしまい、好ましくない。

これに対し、図１８に示す場合には、第１の層間絶縁膜３０を酸化シリコンからなる下層層間絶縁膜３０Ａ（膜厚２５０Å程度）と窒化シリコンからなる上層層間絶縁膜３０Ｂ（膜厚３０００Å程度）との２層構造としている。

そして、コンタクトホール３３、３４、４５、４９、５２を形成する場合には、まず、比較的安価な装置である平行平板型のＲＩＥ装置を用い、ＳＦ４とＯ２との混合ガスを用いたドライエッチングを行ない、半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂ及びモリブデンからなる第１の下層接続配線４７の接続パッド部上における窒化シリコンからなる第２の層間絶縁膜３７、トップゲート絶縁膜３９、ボトムゲート絶縁膜３８及び上層層間絶縁膜３０Ｂにコンタクトホール３３、３４、４６を形成し、またクロムからなる第２の上層接続配線５０上における窒化シリコンからなる第２の層間絶縁膜３７、トップゲート絶縁膜３９及びボトムゲート絶縁膜３８にコンタクトホール４９を形成し、さらにクロムからなる第３の下層接続配線５３上における窒化シリコンからなる第２の層間絶縁膜３７及びトップゲート絶縁膜３９にコンタクトホール５２を形成する。

この場合、酸化シリコンからなる下層層間絶縁膜３０Ａ及びクロムからなる第２、第３の下層接続配線５０、５３の各エッチング速度は窒化シリコン膜のエッチング速度の１０分の１以下であるので、このときのドライエッチングを下層層間絶縁膜３０Ａ及び第２、第３の下層接続配線５０、５３の各上面で確実に且つ容易に停止することができる。

次に、バッファードフッ酸を用いたウェットエッチングを行ない、半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂ上における酸化シリコンからなる下層層間絶縁膜３０Ａ及びゲート絶縁膜２７にコンタクトホール３３、３４を形成し、またモリブデンからなる第１の下層接続配線４７の接続パッド部上における酸化シリコンからなる下層層間絶縁膜３０Ａにコンタクトホール４６を形成する。

この場合、半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂ、モリブデンからなる第１の下層接続配線４７及びクロムからなる第２、第３の下層接続配線５０、５３の各エッチング速度は酸化シリコンのエッチング速度の１０分の１以下であるので、このときのウェットエッチングを半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂ及び第１〜第３の下層接続配線４７、５０、５３の各上面で確実に且つ容易に停止することができる。

なお、第４のコンタクトの部分におけるコンタクトホール５５及び外部接続端子７の部分における開口部４４の各形成は、比較的安価な装置である平行平板型のＲＩＥ装置を用い、ＳＦ４とＯ２との混合ガスを用いたドライエッチングで行なう。このうち、外部接続端子７の材料がアルミニウムである場合には、外部接続端子７のエッチング速度は窒化シリコンからなるオーバーコート膜４０のエッチング速度の１０分の１以下であるので、このときのドライエッチングを外部接続端子７の上面で確実に且つ容易に停止することができる。また、駆動回路用の薄膜トランジスタ２１、２２のゲート電極２８、２９及び第１の下層接続配線４７は、モリブデンではなく、他のＷ、Ｔｉ、Ｔａ等の高融点金属材料によって形成してもよい。

（第６実施形態）
図１９はこの発明の第６実施形態としての薄膜トランジスタパネルの、図１６同様の断面図を示す。この薄膜トランジスタパネルにおいて、図１６に示す場合と異なる点は、第１の層間絶縁膜３０を酸化シリコンによって形成した点である。これにより、コンタクトホール３３、３４、４６、４９、５２、５５及び開口部４４を図１８に示す第４実施形態の場合と同様の方法により形成することができる。また、第１の層間絶縁膜３０は酸化シリコンの単層構造であるので、図１８に示す場合と比較して、成膜回数を１回減らすことができる。

（第７実施形態）
図２０はこの発明の第７実施形態としての薄膜トランジスタパネルの、図１６同様の断面図を示す。この薄膜トランジスタパネルにおいて、図１６に示す場合と大きく異なる点は、第１の層間絶縁膜３０を有せず、ボトムゲート絶縁膜３８を酸化シリコンからなる下層ボトムゲート絶縁膜３８Ａと窒化シリコンからなる上層ボトムゲート絶縁膜３８Ｂとの２層構造とし、また層間コンタクトの部分を第１〜第３の層間コンタクトの部分とした点である。

すなわち、酸化シリコンからなるゲート絶縁膜２７（膜厚１０００Å程度）の上面にモリブデン（膜厚３０００Å程度）からなるソース・ドレイン電極２８、２９、第１の下層接続配線４７及びボトムゲート電極９が設けられている。ソース・ドレイン電極２８、２９、第１の下層接続配線４７及びボトムゲート電極９を含むゲート絶縁膜２７の上面には酸化シリコンからなる下層ボトムゲート絶縁膜３８Ａ（膜厚２５０Å程度）及び窒化シリコンからなる上層ボトムゲート絶縁膜３８Ｂ（膜厚２５００Å程度）が設けられている。

上層ボトムゲート絶縁膜３８Ｂの上面にはクロム（膜厚５００Å程度）からなる第２、第３の下層接続配線５０、５３及びソース・ドレイン電極１０等が設けられている。第２、第３の下層接続配線５０、５３及びソース・ドレイン電極１０等を含む上層ボトムゲート絶縁膜３８Ｂの上面には窒化シリコンからなるトップゲート絶縁膜３９（膜厚３０００Å程度）が設けられている。

トップゲート絶縁膜３９の上面にはＩＴＯ（膜厚５００Å程度）からなる第３の上層接続配線５１及びトップゲート電極８が設けられている。この場合、第３の上層接続配線５１は、トップゲート絶縁膜３９に設けられたコンタクトホール５２を介して第３の下層接続配線５３の接続パッド部に接続されている。第３の上層接続配線５１及びトップゲート電極８を含むトップゲート絶縁膜３９の上面には窒化シリコンからなる層間絶縁膜３７（膜厚２０００Å程度）が設けられている。

層間絶縁膜３７の上面にはアルミニウム（膜厚５０００Å程度）からなる外部接続端子７、ソース・ドレイン電極を含む導電体層３５、３６及び第１、第２の上層接続配線４５、４８が設けられている。この場合、ソース・ドレイン電極を含む導電体層３５、３６は、層間絶縁膜３７、トップゲート絶縁膜３９、上層ボトムゲート絶縁膜３８Ｂ、下層ボトムゲート絶縁膜３８Ａ及びゲート絶縁膜２７に設けられたコンタクトホール３３、３４を介して半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂに接続されている。

第１の上層接続配線４５は、層間絶縁膜３７、トップゲート絶縁膜３９、上層ボトムゲート絶縁膜３８Ｂ及び下層ボトムゲート絶縁膜３８Ａに設けられたコンタクトホール４６を介して第１の下層接続配線４７の接続パッド部に接続されている。第２の上層接続配線４８は、層間絶縁膜３７及びトップゲート絶縁膜３９に設けられたコンタクトホール４９を介して第２の下層接続配線５０の接続パッド部に接続されている。

外部接続端子７、ソース・ドレイン電極を含む導電体層３５、３６及び第１、第２の上層接続配線４５、４８を含む層間絶縁膜３７の上面には窒化シリコンからなるオーバーコート膜４０（膜厚６０００Å程度）が設けられている。外部接続端子７は、オーバーコート膜４０に設けられた開口部４４を介して露出されている。

次に、図２０に示す各部の電気的接続について説明する。光電変換型の薄膜トランジスタ３のボトムゲート電極９は、第１の下層接続配線４７及び第１の上層接続配線４５を介して、つまり図１に示すボトムゲートライン１２を介して、第２の駆動回路部（ボトムゲートドライバ）６の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６に接続されている。

光電変換型の薄膜トランジスタ３の一方のソース・ドレイン電極１０は、第２の下層接続配線５０及び第２の上層接続配線４８を介して、つまり図１に示すドレインライン１３を介して、第３の駆動回路部（ドレインドライバ）６の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６に接続されている。

光電変換型の薄膜トランジスタ３の他方のソース・ドレイン電極１０は、第２の下層接続配線５０及び第２の上層接続配線４８を介して、つまり図１において図示しない接地ラインを介して、外部接続端子７のうちの接地用外部接続端子に接続されている。

光電変換型の薄膜トランジスタ３のトップゲート電極８は、第３の上層接続配線５１、第３の下層接続配線５３、第２の下層接続配線５０及び第２の上層接続配線４８を介して、つまり図１に示すトップゲートライン１１を介して、第１の駆動回路部（トップゲートドライバ）４の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６に接続されている。

駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９は、第１の下層接続配線４７及び第１の上層接続配線４５を介して、外部接続端子７に接続されている。駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６は、層間絶縁膜３７の上面に設けられた接続配線（図示せず）を介して、外部接続端子７に接続されている。

そして、この薄膜トランジスタパネルでは、ボトムゲート絶縁膜３８を酸化シリコンからなる下層ボトムゲート絶縁膜３８Ａと窒化シリコンからなる上層ボトムゲート絶縁膜３８Ｂとの２層構造としたことにより、コンタクトホール３３、３４、４６、４９、５２及び開口部４４を図１８に示す第４実施形態の場合と同様の方法により形成することができる。

（第８実施形態）
図２１はこの発明の第８実施形態としての薄膜トランジスタパネルの、図２同様の断面図を示す。この薄膜トランジスタパネルにおいて、図２に示す場合と大きく異なる点は、図２に示す駆動回路用の薄膜トランジスタ２１、２２がトップゲート構造であるのに対し、ボトムゲート構造とした点である。この場合、ガラス基板１の上面には、下地絶縁膜として、窒化シリコンからなる下地絶縁膜２３のみが設けられている。

次に、この薄膜トランジスタパネルの製造方法の一例について説明する。まず、図２２に示すように、ガラス基板１の上面に、プラズマＣＶＤ法により、窒化シリコンからなる下地絶縁膜２３（膜厚２０００Å程度）を成膜する。次に、下地絶縁膜２３の上面に、スパッタ法により成膜されたモリブデン膜（膜厚１０００Å程度）をフォトリソグラフィ法によりパターニングすることにより、ゲート電極２８、２９及び第１の下層接続配線４７を形成する。

次に、ゲート電極２８、２９及び第１の下層接続配線４７を含む下地絶縁膜２３の上面に、プラズマＣＶＤ法により、酸化シリコンからなるゲート絶縁膜２７（膜厚１０００Å程度）及びアモルファスシリコン薄膜６１（膜厚５００Å程度）を連続して成膜する。この場合も、アモルファスシリコン薄膜６１を成膜する工程は、概ね３００℃程度を最高温度とする温度条件で行なわれる。次に、窒素ガス雰囲気中において５００℃程度の温度で１時間程度の脱水素処理を行なう。

次に、アモルファスシリコン薄膜６１に上面側からエキシマレーザを照射することにより、アモルファスシリコン薄膜６１を結晶化してポリシリコン薄膜６２を形成する。この場合も、アモルファスシリコン薄膜６１を結晶化してポリシリコン薄膜６２とする工程は、概ね６００℃程度を最高温度とする温度条件で行なわれる。

次に、フォトリソグラフィ法により形成された、ソース・ドレイン領域２６ｂに対応する部分に開口部を有する第１のレジストパターン（図示せず）をマスクとして、ｐ型不純物を高濃度で注入する。一例として、ボロンイオンを加速エネルギー１０ｋｅＶ、ドーズ量１×１０¹⁵ａｔｍ／ｃｍ²の条件で注入する。この後、第１のレジストパターンを剥離する。

次に、フォトリソグラフィ法により形成された、ソース・ドレイン領域２５ｃに対応する部分に開口部を有する第２のレジストパターン（図示せず）をマスクとして、ｎ型不純物を高濃度で注入する。一例として、リンイオンを加速エネルギー１０ｋｅＶ、ドーズ量１×１０¹⁵ａｔｍ／ｃｍ²の条件で注入する。この後、第２のレジストパターンを剥離する。

次に、フォトリソグラフィ法により形成された、ソース・ドレイン領域２５ｂに対応する部分に開口部を有する第３のレジストパターン（図示せず）をマスクとして、ｎ型不純物を低濃度で注入する。一例として、リンイオンを加速エネルギー１０ｋｅＶ、ドーズ量１×１０¹³ａｔｍ／ｃｍ²の条件で注入する。この後、第３のレジストパターンを剥離する。次に、窒素ガス雰囲気中において４５０℃程度の温度で１時間程度の注入イオン活性化処理を行なう。

次に、ポリシリコン薄膜６２をフォトリソグラフィ法によりパターニングすることにより、図２３に示すように、半導体薄膜２５、２６を形成する。この状態では、半導体薄膜２５は、ゲート電極２８上の真性領域からなるチャネル領域２５ａと、その両側におけるｎ型不純物低濃度領域からなるソース・ドレイン領域２５ｂと、さらにその両側におけるｎ型不純物高濃度領域からなるソース・ドレイン領域２５ｃとを有するものとなっている。また、半導体薄膜２６は、ゲート電極２９上の真性領域からなるチャネル領域２６ａと、その両側におけるｐ型不純物高濃度領域からなるソース・ドレイン領域２６ｂとを有するものとなっている。

次に、図２４に示すように、半導体薄膜２５、２６を含むゲート絶縁膜２７の上面に、プラズマＣＶＤ法により、酸化シリコンからなる第１の層間絶縁膜３０（膜厚３０００Å程度）を成膜する。次に、フォトリソグラフィ法により、半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂ上における第１の層間絶縁膜３０にコンタクトホール３３、３４を形成し、また第１の下層接続配線４７の接続パッド部上における第１の層間絶縁膜３０及びゲート絶縁膜２７にコンタクトホール４６を連続して形成する。

次に、コンタクトホール３３、３４、４６内及び第１の層間絶縁膜３０の上面に、スパッタ法により成膜されたモリブデン膜（膜厚５０００Å程度）をフォトリソグラフィ法によりパターニングすることにより、導電体層３５、３６をコンタクトホール３３、３４を介してソース・ドレイン領域２５ｃ、２６ｂに接続させて形成し、また第１の上層接続配線４５をコンタクトホール４６を介して第１の下層接続配線４７の接続パッド部に接続させて形成し、さらに外部接続端子７、第２の下層接続配線５０及びソース・ドレイン電極を含む導電体層３５、３６と外部接続端子７とを接続する接続配線（図示せず）を形成する。以下の工程は、上記第１実施形態の場合と同じであるので、省略する。

ところで、上記製造方法では、図２２に示すように、ポリシリコン半導体薄膜６２にボロンイオン及びリンイオンを直接注入しているため、高価な高加速（〜８０ｋｅＶ）のイオン注入装置を用いることなく、安価な低加速（〜１０ｋｅＶ）のイオン注入装置を用いて、ボロンイオン及びリンイオンを注入することができる。

なお、イオン注入及び活性化処理は、図２３に示すように、デバイスエリアを形成した後に行なってもよい。ここで、上記第１実施形態においても、イオン注入及び活性化処理は、図３に示すように、ポリシリコン薄膜６２を形成した後に行なってもよく、また図４に示すように、デバイスエリアを形成した後に行なってもよい。

（その他の実施形態）
上記各実施形態では、駆動回路部をポリシリコン薄膜トランジスタからなるＣＭＯＳ薄膜トランジスタによって構成した場合について説明したが、これに限らず、ＮＭＯＳ薄膜トランジスタのみによって構成するようにしてもよく、またポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとの組み合わせによって構成するようにしてもよい。

また、上記各実施形態では、外部接続端子７を、駆動回路部用の薄膜トランジスタ２１、２２のモリブデンからなるソース・ドレイン電極を含む導電体層３５、３６の形成と同時に、モリブデンからなる単層構造として形成した場合について説明したが、これに限らず、他の層上の電極（例えばボトムゲート電極９）の形成と同時に形成してもよく、また複数層上の電極の形成と同時に形成して積層構造としてもよい。

また、例えば上記第１実施形態（図２参照）において、第１、第２の層間絶縁膜３０、３７は、窒化シリコン膜の単層ではなく、酸化シリコン膜の単層であってもよく、また複数種の積層構造であってもよい。また、例えば上記第８実施形態（図２１参照）において、ゲート絶縁膜２７は、酸化シリコン膜の単層ではなく、下層の窒化シリコン膜と上層の酸化シリコン膜との２層構造であってもよく、また第１の層間絶縁膜３０は、酸化シリコン膜の単層ではなく、下層の酸化シリコン膜と上層の窒化シリコン膜との２層構造であってもよく、さらに第２の層間絶縁膜３７は、窒化シリコン膜の単層ではなく、酸化シリコン膜の単層であってもよく、また複数種の積層構造であってもよい。

さらに、上記各実施形態では、この発明の薄膜トランジスタパネルを画像読取装置に適用した場合について説明したが、これに限定されるものではない。要は、基板上の所定の領域にアモルファスシリコン薄膜トランジスタがマトリクス状に配置され、前記所定の領域に隣接する周辺領域にアモルファスシリコン薄膜トランジスタを駆動するためのポリシリコン薄膜トランジスタが配置された構造の薄膜トランジスタパネルであればよい。

例えば、基板上の所定の領域に、液晶容量や有機ＥＬ素子等の発光素子を含む周知の表示画素（具体的には、液晶容量と画素トランジスタからなる液晶画素や有機ＥＬ素子と画素駆動回路からなる表示画素等）をマトリクス状に配置し、前記所定の領域に隣接する周辺領域に、各表示画素を選択状態に設定して、該表示画素に対して所定の階調信号を供給して所望の画像情報を表示するように制御するドライバ（走査ドライバ、データドライバ、電源ドライバ等）を設けた周知の画像表示装置にも、この発明を適用することができる。

この発明の第１実施形態としての薄膜トランジスタパネルの要部の等価回路的平面図。図１に示す薄膜トランジスタパネルの一部の具体的な構造を説明するために示す断面図。図２に示す薄膜トランジスタパネルの製造に際し、当初の工程の断面図。図３に続く工程の断面図。図４に続く工程の断面図。図５に続く工程の断面図。図６に続く工程の断面図。図７に続く工程の断面図。図８に続く工程の断面図。図９に続く工程の断面図。図１０に続く工程の断面図。図１１に続く工程の断面図。図１２に続く工程の断面図。図１３に続く工程の断面図。この発明の第２実施形態としての薄膜トランジスタパネルの図２同様の断面図。この発明の第３実施形態としての薄膜トランジスタパネルの図１５同様の断面図。この発明の第４実施形態としての薄膜トランジスタパネルの図１５同様の断面図。この発明の第５実施形態としての薄膜トランジスタパネルの図１６同様の断面図。この発明の第６実施形態としての薄膜トランジスタパネルの図１６同様の断面図。この発明の第７実施形態としての薄膜トランジスタパネルの図１６同様の断面図。この発明の第８実施形態としての薄膜トランジスタパネルの図２同様の断面図。図２１に示す薄膜トランジスタパネルの製造に際し、当初の工程の断面図。図２２に続く工程の断面図。図２３に続く工程の断面図。

符号の説明

１ガラス基板
２画像読取領域
３光電変換型の薄膜トランジスタ
４〜６駆動回路部
７外部接続端子
８トップゲート電極
９ボトムゲート電極
１０ソース・ドレイン電極
１１トップゲートライン
１２ボトムゲートライン
１３ドレインライン
２１、２２駆動回路部用の薄膜トランジスタ
２５、２６半導体薄膜
２８、２９ゲート電極
３３、３４コンタクトホール
３５、３６ソース・ドレイン電極を含む導電体層
４１半導体薄膜
４２チャネル保護膜
４３オーミックコンタクト層
４４開口部
４５、４８、５１、５４第１〜第４の上層接続配線
４６、４９、５２、５５コンタクトホール
４７、５０、５３、５６第１〜第４の下層接続配線

Claims

基板上に、ポリシリコンからなる半導体薄膜及び複数の電極を有するポリシリコン薄膜トランジスタと、アモルファスシリコンからなる半導体薄膜及び複数の電極を有するアモルファスシリコン薄膜トランジスタと、が設けられた薄膜トランジスタパネルにおいて、
前記ポリシリコン薄膜トランジスタの前記複数の電極のいずれかに接続されて、当該電極と同一の導電材料で同一の層に設けられ、接続パッドを有する第１の配線と、
前記第１の配線の上部に絶縁膜を介して設けられる前記アモルファスシリコンからなる半導体薄膜と、
接続パッドを有する複数の第２の配線と、
互いに同一の層に設けられた複数の第３の配線と、
を備え、
前記複数の第２の配線のうちの一の第２の配線は、前記アモルファスシリコン薄膜トランジスタの前記複数の電極のうちの一の電極に接続されて、当該一の電極と同一の導電材料で当該一の電極と同一の層に設けられていて、
前記複数の第２の配線のうちの前記一の第２の配線とは異なる他の第２の配線は、前記アモルファスシリコン薄膜トランジスタの前記複数の電極のうちの前記一の電極とは異なる層に形成された他の電極に接続されて、当該他の電極と同一の導電材料で当該他の電極と同一の層に設けられていて、
前記一の第２の配線と前記他の第２の配線とは、絶縁膜を介して互いに異なる層に設けられていて、
前記複数の第３の配線は、前記第１の配線及び前記複数の第２の配線に絶縁膜を介して対向し、該絶縁膜の前記第１の配線及び前記複数の第２の配線の各接続パッドに対応する箇所に設けられる複数のコンタクトホールを介して、前記第１の配線及び前記複数の第２の配線に電気的に接続されていることを特徴とする薄膜トランジスタパネル。
請求項１に記載の発明において、
前記ポリシリコン薄膜トランジスタの前記複数の電極のうちの、前記第１の配線に接続されていない電極は、前記第３の配線と同一の層に設けられることを特徴とする薄膜トランジスタパネル。
請求項１に記載の発明において、
前記アモルファスシリコン薄膜トランジスタは、その半導体薄膜の上方及び下方にそれぞれ絶縁膜を介して設けられたトップゲート電極及びボトムゲート電極を備えたダブルゲート型の薄膜トランジスタからなることを特徴とする薄膜トランジスタパネル。
請求項３に記載の発明において、
前記第３の配線は、前記アモルファスシリコン薄膜トランジスタのトップゲート電極と同一の層に設けられていることを特徴とする薄膜トランジスタパネル。
請求項４に記載の発明において、
前記ポリシリコン薄膜トランジスタの前記複数の電極のうちの前記第１の配線に接続されていない電極は、前記第３の配線と同一の層に設けられていることを特徴とする薄膜トランジスタパネル。
請求項３に記載の発明において、
前記第３の配線は、前記アモルファスシリコン薄膜トランジスタのトップゲート電極を覆うように設けられた絶縁膜上に設けられていることを特徴とする薄膜トランジスタパネル。
請求項６に記載の発明において、
前記ポリシリコン薄膜トランジスタの前記複数の電極のうちの前記第１の配線に接続されていない電極は、前記第３の配線と同一の層に設けられていることを特徴とする薄膜トランジスタパネル。
請求項７に記載の発明において、
前記第２の配線の上部に、絶縁膜を介して、前記アモルファスシリコン薄膜トランジスタの前記トップゲート電極に接続されて、該トップゲート電極と同一の導電材料で同一の層に設けられ、前記絶縁膜に設けられるコンタクトホールを介して前記第２の配線に電気的に接続される第４の配線を備えることを特徴とする薄膜トランジスタパネル。
請求項８に記載の発明において、
前記第１の配線は、前記ポリシリコン薄膜トランジスタのゲート電極に接続され、
該ゲート電極及び該第１の配線は、ドライエッチング速度が窒化シリコンと差がない金属材料によって形成され、酸化シリコンからなる下層の絶縁膜及び窒化シリコンからなる上層の絶縁膜によって覆われていることを特徴とする薄膜トランジスタパネル。
請求項９に記載の発明において、
前記第２の配線は、前記アモルファスシリコン薄膜トランジスタの前記ボトムゲート電極に接続され、
該ボトムゲート電極及び該第２の配線は、前記金属材料と異なる金属材料によって形成され、前記上層の絶縁膜上に設けられていることを特徴とする薄膜トランジスタパネル。
請求項９に記載の発明において、
前記第２の配線は前記アモルファスシリコン薄膜トランジスタの前記ボトムゲート電極に接続され、
該ボトムゲート電極及び該第２の配線は、前記金属材料と異なる金属材料によって形成され、前記上層の絶縁膜及び前記下層の絶縁膜に覆われていることを特徴とする薄膜トランジスタパネル。
請求項９に記載の発明において、
前記第２の配線は、前記アモルファスシリコン薄膜トランジスタの前記ボトムゲート電極に接続され、
該ボトムゲート電極及び該第２の配線は、前記ポリシリコン薄膜トランジスタのゲート電極と同一の金属材料によって形成され、前記ゲート電極と同一の層に設けられていることを特徴とする薄膜トランジスタパネル。
請求項１に記載の発明において、
前記ポリシリコン薄膜トランジスタはトップゲート型であることを特徴とする薄膜トランジスタパネル。
請求項１に記載の発明において、
前記ポリシリコン薄膜トランジスタはボトムゲート型であることを特徴とする薄膜トランジスタパネル。
請求項１に記載の発明において、
前記アモルファスシリコン薄膜トランジスタは前記基板上の所定の領域にマトリクス状に配置され、
前記ポリシリコン薄膜トランジスタは前記基板上の、前記所定の領域に隣接する周辺領域に配置されて、前記アモルファスシリコン薄膜トランジスタを駆動する駆動回路部を構成していることを特徴とする薄膜トランジスタパネル。
基板上に、ポリシリコンからなる半導体薄膜及び複数の電極を有するポリシリコン薄膜トランジスタと、アモルファスシリコンからなる半導体薄膜及び複数の電極を有するアモルファスシリコン薄膜トランジスタと、が設けられた薄膜トランジスタパネルの製造方法において、
前記基板上にポリシリコンからなる半導体薄膜を形成する工程と、
前記ポリシリコンからなる半導体薄膜を用いて前記ポリシリコン薄膜トランジスタを形成する工程と、
前記ポリシリコン薄膜トランジスタの前記複数の電極のいずれかに接続されて当該電極と同一の導電材料からなり、接続パッドを有する第１の配線を、当該電極と同時に形成する工程と、
前記第１の配線の上部に絶縁膜を介して前記アモルファスシリコンからなる半導体薄膜を形成する工程と、
前記アモルファスシリコンからなる半導体薄膜を用いて前記アモルファスシリコン薄膜トランジスタを形成し、前記複数の電極を互いに絶縁膜を介して異なる層に形成する工程と、
前記アモルファスシリコン薄膜トランジスタの前記複数の電極に１対１で対応するように接続されて当該電極と同一の導電材料からなり、接続パッドを有する複数の第２の配線を、当該電極と同時に同一の層となるように形成する工程と、
前記第１の配線及び前記第２の配線の各々の上部に絶縁膜を形成し、前記第１の配線及び前記第２の配線の各接続パッドに対応する箇所に設けられる複数のコンタクトホールを同時に形成する工程と、
前記絶縁膜上に、前記複数のコンタクトホールの各々に対応する複数の第３の配線を同時に形成し、該各コンタクトホールを介して前記第３の配線と前記第１の配線及び第２の配線とを電気的に接続する工程と、
を含むことを特徴とする薄膜トランジスタパネルの製造方法。
請求項１６に記載の発明において、
前記ポリシリコンからなる半導体薄膜を形成する工程は、第１の温度条件下で行なわれ、
前記アモルファスシリコンからなる半導体薄膜を形成する工程は、最高温度が前記第１の温度条件よりも低い第２の温度条件下で行なわれることを特徴とする薄膜トランジスタパネルの製造方法。
請求項１６に記載の発明において、
前記ポリシリコン薄膜トランジスタの前記複数の電極のうちの、前記第１の配線に接続されていない電極を、前記第３の配線と同時に形成する工程を有することを特徴とする薄膜トランジスタパネルの製造方法。
請求項１６に記載の発明において、
前記アモルファスシリコン薄膜トランジスタは、その半導体薄膜の上方及び下方にそれぞれ絶縁膜を介して設けられたトップゲート電極及びボトムゲート電極を備えたダブルゲート型の薄膜トランジスタからなることを特徴とする薄膜トランジスタパネルの製造方法。
請求項１９に記載の発明において、
前記第３の配線を前記アモルファスシリコン薄膜トランジスタのトップゲート電極と同時に形成する工程を有することを特徴とする薄膜トランジスタパネルの製造方法。
請求項１９に記載の発明において、
前記ポリシリコン薄膜トランジスタの前記複数の電極のうちの、前記第１の配線に接続されていない電極を、前記第３の配線と同時に形成する工程を有することを特徴とする薄膜トランジスタパネルの製造方法。
請求項１９に記載の発明において、
前記第３の配線を前記アモルファスシリコン薄膜トランジスタのトップゲート電極を覆うように形成された絶縁膜上に形成する工程を有することを特徴とする薄膜トランジスタパネルの製造方法。
請求項２２に記載の発明において、
前記ポリシリコン薄膜トランジスタの前記複数の電極のうちの、前記第１の配線に接続されていない電極を、前記第３の配線と同時に形成する工程を有することを特徴とする薄膜トランジスタパネルの製造方法。
請求項２２に記載の発明において、
前記第２の配線の上部に、絶縁膜を介して、前記アモルファスシリコン薄膜トランジスタの前記トップゲート電極に接続される第４の配線を、前記トップゲート電極と同一の導電材料により同時に形成する工程と、
前記絶縁膜の、前記第２の配線の前記接続パッドに対応する箇所にコンタクトホールを同時に形成し、前記第４の配線により前記コンタクトホール内に導電材料を充填して、前記第４の配線と前記第２の配線とを電気的に接続する工程と、
を有することを特徴とする薄膜トランジスタパネルの製造方法。
請求項２４に記載の発明において、
前記第１の配線を、前記ポリシリコン薄膜トランジスタのゲート電極に接続して、ドライエッチング速度が窒化シリコンと差がない金属材料によって、該ゲート電極と同時に形成し、該ゲート電極及び該第１の配線を、酸化シリコンからなる下層の絶縁膜及び窒化シリコンからなる上層の絶縁膜によって覆う工程を有することを特徴とする薄膜トランジスタパネルの製造方法。
請求項２５に記載の発明において、
前記第２の配線を、前記上層の絶縁膜上に前記アモルファスシリコン薄膜トランジスタの前記ボトムゲート電極に接続して、前記金属材料と異なる金属材料によって、該ボトムゲート電極と同時に形成する工程を有することを特徴とする薄膜トランジスタパネルの製造方法。
請求項２５に記載の発明において、
前記第２の配線を、前記アモルファスシリコン薄膜トランジスタの前記ボトムゲート電極に接続して、前記金属材料と異なる金属材料によって形成し、前記上層の絶縁膜及び前記下層の絶縁膜によって覆う工程を有することを特徴とする薄膜トランジスタパネルの製造方法。
請求項２５に記載の発明において、
前記第２の配線を、前記アモルファスシリコン薄膜トランジスタの前記ボトムゲート電極に接続して、前記ポリシリコン薄膜トランジスタのゲート電極と同一の層上に、該ゲート電極の形成と同時に該ゲート電極と同一の金属材料によって形成することを特徴とする薄膜トランジスタパネルの製造方法。
請求項２５〜２８のいずれかに記載の発明において、
少なくとも前記酸化シリコンからなる下層の絶縁膜及び前記窒化シリコンからなる上層の絶縁膜のいずれかに形成する前記複数のコンタクトホールを、平行平板型のＲＩＥ装置を用いたドライエッチングにより同時に形成することを特徴とする薄膜トランジスタパネルの製造方法。
請求項２９に記載の発明において、
前記酸化シリコンからなる下層の絶縁膜に形成する前記複数のコンタクトホールを、ウェットエッチングにより同時に形成することを特徴とする薄膜トランジスタパネルの製造方法。