JP2013009306A5 - - Google Patents

Claims (2)

1. 論理エレメントを有し、
   前記論理エレメントは、ルックアップテーブルを有し、
   前記ルックアップテーブルは、Ｎ個（Ｎは自然数）の入力端子と、出力端子と、コンフィギュレーションメモリと、選択回路と、を有し、
   前記コンフィギュレーションメモリは、２ ^Ｎ 個のメモリ素子を有し、
   前記メモリ素子は、酸化物半導体膜にチャネル形成領域を有するトランジスタと、演算回路と、を有し、前記トランジスタのソース及びドレインの一方と前記演算回路とが電気的に接続される部分にコンフィギュレーションデータを保持する機能を有し、
   前記選択回路は、前記演算回路の出力信号、及び、前記Ｎ個の入力端子の信号に応じて、信号を前記出力端子に出力することを特徴とするプログラマブルロジックデバイス。
2. 請求項１において、
   前記トランジスタのソース及びドレインの一方と前記演算回路との接続部に電気的に接続された容量素子を有することを特徴とするプログラマブルロジックデバイス。