KR20220063448A - 표시장치 - Google Patents

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KR20220063448A
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노소영
문경주
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Abstract

본 발명의 일 실시예에 따른 표시장치는 표시 영역과 비표시 영역을 포함하는 기판, 상기 표시 영역 상에 배치되는 제1 액티브층, 상기 제1 액티브층과 중첩배치되는 제1 게이트 전극, 상기 제1 게이트 전극과 일체형으로 형성되는 게이트 전극, 상기 제1 게이트 전극 및 게이트 라인 상의 제1 층간 절연층, 및 상기 제1 층간 절연층을 관통하여 상기 제1 액티브 층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 트랜지스터, 상기 제1 박막 트랜지스터 상의 분리 절연층, 상기 표시영역 상에 배치되며, 상기 분리 절연층 상의 제2 액티브 층, 상기 제2 액티브 층과 중첩하는 제2 게이트 전극, 상기 제2 액티브 층과 상기 제2 게이트 전극 상의 제2 층간 절연층, 및 상기 제2 층간 절연층을 관통하여 상기 제2 액티브 층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터 및 상기 분리 절연층 상에 배치되고, 상기 게이트 라인에 연결되는 중복 패턴을 포함하되, 상기 중복 패턴은, 상기 분리 절연층 상에 배치되고, 상기 제2 액티브 층과 동일한 재료 형성되는 제1 중복패턴과, 상기 제1 중복패턴 상에 배치되는 제2 중복패턴을 포함한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 따라, 최근에는 액정 표시장치(LCD: Liquid Crystal Display), 전계발광 표시장치(EL: Electroluminescence Display), 양자점 표시장치(QD: Quantum Dot Display)와 같은 여러 가지 표시장치가 활용되고 있다.
전계발광 표시장치(EL: Electroluminescence Display) 중에서 유기물을 발광층에 사용하는 유기 발광 표시 장치(OLED)가 주를 이루고 있다. 이 유기 발광 표시 장치(OLED)는 자발광 소자로서, 소비전력이 낮고, 고속의 응답 속도, 높은 발광 효율, 높은 휘도 및 광시야각을 가진다. 이 유기 발광 표시장치는 매트릭스 형태로 배열된 다수의 서브 화소들을 통해 영상을 구현한다. 다수의 서브 화소들 각각은 발광 소자와, 그 발광 소자를 독립적으로 구동하는 다수의 트랜지스터로 이루어진 화소 회로를 구비한다.
상기한 유기 발광 표시 장치(OLED)는 고 품질의 영상 정보를 제공하기 위해, 표시장치의 해상도는 점점 높아지고, 대면적화가 되고 있다.
그러나, 해상도가 높아지고 대면적화 됨에 따라 패널 내의 배선저항이 증가하고 있다. 배선의 저항이 증가함에 따라 고속 구동에 대응하기 어려움 문제가 발생하고 있다.
본 발명은 저항이 큰 배선에 중첩 또는 인접하게 배치되는 중복패턴을 더 형성하고, 저항이 높은 배선과 중복패턴을 연결시킴으로써 저항이 높은 배선의 저항을 감소시켜 구동 속도를 향상시킬 수 있는 표시장치를 제공한다.
본 발명의 실시예에 따른 표시장치는 표시 영역과 비표시 영역을 포함하는 기판, 상기 표시 영역 상에 배치되는 제1 액티브층, 상기 제1 액티브층과 중첩배치되는 제1 게이트 전극, 상기 제1 게이트 전극과 일체형으로 형성되는 게이트 전극, 상기 제1 게이트 전극 및 게이트 라인 상의 제1 층간 절연층, 및 상기 제1 층간 절연층을 관통하여 상기 제1 액티브 층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 트랜지스터, 상기 제1 박막 트랜지스터 상의 분리 절연층, 상기 표시영역 상에 배치되며, 상기 분리 절연층 상의 제2 액티브 층, 상기 제2 액티브 층과 중첩하는 제2 게이트 전극, 상기 제2 액티브 층과 상기 제2 게이트 전극 상의 제2 층간 절연층, 및 상기 제2 층간 절연층을 관통하여 상기 제2 액티브 층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터 및 상기 분리 절연층 상에 배치되고, 상기 게이트 라인에 연결되는 중복 패턴을 포함하되, 상기 중복 패턴은, 상기 분리 절연층 상에 배치되고, 상기 제2 액티브 층과 동일한 재료 형성되는 제1 중복패턴과, 상기 제1 중복패턴 상에 배치되는 제2 중복패턴을 포함한다.
여기서, 상기 분리 절연층에는 상기 제1 중복패턴과 상기 게이트 라인을 연결시키는 콘택홀이 배치될 수 있다.
그리고, 상기 콘택홀은 상기 표시 영역 상에 적어도 하나 이상이 배치될 수 있다.
상기 제1 중복패턴 및 제2 액티브 층은 산화물 반도체로 형성될 수 있다.
제2 중복패턴을 형성하는 금속은 Mo/Ti, MoTi/Cu/MoTi, Mo/Al/Mo, Ti/Al/Ti 중 적어도 어느 하나 이상으로 형성될 수 있다.
상기 중복 패턴은 상기 게이트 라인에 완전히 중첩되도록 상기 게이트 라인의 폭보다 좁게 배치될 수 있다.
상기 중복 패턴은 중복패턴라인과 중복패턴전극을 포함하고, 상기 중복패턴전극은 상기 제1 게이트 전극에 중첩배치되고, 상기 중복패턴라인은 상기 게이트 라인에 중첩배치될 수 있다.
상기 게이트 라인은 상기 중복 패턴에 완전히 중첩되도록 상기 중복 패턴의 폭보다 좁게 배치될 수 있다.
한편, 상기 중복 패턴과 상기 게이트 라인은 서로 이격되어 평행하게 배치되며, 상기 게이트 라인은 상기 게이트 라인의 길이방향에서 상기 중복 패턴의 방향으로 돌출된 게이트 가지부를 포함하고, 상기 게이트 가지부는 상기 중복 패턴의 일부에 중첩되는 중첩 영역 상에 상기 게이트 가지부와 상기 중복 패턴이 연결되는 콘택홀이 배치될 수 있다.
한편, 상기 중복 패턴과 상기 게이트 라인은 서로 이격되어 평행하게 배치되며, 상기 게이트 라인은 상기 게이트 라인의 길이방향에서 상기 중복 패턴의 방향으로 돌출된 게이트 가지부, 및 상기 제2 게이트 전극과 동일한 층에 형성되는 연결패턴을 포함하고, 상기 연결패턴은, 상기 게이트 가지부와 중첩되게 배치되는 제1 중첩영역 상에 형성된 제1 콘택홀에 의해 상기 게이트 가지부에 연결되고, 상기 중복 패턴과 중첩되게 배치되는 제2 중첩영역 상에 형성된 제2 콘택홀에 의해 상기 중복 패턴에 연결될 수 있다.
여기서 상기 연결패턴의 일측은 상기 제2 중첩영역 상에서 상기 중복 패턴의 제2 중복패턴에 연결될 수 있다.
상기 제1 콘택홀은 상기 제1 중첩영역에 배치된 제2 게이트 절연층, 분리 절연층 및 제1 층간 절연층을 관통시켜 형성될 수 있다.
제2 콘택홀은, 상기 중첩 패턴과 연결패턴이 중첩되는 영역인 제2 중첩영역에 배치된 제2 게이트 절연층을 관통시켜 형성될 수 있다.
상기 제2 게이트 전극과 상기 연결패턴은 제2 게이트 절연층 상에 배치 될 수 있다.
상기 연결패턴은 상기 게이트 라인과 상기 중첩 패턴을 연결시킬 수 있다.
한편, 상기 표시 영역에 배치되는 상기 게이트 라인과, 상기 게이트 라인이 상기 비표시 영역까지 연장배치된 제1 연장라인 및 제2 연장라인과, 상기 표시 영역에서 상기 게이트 라인 상에 중첩배치되는 상기 중복 패턴과, 상기 비표시 영역에서 상기 제1 연장라인에 중첩배치되는 연장 중복 패턴과, 상기 비표시 영역의 링크 영역 상에 배치되는 상기 제2 연장라인과 중첩배치된 링크 라인을 포함하고, 상기 링크 영역에는, 상기 링크라인과 상기 제2 연장 라인을 연결시키는 제3 콘택홀과, 상기 연장 중복 패턴과 상기 제1 연장 라인을 연결시키는 제4 콘택홀을 포함할 수 있다.
상기 제3 콘택홀과 제4 콘택홀은 상기 분리 절연층을 관통시켜 형성될 수 있다.
상기 제1 연장라인은 상기 게이트 라인과 연접하게 배치되고, 상기 제2 연장라인은 상기 제1 연장라인에 연접하게 배치될 수 있다.
상기 분리 절연층 상에는 제1 층간 절연막이 더 배치될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 따른 표시장치는 저항이 증가하는 배선에 중첩 또는 인접하게 배치되는 중복패턴을 더 형성하고, 저항이 증가한 배선과 중복패턴을 연결시킴으로써 저항이 증가한 배선의 저항을 감소시켜 구동 속도를 향상시킬 수 있다.
또한, 본 발명의 실시예에 따른 표시장치는 중복 패턴과 링크라인에 연결되도록 게이트 라인을 연장배치시킴으로써 저항이 증가한 배선의 저항을 감소시켜 구동 속도를 향상시킴과 함께 베젤 사이즈를 줄일 수 있는 효과가 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개략적인 구조를 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 단면도이다.
도 3은 도 1의 “A”영역에 따른 확대 평면도이다.
도 4는 도 3의 I-I'에 따른 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시장치를 도시한 평면도이다.
도 6은 도 5의 II-II'에 따른 단면도이다.
도 7은 본 발명의 또 다른 실시예들에 따른 표시장치를 도시한 평면도이다.
도 8은 도 7의 III-III'에 따른 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 표시장치를 도시한 평면도이다.
도 10은 도 9의 IV-IV'에 따른 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시장치를 도시한 평면도이다.
도 12는 도 11의 V-V'에 따른 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개략적인 구조를 도시한 평면도이고, 도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 단면도이고, 도 3은 도 1의 “A”영역에 따른 확대 평면도이고, 도 4는 도 3의 I-I'에 따른 단면도이다.
도 1 내지 도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 표시장치(100)는 영상을 표시 패널(10)과, 표시패널(10)을 구동하는 패널 구동부를 포함한다. 패널 구동부는 데이터 구동부(20), 게이트 구동부(40A, 40B) 및 타이밍 컨트롤러(30)를 포함한다.
타이밍 컨트롤러(30)는 데이터 구동부(20) 및 게이트 구동부(40A, 40B)의 구동 타이밍을 각각 제어하는 데이터 제어 신호들 및 게이트 제어 신호들을 생성하여 데이터 구동부(20) 및 게이트 구동부(40A, 40B)로 공급할 수 있다. 타이밍 컨트롤러(30)는 영상 데이터를 영상 처리하여 데이터 구동부(20)로 공급할 수 있다.
데이터 구동부(20)는 타이밍 컨트롤러(30)로부터 공급된 데이터 제어 신호에 의해 제어되고, 타이밍 컨트롤러(30)로부터 공급된 영상 데이터를 아날로그 데이터 신호로 변환하여 표시 패널(10)의 데이터 라인(DL)으로 공급할 수 있다.
게이트 구동부(40A, 40B)는 비표시 영역(NA) 상에 박막트랜지스터 형태로 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(40A, 40B)는 표시 패널(10)의 좌측 및 우측 중 적어도 어느 한 측의 비표시 영역(NA) 에 배치될 수 있다.
이러한 게이트 구동부(40A, 40B)는 타이밍 컨트롤러(30)로부터 공급된 게이트 제어 신호에 응답하여 게이트 전압의 레벨을 시프트 시프트시키면서 게이트 신호를 출력할 수 있다. 게이트 구동부(40A, 40B)는 게이트라인들(GL)을 통해 게이트 신호를 출력할 수 있다.
여기서 게이트 구동부(40A, 40B)와 표시패널(10)의 게이트라인들(GL)을 연결하는 링크영역(LK)이 배치될 수 있다. 구체적으로, 게이트 구동부(40A, 40B)는 출력라인(참조 도 11의 45)이 링크영역(LK)으로 연장되어 있고, 게이트라인들(GL)도 링크영역(LK)으로 연장배치될 수 있다. 게이트 구동부(40A, 40B)의 출력라인들과 통해 게이트 라인들(GL)은 링크영역(LK)에서 링크라인(Ln)을 통해 연결될 수 있으나 이들에 한정하지 않으며, 출력라인과 게이트 라인(GL)이 일체형으로 형성될 수 있다.
표시패널(10)은 입력 영상이 표시되는 화면을 구현하는 표시 영역(AA)과, 표시 영역(AA)의 적어도 일측에 위치하는 비표시 영역(NA)을 포함한다.
비표시 영역(NA)은 입력 영상이 표시되지 않는 영역으로서, 서브 화소들(SP)이 배치되지 않고 신호 라인들과 게이트 구동부(40A, 40B)가 배치될 수 있다.
표시 영역(AA)에는 상호 교차하는 데이터 라인들(DL) 및 게이트 라인들(GL)과 연결된 서브 화소들(SP)이 매트릭스 형태로 배치될 수 있다. 서브 화소들(SP) 각각은 도 2에 도시된 바와 같이, 발광 소자(500)와, 그 발광 소자(500)와 전기적으로 연결된 적어도 하나의 구동 트랜지스터(100) 및 적어도 하나의 스위칭 트랜지스터(200)를 구비할 수 있다.
스위칭 트랜지스터(200) 및 구동 트랜지스터(100)를 지지하는 기판(101)은 복수의 폴리이미드(PI)로 이루어질 수도 있다. 기판(101)이 폴리이미드(PI)로 이루어지는 경우, 기판(101) 하부에 유리로 이루어지는 지지 기판이 배치된 상황에서 표시 장치 제조 공정이 진행되고, 표시 장치 제조 공정이 완료된 후 지지 기판이 릴리즈(release)될 수 있다. 또한, 지지 기판이 릴리즈된 후, 기판(110)을 지지하기 위한 백 플레이트(back plate)가 기판(101) 하부에 배치될 수도 있다. 또한 기판은 유리 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다.
기판(101) 상에는 버퍼층(110)으로 멀티 버퍼층(112)과, 하부 버퍼층(115)이 배치될 수 있다. 멀티 버퍼층(112)은 기판(101)에 침투한 수분 및/또는 산소가 확산되는 것을 지연시킬 수 있다. 이 멀티 버퍼층(112)은 질화실리콘(SiNx) 및 산화실리콘(SiOx)이 적어도 1회 교대로 적층되어 이루어질 수 있다.
하부 버퍼층(115)은 제2 액티브층(220)을 보호하며, 기판(101)으로부터 유입되는 다양한 종류의 결함을 차단하는 기능을 수행할 수 있다. 이 하부 버퍼층(115)는 a-Si, 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등으로 형성될 수 있다.
구동 트랜지스터(100)는 버퍼층(110)의 상에 배치될 수 있다. 구동 트랜지스터(100)는 스토리지 커패시터에 저장된 데이터전압에 따라 고전압 공급 라인과 저전압 공급 라인 사이로 구동 전류가 흐르도록 동작할 수 있다. 이러한 구동 트랜지스터(100)는 도 2에 도시된 바와 같이 스위칭 트랜지스터(200)의 제2 드레인 전극(245)과 전기적으로 접속된 제1 게이트 전극(130)과, 고전압 공급 라인에 접속된 제1 소스 전극(142)과, 발광 소자(500)에 접속된 제1 드레인 전극(145)과, 제1 소스 및 제1 드레인 전극(142,145) 사이에 채널을 형성하는 제1 액티브층(120)을 구비할 수 있다.
다시 말해, 구동 트랜지스터(100)는 제1 액티브 층(120), 제1 게이트 전극(130), 제1 소스 전극(142) 및 제1 드레인 전극(145)을 포함할 수 있으며, 제1 게이트 전극(130)과 일체형으로 형성된 게이트 라인(GL)에 연결되는 중복 패턴(1000)을 포함할 수 있다.
버퍼층(110) 상에는 구동 트랜지스터(100)의 제1 액티브 층(120)이 배치될 수 있다. 제1 액티브 층(120)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용될 수 있으며, 일 실시예에 따른 표시 장치에서 구동 박막 트랜지스터의 액티브 층으로 적용될 수 있다. 버퍼층(110) 상에 아몰퍼스 실리콘 (a-Si) 물질을 증착하고, 탈수소화 공정 및 결정화 공정을 수행하는 방식으로 폴리 실리콘이 형성되고, 폴리 실리콘을 패터닝하여 제1 액티브 층(120)이 형성될 수 있다.
제1 액티브 층(120)은 구동 트랜지스터(100)의 구동 시 채널이 형성되는 제1 채널 영역(120a), 제1 채널 영역(120a) 양 측의 제1 소스 영역(120b) 및 제1 드레인 영역(120c)을 포함할 수 있다. 제1 소스 영역(120b)은 제1 소스 전극(142)과 연결된 제1 액티브 층(120)의 부분을 의미하며, 제1 드레인 영역(120c)은 제1 드레인 전극(145)과 연결된 제1 액티브 층(121)의 부분을 의미한다. 제1 채널 영역(120a), 제1 소스 영역(120b) 및 제1 드레인 영역(120c)은 제1 액티브 층(120)의 이온 도핑(불순물 도핑)에 의해 구성될 수 있다. 제1 소스 영역(120b) 및 제1 드레인 영역(120c)은 폴리 실리콘 물질을 이온 도핑하여 생성될 수 있다. 여기서 제1 채널 영역(120a)은 이온 도핑되지 않고 폴리 실리콘 물질로 남겨진 부분을 의미할 수 있다.
구동 트랜지스터(100)의 제1 액티브 층(120) 상에 제1 게이트 절연층(125)이 배치될 수 있다. 제1 게이트 절연층(125)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 제1 게이트 절연층(125)에는 구동 트랜지스터(100)의 제1 소스 전극(142) 및 제1 드레인 전극(145) 각각이 구동 트랜지스터(120)의 제1 액티브층(120)의 제1 소스 영역(120b) 및 제1 드레인 영역(120c) 각각에 연결되기 위한 컨택홀이 형성될 수 있다.
제1 게이트 절연층(125) 상에 구동 트랜지스터(100)의 제1 게이트 전극(130)이 배치된다. 제1 게이트 전극(130)은 제1 게이트 절연층(125) 상에 몰리브덴(Mo) 등의 금속층을 형성하고, 상기 금속층을 패터닝하여 형성할 수 있다. 제1 게이트 전극(130)은 구동 트랜지스터(100)의 제1 액티브 층(120)의 제1 채널 영역(120a)에 중첩되도록 제1 게이트 절연층(125) 상에 배치시킬 수 있다.
여기서 제1 게이트 전극(130)을 제1 게이트 절연층(125) 상에 형성하면서 스위칭 트랜지스터(200)가 배치되는 영역 상에 차광패턴(210)을 더 배치시킬 수 있다. 차광패턴(210)은 추후 설명할 제2 액티브층(220)이 광에 노출되어 작동하는 것을 방지하기 위해 배치시킬 수 있다.
제1 게이트 절연층(125) 및 제1 게이트 전극(130) 상에 분리 절연층(300)이 배치될 수 있다. 분리 절연층(300)은 구동 트랜지스터(100)와 스위칭 트랜지스터(200)를 분리하기 위한 절연층으로 사용될 수 있다. 분리 절연층(300)은 예를 들어 질화 실리콘(SiNx)으로 이루어질 수 있다. 분리 절연층(300)은 제1 액티브 층(120)에 대한 수소화 공정 시에 구동 트랜지스터(100)의 제1 액티브 층(120)에 수소를 제공하기 위해 질화 실리콘(SiNx)으로 이루어질 수 있다. 또한 분리 절연층(300)은 스위칭 트랜지스터(200)를 형성하기 위한 버퍼막으로 사용될 수 있다.
분리 절연층(300) 상에는 제1 층간 절연층(305)를 선택적으로 더 배치시킬 수 있다. 제1 층간 절연층(305)은 예를 들어 산화 실리콘(SiOx)으로 이루어질 수 있다. 제1 층간 절연층(305)은 제2 액티브 층(220)에 수소 이온이 유입되는 것을 방지하기 위해 산화 실리콘(SiOx)으로 이루어질 수 있다. 제2 액티브 층(220)은 산화물 반도체층으로 형성되는 경우, 수소이온이 유입되게 되면 노멀리 오프(normally off)의 특성이 저하는 문제점이 발생할 수 있다. 이에 제2 액티브 층(220)에 수소 이온의 유입을 방지하기 위한 산화물로 형성되는 제1 층간 절연막(305)을 더 배치시킬 수 있다. 그리고, 제1 층간 절연층(305)에는 구동 트랜지스터(100)의 제1 액티브 층(120)의 제1 소스 영역(120b) 및 제1 드레인 영역(120c)을 노출시키기 위한 컨택홀이 형성될 수 있다.
이하에서는 제1 층간 절연층(305)이 선택적으로 배치됨으로 제1 층간 절연층(605) 상에 배치되는 것을 분리 절연층(300) 상에 배치되는 것으로 간주하기로 한다.
분리 절연층(300) 상에는 스위칭 트랜지스터(200)의 제2 액티브 층(220)이 배치될 수 있다. 그리고 분리 절연층(300) 상에는 구동 트랜지스터(100)가 형성된 영역 상에 중복 패턴(1000)이 배치될 수 있다.
중복 패턴(1000)은 게이트 라인(GL) 및/또는 게이트 전극(130) 상에 중첩되게 배치되는 제1 중복패턴(1010)과 제2 중복패턴(1020)을 포함할 수 있다.
제1 중복패턴(1010)은 분리 절연층(300) 상에 제2 액티브 층(220) 물질과 동일한 물질로 형성될 수 있다. 제2 중복패턴(1020)은 제1 중복패턴(1010) 상에 단일 금속 또는 복수의 금속으로 형성될 수 있다.
도 3 및 도 4를 참조하면, 중복 패턴(1000)은 게이트 라인(GL) 및 제1 게이트 전극(130)에 중첩되도록 배치될 수 있다. 중복 패턴(1000)은 중복패턴라인(1100)과 중복패턴전극(1200)을 포함할 수 있다. 중복패턴전극(1200)은 제1 게이트 전극(130)에 대응되도록 배치될 수 있다. 또는 추후에 설명할 다른 실시예로써 중복패턴전극(1200)은 제1 게이트 전극(130)에 중첩되도록 배치되지 않으며, 게이트 라인(GL)에 연결시키기 위한 가지부로 역할을 하도록 배치될 수도 있다. 여기서 중복패턴전극(1200)은 선택적으로 형성될 수 있다.
중복 패턴(1000)은 표시 영역(AA) 상에 배치되고, 게이트 라인(GL)의 폭보다 좁게 배치될 수 있다. 따라서 중복 패턴(1000)은 게이트 라인(GL)에 완전히 중첩되도록 배치될 수 있다.
중복 패턴(1000)은 제1 게이트 라인(GL)에 콘택홀(CNT)을 통해 연결될 수 있다. 콘택홀(CNT)은 중복 패턴(1000) 및 게이트 라인(GL)이 중복되는 영역의 분리 절연층(300) 및 제1 층간 절연층(305)을 관통시켜 형성할 수 있다. 콘택홀(CNT)은 복수개가 배치되어 중복 패턴(1000)과 게이트 라인(GL)을 연결시킬 수 있다. 도면에서는 제1 층간 절연층(305)이 도시되어 있으나 제1 층간 절연층(305)은 분리 절연층(300) 상에 선택적으로 선택적으로 배치될 수 있다.
게이트 라인(GL)은 제1 중복패턴(1010)과 접속배치되고, 제1 중복패턴(1010) 상에는 제2 중복 패턴(1020)이 배치될 수 있다. 제1 중복패턴(1010)은 제2 액티브 층(220)과 동일하게 산화물 반도체로 형성될 수 있다. 제2 중복패턴(1020)을 형성하는 금속은 Mo/Ti,MoTi/Cu/MoTi, Mo/Al/Mo, Ti/Al/Ti 중 적어도 어느 하나 이상으로 형성될 수 있다.
따라서 본 발명의 실시예에 따른 표시장치의 중복패턴(1000)은 게이트 전극(GL)에 연결되어 리던던시 역할을 수행할 수 있다. 즉, 중복 패턴(1000)은 게이트 라인(GL)의 저항을 저감시켜 표시장치의 고속구동에 대응할 수 있다.
다음으로, 스위칭 트랜지스터(200)는 제2 액티브 층(220), 제2 게이트 전극(230), 제2 게이트 절연층(225), 제2 소스 전극(242) 및 제2 드레인 전극(245)을 포함할 수 있다.
분리 절연층(300) 상에 배치되는 제2 액티브 층(220)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체 물질은 실리콘 물질과 비교하여 밴드 갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드갭을 넘어가지 못하며, 이에 따라 오프-전류(Off-Current)가 낮다. 따라서, 산화물 반도체로 이루어진 액티브 층을 포함하는 박막 트랜지스터는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지할 수 있다. 따라서 스위칭 역할에 적합하다. 또한, 오프-전류가 작으므로 보조 용량의 크기가 감소될 수 있으므로, 고해상도 표시 소자에 적합하다. 구체적으로, 제2 액티브 층(200)은 금속 산화물로 이루어지고, 예를 들어, IGZO(indium-gallium-zinc-oxide) 등과 같은 다양한 금속 산화물로 이루어질 수 있다.
제2 액티브 층(220)은, 금속 산화물을 분리 절연층(300) 상에 증착하고, 안정화를 위한 열처리 공정을 수행한 후, 금속 산화물을 패터닝함에 의해 형성될 수 있다. 제2 액티브 층(220)은 스위칭 트랜지스터(200)의 구동 시 채널이 형성되는 제2 채널 영역(220a), 제2 채널 영역(220a) 양 측의 제2 소스 영역(220b) 및 제2 드레인 영역(220c)을 포함할 수 있다. 제2 소스 영역(220b)은 제2 소스 전극(242)과 연결된 제2 액티브 층(220)의 부분을 의미하며, 제2 드레인 영역(220c)은 제2 드레인 전극(245)과 연결된 제2 액티브 층(220)의 부분을 의미한다. 제2 채널 영역(220a), 제2 소스 영역(220b) 및 제2 드레인 영역(220c)은 제2 액티브 층(220)의 이온 도핑(불순물 도핑)에 의해 정의된다. 제2 소스 영역(220b) 및 제2 드레인 영역(220c)은 폴리 실리콘 물질을 이온 도핑하여 생성될 수 있다
제2 게이트 절연층(225)은 제2 액티브 층(220), 중복 패턴(1000) 및 분리 절연층(300) 상에 배치될 수 있다. 제2 게이트 절연층(225)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 다른 예로, 제2 게이트 절연층(225)은 제2 액티브 층(220)의 제2 채널 영역(220a)과 중첩되도록 패터닝될 수도 있다.
제2 게이트 전극(230)은 제2 게이트 절연층(225) 상에 배치될 수 있다. 제2 게이트 전극(230)은 제2 게이트 절연층(225) 상에 몰리브덴(Mo) 등과 같은 금속층을 형성하고, 패터닝하여 형성될 수 있다. 제2 게이트 전극(230)은 제2 액티브 층(220)의 제2 채널 영역(220a) 및 제2 게이트 절연층(225)과 중첩되도록 패터닝될 수 있다.
제2 층간 절연층(405)은 제2 게이트 전극(230) 및 제2 게이트 절연층(225) 상에 배치될 수 있다. 제2 층간 절연층(405)은 패시베이션층일 수 있다. 제2 게이트 절연층(225) 및 제2 층간 절연층(405) 상에는 제1 소스 전극(142), 제 드레인 전극(145), 제2 소스 전극(242) 및 제2 드레인 전극(245)을 노출시키기 위한 컨택홀이 형성될 수 있다.
발광 소자(500)는 애노드 전극(510)과, 캐소드 전극(550)과, 애노드 전극(510) 및 캐소드 전극(550) 사이에 형성된 발광 스택(530)을 구비한다.
애노드 전극(510)은 각 서브 화소별로 독립되게 제2 평탄화층(420) 상에 배치될 수 있다. 이러한 애노드 전극(510)은 제2 평탄화층(420)을 관통하는 제2 화소 컨택홀(CH2)을 통해 노출된 화소 연결 전극(450)과 접속될 수 있다. 여기서, 화소 연결 전극(450)은 제1 평탄화층(410)을 관통하는 제1 화소 컨택홀(CH1)을 통해 노출된 제1 드레인 전극(145)과 접속될 수 있다.
애노드 전극(510)은 뱅크(570)에 의해 마련된 발광 영역뿐만 아니라 구동 및 스위칭 트랜지스터(100,200) 중 적어도 어느 하나와 중첩되도록 제2 평탄화층(420) 상에 배치됨으로써 발광 면적이 증가될 수 있다.
뱅크(570)는 애노드 전극(510)을 노출시키도록 형성되어 발광 영역을 마련할 수 있다. 이러한 뱅크(570)는 인접한 서브 화소 간 광 간섭을 방지하도록 불투명 재질(예를 들어, 블랙)로 액티브 영역에 형성되거나, 표시 영역(AA)뿐만 아니라 게이트 구동부(40A, 40B)와 중첩되도록 비표시 영역(NA)에 형성될 수 있다. 이 경우, 뱅크(570)는 칼라 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광재질을 포함할 수 있다.
발광 스택(530)은 애노드 전극(510) 상에 정공 관련층, 유기 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성될 수 있다. 이 발광 스택(520)은 미세 금속 마스크(Fine Metal Mask; FMM)를 이용한 제조 공정에 의해 형성된다. 여기서 미세 금속 마스크(FMM)에 의한 인접한 발광 스택(520) 및/또는 뱅크(570)의 손상을 방지하기 위해, 뱅크(570) 상에는 스페이서를 더 배치시킬 수 있다. 상기 스페이서는 뱅크(570), 제1 및 제2 평탄화층(410, 420)과 동일한 재료로 형성될 수 있다.
캐소드 전극(530)은 발광 스택(520)을 사이에 두고 애노드 전극(510)과 대향하도록 발광 스택(520)의 상부면 및 측면 상에 형성될 수 있다. 이 캐소드 전극(530)은 표시 영역(AA)에 배치되는 전체 서브 화소들이 공유하도록 형성될 수 있다. 이러한 캐소드 전극(530)이 형성된 기판(101) 상에는 봉지 유닛(600)이 배치된다.
봉지 유닛(600)은 외부의 수분이나 산소에 취약한 발광 소자(500)로 외부의 수분이나 산소가 침투되는 것을 차단할 수 있다. 이를 위해, 봉지 유닛(600)은 다수의 무기 봉지층들(610,620)과, 다수의 무기 봉지층들(610,620) 사이에 배치되는 유기 봉지층(650)을 구비하며, 무기 봉지층(620)이 최상층에 배치되도록 한다. 여기서, 봉지 유닛(600)은 적어도 2층의 무기 봉지층(610,630)과 적어도 1층의 유기 봉지층(650)을 구비할 수 있다. 본 발명에서는 제1 및 제2 무기 봉지층들(610,620) 사이에 유기 봉지층(650)이 배치되는 봉지 유닛(600)의 구조를 예로 들어 설명하기로 한다.
유기 봉지층(650)은 무기 봉지층들(610,620) 사이에 배치되어 각 층들 간의 응력을 완화시키는 완충역할을 하며, 평탄화 성능을 강화할 수 있다. 몇몇 실시예로써 유기 봉지층(650)은 벤딩형 표시 장치의 기판(101)의 휘어짐에 따른 응력을 완충하는 역할도 할 수 있다. 유기 봉지층(650)은 아크릴 수지, 에폭시 수지, 폴리이미드, 폴리에틸렌, PCL 또는 실리콘옥시카본(SiOC)과 같은 유기 절연 재질로 형성될 수 있다.
제1 무기 봉지층(610)은 발광 소자(500)와 가장 인접하도록 캐소드 전극(530)이 형성된 기판(101) 상에 형성된다. 제1 무기 봉지층(610)은 질화실리콘(SiNx), 산화 실리콘(SiOx), 산화질화실리콘(SiON) 또는 산화 알루미늄(Al2O3)과 같은 저온 증착이 가능한 무기 절연 재질로 형성될 수 있다. 이에 따라, 제1 무기 봉지층(610)이 저온 분위기에서 증착되므로, 제1 무기 봉지층(610)의 증착 공정시 고온 분위기에 취약한 발광 스택(520)이 손상되는 것을 방지할 수 있다.
제 2 무기 봉지층(620)은 유기 봉지층(650)이 형성된 기판(101) 상에 유기 봉지층(650) 및 제1 무기 봉지층(610) 각각의 상부면 및 측면을 덮도록 형성된다. 이에 따라, 제2 무기 봉지층(620)은 외부의 수분이나 산소가 제1 무기 봉지층(610) 및 유기 봉지층(650)으로 침투하는 것을 최소화하거나 차단한다. 이러한 제2 무기 봉지층(620)은 질화실리콘(SiNx), 산화 실리콘(SiOx), 산화질화실리콘(SiON) 또는 산화 알루미늄(Al2O3)과 같은 무기 절연 재질로 형성된다.
이와 같이, 본 발명의 실시예에 따른 표시장치는 게이트 라인(GL) 상에 중첩배치되는 중복패턴(1000)을 배치시키고, 중복패턴(1000)을 게이트 라인(GL)에 연결시킴으로써 게이트 라인(GL)의 리던던시 역할을 수행할 수 있다. 따라서 게이트 라인(GL) 상에 중첩배치되는 중복패턴(1000)을 배치시키고, 중복패턴(1000)을 게이트 라인(GL)에 연결시킴으로써 게이트 라인(GL)의 배선 저항을 저감시켜 구동 속도를 향상시킬 수 있다.
도 5는 본 발명에 따른 다른 실시예에 따른 표시장치를 도시한 평면도이고, 도 6은 도 5의 II-II'에 따른 단면도이다.
여기서 도 5 및 도 6은 중복설명을 회피하고 용이한 설명을 위해 도 1 내지 도 4를 인용하여 설명하기로 한다.
도 5 및 도 6을 참조하면, 본 발명에 따른 다른 실시예에 따른 중복 패턴(1000-1)은 게이트 라인(GL)의 폭보다 넓은 영역에 배치되도록 배치시킬 수 있다. 게이트 라인(GL)은 중복 패턴(1000-1)에 완전히 중첩되도록 중복 패턴(1000-1)의 폭보다 좁게 배치될 수 있다. 다시 말해, 중복 패턴(1000-1)은 게이트 라인(GL)의 폭보다 크게 배치되어, 게이트 라인(GL)이 중복 패턴(1000-1)에 완전히 중첩되도록 배치될 수 있다.
분리 절연층(300) 상에, 스위칭 트랜지스터(200)가 형성된 영역 상에 제2 액티브 층(220)이 배치될 수 있고 구동 트랜지스터(100)가 형성된 영역 상에 중복 패턴(1000-1)이 게이트 라인(GL)의 폭보다 넓은 영역에 형성되도록 배치될 수 있다.
중복 패턴(1000-1)은 제1 게이트 라인(GL) 및 게이트 전극(130) 상에 중첩되게 배치되는 제1 중복패턴(1010)과 제2 중복패턴(1020)을 포함할 수 있다.
제1 중복패턴(1010)은 분리 절연층(300) 상에 제2 액티브 층(220) 물질과 동일한 물질로 형성될 수 있다. 상기 제1 중복패턴 및 제2 액티브 층은 산화물 반도체로 형성될 수 있다. 제2 중복패턴(1020)은 제1 중복패턴(1010) 상에 단일 금속 또는 복수의 금속으로 형성될 수 있다. 제2 중복패턴(1020)은 Mo/Ti, MoTi/Cu/MoTi, Mo/Al/Mo, Ti/Al/Ti 중 적어도 어느 하나 이상으로 형성될 수 있다.
중복 패턴(1000-1)은 게이트 라인(GL) 및 제1 게이트 전극(130)에 중첩되도록 배치될 수 있다. 중복패턴(1000-1)은 제1 게이트 전극(130)의 일부에 대응되도록 배치될 수 있다.
중복 패턴(1000-1)은 게이트 라인(GL)에 콘택홀(CNT)을 통해 연결될 수 있다. 콘택홀(CNT)은 중복 패턴(1000-1) 및 게이트 라인(GL)이 중복되는 영역의 분리 절연층(300) 및 제1 층간 절연층(305) 상에 복수개가 배치되어 중복 패턴(1000-1)과 게이트 라인(GL)을 연결시킬 수 있다. 도면에서는 제1 층간 절연층(305)이 도시되어 있으나 제1 층간 절연층(305)은 분리 절연층(300) 상에 선택적으로 선택적으로 배치될 수 있다.
게이트 라인(GL)은 콘택홀(CNT)을 통해 제1 중복패턴(1010)과 접속배치되고, 제1 중복패턴(1010) 상에는 제2 중복 패턴(1020)이 배치될 수 있다.
이와 같이, 본 발명의 실시예에 따른 표시장치의 중복패턴(1000-1)은 게이트 전극(GL)에 연결되어 리던던시 역할을 할 수 있다. 즉, 중복 패턴(1000-1)의 폭을 게이트 라인(GL)보다 넓게 형성함으로써 중복 패턴(1000-1)은 게이트 라인(GL)의 저항을 더 저감시킬 수 있어 표시장치의 고속구동에 대응할 수 있다.
또한 게이트 라인(GL)에서 게이트 전극(130)을 형성하는 영역 상에는 게이트 라인(GL)의 폭보다 넓은 영역이 확보됨으로 콘택홀(CNT)을 형성함에 용이할 수 있다.
따라서, 본 발명의 다른 실시예에 따른 표시장치는 구동 트랜지스터(100) 상에 중복패턴(1000-1)을 게이트 라인의 폭보다 넓게 배치시키고, 중복패턴(1000-1)을 게이트 라인(GL)에 연결시킴으로써 게이트 라인(GL)의 배선 저항을 더 저감시킬 수 있어 구동 속도를 향상시킬 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 표시장치를 도시한 평면도이고, 도 8은 도 7의 III-III'에 따른 단면도이다.
여기서 도 7 및 도 8은 중복설명을 회피하고 용이한 설명을 위해 도 1 내지 도 4를 인용하여 설명하기로 한다.
도 7 및 도 8을 참조하면, 본 발명에 따른 또 다른 실시예에 따른 중복 패턴(1000-3)은 게이트 라인(GL)과 서로 이격되어 배치될 수 있다. 그리고 중복 패턴(1000-3)은 게이트 라인(GL)은 서로 평행하게 배치될 수 있다. 여기서 게이트 라인(GL)은 게이트 라인(GL)의 길이방향에서 중복 패턴(1000-3)의 방향으로 돌출된 게이트 가지부(GL-1)를 포함할 수 있다.
게이트 가지부(GL-1)는 중복 패턴(1000-3)의 일부에 중첩되는 중첩 영역(OVA)을 가질 수 있다. 중첩 영역(OVA) 상에 게이트 가지부(GL-1)와 중복 패턴(1000-3)이 연결되는 콘택홀(CNT)이 배치될 수 있다.
구체적으로, 분리 절연층(300) 상에서, 스위칭 트랜지스터(200)이 배치되는 영역 상에는 제2 액티브 층(220)이 배치될 수 있고, 구동 트랜지스터(100)가 배치되는 영역 상에는 제1 중복패턴(1010)이 배치될 수 있다. 그리고 분리 절연층(300) 상에서 중복 패턴(1000-3)은 평면 상으로 게이트 라인(GL)과 서로 중첩되지 않도록 이격되어 배치될 수 있다. 다시 말해, 평면 상으로 게이트 라인(GL)과 중복 패턴(1000-4)은 평행하게 배치될 수 있다. 그리고, 게이트 라인(GL)은 게이트 라인(GL)의 길이방향에서 중복 패턴(1000-3)의 방향으로 돌출된 게이트 가지부(GL-1)를 포함할 수 있다.
중복 패턴(1000-3)은 분리 절연층(300) 상에 배치되는 제1 중복패턴(1010)과 제2 중복패턴(1020)을 포함할 수 있다. 중복 패턴(1000-3)의 일부는 게이트 가지부(GL-1)에 중첩되게 배치된다.
제1 중복패턴(1010)은 분리 절연층(300) 상에 배치된 제2 액티브 층(220) 물질과 동일한 물질로 형성될 수 있다. 제1 중복패턴(1010) 및 제2 액티브 층(220)은 산화물 반도체로 형성될 수 있다. 제2 중복패턴(1020)은 제1 중복패턴(1010) 상에 단일 금속 또는 복수의 금속으로 형성될 수 있다. 제2 중복패턴(1020)은 Mo/Ti, MoTi/Cu/MoTi, Mo/Al/Mo, Ti/Al/Ti 중 적어도 어느 하나 이상으로 형성될 수 있다.
게이트 라인(GL)과 중복 패턴(1000-3)은 평면 상으로 평행하게 배치됨으로 서로 이격되어 배치될 수 있다. 여기서 게이트 라인(GL)과 중복 패턴(1000-3)을 연결시키기 위해 게이트 라인(GL) 상에서 돌출배치된 게이트 가지부(GL-1)를 배치시킬 수 있다. 구체적으로 게이트 가지부(GL-1)는 게이트 라인(GL)의 길이방향에서 중복 패턴(1000-2)의 방향으로 돌출되도록 배치될 수 있다. 게이트 가지부(GL-1)는 중복 패턴(1000-3)의 일부에 중첩되게 배치될 수 있다.
중복 패턴(1000-3)은 게이트 가지부(GL-1)의 일부와 중첩되는 중첩영역(OVA)을 가질 수 있다. 중복 패턴(1000-3)은 콘택홀(CNT)을 통해 게이트 라인(GL)에 연결될 수 있다. 콘택홀(CNT)은 중복 패턴(1000-3) 및 게이트 라인(GL)이 중복되는 영역인 중첩영역(OVA)의 분리 절연층(300) 및 제1 층간 절연층(305)을 관통시켜 형성할 수 있다. 상기한 콘택홀(CNT)은 복수개가 배치되어 중복 패턴(1000-3)과 게이트 가지부(GL-1)를 연결시킬 수 있다. 도면에서는 제1 층간 절연층(305)이 도시되어 있으나 제1 층간 절연층(305)은 분리 절연층(300) 상에 선택적으로 배치될 수 있다.
게이트 가지부(GL-1)는 콘택홀(CNT)을 통해 제1 중복패턴(1010)과 접속배치되고, 제1 중복패턴(1010) 상에는 제2 중복 패턴(1020)이 배치될 수 있다.
이와 같이, 본 발명의 실시예에 따른 표시장치의 중복패턴(1000-3)과 게이트 가지부(GL-1)가 중첩되는 중첩영역에 콘택홀을 통해 연결시킴으로써 게이트 라인(GL)의 리던던시 역할을 수행할 수 있다. 즉, 중복 패턴(1000-3)을 게이트 라인(GL)에 중첩되게 않게 이격시키고, 게이트 가지부(GL-1)를 선택적으로 중복 패턴(1000-3)에 중첩되게 배치시킴으로써, 중복 패턴(1000-3) 형성의 자유도를 가지면서 게이트 라인(GL)의 저항을 저감시킬 수 있어 표시장치의 고속구동에 대응할 수 있다.
따라서, 본 발명의 다른 실시예에 따른 표시장치는 중복패턴(1000-3)을 게이트 라인(GL)과 이격되게 배치시키고, 게이트 가지부(GL-1)를 통해 중복 패턴(1000-3)을 게이트 라인(GL)에 연결시킴으로써 게이트 라인(GL)의 배선 저항을 저감시킬 수 있어 구동 속도를 향상시킬 수 있다.
도 9는 본 발명의 또 다른 실시예에 표시장치를 도시한 평면도이고, 도 10은 도 9의 IV-IV'에 따른 단면도이다.
여기서 도 9 및 도 10은 중복설명을 회피하고 용이한 설명을 위해 도 1 내지 도 4를 인용하여 설명하기로 한다.
도 9 및 도 10을 참조하면, 본 발명에 따른 또 다른 실시예에 따른 중복 패턴(1000-4)은 게이트 라인(GL)과 서로 이격되어 배치될 수 있다. 그리고 중복 패턴(1000-4)은 게이트 라인(GL)은 서로 평행하게 배치될 수 있다. 여기서 게이트 라인(GL)은 게이트 라인(GL)의 길이방향에서 중복 패턴(1000-4)의 방향으로 돌출된 게이트 가지부(GL-2)를 포함할 수 있다.
그리고, 본 발명의 또 다른 실시예에 따른 표시장치는 게이트 가지부(GL-2)와 중복 패턴(1000-4)에 중첩되게 배치되는 연결 패턴(1500)이 배치될 수 있다. 여기서 연결 패턴(1500)은 제2 게이트 전극(230)과 동일한 층에 형성될 수 있다. 다시 말해, 연결 패턴(1500)은 제2 게이트 절연층(225) 상에 제2 게이트 전극(230)과 동시에 형성될 수 있다.
게이트 가지부(GL-2)는 중복 패턴(1000-4)의 일부에 중첩되는 중첩 영역을 가질 수 있으나 중첩되지 않을 수 있다. 도면에서는 일부가 중첩되는 영역을 도시하였으나 반드시 중첩되는 영역이 존재하지 않아도 된다.
연결패턴(1500)은 게이트 가지부(GL-2)와 중첩되게 배치되는 제1 중첩영역(OVA1)이 형성될 수 있다. 제1 중첩영역(OVA1) 상에는 제1 콘택홀(CNT1)이 형성될 수 있다. 제1 콘택홀(CNT1)은 게이트 가지부(GL-2)와 연결패턴(1500)을 연결시킬 수 있다.
연결패턴(1500)은 중복 패턴(1000-4)과 중첩되게 배치되는 제2 중첩영역(OVA2)이 형성될 수 있다. 제2 중첩영역(OVA2) 상에는 제2 콘택홀(CNT2)이 형성될 수 있다. 제2 콘택홀(CNT2)은 중복 패턴(1000-4)과 연결패턴(1500)을 연결시킬 수 있다.
구체적으로, 분리 절연층(300) 상에서, 스위칭 트랜지스터(200)이 배치되는 영역 상에는 제2 액티브 층(220)이 배치될 수 있고, 구동 트랜지스터(100)가 배치되는 영역 상에는 제1 중복패턴(1010)이 배치될 수 있다. 그리고 분리 절연층(300) 상에서 중복 패턴(1000-4)은 평면 상으로 게이트 라인(GL)과 서로 중첩되지 않도록 이격되어 배치될 수 있다. 다시 말해, 평면 상으로 게이트 라인(GL)과 중복 패턴(1000-4)은 평행하게 배치될 수 있다. 그리고, 게이트 라인(GL)은 게이트 라인(GL)의 길이방향에서 중복 패턴(1000-4)의 방향으로 돌출된 게이트 가지부(GL-2)를 포함할 수 있다.
중복 패턴(1000-4)은 분리 절연층(300) 상에 배치되는 제1 중복패턴(1010)과 제2 중복패턴(1020)을 포함할 수 있다. 중복 패턴(1000-4)의 일부는 연결패턴(1500)에 중첩되게 배치되어 서로 연결될 수 있다.
제1 중복패턴(1010)은 분리 절연층(300) 상에 배치된 제2 액티브 층(220) 물질과 동일한 물질로 형성될 수 있다. 제1 중복패턴(1010) 및 제2 액티브 층(220)은 산화물 반도체로 형성될 수 있다. 제2 중복패턴(1020)은 제1 중복패턴(1010) 상에 단일 금속 또는 복수의 금속으로 형성될 수 있다. 제2 중복패턴(1020)은 Mo/Ti, MoTi/Cu/MoTi, Mo/Al/Mo, Ti/Al/Ti 중 적어도 어느 하나 이상으로 형성될 수 있다.
게이트 라인(GL)과 중복 패턴(1000-4)은 평면 상으로 평행하게 배치됨으로 서로 이격되어 배치될 수 있다. 여기서 게이트 라인(GL)과 중복 패턴(1000-4)을 연결시키기 위해 제2 게이트 절연층(225) 상에 연결패턴(1500)을 더 배치시킬 수 있다. 연결패턴(1500)의 일측은 중복 패턴(1000-4)에 중첩되게 배치될 수 있고, 연결패턴(1500)의 타측은 게이트 가지부(GL)에 중첩되게 배치될 수 있다.
연결패턴(1500)은 게이트 라인(GL)과 중복 패턴(1000-4)의 배치구조에 따라 다양한 형상으로 배치가능하다. 본 발명의 도면에서는 중복 패턴(1000-4)과 게이트 가지부(GL-2)가 서로 수직한 방향으로 배치되어 있어, 연결패턴(1500)은 중복 패턴(1000-4)과 게이트 가지부(GL-2) 각각에 연결되기 위해 절곡된 영역이 형성된 구조로 배치된 것을 도시하였다.
연결패턴(1500)은 게이트 가지부(GL-1)의 일부와 중첩되는 제1 중첩영역(OVA1)을 가질 수 있다. 제1 중첩영역(OVA1)에서 게이트 가지부(GL-1)는 제1 콘택홀(CNT1)을 통해 연결패턴(1500)에 연결될 수 있다.
연결패턴(1500)은 중첩 패턴(1000-4)의 일부와 중첩되는 제2 중첩영역(OVA2)을 가질 수 있다. 제2 중첩영역(OVA2)에서 중복 패턴(1000-4)은 제2 콘택홀(CNT2)을 통해 연결패턴(1500)에 연결될 수 있다. 여기서 연결패턴(1500)은 중복 패턴(1000-4)의 제2 중복패턴(1020)에 연결될 수 있다.
따라서 연결패턴(1500)을 통해 게이트 가지부(GL-1)와 중첩 패턴(1000-4)은 서로 연결될 수 있다.
제1 콘택홀(CNT1)은 게이트 가지부(GL-2)와 연결패턴(1500)이 중첩되는 영역인 제1 중첩영역(OVA1)에 배치된 제2 게이트 절연층(225), 분리 절연층(300) 및 제1 층간 절연층(305)을 관통시켜 형성할 수 있다. 제1 콘택홀(CNT1)을 통해 연결 패턴(1500)과 게이트 가지부(GL-2)를 연결시킬 수 있다. 도면에서는 제1 층간 절연층(305)이 도시되어 있으나 제1 층간 절연층(305)은 분리 절연층(300) 상에 선택적으로 배치될 수 있다.
제2 콘택홀(CNT2)은 중첩 패턴(1000-4)과 연결패턴(1500)이 중첩되는 영역인 제2 중첩영역(OVA1)에 배치된 제2 게이트 절연층(225)을 관통시켜 형성할 수 있다. 제2 콘택홀(CNT2)을 통해 연결 패턴(1500)과 중첩 패턴(1000-4)을 연결시킬 수 있다.
이와 같이, 본 발명의 실시예에 따른 표시장치의 중복 패턴(1000-4)과 게이트 가지부(GL-2)를 연결 패턴(1500)을 통해 연결시킴으로써 중복 패턴(1000-4)을 게이트 라인(GL)의 리던던시 역할을 수행시킬 수 있다. 즉, 중복 패턴(1000-4)을 게이트 라인(GL)에 중첩되게 배치시키지 않고 이격시키고, 연결 전극(1500)을 중복 패턴(1000-4)과 게이트 가지부(GL-2)를 중첩되게 배치시켜 연결시킴으로써, 중복 패턴(1000-4) 형성의 자유도를 가지면서 게이트 라인(GL)의 저항을 저감시킬 수 있어 표시장치의 고속구동에 대응할 수 있다.
따라서, 본 발명의 또 다른 실시예에 따른 표시장치는 중복패턴(1000-4)을 게이트 라인(GL)과 이격시켜 배치시키고, 연결패턴(1500)을 통해 게이트 가지부(GL-1)와 중복 패턴(1000-4)을 연결시킴으로써 게이트 라인(GL)의 배선 저항을 저감시킬 수 있어 구동 속도를 향상시킬 수 있다.
도 11는 본 발명의 또 다른 실시예에 표시장치를 도시한 평면도이고, 도 12은 도 11의 IV-IV'에 따른 단면도이다.
여기서 도 11 및 도 12는 중복설명을 회피하고 용이한 설명을 위해 도 1 내지 도 4를 인용하여 설명하기로 한다.
도 11 및 도 12을 참조하면, 본 발명에 따른 또 다른 실시예에 따른 표시장치는 표시 영역(AA) 상에 배치되는 중복 패턴(1000-5) 및 비표시 영역(NA)에 배치되는 연장 중복 패턴(1000-6)을 포함할 수 있다. 여기서 비표시 영역(NA)에는 게이트 구동부(40A)와 표시패널(10)을 연결하는 링크 영역(LN)을 포함할 수 있다.
링크 영역(LN)에는 게이트 구동부(40A)에서 인출된 출력라인(45)과 연결되는 링크라인(LK)이 배치될 수 있다. 출력라인(45)은 게이트 라인(GL)과 동일하게 제1 게이트 절연층(125) 상에 배치될 수 있다. 그리고, 링크 라인(LK)은 비표시 영역(NA) 상에서 분리절연층(300) 상에 배치될 수 있다.
게이트 라인(GL)은 비표시 영역(NA)의 링크 영역(LN)까지 연장배치된 제1 연장라인(GL-5)과 제2 연장 라인(GL-6)이 일체형으로 배치될 수 있다.
표시 영역(AA) 상에 배치되는 중복 패턴(1000-5)은 게이트 라인(GL)과 중첩되게 배치될 수 있다.
비표시 영역(NA)의 링크 영역(LN)에서, 중복 패턴(1000-5)은 링크 영역(LN)까지 연장된 연장 중복 패턴(1000-6)이 배치되고, 연장 중복 패턴(1000-6)은 제1 연장 라인(GL-5)에 중첩배치될 수 있다. 연장 중복 패턴(1000-6)을 제1 연장 라인(GL-5)에 연결시키기 위해 연장 중복 패턴(1000-6)과 제1 연장 라인(GL-5)이 중첩되는 영역에는 제4 콘택홀(CNT4)이 배치될 수 있다.
제1 연장라인(GL-5)은 게이트 라인(GL)과 연접하게 배치되고, 제2 연장라인(GL-6)은 제1 연장라인(GL-5)에 연접하게 배치된다.
또한, 비표시 영역(NA)의 링크 영역(LN)에서 링크 라인(LK)과 제2 연장 라인(GL-6)은 중첩되게 배치될 수 있다. 링크 라인(LK)과 제2 연장 라인(GL-6)을 연결시키기 위해 중첩된 영역에는 제3 콘택홀(CNT3)이 배치될 수 있다.
구체적으로, 표시 영역(AA)의 분리 절연층(300) 상에서, 스위칭 트랜지스터(200)이 배치되는 영역 상에는 제2 액티브 층(220)이 배치될 수 있고, 구동 트랜지스터(100)가 배치되는 영역 상에는 제1 중복패턴(1010)이 배치될 수 있다. 다시 말해, 표시 영역의 분리 절연층(300) 상에는 게이트 라인(GL)에 중첩되게 배치되는 중복 패턴(1000-5)이 배치될 수 있다.
그리고 비표시 영역(NA)의 분리 절연층(300) 상에서, 링크라인(LK)과 제2 연장 라인(GL-6)은 제3 콘택홀(CNT3)을 통해 연결되고, 연장 중복 패턴(1000-6)과 제1 연장 라인(GL-5)은 제4 콘택홀(CNT4)을 통해 연결될 수 있다.
제1 중복패턴(1010)은 분리 절연층(300) 상에 배치된 제2 액티브 층(220) 물질과 동일한 물질로 형성될 수 있다. 제1 중복패턴(1010) 및 제2 액티브 층(220)은 산화물 반도체로 형성될 수 있다. 제2 중복패턴(1020)은 제1 중복패턴(1010) 상에 단일 금속 또는 복수의 금속으로 형성될 수 있다. 제2 중복패턴(1020)은 Mo/Ti, MoTi/Cu/MoTi, Mo/Al/Mo, Ti/Al/Ti 중 적어도 어느 하나 이상으로 형성될 수 있다.
이와 같이, 본 발명의 실시예에 따른 표시장치의 중복 패턴(1000-5)는 게이트 라인(GL)에 중첩되게 배치시키고, 비표시 영역(NA)인 링크 영역(LN)에 배치된 제1, 2 연장 라인(GL-5, GL-6)을 각각 연장 중복 패턴(1000-6)과 링크 라인(LK)을 제3, 4 콘택홀(CNT3, CNT4)로 게이트 라인(GL)에 연결시킴으로써 중복 패턴(1000-5)을 게이트 라인(GL)의 리던던시 역할을 수행시킬 수 있다. 즉, 중복 패턴(1000-5)을 게이트 라인(GL)에 중첩하게 배치시키고, 비표시 영역(NA)에서 연장라인들(GL-5, GL-6)을 통해 링크라인(LK) 및 연장 중복 패턴(1000-6)을 연결시킴으로써, 베젤 사이즈를 저감시키면서 게이트 라인(GL)의 저항을 저감시킬 수 있어 표시장치의 고속구동에 대응할 수 있다.
따라서, 본 발명의 또 다른 실시예에 따른 표시장치는 중복패턴(1000-5)을 비표시 영역(NA)까지 연장시키고, 게이트 라인(GL)도 비표시 영역(NA)까지 연장시켜, 비표시 영역(NA)에서 게이트 라인(GL)과 중복패턴(1000-5)을 연결시킴으로써 게이트 라인(GL)의 배선 저항을 저감시킬 수 있어 구동 속도를 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.
100: 구동 트랜지스터 200: 스위칭 트랜지스터
GL: 게이트 라인 125: 제1 층간 절연층
130: 게이트 전극 300: 분리 절연층
500: 발광소자 1000: 중복 패턴
1010: 제1 중복 패턴 1020: 제2 중복 패턴
1100: 중복패턴전극 1200: 중복 패턴 라인
1500: 연결패턴

Claims (19)

  1. 표시 영역과 비표시 영역을 포함하는 기판;
    상기 표시 영역 상에 배치되는 제1 액티브층, 상기 제1 액티브층과 중첩배치되는 제1 게이트 전극, 상기 제1 게이트 전극과 일체형으로 형성되는 게이트 전극, 상기 제1 게이트 전극 및 게이트 라인 상의 제1 층간 절연층, 및 상기 제1 층간 절연층을 관통하여 상기 제1 액티브 층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 트랜지스터;
    상기 제1 박막 트랜지스터 상의 분리 절연층;
    상기 표시영역 상에 배치되며, 상기 분리 절연층 상의 제2 액티브 층, 상기 제2 액티브 층과 중첩하는 제2 게이트 전극, 상기 제2 액티브 층과 상기 제2 게이트 전극 상의 제2 층간 절연층, 및 상기 제2 층간 절연층을 관통하여 상기 제2 액티브 층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터; 및
    상기 분리 절연층 상에 배치되고, 상기 게이트 라인에 연결되는 중복 패턴을 포함하되,
    상기 중복 패턴은,
    상기 분리 절연층 상에 배치되고, 상기 제2 액티브 층과 동일한 재료 형성되는 제1 중복패턴과,
    상기 제1 중복패턴 상에 배치되는 제2 중복패턴을 포함하는 표시장치.
  2. 제1 항에 있어서
    상기 분리 절연층에는 상기 제1 중복패턴과 상기 게이트 라인을 연결시키는 콘택홀이 배치되는 표시장치.
  3. 제2 항에 있어서
    상기 콘택홀은 상기 표시 영역 상에 적어도 하나 이상이 배치되는 표시장치.
  4. 제1 항에 있어서
    상기 제1 중복패턴 및 제2 액티브 층은 산화물 반도체로 형성되는 표시장치.
  5. 제1 항에 있어서
    제2 중복패턴을 형성하는 금속은 Mo/Ti, MoTi/Cu/MoTi, Mo/Al/Mo, Ti/Al/Ti 중 적어도 어느 하나 이상으로 형성되는 표시장치.
  6. 제1 항에 있어서
    상기 중복 패턴은 상기 게이트 라인에 완전히 중첩되도록 상기 게이트 라인의 폭보다 좁게 배치되는 표시장치.
  7. 제6 항에 있어서
    상기 중복 패턴은 중복패턴라인과 중복패턴전극을 포함하고,
    상기 중복패턴전극은 상기 제1 게이트 전극에 중첩배치되고,
    상기 중복패턴라인은 상기 게이트 라인에 중첩배치되는 표시장치.
  8. 제1 항에 있어서
    상기 게이트 라인은 상기 중복 패턴에 완전히 중첩되도록 상기 중복 패턴의 폭보다 좁게 배치되는 표시장치.
  9. 제1 항에 있어서
    상기 중복 패턴과 상기 게이트 라인은 서로 이격되어 평행하게 배치되며,
    상기 게이트 라인은 상기 게이트 라인의 길이방향에서 상기 중복 패턴의 방향으로 돌출된 게이트 가지부를 포함하고,
    상기 게이트 가지부는 상기 중복 패턴의 일부에 중첩되는 중첩 영역 상에 상기 게이트 가지부와 상기 중복 패턴이 연결되는 콘택홀이 배치되는 표시장치.
  10. 제1 항에 있어서
    상기 중복 패턴과 상기 게이트 라인은 서로 이격되어 평행하게 배치되며, 상기 게이트 라인은 상기 게이트 라인의 길이방향에서 상기 중복 패턴의 방향으로 돌출된 게이트 가지부, 및
    상기 제2 게이트 전극과 동일한 층에 형성되는 연결패턴을 포함하고,
    상기 연결패턴은,
    상기 게이트 가지부와 중첩되게 배치되는 제1 중첩영역 상에 형성된 제1 콘택홀에 의해 상기 게이트 가지부에 연결되고,
    상기 중복 패턴과 중첩되게 배치되는 제2 중첩영역 상에 형성된 제2 콘택홀에 의해 상기 중복 패턴에 연결되는 표시장치.
  11. 제10 항에 있어서
    상기 연결패턴의 일측은 상기 제2 중첩영역 상에서 상기 중복 패턴의 제2 중복패턴에 연결되는 표시장치.
  12. 제10 항에 있어서
    상기 제1 콘택홀은
    상기 제1 중첩영역에 배치된 제2 게이트 절연층, 분리 절연층 및 제1 층간 절연층을 관통시켜 형성되는 표시장치.
  13. 제10 항에 있어서
    제2 콘택홀은,
    상기 중첩 패턴과 연결패턴이 중첩되는 영역인 제2 중첩영역에 배치된 제2 게이트 절연층을 관통시켜 형성되는 표시장치.
  14. 제10 항에 있어서
    상기 제2 게이트 전극과 상기 연결패턴은 제2 게이트 절연층 상에 배치되는 표시장치.
  15. 제10 항에 있어서
    상기 연결패턴은 상기 게이트 라인과 상기 중첩 패턴을 연결시키는 표시장치.
  16. 제1 항에 있어서
    상기 표시 영역에 배치되는 상기 게이트 라인과,
    상기 게이트 라인이 상기 비표시 영역까지 연장배치된 제1 연장라인 및 제2 연장라인과,
    상기 표시 영역에서 상기 게이트 라인 상에 중첩배치되는 상기 중복 패턴과,
    상기 비표시 영역에서 상기 제1 연장라인에 중첩배치되는 연장 중복 패턴과,
    상기 비표시 영역의 링크 영역 상에 배치되는 상기 제2 연장라인과 중첩배치된 링크 라인을 포함하고,
    상기 링크 영역에는,
    상기 링크라인과 상기 제2 연장 라인을 연결시키는 제3 콘택홀과,
    상기 연장 중복 패턴과 상기 제1 연장 라인을 연결시키는 제4 콘택홀을 포함하는 표시장치.
  17. 제16 항에 있어서
    상기 제3 콘택홀과 제4 콘택홀은 상기 분리 절연층을 관통시켜 형성되는 표시장치
  18. 제16 항에 있어서
    상기 제1 연장라인은 상기 게이트 라인과 연접하게 배치되고,
    상기 제2 연장라인은 상기 제1 연장라인에 연접하게 배치되는 표시장치.
  19. 제16 항에 있어서
    상기 분리 절연층 상에는 제1 층간 절연막이 더 배치되는 표시장치.
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