KR101819134B1 - 반도체 메모리 장치 - Google Patents

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KR101819134B1
KR101819134B1 KR1020100131988A KR20100131988A KR101819134B1 KR 101819134 B1 KR101819134 B1 KR 101819134B1 KR 1020100131988 A KR1020100131988 A KR 1020100131988A KR 20100131988 A KR20100131988 A KR 20100131988A KR 101819134 B1 KR101819134 B1 KR 101819134B1
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Abstract

본 발명은 DLL 클럭을 순차적으로 지연시켜 복수개의 지연 DLL 클럭을 생성하고, 카스 라이트 레이턴시 신호 및 상기 복수개의 지연 DLL 클럭에 응답하여 데이터 스트로브 인에이블 신호를 생성하는 데이터 입력 인에이블 신호 생성부, 상기 데이터 스트로브 인에이블 신호의 인에이블 구간동안 데이터 스트로브 신호를 래치 제어 신호로서 출력하는 래치 제어 신호 생성부, 및 외부에서 입력되는 외부 데이터를 상기 래치 제어 신호에 응답하여 래치하고, 래치된 데이터를 출력하는 데이터 래치부를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 외부로부터 데이터를 입력 받아 저장하고, 저장된 데이터를 출력하는 장치이다. 이러한 반도체 메모리 장치는 외부로부터 데이터 및 데이터 스트로브 신호를 입력 받아 외부에서 입력된 데이터를 래치하여 래치된 데이터를 저장한다.
일반적인 반도체 메모리 장치는 도 1에 도시된 바와 같이, 제 1 지연부(10), 제 2 지연부(20), 데이터 입력 인에이블 신호 생성부(30), 래치 제어 신호 생성부(40), 및 데이터 래치부(50)를 포함한다.
상기 제 1 지연부(10)는 외부에서 입력되는 데이터(DATA)를 지연시켜 지연 데이터(DATA_d)를 생성한다.
상기 제 2 지연부(20)는 외부에서 입력되는 데이터 스트로브 신호(DQS)를 지연시켜 지연 데이터 스트로브 신호(DQS_d)를 생성한다.
상기 데이터 입력 인에이블 신호 생성부(30)는 라이트 명령이 입력되면 생성되는 카스 라이트 신호(CASWT)가 인에이블되면 인에이블되는 데이터 스트로브 인에이블 신호(DQS_en)를 생성한다. 또한 상기 데이터 입력 인에이블 신호 생성부(30)는 라이트 명령이 입력되면 설정된 라이트 레이턴시(write latency) 이후 인에이블되는 카스 라이트 레이턴시 신호(CASWL+4)가 인에이블되면 상기 데이터 스트로브 인에이블 신호(DQS_en)를 디스에이블시킨다.
상기 래치 제어 신호 생성부(40)는 상기 데이터 스트로브 인에이블 신호(DQS_en)의 인에이블 구간동안 상기 지연 데이터 스트로브 신호(DQS_d)를 래치 제어 신호(latch_ctrl)로서 출력한다.
상기 데이터 래치부(50)는 상기 지연 데이터(DATA_d)를 상기 래치 제어 신호(latch_ctrl)에 응답하여 래치하고, 래치된 데이터(DATA_latch)를 반도체 메모리 장치 내부에 제공한다. 이때, 상기 제 1 지연부(10)와 상기 제 2 지연부(20)의 지연 시간은 동일해야 한다.
이와 같이 구성된 일반적인 반도체 메모리 장치의 동작을 도 2를 참조하여 상세히 설명하면 다음과 같다.
반도체 메모리 장치에 라이트 명령(WT)이 입력되면 카스 라이트 신호(CASWT)가 인에이블된다. 상기 라이트 명령(WT)이 입력된 이후 클럭(CLK)의 2주기가 경과하면 라이트 레이턴시(WL, write latency)가 카운팅된다. 도 2는 라이트 레이턴시가 4인 경우를 도시하고 있으며, 라이트 레이턴시 4(WL+4)인 시점에서 카스 라이트 레이턴시 신호(CASWL+4)가 인에이블되어야 하나, 내부 지연에 의해 WL+4시점으로부터 A의 지연 시간이후 상기 카스 라이트 레이턴시 신호(CASWL+4)가 인에이블된다.
상기 A의 지연 시간과 동일한 지연 시간으로 데이터 스트로브 신호(DQS)를 지연시켜 지연 데이터 스트로브 신호(DQS_d)를 생성한다.
데이터 스트로브 인에이블 신호(DQS_en)는 상기 카스 라이트 신호(CASWT)가 인에이블되면 인에이블되며, 상기 카스 라이트 레이턴시 신호(CASWL+4)가 인에이블되면 디스에이블된다.
상기 데이터 스트로브 인에이블 신호(DQS_en)의 인에이블 구간동안 상기 지연 데이터 스트로브 신호(DQS_d)를 래치 제어 신호(latch_ctrl)로서 출력한다.
도 1을 참조하면, 제 2 지연부(20)가 A만큼 지연 시간을 갖는다. 상기 데이터 스트로브 신호(DQS)가 A의 지연 시간을 가지므로, 데이터 래치부(50)에 입력되는 지연 데이터(DATA_d)) 또한 A만큼의 지연시간이후 데이터 래치부(50)에 입력되어야 한다. 그러므로, 제 1 지연부(10)는 상기 제 2 지연부(20)의 지연 시간과 동일한 지연 시간을 갖도록 설계된다.
상기 데이터 스트로브 신호(DQS)는 상기 클럭(CLK)과 동일한 위상으로 토글(toggle)하거나 하이 임피던스(high-z) 상태(로우와 하이 레벨의 중간 레벨)를 갖는 신호로서, 상기 데이터 스트로브 신호(DQS)는 토글하다가 하이 임프던스 상태가 되면 전압 레벨이 불안정하게 높아졌다가 낮아지는 링 백(ring back) 현상이 발생한다. 이러한 링 백 현상은 반도체 메모리 장치의 심각한 데이터 오류를 범할 수 있게 하므로, 데이터 스트로브 신호(DQS)를 A만큼의 지연 시간으로 지연시켜 상기 래치 제어 신호(latch_ctrl)를 생성하도록 설계된다.
하지만, 이러한 일반적인 반도체 메모리 장치는 상기 제 1 지연부(10), 및 제 2 지연부(20)를 통해 데이터(DATA)를 래치하므로, 반도체 메모리 장치의 데이터 저장 속도를 떨어뜨리고, 지연부 로직 추가로 인해 면적 효율이 떨어지며, 전력 소모 또한 증가하는 현상이 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 데이터 저장 속도를 떨어뜨리지 않고, 면적 효율이 좋으며, 전력 소모를 줄일 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 DLL 클럭을 순차적으로 지연시켜 복수개의 지연 DLL 클럭을 생성하고, 카스 라이트 레이턴시 신호 및 상기 복수개의 지연 DLL 클럭에 응답하여 데이터 스트로브 인에이블 신호를 생성하는 데이터 입력 인에이블 신호 생성부, 상기 데이터 스트로브 인에이블 신호의 인에이블 구간동안 데이터 스트로브 신호를 래치 제어 신호로서 출력하는 래치 제어 신호 생성부, 및 외부에서 입력되는 외부 데이터를 상기 래치 제어 신호에 응답하여 래치하고, 래치된 데이터를 출력하는 데이터 래치부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 데이터 저장 속도를 떨어뜨리지 않고, 면적 효율이 좋으며, 전력 소모를 줄일 수 있다.
도 1은 일반적인 반도체 메모리 장치를 도시한 구성도,
도 2는 도 1의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 구성도,
도 4는 도 3의 지연부를 개략적으로 도시한 구성도,
도 5는 도 3의 쉬프팅부를 개략적으로 도시한 구성도,
도 6은 도 3의 신호 생성부를 개략적으로 도시한 구성도,
도 7은 도 3의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 3에 도시된 바와 같이, 데이터 입력 인에이블 신호 생성부(100), 래치 제어 신호 생성부(40), 및 데이터 래치부(50)를 포함한다.
상기 데이터 입력 인에이블 신호 생성부(100)는 DLL 클럭(CLK_dll)을 순차적으로 지연시켜 제 1 내지 제 5 지연 DLL 클럭(DLL_d1~ DLL_d5)를 생성하고, 카스 라이트 레이턴시 신호(CASWL) 및 상기 제 1 내지 제 5 지연 DLL 클럭(DLL_d1 ~ DLL_d5)에 응답하여 데이터 스트로브 인에이블 신호(DQS_en)를 생성한다.
상기 데이터 입력 인에이블 신호 생성부(100)는 지연부(110), 쉬프팅부(120), 및 신호 생성부(130)를 포함한다.
상기 지연부(110)는 상기 DLL 클럭(CLK_dll)을 순차적으로 지연시켜 상기 제 1 내지 제 5 지연 DLL 클럭(DLL_d1 ~ DLL_d5)을 생성한다.
상기 쉬프팅부(120)는 상기 카스 라이트 레이턴시 신호(CASWL)를 상기 제 1 내지 제 5 지연 DLL 클럭(DLL_d1~ DLL_d5)에 응답하여 쉬프팅시켜 제 1 내지 제 6 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1 ~ CASWL_S6)를 생성한다.
상기 신호 생성부(130)는 상기 제 1 내지 제 6 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1 ~ CASWL_S6) 및 상기 카스 라이트 레이턴시 신호(CASWL)에 응답하여 상기 데이터 스트로브 인에이블 신호(DQS_en)를 생성한다.
상기 지연부(110)는 도 4에 도시된 바와 같이, 리플리카 보상 지연부(111), 및 제 1 내지 제 4 지연부(112~ 115)를 포함한다.
상기 리플리카 보상 지연부(111)는 상기 DLL 클럭(CLK_dll)을 지연시켜 상기 제 1 지연 DLL 클럭(DLL_d1)을 생성한다. 이때, 상기 리플리카 보상 지연부(111)는 일반적으로 DLL 클럭을 생성하는 DLL 클럭에 구비되는 리플리카(replica)의 지연 시간과 동일한 지연 시간을 갖도록 설계되는 것이 바람직하다.
상기 제 1 지연부(112)는 상기 제 1 지연 DLL 클럭(DLL_d1)을 지연시켜 상기 제 2 지연 DLL 클럭(DLL_d2)을 생성한다.
상기 제 2 지연부(113)는 상기 제 2 지연 DLL 클럭(DLL_d2)을 지연시켜 상기 제 3 지연 DLL 클럭(DLL_d3)을 생성한다.
상기 제 3 지연부(114)는 상기 제 3 지연 DLL 클럭(DLL_d3)을 지연시켜 상기 제 4 지연 DLL 클럭(DLL_d4)을 생성한다.
상기 제 4 지연부(115)는 상기 제 4 지연 DLL 클럭(DLL_d4)을 지연시켜 상기 제 5 지연 DLL 클럭(DLL_d5)을 생성한다.
상기 쉬프팅부(120)는 도 5에 도시된 바와 같이, 제 1 내지 제 6 플립플롭(FF11 ~ FF16)을 포함한다.
상기 제 1 플립플롭(FF11)은 상기 제 5 지연 DLL 클럭(DLL_d5)이 특정 레벨 즉, 하이 레벨로 천이할 때 상기 카스 라이트 레이턴시 신호(CASWL)를 래치하여 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)로서 출력한다.
상기 제 2 플립플롭(FF12)은 상기 제 4 지연 DLL 클럭(DLL_d4)이 하이 레벨로 천이할 때 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)를 래치하여 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2)로서 출력한다.
상기 제 3 플립플롭(FF13)은 상기 제 3 지연 DLL 클럭(DLL_d3)이 하이 레벨로 천이할 때 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2)를 래치하여 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S3)로서 출력한다.
상기 제 4 플립플롭(FF14)은 상기 제 2 지연 DLL 클럭(DLL_d2)이 하이 레벨로 천이할 때 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S3)를 래치하여 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S4)로서 출력한다.
상기 제 5 플립플롭(FF15)은 상기 제 1 지연 DLL 클럭(DLL_d1)이 하이 레벨로 천이할 때 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S4)를 래치하여 상기 제 5 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S5)로서 출력한다.
상기 제 6 플립플롭(FF16)은 상기 제 1 지연 DLL 클럭(DLL_d1)이 하이 레벨로 천이할 때 상기 제 5 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S5)를 래치하여 상기 제 6 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S6)로서 출력한다.
상기 신호 생성부(130)는 도 6에 도시된 바와 같이, 제 1 내지 제 3 노어 게이트(NOR11~ NOR13), 및 낸드 게이트(ND11)를 포함한다. 상기 제 1 노어 게이트(NOR11)는 상기 카스 라이트 레이턴시 신호(CASWL) 및 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)를 입력 받는다. 상기 제 2 노어 게이트(NOR12)는 상기 제 2 및 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2, CASWL_S3)를 입력 받는다. 상기 제 3 노어 게이트(NOR13)는 상기 제 4 내지 제 6 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S4 ~ CASWL_S6)를 입력 받는다. 상기 낸드 게이트(ND11)는 상기 제 1 내지 제 3 노어 게이트(NOR11 ~ NOR13)의 출력 신호를 입력 받아 상기 데이터 스트로브 인에이블 신호(DQS_en)를 출력한다.
상기 래치 제어 신호 생성부(40)는 상기 데이터 스트로브 인에이블 신호(DQS_en)의 인에이블 구간동안 데이터 스트로브 신호(DQS)를 래치 제어 신호(latch_ctrl)로서 출력한다.
상기 데이터 래치부(50)는 외부에서 입력되는 외부 데이터(DATA)를 상기 래치 제어 신호(latch_ctrl)에 응답하여 래치하고, 래치된 데이터를 래치 데이터(DATA_latch)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도 7을 참조하여 설명하면 다음과 같다.
DLL 클럭(CLK_dll)이 순차적으로 지연되어 제 1 내지 제 5 지연 DLL 클럭(DLL_d1 ~ DLL_d5)이 생성된다.
라이트 명령(WT)이 입력된 이후 소정 시간이 경과하면 반도체 메모리 장치 내부에서 카스 라이트 레이턴시 신호(CASWL)가 일정 시간동안 인에이블된다.
상기 제 5 지연 DLL 클럭(DLL_d5)이 하이 레벨로 천이할 때 상기 카스 라이트 레이턴시 신호(CASWL)을 래치하여 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)로서 출력한다.
상기 제 4 지연 DLL 클럭(DLL_d4)이 하이 레벨로 천이할 때 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)를 래치하여 제 2 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2)로서 출력한다.
상기 제 3 지연 DLL 클럭(DLL_d3)이 하이 레벨로 천이할 때 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2)를 래치하여 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S3)로서 출력한다.
상기 제 2 지연 DLL 클럭(DLL_d2)이 하이 레벨로 천이할 때 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S3)를 래치하여 제 4 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S4)로서 출력한다.
상기 제 1 지연 DLL 클럭(DLL_d1)이 하이 레벨로 천이할 때 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S4)를 래치하여 제 5 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S5)로서 출력한다.
상기 제 1 지연 DLL 클럭(DLL_d1)이 하이 레벨로 천이할 때 상기 제 5 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S5)를 래치하여 제 6 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S6)로서 출력한다. 이때, 도 7에 도시된 지연 시간(tdelay)은 도 4에 도시된 제 1 내지 제 4 지연부(112 ~ 115)의 바람직한 지연 시간을 도시한 것이다.
데이터 스트로브 인에이블 신호(DQS_en)는 상기 카스 라이트 레이턴시 신호(CASWL)와 동일하게 하이 레벨로 인에이블되어, 상기 제 1 내지 제 6 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1 ~ CASWL_S6)가 모두 디스에이블되는 타이밍에 로우 레벨로 디스에이블된다.
데이트 스트로브 신호(DQS)는 상기 데이터 스트로브 인에이블 신호(DQS_en)의 인에이블 구간에서 래치 제어 신호(latch_ctrl)로서 출력된다.
이때, 본 발명은 도 1에 도시된 종래 반도체 메모리 장치와는 달리 데이터 스트로브 신호(DQS) 및 외부 데이터(DATA)를 지연시키는 제 1 및 제 2 지연부(10, 20)를 구비하지 않고도 데이터 스트로브 신호(DQS)를 래치 제어 신호(latch_ctrl)로서 출력한다.
그러므로, 본 발명은 종래 기술과는 달리 데이터 스트로브 신호 및 외부 데이터를 지연시키는 구성이 없어 전력 소모를 줄일 수 있고, 면적 효율을 높일 수 있으며, 데이터 스트로브 신호 및 외부 데이터를 지연시키지 않아 데이터 입력(저장) 속도를 높일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (5)

  1. DLL 클럭을 순차적으로 지연시켜 복수개의 지연 DLL 클럭을 생성하고, 카스 라이트 레이턴시 신호 및 상기 복수개의 지연 DLL 클럭에 응답하여 데이터 스트로브 인에이블 신호를 생성하는 데이터 입력 인에이블 신호 생성부;
    상기 데이터 스트로브 인에이블 신호의 인에이블 구간동안 데이터 스트로브 신호를 래치 제어 신호로서 출력하는 래치 제어 신호 생성부; 및
    외부에서 입력되는 외부 데이터를 상기 래치 제어 신호에 응답하여 래치하고, 래치된 데이터를 출력하는 데이터 래치부를 포함하며,
    상기 데이터 입력 인에이블 신호 생성부는
    상기 DLL 클럭을 순차적으로 지연시켜 상기 복수개의 지연 DLL 클럭을 생성하는 지연부,
    상기 카스 라이트 레이턴시 신호를 상기 복수개의 지연 DLL 클럭에 응답하여 쉬프팅시켜 복수개의 쉬프팅 카스 라이트 레이턴시 신호를 생성하는 쉬프팅부, 및
    상기 복수개의 쉬프팅 카스 라이트 레이턴시 신호, 및 상기 카스 라이트 레이턴시 신호에 응답하여 상기 데이터 스트로브 인에이블 신호를 생성하는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 복수개의 지연 DLL 클럭은 제 1 내지 제 5 지연 DLL 클럭을 포함하며,
    상기 지연부는
    상기 DLL 클럭을 지연시켜 상기 제 1 지연 DLL 클럭을 생성하는 리플리카 보상 지연부,
    상기 제 1 지연 DLL 클럭을 지연시켜 상기 제 2 지연 DLL 클럭을 생성하는 제 1 지연부,
    상기 제 2 지연 DLL 클럭을 지연시켜 상기 제 3 지연 DLL 클럭을 생성하는 제 2 지연부,
    상기 제 3 지연 DLL 클럭을 지연시켜 상기 제 4 지연 DLL 클럭을 생성하는 제 3 지연부, 및
    상기 제 4 지연 DLL 클럭을 지연시켜 상기 제 5 지연 DLL 클럭을 생성하는 제 4 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제 3 항에 있어서,
    상기 복수개의 쉬프팅 카스 라이트 레이턴시 신호는 제 1 내지 제 6 쉬프팅 카스 라이트 레이턴시 신호를 포함하며,
    상기 쉬프팅부는
    상기 제 5 지연 DLL 클럭이 특정 레벨 천이할 때 상기 카스 라이트 레이턴시 신호를 래치하여 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호로서 출력하는 제 1 플립플롭,
    상기 제 4 지연 DLL 클럭이 상기 특정 레벨로 천이할 때 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호를 래치하여 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호로서 출력하는 제 2 플립플롭,
    상기 제 3 지연 DLL 클럭이 상기 특정 레벨로 천이할 때 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호를 래치하여 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호로서 출력하는 제 3 플립플롭,
    상기 제 2 지연 DLL 클럭이 상기 특정 레벨로 천이할 때 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호를 래치하여 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호로서 출력하는 제 4 플립플롭,
    상기 제 1 지연 DLL 클럭이 상기 특정 레벨로 천이할 때 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호를 래치하여 상기 제 5 쉬프팅 카스 라이트 레이턴시 신호로서 출력하는 제 5 플립플롭, 및
    상기 제 1 지연 DLL 클럭이 상기 특정 레벨로 천이할 때 상기 제 5 쉬프팅 카스 라이트 레이턴시 신호를 래치하여 상기 제 6 쉬프팅 카스 라이트 레이턴시 신호로서 출력하는 제 6 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제 4 항에 있어서,
    상기 신호 생성부는
    상기 카스 라이트 레이턴시 신호 및 상기 제 1 내지 제 6 쉬프팅 카스 라이트 레이턴시 신호중 하나라도 인에이블되면 인에이블되는 상기 데이터 스트로브 인에이블 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
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