JP2859658B2

JP2859658B2 - 不揮発性半導体記憶装置

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Publication number: JP2859658B2
Application number: JP27396889A
Authority: JP
Inventors: 正信吉田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-10-20
Filing date: 1989-10-20
Publication date: 1999-02-17
Anticipated expiration: 2014-02-17
Also published as: JPH03134896A

Description

【発明の詳細な説明】［目次］概要産業上の利用分野従来の技術・・第６図〜第９図発明が解決しようとする課題課題を解決するための手段作用実施例第１実施例・・第１図〜第４図（１）構成（２）動作（３）効果第２実施例・・第５図発明の効果［概要］ EPROM、EEPROM等、不揮発性半導体記憶装置のうち、
データの読み出しに関して、リファレンス方式を採用す
る不揮発性半導体記憶装置に関し、メモリ回路部とリファレンス回路部との対称化を図
り、メモリ回路部の寄生容量とリファレンス回路部の寄
生容量との差を殆ど同一にして、差動増幅器の一方及び
他方の入力端子に入力されてしまうノイズのレベル差を
殆どなくし、高速化を図ることができるようにすること
を目的とし、メモリ回路部と、リファレンス回路部とは、データの
読み出し時、差動増幅器から見て対称的な回路となるよ
うに構成し、リファレンス・セル・トランジスタは、真
正のチャネル領域とダミーのチャネル領域とを設けて構
成し、前記リファレンス・セル・トランジスタのコント
ロール・ゲートとフローティング・ゲートとの容量結合
比を前記メモリ・セル・トランジスタの容量結合比より
も小さくし、前記リファレンス・セル・トランジスタの
ドレイン電流が前記メモリ・セル・トランジスタのドレ
イン電流の略1/2となるように構成する。

［産業上の利用分野］本発明は、EPROM、EEPROM等、不揮発性半導体記憶装
置のうち、データの読み出しに関して、リファレンス方
式を採用する不揮発性半導体記憶装置、即ち、メモリ・
セル・トランジスタを設けてなるメモリ回路部と、リフ
ァレンス・セル・トランジスタを設けてなるリファレン
ス回路部と、前記メモリ・セル・トランジスタの出力を
前記リファレンス・セル・トランジスタの出力と比較す
ることにより、前記メモリ・セル・トランジスタの記憶
内容を出力するようになされた差動増幅器とを具備して
なる不揮発性半導体記憶装置に関する。

一般に、不揮発性半導体記憶装置においては、リファ
レンス方式を採用することによって、その高速化を図る
ことができるが、差動増幅器に対するノイズの影響を低
減化することによって、更にその高速化を図ることが可
能となる。

［従来の技術］従来、リファレンス方式を採用する不揮発性半導体記
憶装置として第６図にその要部を示すようなものが提案
されている。

この不揮発性半導体記憶装置はEPROMの例であって、
メモリ回路部１のほか、リファレンス回路部２と、差動
増幅器３とを設け、差動増幅器３において、メモリ回路
部１の出力電圧V_MEMをリファレンス回路部２の出力電圧
V_REFと比較することにより、データの読み出しを行うと
するものである。

ここに、メモリ回路部１は、電源電圧V_CC、例えば５
［Ｖ］が供給される電源線11、負荷用のｎチャネルMOS
トランジスタ（以下、nMOSという）12、ビット線バイア
ス用のnMOS13、センス線SL、ビット線選択用のnMOS14₀
〜14_m、ビット線BL₀〜BL_m、ワード線WL₀〜WL_n、メモリ
・セル・トランジスタをなすEPROMセル15₀₀〜15_nmを設
けて構成されている。

nMOS12はデプリーション形のnMOSであって、そのドレ
インは電源線11に接続され、そのゲート及びソースは共
通接続され、その共通接続点（以下、ノードN_MEMとい
う）は差動増幅器３の一方の入力端子31（反転入力端子
）及びnMOS13のドレインに接続されている。

また、nMOS13、14₀〜14_mはエンハンスメント形のnMOS
であって、特にnMOS14₀〜14_mは同一サイズ、同一特性と
されている。ここに、nMOS13はそのソースをセンス線SL
を介してnMOS14₀〜14_mのドレインに接続され、nMOS1
4₀、14₁・・・14_mは、それぞれそのソースをビット線BL
₀、BL₁・・・BL_mを介して第１例のEPROMセル15₀₀〜15_n0
のドレイン、第２列のEPROMセル15₀₁〜15_n1のドレイ
ン、・・・第ｍ列のEROMセル15_0m〜15_nmのドレインに接
続されている。

また、第１行のEPROMセル15₀₀〜15_0m、第２行のEPROM
セル15₁₀〜15_1m、・・・第ｎ行のEPROMセル15_n0〜15_nm
は、それぞれそのコントロールゲートをワード線WL₀、W
L₁・・・WL_nに接続されており、また、すべてのEPROMセ
ル15₀₀〜15nmはそのソースを接地されている。

なお、EPROMセル15₀₀〜15_nmはすべて同一サイズに形
成されているが、これらEPROMセル15₀₀〜15_nmについ
て、EPROMセル15₀₀を代表して示せば、第７図及び第８
図に、それぞれその平面図及び断面図を示すように構成
されている。ここに、16はｐ型シリコン基板、17はフィ
ールド酸化膜、15_00Cはチャネル領域、18及び19はSiO₂
膜、15_00FGはフローティング・ゲート、15_00CGはワード
線WL₀中、コントロール・ゲートをなす部分、15_00Dはド
レイン領域、15_00Sはソース領域である。

また、このEPROMセル15₀₀は、そのチャネル幅Ｗを1.5
μｍ、チャネル長Ｌを1.0μｍ、フローティング・ゲー
ト15_00FQのチャネル領域15_00Cからの張り出し長Ａを0.6
μｍ、コントロール・ゲート15_00CGとフローティング・
ゲート15_00FGとの間の酸化膜圧t_CF及びフローティング
・ゲート15_00FGとチャネル領域15_00Cとの間の酸化膜圧t
_FSを共に300Åとされている。

ここに、コントロール・ゲート15_00CGと、フローティ
ング・ゲート15_00FGとの間の容量C_CFは、となり、フローティング・ゲート15_00FGとチャネル領域
15_00Cとの間の容量C_FSは、となる。但し、εSiO₂はSiO₂膜18、19の比誘電率、ε_０
は真空の誘電率である。

また、フローティング・ゲート15_00FGの電圧V_FGは、
コントロール・ゲート15_00CGの電圧をV_CG、フローティ
ング・ゲート15_00FG中の電荷をQ_FGとすれば、となる。したがって、フローティング・ゲート15_00FG中
に電荷がなければ、となる。この式に式、式を代入すると、となる。そこで、この式に、Ｗ＝1.5μｍ、Ａ＝0.6μ
ｍを代入すると、 V_FG＝0.64・V_CG …… となる。したがって、V_CG＝５［Ｖ］の場合には、V
_FGは、 V_FG＝3.2［Ｖ］となる。

このように構成されたメモリ回路部１においては、nM
OS13のゲートにV_BIAS、例えば2.5［Ｖ］が供給され、ビ
ット線BL₀〜BL_m、即ち、EPROMセル15₀₀〜15_nmのドレイ
ンは１［Ｖ］程度にバイアスされる。これは、EPROMセ
ル15₀₀〜15_nmのドレイン電圧をあまりに高くすると、デ
ータの読み出し中に、いわゆるソフト・ライト現象によ
って書き込みが行われてしまうので、これを防止する趣
旨である。

また、ワード線WL₀〜WL_nには、それぞれワード線選択
信号X₀〜X_nが供給されて、行の選択が行われるととも
に、nMOS14₀〜14_mのゲートには、それぞれビット線選択
信号Y₀〜Y_mが供給されて、列の選択が行われる。これら
ワード線選択信号X₀〜X_n及びビット線選択信号Y₀〜Y_mは
ともに、選択時、電源電圧V_CC、即ち、５［Ｖ］、非選
択時、接地電圧V_SS、即ち、０［Ｖ］である。

ここに、データの読み出し時、選択されたEPROMセル1
5₀₀、15₀₁・・又は15_nmがオン状態、即ち、論理「１」
を記憶している場合には、この選択されたEPROMセル15
₀₀、15₀₁・・・又は15_nmにドレイン電流が流れる。逆
に、選択されたEPROMセル15₀₀、15₀₁・・・又は15_nmが
オフ状態、即ち、論理「０」を記憶している場合には、
この選択されたEPROMセル15₀₀、15₀₁・・・又は15_nmに
はドレイン電流が流れない。ここに、nMOS12、13、選択
されたnMOS14₀、14₁・・・又は14_m及びEPROMセル15₀₀、
15₀₁・・・又は15_nmによって電流−電圧変換回路が構成
されるので、ドレイン電流の有無は、ノードN_MEMの電圧
V_MEMの変化として現れる。

ここに、第９図は、ドレイン・バイアスV_DSが１
［Ｖ］の場合におけるEPROMセル15₀₀〜15_nmのI_DS−V_FG
特性を示しており、このEPROMにおいては、オン状態
時、前述したようにV_FG＝3.2［Ｖ］となるから、I_DS＝6
0［μＡ］となる。

他方、リファレンス回路部２は、電源電圧V_CCが供給
される電源線21、負荷用のnMOS22、23、ビット線バイア
ス用のnMOS24、リファレンス・センス線RSL、リファレ
ンス・ビット線選択用のnMOS25₀〜25_m（但し、nMOS25₀
〜25_m-1はダミー用のnMOSである）、リファレンス・ビ
ット線RBL、リファレンス・セル・トランジスタをなすE
PROMセル26₀〜26_nを設けて構成されている。

ここに、nMOS22、23はnMOS12と同一サイズ、同一特性
のデプリーション形のnMOSであって、これらnMOS22、23
は並列接続されている。即ち、それぞれのドレインは電
源線21に接続され、そのゲート及びドレインは共通接続
され、その共通接続点（以下、ノードN_REFという）は差
動増幅器３の他方の入力端子32（非反転入力端子）及
びnMOS24のドレインに接続されている。

また、nMOS24はnMOS13と同一サイズ、同一特性のエン
ハンスメント形のnMOSであり、そのソースはリファレン
ス・センス線RSLを介してnMOS25₀〜25_mのドレインに接
続されている。これらnMOS25₀〜25_mはnMOS14₀〜14_mと同
一サイズ、同一特性のエンハンスメント形のnMOSであ
る。

これらnMOS25₀〜25_mのうち、特に、nMOS25₀〜25
_m-1は、そのソースを接地されており、そのゲートには
０［Ｖ］が供給され、常にオフ状態となるようにされて
いる。これに対し、nMOS25_mは、そのソースをリファレ
ンス・ビット線RBLを介してEPROMセル26₀〜26_nのドレイ
ンに接続されており、そのゲートには５［Ｖ］が供給さ
れ、常にオン状態となるようにされている。

なお、nMOS24のゲートにはnMOS13の場合と同様にV
_BIAS、例えば2.5［Ｖ］が供給され、リファレンス・ビ
ット線RBL、即ち、EPROMセル26₀〜26_nのドレインは１
［Ｖ］程度にバイアスされる。

また、EPROMセル26₀〜26_nは、EPROMセル15₀₀〜15_nmと
同一サイズ、同一特性を有するEPROMセルであって、そ
れぞれそのゲートをワード線WL₀〜WL_nに接続され、その
ソースを接地されている。なお、これらEPROMセル26₀〜
26_nは、そのフローティングゲートに電子を注入されて
おらず、コントロールゲートに電源電圧V_CCが供給され
た場合、オン状態となり、メモリ回路部１のEPROMセル1
5₀₀〜15_nmのいずれかがオン状態とされた場合に流れる
ドレイン電流と同一量のドレイン電流が流れるように構
成されている。

このように構成されたリファレンス回路部２において
は、nMOS22、23、nMOS24及びEPROMセル26₀、26₁・・又
は26_nによって、電流−電圧変換回路が構成されるが、n
MOS22、23は並列接続され、その負荷抵抗の値がメモリ
回路部１の負荷抵抗の値の1/2となるように構成されて
いるので、ノードN_REFの電圧V_REFは、ノードN_MEMの電圧
V_MEMの最大値と最小値の中間値に設定される。かかるEP
ROMは、この電圧V_REFを基準電圧として使用するもので
ある。

なお、差動増幅器３は、ノードN_MEMをその一方の入力
端子31（反転入力端子）に接続され、ノードN_REFを他
方の入力端子32（非反転入力端子）に接続されている
ので、V_MEM＞V_REFのときは、その出力端子33ローレベル
“L"（接地電圧０［Ｖ］）を出力し、V_MEM＜V_REFのとき
は、ハイレベル“H"（電源電圧V_CC）を出力する。この
場合、V_MEMとV_REFとの電圧差は50［mV］程度あれば足
り、メモリ回路部１の出力電圧をハイレベル“H"（電源
電圧V_CC）ないしローレベル“L"（接地電圧０［Ｖ］）
にする必要はない。換言すれば、ノードN_MEMに僅か100
［mV］の電圧変化があれば、データの読み出しを行うこ
とができる。

したがって、リファレンス方式を採用するEPROMにお
いては、アクセス時間の短縮化を図ることができる。

［発明が解決しようとする課題］ところで、かかるリファレンス方式を採用するEPROM
においては、V_MEMとV_REFとの電圧差が50［mV］よりも小
さい場合であっても、差動増幅器３がその差を検出でき
れば、その動作を従来以上に高速化することが可能とな
る。

しかしながら、第６図従来例のEPROMにおいては、デ
ータの読み出し時、メモリ回路部１とリファレンス回路
部２とは、非対称的な回路構成となってしまい、差動増
幅器３の一方の入力端子31からメモリ回路部１をみた場
合の寄生容量と、差動増幅器３の他方の入力端子32から
リファレンス回路部２をみた場合の寄生容量に差が生じ
てしまう。このため、例えば出力回路（図示せず）から
発生するノイズが差動増幅器３の一方及び他方の入力端
子31及び32に入力されてしまう場合に、そのレベルに差
が生じてしまう。この結果、V_MEMとV_REFとの電圧差を例
えば50［mV］よりも小さくし、高速化を図ろうとする
と、ノイズの影響を受け易くなり、誤読み出しを行うよ
うになるので、この点を改善しない限り、高速化を図る
ことができないという問題点があった。

本発明は、かかる点に鑑み、メモリ回路部とリファレ
ンス回路部との対称化を図り、データの読み出し時、差
動増幅器から見たメモリ回路部の寄生容量とリファレン
ス回路部の寄生容量とを殆ど同一にして差動増幅器の一
方及び他方の入力端子に入力されてしまうノイズのレベ
ル差を殆どなくし、高速化を図ることができるようにし
たリファレンス方式を採用する不揮発性半導体記憶装置
を提供することを目的とする。

［課題を解決するための手段］本発明の不揮発性半導体記憶装置は、メモリ・セル・
トランジスタを設けてなるメモリ回路部と、リファレン
ス・セル・トランジスタを設けてなるリファレンス回路
部と、前記メモリ・セル・トランジスタの出力を前記リ
ファレンス・セル・トランジスタの出力と比較すること
により、前記メモリ・セル・トランジスタの記憶内容を
出力するようになされた差動増幅器とを具備してなる不
揮発性半導体記憶装置において、メモリ回路部と、リフ
ァレンス回路部とは、データの読み出し時、差動増幅器
から見て対称的な回路となるように構成し、前記リファ
レンス・セル・トランジスタは、真正のチャネル領域と
ダミーのチャネル領域とを設けて構成し、前記リファレ
ンス・セル・トランジスタの容量結合比：（但し、C_CFはコントロール・ゲートとフローティング
・ゲートとの間の容量、C_FSは前記フローティング・ゲ
ートと基板との間の容量である）を前記メモリ・セル・
トランジスタの容量結合比よりも小さくし、前記リファ
レンス・セル・トランジスタのドレイン電流が前記メモ
リ・セル・トランジスタのドレイン電流の略1/2となる
ようにしたものである。

［作用］本発明においては、リファレンス・セル・トランジス
タは、そのドレイン電流がメモリ・セル・トランジスタ
のドレイン電流の略1/2となるように構成されるので、
リファレンス回路部の負荷抵抗の値をメモリ回路部の負
荷抵抗の値に一致させることによって基準電圧を生成す
ることが可能となる。即ち、負荷抵抗を構成するトラン
ジスタとして同数、かつ、同一サイズ、同一特性のトラ
ンジスタをリファレンス回路及びメモリ回路部に設ける
ことが可能となる。

また、本発明においては、リファレンス・セル・トラ
ンジスタにダミーのチャネル領域を設けることによっ
て、その容量結合比を小さくしているので、リファレン
ス・ビット線の寄生容量には何ら影響を与えない。即
ち、データの読み出し時、差動増幅器から見たリファレ
ンス・セル・トランジスタの寄生容量とメモリ・セル・
トランジスタの寄生容量とを殆ど同一にすることができ
る。

そして、本発明によれば、メモリ回路部と、リファレ
ンス回路部とは、データの読み出し時、差動増幅器から
見て対称的な回路となるように構成されるので、データ
の読み出し時、差動増幅器から見たメモリ回路部の寄生
容量とリファレンス回路部の寄生容量とを殆ど同一に
し、差動増幅器の一方及び他方の入力端子に入力されて
しまうノイズのレベル差を殆どなくすことができる。

［実施例］以下、第１図ないし第５図を参照して、本発明の第１
実施例及び第２実施例につき説明する。

なお、これら第１実施例及び第２実施例は、第６図従
来例と同様に、本発明をEPROMに適用した場合である。
そこで、第１図及び第５図において第６図に対応する部
分に同一符号を付し、その重複説明は省略する。

第１実施例（１）構成第１図は第１実施例の要部を示す回路図であり、かか
る第１実施例はメモリ回路部１、リファレンス回路部４
及び差動増幅器３を設けて構成されており、構成上、第
６図従来例のEPROMと異なる部分は、リファレンス回路
部４の部分である。

ここに、リファレンス回路部４は、電源線21、負荷用
のnMOS22、リファレンス・ビット線バイアス用のnMOS2
4、リファレンス・センス線RSL、リファレンス・ビット
線選択用のnMOS25₀〜25_m、リファレンス・ビット線RB
L、リファレンス・セル・トランジスタをなすEPROMセル
41₀〜41_nを設けて構成されており、このリファレンス回
路部４において、第６図従来例と異なる部分は、負荷用
のnMOS22及びEPROMセル41₀〜41_nの部分である。

即ち、本実施例においては、負荷用のnMOSとしては、
メモリ回路部１のnMOS12と同一サイズ、同一特性の１個
のnMOS22のみが設けられ、その負荷抵抗の値は、メモリ
回路部１の負荷抵抗の値と同一とされている。

また、EPROMセル41₀〜41_nは第２図に平面図を示すよ
うに構成されている。ここに、41_0C〜41_3C、41_0DC〜41
_3DC、41_0FG〜41_3FG、41_0CG〜41_3CGは、それぞれEPROMセ
ル41₀、41₁、41₂、41₃の真正のチャネル領域、ダミーの
チャネル領域、フローティング・ゲート、コントロール
・ゲート、42はドレイン領域、43はソース領域、44はコ
ンタクトホールである。

また、EPROMセル41₀〜41_nはすべて同一サイズに形成
されている。そこで、これらEPROMセル41₀〜41_nにつきE
PROMセル41₀を代表して詳しく述べれば、EPROMセル41₀
は第３図及び第４図にそれぞれその平面図及び断面図を
示すように構成されている。なお、45、46はSiO₂膜、41
_0Dはドレイン領域、41_0Sはソース領域、47、48はN⁺拡散
層である。

また、このEPROMセル41₀は、その真正及びダミーのチ
ャネル領域41_0C及び41_0DCのチャネル幅Ｗを1.5μｍ、真
正のチャネル領域41_0Cのチャネル長Ｌを1.0μｍ、ダミ
ーのチャネル領域41_0DCのチャネル幅Ｘを40μｍ、フロ
ーティング・ゲート41_0FGの、真正及びダミーのチャネ
ル領域41_0C及び41_0DCからの張り出し長Ａを0.6μｍ、真
正のチャネル領域41_0Cとダミーのチャネル領域41_0CDと
の間隔Ｂを2.8μｍ、コントロール・ゲート41_0CGとフロ
ーティング・ゲート41_0FGとの間の酸化膜圧t_CF及びフロ
ーティング・ゲート41_0FGとチャネル領域41_0Cとの間の
酸化膜圧t_FSを共に300Åとされている。

（２）動作まず、EPROMセル41₀〜41_nについてコントロール・ゲ
ートとフローティング・ゲートとの間の容量C_CFは、となる。また、フローティング・ゲートと基板との間の
容量C_FSは、となる。ここに、式及び式を式に代入すると、となる。そこで、この式にＷ＝1.5μｍ、Ａ＝0.6μ
ｍ、Ｂ＝2.8μｍ、Ｘ＝40μｍを代入すると、 V_FG＝0.52V_CG となる。即ち、V_CG＝５［Ｖ］であれば、 V_FG＝2.6［Ｖ］となって、EPROMセル41₀〜41_nのドレイン電流I_DSは35
［μＡ］となり、EPROMセル15₀₀〜15_nmのドレイン電流
の略1/2となる。

このように、この第１実施例においては、リファレン
ス回路部４の負荷用のnMOSは１個のnMOS22で構成され、
その負荷抵抗値をメモリ回路部１の負荷抵抗値と同一と
されているが、他方において、EPROMセル41₀〜41_nはそ
のドレイン電流がEPROMセル15₀₀〜15_nmのドレイン電流
の略1/2となるように構成されているので、ノードN_REF
の電圧V_REFは第６図従来例の場合と略同一電圧になる。
即ち、ノードN_REFの電圧V_REFはノードN_MEMの電圧V_MEMの
最大値と最小値の中間値に設定される。したがって、第
６図従来例の場合と同様にメモリ回路部１のEPROMセル1
5₀₀〜15_nmの記憶データを読み出すことができる。

また、本実施例においては、例えば、nMOS14_mがオン
状態とされ、ビット線BL_mが選択された場合を考える
と、nMOS14₀〜14_m-1はオフ状態にあるから、メモリ回路
部１とリファレンス回路部４とは、全く対称的な回路と
なる。即ち、負荷用のnMOS12の部分の寄生容量と負荷用
のnMOS22の部分の寄生容量、センス線SLの寄生容量とリ
ファレンス・センス線RSLの寄生容量、ビット線選択用
のnMOS14₀〜14_mの部分の寄生容量とリファレンス・ビッ
ト線選択用のnMOS25₀〜25_mの部分の寄生容量、ビット線
BL_mの寄生容量とリファレンス・ビット線RBLの寄生容量
は、すべて同一容量になる。この結果、差動増幅器３の
一方の入力端子31からメモリ回路部１をみた寄生容量
と、差動増幅器３の他方の入力端子32からみたリファレ
ンス回路部４の寄生容量とは略同一となる。他のnMOS14
₀〜14_m-1が選択された場合についても同様である。した
がって、差動増幅器３の一方の入力端子31（反転入力端
子）に入力されるノイズと、他方の入力端子32（非反
転入力端子）に入力されるノイズとのレベル差は殆ど
なくなり、かかるノイズは差動増幅器３で相殺されてし
まい、EPROMセル15₀₀〜15_nmのデータの読み出しには殆
ど影響を与えない。即ち、誤読み出しが防止される。

（３）効果以上のように、第１実施例においては、差動増幅器３
に対するノイズの影響を大幅に小さくし、ノードN_MEMの
電圧変化が小さい場合でも、EPROMセル15₀₀〜15_nmのデ
ータの読み出しを行うことができるので、第６図従来例
以上の高速化を図ることができるという効果がある。

第２実施例第５図は本発明の第２実施例の要部を示す平面図であ
り、51はグランド線、52₀₀、52₀₁、52₀₂、52₀₃はメモリ
・セル・トランジスタをなすEPROMセルである。

かかる第２実施例においては、EPROMセル41₀〜41_nの
ダミーのチャネル領域41_0DC〜41_nDCをソース領域43のコ
ンタクト部分に設けたので、第１実施例に比較して、メ
モリセルアレイを小さく構成することができるという格
別の効果がある。

なお、上述の実施例においては、本発明をEPROMに適
用した場合につき述べたが、その他、本発明はEEPROM
等、フローティング・ゲートを有する種々の不揮発性半
導体記憶装置に適用することができるものである。

［発明の効果］以上のように、本発明によれば、データの読み出し
時、差動増幅器から見たメモリ回路部の寄生容量とリフ
ァレンス回路部の寄生容量とを殆ど同一にし、差動増幅
器の一方及び他方の入力端子に入力されてしまうノイズ
のレベル差を殆どなくすことができるので、差動増幅器
に対するノイズの影響を小さくし、その高速化を図るこ
とができる。

【図面の簡単な説明】

第１図は本発明をEPROMに適用した場合の第１実施例の
要部を示す回路図、第２図は本発明の第１実施例のメモリ回路部及びリファ
レンス回路部の一部を示す平面図、第３図は本発明の第１実施例のリファレンス・セル・ト
ランジスタをなすEPROMセルを示す平面図、第４図は第３図のIV−IV′線断面図、第５図は本発明をEPROMに適用した場合の第２実施例の
要部を示す平面図、第６図は従来のEPROMの一例の要部を示す回路図、第７図は本発明の第１実施例のメモリ・セル・トランジ
スタをなすEPROMセルを示す平面図、第８図は第７図のVIII−VIII′線断面図、第９図はEPROMセルのI_DS−V_FG特性を示す図である。 12……負荷用のnMOS 13……ビット線バイアス用のnMOS 14₀〜14_m……ビット線選択用のnMOS 15₀₀〜15_nm……メモリ用のEPROMセル 22……負荷用のnMOS 24……リファレンス・ビット線バイアス用のnMOS 25₀〜25_m……リファレンス・ビット線選択用のnMOS 41₀〜41_n……リファレンス用のEPROMセル

Claims

(57)【特許請求の範囲】

【請求項１】メモリ・セル・トランジスタを設けてなる
メモリ回路部と、リファレンス・セル・トランジスタを設けてなるリファ
レンス回路部と、前記メモリ・セル・トランジスタの出力を前記リファレ
ンス・セル・トランジスタの出力と比較することによ
り、前記メモリ・セル・トランジスタの記憶内容を出力
するようになされた差動増幅器とを具備してなる不揮発
性半導体記憶装置において、前記メモリ回路部と、前記リファレンス回路部とは、デ
ータの読み出し時、前記差動増幅器から見て対称的な回
路となるように構成し、前記リファレンス・セル・トランジスタは、真正のチャ
ネル領域とダミーのチャネル領域とを設けて構成し、前記リファレンス・セル・トランジスタの容量結合比：（但し、C_CFはコントロール・ゲートとフローティング
・ゲートとの間の容量、C_FSは前記フローティング・ゲ
ートと基板との間の容量である）を前記メモリ・セル・
トランジスタの容量結合比よりも小さくし、前記リファレンス・セル・トランジスタのドレイン電流
が前記メモリ・セル・トランジスタのドレイン電流の略
1/2となるようにしたことを特徴とする不揮発性半導体
記憶装置。