JPH10228781A - メモリセルにおいて３以上の状態の記憶及び検索を可能にするメモリシステム - Google Patents
メモリセルにおいて３以上の状態の記憶及び検索を可能にするメモリシステムInfo
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- JPH10228781A JPH10228781A JP9370127A JP37012797A JPH10228781A JP H10228781 A JPH10228781 A JP H10228781A JP 9370127 A JP9370127 A JP 9370127A JP 37012797 A JP37012797 A JP 37012797A JP H10228781 A JPH10228781 A JP H10228781A
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters
Abstract
(57)【要約】
【課題】 メモリセルに３つ以上の論理状態を記憶及び
検索できるようにする。 【解決手段】 メモリセルにおいて３つ以上の論理状態
を記憶可能とするメモリ回路。論理状態を追加して、更
なる情報ビットを表すことができるので、本メモリ回路
は、メモリセル当たりに記憶可能なビット数を増やすこ
とが可能であり、それによって記憶密度が高まり、且つ
ビット単価が低下する。開示されるメモリ回路は、メモ
リセルにおけるトランジスタを流れる電流を検出するよ
うに接続されたアナログ／デジタル変換器を備える。該
電流は、トランジスタのゲートに記憶された電荷により
決定される。該電流が、離散的な増分で検出されるよう
にすることによって、メモリセルニ記憶された電荷によ
り１ビットよりも多い情報を表せる。付加的な増分を用
いることは、回路における正確な記憶と検出を必要とす
る。一の実施形態において、論理状態の検索をより高い
正確性で行うために、記憶回路において帰還手段を用い
る。
検索できるようにする。 【解決手段】 メモリセルにおいて３つ以上の論理状態
を記憶可能とするメモリ回路。論理状態を追加して、更
なる情報ビットを表すことができるので、本メモリ回路
は、メモリセル当たりに記憶可能なビット数を増やすこ
とが可能であり、それによって記憶密度が高まり、且つ
ビット単価が低下する。開示されるメモリ回路は、メモ
リセルにおけるトランジスタを流れる電流を検出するよ
うに接続されたアナログ／デジタル変換器を備える。該
電流は、トランジスタのゲートに記憶された電荷により
決定される。該電流が、離散的な増分で検出されるよう
にすることによって、メモリセルニ記憶された電荷によ
り１ビットよりも多い情報を表せる。付加的な増分を用
いることは、回路における正確な記憶と検出を必要とす
る。一の実施形態において、論理状態の検索をより高い
正確性で行うために、記憶回路において帰還手段を用い
る。
Description
【０００１】
【発明の属する技術分野】本発明は、情報記憶用固体素
子に関し、特にダイナミックランダムアクセスメモリ
（ＤＲＡＭ）において多重論理値を記憶する方法及び構
造に関する。
子に関し、特にダイナミックランダムアクセスメモリ
（ＤＲＡＭ）において多重論理値を記憶する方法及び構
造に関する。
【０００２】
【従来の技術】記憶素子では、大量のデジタルデータが
電子的速度で記憶され、読み出される。初期のデジタル
計算機は、高速アクセスメモリの素子として磁気コアを
使用していた。１９６０年代後半の半導体記憶チップの
導入に伴い、磁気コアは、はるかに高密度な記憶機能を
果たす集積回路で代用されるようになった。これによ
り、メモリーの性能が増しただけでなく、その価格が劇
的に低下した。１９７０年代の終わりまでには、磁気コ
アは高速記憶素子によって完全に取って代わられた。
電子的速度で記憶され、読み出される。初期のデジタル
計算機は、高速アクセスメモリの素子として磁気コアを
使用していた。１９６０年代後半の半導体記憶チップの
導入に伴い、磁気コアは、はるかに高密度な記憶機能を
果たす集積回路で代用されるようになった。これによ
り、メモリーの性能が増しただけでなく、その価格が劇
的に低下した。１９７０年代の終わりまでには、磁気コ
アは高速記憶素子によって完全に取って代わられた。
【０００３】デジタルシステムの記憶容量は、通常、ビ
ット数（２進数）によって表されるが、これは、データ
の各ビットを記憶するのに個別のデバイスまたは回路を
用いるからである。各記憶素子はセルと言う。また、記
憶容量は、バイト（８又は９ビット）またはワード（任
意に設定されるが、一般には１６〜８０ビット）によっ
て表されることもある。総てのビット、バイト、又はワ
ードは、独自の数値の番地によって識別される特定の場
所に記憶される。メモリの各動作サイクル中に記憶又は
検索（又は読取り）されるのは、単一のビット、バイ
ト、又はワードである。
ット数（２進数）によって表されるが、これは、データ
の各ビットを記憶するのに個別のデバイスまたは回路を
用いるからである。各記憶素子はセルと言う。また、記
憶容量は、バイト（８又は９ビット）またはワード（任
意に設定されるが、一般には１６〜８０ビット）によっ
て表されることもある。総てのビット、バイト、又はワ
ードは、独自の数値の番地によって識別される特定の場
所に記憶される。メモリの各動作サイクル中に記憶又は
検索（又は読取り）されるのは、単一のビット、バイ
ト、又はワードである。
【０００４】メモリの容量の単位は、一般にキロビッ
ト、及びメガビット（またはキロバイト、及びメガバイ
ト）である。メモリの番地指定は、２進コードに基づい
て行われるので、２の整数乗の容量が一般に用いられ
る。従って、容量が１キロビットの記憶デバイスは、実
際には１０２４ビット記憶可能で、６４キロバイトのデ
バイスは、65,536バイト記憶することができる。
ト、及びメガビット（またはキロバイト、及びメガバイ
ト）である。メモリの番地指定は、２進コードに基づい
て行われるので、２の整数乗の容量が一般に用いられ
る。従って、容量が１キロビットの記憶デバイスは、実
際には１０２４ビット記憶可能で、６４キロバイトのデ
バイスは、65,536バイト記憶することができる。
【０００５】デジタル計算機では、記憶ビット数は、論
理ゲート数の通常１００〜１０００倍であるから、ビッ
トあたりの記憶費用（ビット単価）を極めて低く保つ必
要がある。さらに、記憶デバイスは、極力小さく（これ
により、チップ上のセル密度を最大にすることができ
る）、高速で動作し、電力消費量が少なく、且つ高い信
頼性で作動することが望ましい。このため、メモリセル
は、可能な限り単純かつコンパクトに設計される。概し
て、セル自体は、システムの他の部分の必要条件に適合
する電子的形式でデジタルデータを出力することはでき
ない。セルの出力データの電子的特性を適切な値に回復
するには、適切に設計された周辺回路（例えば、センス
アンプ、メモリレジスタ、および出力ドライバなど）が
必要である。これらの回路は、多数のメモリセルで共有
できるように設計される。かくして生じるトレードオフ
は、メモリセルの設計を単純かつコンパクトにする代わ
り、セルからの出力がより頑丈(robust)で無くなること
である。
理ゲート数の通常１００〜１０００倍であるから、ビッ
トあたりの記憶費用（ビット単価）を極めて低く保つ必
要がある。さらに、記憶デバイスは、極力小さく（これ
により、チップ上のセル密度を最大にすることができ
る）、高速で動作し、電力消費量が少なく、且つ高い信
頼性で作動することが望ましい。このため、メモリセル
は、可能な限り単純かつコンパクトに設計される。概し
て、セル自体は、システムの他の部分の必要条件に適合
する電子的形式でデジタルデータを出力することはでき
ない。セルの出力データの電子的特性を適切な値に回復
するには、適切に設計された周辺回路（例えば、センス
アンプ、メモリレジスタ、および出力ドライバなど）が
必要である。これらの回路は、多数のメモリセルで共有
できるように設計される。かくして生じるトレードオフ
は、メモリセルの設計を単純かつコンパクトにする代わ
り、セルからの出力がより頑丈(robust)で無くなること
である。
【０００６】最も柔軟性のあるデジタルメモリは、デー
タの検索（以降、「読取り」と言う）だけでなくデータ
の記憶（以降、「書き込み」と言う）も可能とするもの
である。これらの両方の機能が迅速かつ容易に行うこと
が可能で、且つそのセルが（その物理的位置に関わりな
く）任意の順序でアクセスできるメモリは、ランダムア
クセスメモリ（ＲＡＭ）と言う。読み出し専用メモリ
（ＲＯＭ）は、読み出し動作のみが迅速にできるもので
ある。ＲＯＭにデータを入力することは、ＲＯＭのプロ
グラミングと言う。この動作は、ＲＡＭで用いられる書
き込み動作より一層遅い。
タの検索（以降、「読取り」と言う）だけでなくデータ
の記憶（以降、「書き込み」と言う）も可能とするもの
である。これらの両方の機能が迅速かつ容易に行うこと
が可能で、且つそのセルが（その物理的位置に関わりな
く）任意の順序でアクセスできるメモリは、ランダムア
クセスメモリ（ＲＡＭ）と言う。読み出し専用メモリ
（ＲＯＭ）は、読み出し動作のみが迅速にできるもので
ある。ＲＯＭにデータを入力することは、ＲＯＭのプロ
グラミングと言う。この動作は、ＲＡＭで用いられる書
き込み動作より一層遅い。
【０００７】典型的な半導体メモリの記憶セルは、水平
方向の行と垂直方向の列からなる配列に整列される。各
セルは、その行および列の他の全てのセルと電気的接続
を共有している。その行の全てのセルに接続された水平
方向の各線はワード線と言い、垂直方向の線（これに沿
って、データがセルから流れ出たり入ったりする）はデ
ータ線と言う。したがって、各セルは、唯一の記憶場
所、即ちアドレスを有し、それは適切なワード線とデー
タ線を選ぶことにより任意にアクセスできる。メモリの
中には、１行中の全てのセルが同時にアクセスされるよ
うに設計されたものもある。半導体メモリをこのような
配列に構成することは、ＶＬＳＩで好まれる正規構造の
設計に好都合である。
方向の行と垂直方向の列からなる配列に整列される。各
セルは、その行および列の他の全てのセルと電気的接続
を共有している。その行の全てのセルに接続された水平
方向の各線はワード線と言い、垂直方向の線（これに沿
って、データがセルから流れ出たり入ったりする）はデ
ータ線と言う。したがって、各セルは、唯一の記憶場
所、即ちアドレスを有し、それは適切なワード線とデー
タ線を選ぶことにより任意にアクセスできる。メモリの
中には、１行中の全てのセルが同時にアクセスされるよ
うに設計されたものもある。半導体メモリをこのような
配列に構成することは、ＶＬＳＩで好まれる正規構造の
設計に好都合である。
【０００８】記憶セルの配列の周囲には多くの重要な回
路がある。このような周辺回路の１つがアドレスデコー
ダである。この回路は、多数のワード線およびデータ線
を、最小の本数のアドレス線によってアクセスすること
を可能とする。この目的のために、アドレスデコーダに
は２n の出力線があり、ｎビットの異なる入力コードの
各々に対し異なる線が選択される。より新しいメモリ回
路では、アドレスの多重化処理をメモリチップ上に集積
して、アドレスピンの数を半減した。
路がある。このような周辺回路の１つがアドレスデコー
ダである。この回路は、多数のワード線およびデータ線
を、最小の本数のアドレス線によってアクセスすること
を可能とする。この目的のために、アドレスデコーダに
は２n の出力線があり、ｎビットの異なる入力コードの
各々に対し異なる線が選択される。より新しいメモリ回
路では、アドレスの多重化処理をメモリチップ上に集積
して、アドレスピンの数を半減した。
【０００９】もう一つの周辺回路は、読取り/ 書込み制
御回路である。この回路は、メモリに対しデータを書き
込むべきか読み出すべきかを判断する。このような回路
は、セルから読取ったデータ信号の増幅とバッファも行
うので、この下位システムで重要な回路の一つが、セン
スアンプである。周期的なデータリフレッシュが必要な
ダイナミックメモリにおいては、リフレッシュ回路を設
ける場合もある。
御回路である。この回路は、メモリに対しデータを書き
込むべきか読み出すべきかを判断する。このような回路
は、セルから読取ったデータ信号の増幅とバッファも行
うので、この下位システムで重要な回路の一つが、セン
スアンプである。周期的なデータリフレッシュが必要な
ダイナミックメモリにおいては、リフレッシュ回路を設
ける場合もある。
【００１０】最近、基本的なメモリ組織構造に補足的な
周辺回路がいくつか加えられた。これらの回路は、主と
してチップの製造および検査の便宜性を向上させる働き
をする。製造の便宜向上のために設計されたものには、
冗長回路や誤り訂正回路がある。冗長回路は、欠陥のあ
るチップのうち一部を救済可能とし、自己診断回路は検
査時間を短縮する。誤りの検出や訂正の技術は、システ
ムが悪いデータを検出し、パリティチェックを行い、且
つ場合によってはデータの誤り訂正を行うことができる
ように、パリティビットを追加することを含む。
周辺回路がいくつか加えられた。これらの回路は、主と
してチップの製造および検査の便宜性を向上させる働き
をする。製造の便宜向上のために設計されたものには、
冗長回路や誤り訂正回路がある。冗長回路は、欠陥のあ
るチップのうち一部を救済可能とし、自己診断回路は検
査時間を短縮する。誤りの検出や訂正の技術は、システ
ムが悪いデータを検出し、パリティチェックを行い、且
つ場合によってはデータの誤り訂正を行うことができる
ように、パリティビットを追加することを含む。
【００１１】殆どのＲＡＭには、入力データ導線と出力
データ導線が１本ずつ（または、１本の入・出力複合導
線）しかない。このようなＲＡＭに対する読み書きは、
一度に１ビットで行われる。他のＲＡＭは、入・出力用
に多数のデータ導線を持ち、その数は、システムのデー
タバスのワード長で決まる。これに対し、ＲＯＭは、出
力データ導線の数がデータバスの線数と同じになるよう
に、構成されるのが一般的である。ＲＯＭは、ワード単
位でプログラムされ、同様に読み出される。
データ導線が１本ずつ（または、１本の入・出力複合導
線）しかない。このようなＲＡＭに対する読み書きは、
一度に１ビットで行われる。他のＲＡＭは、入・出力用
に多数のデータ導線を持ち、その数は、システムのデー
タバスのワード長で決まる。これに対し、ＲＯＭは、出
力データ導線の数がデータバスの線数と同じになるよう
に、構成されるのが一般的である。ＲＯＭは、ワード単
位でプログラムされ、同様に読み出される。
【００１２】半導体のＲＡＭでは、各セルへの情報の記
憶は、コンデンサの充電または双安定フリップフロップ
回路の状態設定の何れかによって行われる。何れの方式
でも、電力が断たれると、セル上の情報は破壊される。
したがって、このようなメモリは、揮発性メモリと呼ば
れる。半導体ＲＡＭのセルにデータを記憶するのにコン
デンサの電荷を用いる場合、漏れ電流により電荷が数ミ
リ秒で取り去られるため、電荷を周期的にリフレッシュ
する必要がある。このような記憶メカニズムに基づく揮
発性メモリは、ダイナミックＲＡＭまたはＤＲＡＭとし
て公知である。
憶は、コンデンサの充電または双安定フリップフロップ
回路の状態設定の何れかによって行われる。何れの方式
でも、電力が断たれると、セル上の情報は破壊される。
したがって、このようなメモリは、揮発性メモリと呼ば
れる。半導体ＲＡＭのセルにデータを記憶するのにコン
デンサの電荷を用いる場合、漏れ電流により電荷が数ミ
リ秒で取り去られるため、電荷を周期的にリフレッシュ
する必要がある。このような記憶メカニズムに基づく揮
発性メモリは、ダイナミックＲＡＭまたはＤＲＡＭとし
て公知である。
【００１３】フリップフロップの状態を設定することに
よってデータが記憶される（書き込まれる）場合、電力
がセルに接続されている限り（そして、フリップフロッ
プが別の書き込み信号によりリセットされない限り）、
データが保持される。このようなセルで構成されたＲＡ
Ｍは、スタティックＲＡＭまたはＳＲＡＭとして公知で
ある。揮発性のＲＡＭは、電池バックアップが備えられ
ていれば不揮発性として扱うことができる。ＤＲＡＭや
ＳＲＡＭの中には、この方式を実施しやすいように電池
と共にパッケージ化されるものもある。
よってデータが記憶される（書き込まれる）場合、電力
がセルに接続されている限り（そして、フリップフロッ
プが別の書き込み信号によりリセットされない限り）、
データが保持される。このようなセルで構成されたＲＡ
Ｍは、スタティックＲＡＭまたはＳＲＡＭとして公知で
ある。揮発性のＲＡＭは、電池バックアップが備えられ
ていれば不揮発性として扱うことができる。ＤＲＡＭや
ＳＲＡＭの中には、この方式を実施しやすいように電池
と共にパッケージ化されるものもある。
【００１４】電力が断たれたときでも情報を保持するよ
うなメモリデバイスを使用することが望ましいことがよ
くある。磁気媒体が、そのような不揮発性記憶装置を提
供する。さらに、この特性を備えた半導体メモリもいろ
いろ開発された。現在では、このような不揮発性メモリ
は、全てＲＯＭと言ってよい。これらのメモリは、デー
タを入れることはできるが、プログラム処理手順が、Ｒ
ＯＭの種類ごとに異なる。
うなメモリデバイスを使用することが望ましいことがよ
くある。磁気媒体が、そのような不揮発性記憶装置を提
供する。さらに、この特性を備えた半導体メモリもいろ
いろ開発された。現在では、このような不揮発性メモリ
は、全てＲＯＭと言ってよい。これらのメモリは、デー
タを入れることはできるが、プログラム処理手順が、Ｒ
ＯＭの種類ごとに異なる。
【００１５】不揮発性メモリの最初のグループは、デー
タが製造中に書き込まれ、利用者が後から書き換えるこ
とができないようなＲＯＭである。これらのデバイスは
マスクＲＯＭ（あるいは単に、ＲＯＭ）として公知であ
る。次の範疇に属するのは、データを利用者が書き込め
るメモリ（ユーザプログラマブルＲＯＭ）である。この
種の最初の例は、プログラマブルＲＯＭまたはＰＲＯＭ
として公知であり、データを一回だけメモリに書き込む
ことができる。その他のタイプのＲＯＭでは、データを
書き込むだけでなく、消去も可能である。消去可能なＲ
ＯＭには、データを消去するために、セルを強い紫外線
光にさらす必要がある種類のものがある。これらのＲＯ
Ｍは、イレーザブル・プログラマブルＲＯＭまたはＥＰ
ＲＯＭと言われる。最後の種類は、データのメモリへの
書き込みだけでなく消去も電気的に可能で、ＥＥＰＲＯ
Ｍと言う。ＥＰＲＯＭもＥＥＰＲＯＭもデータの書き込
みに要する時間は、ＲＡＭの書き込み動作に要する時間
より、はるかに長い。この結果、現在は、どの種類のＲ
ＯＭも、完全に機能するＲＡＭデバイスの範疇に入れる
ことはできない。
タが製造中に書き込まれ、利用者が後から書き換えるこ
とができないようなＲＯＭである。これらのデバイスは
マスクＲＯＭ（あるいは単に、ＲＯＭ）として公知であ
る。次の範疇に属するのは、データを利用者が書き込め
るメモリ（ユーザプログラマブルＲＯＭ）である。この
種の最初の例は、プログラマブルＲＯＭまたはＰＲＯＭ
として公知であり、データを一回だけメモリに書き込む
ことができる。その他のタイプのＲＯＭでは、データを
書き込むだけでなく、消去も可能である。消去可能なＲ
ＯＭには、データを消去するために、セルを強い紫外線
光にさらす必要がある種類のものがある。これらのＲＯ
Ｍは、イレーザブル・プログラマブルＲＯＭまたはＥＰ
ＲＯＭと言われる。最後の種類は、データのメモリへの
書き込みだけでなく消去も電気的に可能で、ＥＥＰＲＯ
Ｍと言う。ＥＰＲＯＭもＥＥＰＲＯＭもデータの書き込
みに要する時間は、ＲＡＭの書き込み動作に要する時間
より、はるかに長い。この結果、現在は、どの種類のＲ
ＯＭも、完全に機能するＲＡＭデバイスの範疇に入れる
ことはできない。
【００１６】
【発明が解決しようとする課題】ビデオＲＡＭやマルチ
ポートＲＡＭを含め、基本的なメモリ構成アーキテクチ
ャ（概念構造）に基づく変形が、数多く開発された。同
一チップ上でメモリと論理回路とを組み合わせるアーキ
テクチャは、ますます一般的になりつつある。しかし、
半導体メモリ開発の主流は、記憶密度を増し、ビット単
価を下げることである。したがって、ビット記憶密度を
更に高め、ビット単価を一層下げる方法及び構造を得る
ことが望ましい。
ポートＲＡＭを含め、基本的なメモリ構成アーキテクチ
ャ（概念構造）に基づく変形が、数多く開発された。同
一チップ上でメモリと論理回路とを組み合わせるアーキ
テクチャは、ますます一般的になりつつある。しかし、
半導体メモリ開発の主流は、記憶密度を増し、ビット単
価を下げることである。したがって、ビット記憶密度を
更に高め、ビット単価を一層下げる方法及び構造を得る
ことが望ましい。
【００１７】
【課題を解決するための手段】以上概観した問題点は、
メモリセルにおける３つ以上の論理状態の記憶および検
索を可能とするメモリ回路により大部分解決される。一
の実施形態では、記憶トランジスタが、書込みトランジ
スタに接続されたゲートを有する。この書込みトランジ
スタがイネーブルの時には、３以上の論理状態のうちの
１つを示す電荷量を蓄積することができる。記憶トラン
ジスタのチャンネルには読取りトランジスタが接続さ
れ、この読取りトランジスタがイネーブルになると、記
憶トランジスタを通って流れる電流は、蓄積された電荷
量を示す。該電流を検出し、且つ蓄積された電荷量によ
って表される状態を決定するように、アナログ／デジタ
ル変換器が読取りトランジスタに接続される。論理状態
を追加して、更なる情報ビットを表すことができるの
で、本メモリ回路は、メモリセル当たりに記憶可能なビ
ット数を増やすことが可能であり、それによって記憶密
度が高まり、且つビット単価が低下する。
メモリセルにおける３つ以上の論理状態の記憶および検
索を可能とするメモリ回路により大部分解決される。一
の実施形態では、記憶トランジスタが、書込みトランジ
スタに接続されたゲートを有する。この書込みトランジ
スタがイネーブルの時には、３以上の論理状態のうちの
１つを示す電荷量を蓄積することができる。記憶トラン
ジスタのチャンネルには読取りトランジスタが接続さ
れ、この読取りトランジスタがイネーブルになると、記
憶トランジスタを通って流れる電流は、蓄積された電荷
量を示す。該電流を検出し、且つ蓄積された電荷量によ
って表される状態を決定するように、アナログ／デジタ
ル変換器が読取りトランジスタに接続される。論理状態
を追加して、更なる情報ビットを表すことができるの
で、本メモリ回路は、メモリセル当たりに記憶可能なビ
ット数を増やすことが可能であり、それによって記憶密
度が高まり、且つビット単価が低下する。
【００１８】本発明は、広く、メモリセルとアナログ／
デジタル変換器とを含むメモリ回路を企図する。本発明
のメモリセルは、記憶トランジスタを含み、そのゲート
は書込みトランジスタに接続され、第１の端子は既知の
電圧に接続され、且つ第２の端子は読取りトランジスタ
に接続される。書込みトランジスタは、書込み信号が活
性化(assert)されたときに記憶トランジスタのゲートに
電荷を蓄積するように構成される。読取りトランジスタ
は、読取り信号が活性化されたときに記憶トランジスタ
に電流を流すように構成される。アナログ／デジタル変
換器は、記憶トランジスタを通る電流を検出し、且つそ
の電流の値を少なくとも３つのデジタル値の１つに変換
するように接続される。
デジタル変換器とを含むメモリ回路を企図する。本発明
のメモリセルは、記憶トランジスタを含み、そのゲート
は書込みトランジスタに接続され、第１の端子は既知の
電圧に接続され、且つ第２の端子は読取りトランジスタ
に接続される。書込みトランジスタは、書込み信号が活
性化(assert)されたときに記憶トランジスタのゲートに
電荷を蓄積するように構成される。読取りトランジスタ
は、読取り信号が活性化されたときに記憶トランジスタ
に電流を流すように構成される。アナログ／デジタル変
換器は、記憶トランジスタを通る電流を検出し、且つそ
の電流の値を少なくとも３つのデジタル値の１つに変換
するように接続される。
【００１９】
【発明の実施の形態】図１は、メモリ１０４、ビデオコ
ントローラ１０６およびＩ／Ｏコントローラ１０８の３
つの周辺装置に接続されたＣＰＵ１０２を有するコンピ
ュータシステム１００を示す。ＣＰＵ１０２とこれらの
周辺装置との間には、１つ以上のバスブリッジユニット
（図示せず）を挿入してもよい。メモリ１０４、ビデオ
コントローラ１０６およびＩ／Ｏコントローラ１０８
は、それぞれバスインターフェイスを備える。さらに詳
細に後述するように、メモリ１０４は、３つの論理状態
を記憶することが可能なメモリセルとこれらの３つの論
理状態の記憶及び読取りを行うための読取り／書込み回
路とを含む。
ントローラ１０６およびＩ／Ｏコントローラ１０８の３
つの周辺装置に接続されたＣＰＵ１０２を有するコンピ
ュータシステム１００を示す。ＣＰＵ１０２とこれらの
周辺装置との間には、１つ以上のバスブリッジユニット
（図示せず）を挿入してもよい。メモリ１０４、ビデオ
コントローラ１０６およびＩ／Ｏコントローラ１０８
は、それぞれバスインターフェイスを備える。さらに詳
細に後述するように、メモリ１０４は、３つの論理状態
を記憶することが可能なメモリセルとこれらの３つの論
理状態の記憶及び読取りを行うための読取り／書込み回
路とを含む。
【００２０】コンピュータシステム１００のアーキテク
チャにより、ＣＰＵ１０２は、データバス１１４を介し
て周辺装置からの読取り及び周辺装置への書込みが可能
となる。アドレスバス１１２は、ＣＰＵ１０２がアクセ
スしようとする装置およびデータアドレスを示すのに用
いられ、そして制御バス１１０は、所望のアクセスの種
類を示し、及びタイミング情報を与えるのに用いる付加
的な信号線を与える。
チャにより、ＣＰＵ１０２は、データバス１１４を介し
て周辺装置からの読取り及び周辺装置への書込みが可能
となる。アドレスバス１１２は、ＣＰＵ１０２がアクセ
スしようとする装置およびデータアドレスを示すのに用
いられ、そして制御バス１１０は、所望のアクセスの種
類を示し、及びタイミング情報を与えるのに用いる付加
的な信号線を与える。
【００２１】図２は、コンピューターシステム１００内
で用いられるメモリアーキテクチャを例示する。この実
施形態において、メモリシステム２００は、チップ回路
を包囲し、当該回路を電磁雑音から遮蔽する接地平面２
０２を有する。メモリシステム２００は、アドレスデコ
ーダ及びリフレッシュ制御ユニット２０６において、チ
ップイネーブル信号、読取り／書込み信号、及びｒビッ
トのアドレス信号を受信する。チップイネーブル信号が
活性化され、読取り／書込み信号が読取りを示している
時の動作では、アドレスデコーダ及びリフレッシュ制御
ユニット２０６は、２r 本のワード読取り線の１つを活
性化する。ワード読取り線は、それぞれ１行部分のメモ
リセルに接続される。メモリセルの各行は、ワード書込
み線によってもアドレスデコーダ及びリフレッシュ制御
ユニット２０６に接続される。１つのワード読取り線が
活性化されると、対応する行のメモリセルを読むことが
できる。同様に１つのワード書込み線が活性化される
と、対応する行のメモリセルに書込むことができる。
で用いられるメモリアーキテクチャを例示する。この実
施形態において、メモリシステム２００は、チップ回路
を包囲し、当該回路を電磁雑音から遮蔽する接地平面２
０２を有する。メモリシステム２００は、アドレスデコ
ーダ及びリフレッシュ制御ユニット２０６において、チ
ップイネーブル信号、読取り／書込み信号、及びｒビッ
トのアドレス信号を受信する。チップイネーブル信号が
活性化され、読取り／書込み信号が読取りを示している
時の動作では、アドレスデコーダ及びリフレッシュ制御
ユニット２０６は、２r 本のワード読取り線の１つを活
性化する。ワード読取り線は、それぞれ１行部分のメモ
リセルに接続される。メモリセルの各行は、ワード書込
み線によってもアドレスデコーダ及びリフレッシュ制御
ユニット２０６に接続される。１つのワード読取り線が
活性化されると、対応する行のメモリセルを読むことが
できる。同様に１つのワード書込み線が活性化される
と、対応する行のメモリセルに書込むことができる。
【００２２】また、メモリシステム２００では、双方向
ゲート２０４にｎ本の双方向２進データ線（Ｄ0 〜Ｄ
n-1 ）が接続されている。双方向ゲート２０４は、読取
り／書込み信号を受信するように接続され、さらに多値
論理信号（Ｓ0 〜Ｓm-1 ）を伝えるｍ本のデータ経路に
接続されている。各データ経路は、双方向ゲート２０４
又は１組のアナログ／デジタル変換器２１６−１〜２１
６−ｍ（一括して、Ａ／Ｄ変換器群２１６と称する）の
いずれかによって駆動することができる。各データ経路
は、１組のデータ線ドライバ２１２−１〜２１２−ｍ
（一括して、データ線ドライバ群２１２と称する）の１
つに入力を与える。データ線ドライバ群２１２は、それ
ぞれ多値論理信号を多値電圧信号に変換する。各多値電
圧信号は、メモリセルの対応する列にデータ書込み線に
よって接続される。また、メモリセルの各列は、データ
読取り線によって１組のセンスアンプ２１４−１〜２１
４−ｍの１つに接続され、そのセンスアンプが、さらに
Ａ／Ｄ変換器群２１６の１つに入力を与える。
ゲート２０４にｎ本の双方向２進データ線（Ｄ0 〜Ｄ
n-1 ）が接続されている。双方向ゲート２０４は、読取
り／書込み信号を受信するように接続され、さらに多値
論理信号（Ｓ0 〜Ｓm-1 ）を伝えるｍ本のデータ経路に
接続されている。各データ経路は、双方向ゲート２０４
又は１組のアナログ／デジタル変換器２１６−１〜２１
６−ｍ（一括して、Ａ／Ｄ変換器群２１６と称する）の
いずれかによって駆動することができる。各データ経路
は、１組のデータ線ドライバ２１２−１〜２１２−ｍ
（一括して、データ線ドライバ群２１２と称する）の１
つに入力を与える。データ線ドライバ群２１２は、それ
ぞれ多値論理信号を多値電圧信号に変換する。各多値電
圧信号は、メモリセルの対応する列にデータ書込み線に
よって接続される。また、メモリセルの各列は、データ
読取り線によって１組のセンスアンプ２１４−１〜２１
４−ｍの１つに接続され、そのセンスアンプが、さらに
Ａ／Ｄ変換器群２１６の１つに入力を与える。
【００２３】ここで、メモリ読み出し動作の例を説明す
る。アドレスビットが全てゼロで、書込み／読取り制御
線が読取り操作を示し、且つチップイネーブル信号が活
性である状況を考える。この状況の発生と同時に、アド
レスデコーダ及びリフレッシュ制御ユニット２０６が、
ワード０に対応するワード読取り線を活性化する（即
ち、「ワード０を読め」）。これにより、セル２１０−
１〜２１０−ｍは、対応するセルに記憶された情報を示
す多値データ信号を、センスアンプ群２１４に接続され
たデータ読取り線に渡す。センスアンプ群２１４は、そ
れらの多値データ信号を検出及び増幅し、増幅した信号
をＡ／Ｄ変換器群２１６に渡す。Ａ／Ｄ変換器群２１６
が、それらの増幅された信号をｍ個の多値論理信号（Ｓ
0 〜Ｓm-1）に変換すると、これらの信号は双方向ゲー
ト２０４に結合される。双方向ゲート２０４は、ｍ個の
多値論理信号（Ｓ0 〜Ｓm-1 ）をｎ個の２進デジタル信
号に変換して、データ線Ｄ0 〜Ｄn-1 上のｎビットを駆
動する。このようにして、各セルに記憶された多値論理
状態を読み出すことができる。
る。アドレスビットが全てゼロで、書込み／読取り制御
線が読取り操作を示し、且つチップイネーブル信号が活
性である状況を考える。この状況の発生と同時に、アド
レスデコーダ及びリフレッシュ制御ユニット２０６が、
ワード０に対応するワード読取り線を活性化する（即
ち、「ワード０を読め」）。これにより、セル２１０−
１〜２１０−ｍは、対応するセルに記憶された情報を示
す多値データ信号を、センスアンプ群２１４に接続され
たデータ読取り線に渡す。センスアンプ群２１４は、そ
れらの多値データ信号を検出及び増幅し、増幅した信号
をＡ／Ｄ変換器群２１６に渡す。Ａ／Ｄ変換器群２１６
が、それらの増幅された信号をｍ個の多値論理信号（Ｓ
0 〜Ｓm-1）に変換すると、これらの信号は双方向ゲー
ト２０４に結合される。双方向ゲート２０４は、ｍ個の
多値論理信号（Ｓ0 〜Ｓm-1 ）をｎ個の２進デジタル信
号に変換して、データ線Ｄ0 〜Ｄn-1 上のｎビットを駆
動する。このようにして、各セルに記憶された多値論理
状態を読み出すことができる。
【００２４】一の実施形態では、読取り中のセルは、
（以下に述べるような通常のリフレッシュ動作に加え
て）その読み出し動作と同時にリフレッシュされる。図
２の実施形態では、データドライバ群２１２は、ｍ個の
多値論理信号（Ｓ0 〜Ｓm-1 ）を対応するｍ個の多値電
圧信号に変換し、セル群２１０に結合されたデータ書込
み線上に送り出す。この時、ワード０に対するワード書
込み線が活性化されていれば、セル群２１０は、そのｍ
個の多値電圧信号を記憶する。このようにして、セル群
２１０の内容は、それらを読み出す度にリフレッシュさ
れ得る。
（以下に述べるような通常のリフレッシュ動作に加え
て）その読み出し動作と同時にリフレッシュされる。図
２の実施形態では、データドライバ群２１２は、ｍ個の
多値論理信号（Ｓ0 〜Ｓm-1 ）を対応するｍ個の多値電
圧信号に変換し、セル群２１０に結合されたデータ書込
み線上に送り出す。この時、ワード０に対するワード書
込み線が活性化されていれば、セル群２１０は、そのｍ
個の多値電圧信号を記憶する。このようにして、セル群
２１０の内容は、それらを読み出す度にリフレッシュさ
れ得る。
【００２５】メモリの書込み動作も同様にして行われ
る。例えば、チップイネーブル信号が出されているとき
に、アドレスビットが全て０で、書込み／読取り制御線
が書込み動作を示している場合には、アドレスデコーダ
及びリフレッシュ制御ユニット２０６は、ワード０に対
するワード書込み線を活性化する。双方向ゲート２０４
は、双方向２進データ線Ｄ0 〜Ｄn-1 からデータを受信
し、そのデータをｍ個の多値論理信号に変換する。これ
らの多値倫理信号は、ｍ個のデータ経路に送り出され
る。ｍ個のデータ経路のそれぞれを駆動するＡ／Ｄ変換
器群２１６は、書込み／読取り制御線が書込み動作を示
している間、ディスエーブル（不能）にされる。データ
線ドライバ群２１２は、入力されるｍ個の多値論理信号
をｍ個の多値電圧信号へと変換し、選択されたセル２１
０に接続されたデータ書込み線を駆動する。ワード書込
み線が活性化されると、多値信号が該セル２１０に記憶
される。
る。例えば、チップイネーブル信号が出されているとき
に、アドレスビットが全て０で、書込み／読取り制御線
が書込み動作を示している場合には、アドレスデコーダ
及びリフレッシュ制御ユニット２０６は、ワード０に対
するワード書込み線を活性化する。双方向ゲート２０４
は、双方向２進データ線Ｄ0 〜Ｄn-1 からデータを受信
し、そのデータをｍ個の多値論理信号に変換する。これ
らの多値倫理信号は、ｍ個のデータ経路に送り出され
る。ｍ個のデータ経路のそれぞれを駆動するＡ／Ｄ変換
器群２１６は、書込み／読取り制御線が書込み動作を示
している間、ディスエーブル（不能）にされる。データ
線ドライバ群２１２は、入力されるｍ個の多値論理信号
をｍ個の多値電圧信号へと変換し、選択されたセル２１
０に接続されたデータ書込み線を駆動する。ワード書込
み線が活性化されると、多値信号が該セル２１０に記憶
される。
【００２６】アドレスデコーダ及びリフレッシュ制御ユ
ニット２０６は、所与の時間間隔内に各メモリセルの内
容を読み出し及びリフレッシュするリフレッシュ回路を
さらに含む。リフレッシュの周期動作は、多様な実施が
可能である。その１つは、チップがイネーブルでない
間、周期動作を連続的に発生させることである。この実
施方法の場合、リフレッシュ動作の時間中は、双方向ゲ
ート２０４をディスエーブルにし、Ａ／Ｄ変換器群２１
６をイネーブルにする。アドレスデコーダ及びリフレッ
シュ制御ユニット２０６には、各ワード線を順次活性化
するカウンタを設けて、前記と同様の読取り動作をさせ
てもよい。メモリチップは、ディスエーブルモードにお
いて、各メモリセルを確実にリフレッシュするために所
与の時間間隔のうち指定された割合を費やす必要があ
る。
ニット２０６は、所与の時間間隔内に各メモリセルの内
容を読み出し及びリフレッシュするリフレッシュ回路を
さらに含む。リフレッシュの周期動作は、多様な実施が
可能である。その１つは、チップがイネーブルでない
間、周期動作を連続的に発生させることである。この実
施方法の場合、リフレッシュ動作の時間中は、双方向ゲ
ート２０４をディスエーブルにし、Ａ／Ｄ変換器群２１
６をイネーブルにする。アドレスデコーダ及びリフレッ
シュ制御ユニット２０６には、各ワード線を順次活性化
するカウンタを設けて、前記と同様の読取り動作をさせ
てもよい。メモリチップは、ディスエーブルモードにお
いて、各メモリセルを確実にリフレッシュするために所
与の時間間隔のうち指定された割合を費やす必要があ
る。
【００２７】図３に、メモリ回路２００の一部をさらに
詳細に示す。図２に対応する回路部分には、簡単のため
同一の番号を付してある。図３は、図２の各セルを例示
するメモリセル２１０を説明する。メモリセル２１０
は、記憶トランジスタ３０２、書込みトランジスタ３０
４および読取りトランジスタ３０６を含む。記憶トラン
ジスタ３０２のゲートは、書込みトランジスタ３０４を
介してデータ書込み線に結合されている。書込みトラン
ジスタ３０４は、ワード書込み線が活性化された時には
導電経路を与え、そのワード書込み線が非活性化(de-as
sert) されたときには開回路となる。記憶トランジスタ
３０２のゲートはかなりの容量を持つので、書込みトラ
ンジスタ３０４をＯＮにし、この書込みトランジスタ３
０４を介して記憶トランジスタ３０２のゲートに通電し
た後、書込みトランジスタ３０４をＯＦＦにすることに
よって、ゲートに電荷を蓄えることができる。ゲートに
蓄えられた電荷により、記憶トランジスタ３０２のチャ
ンネルの伝導度が変化する。記憶トランジスタ３０２の
一方の端子は接地され、且つ他方の端子は読取りトラン
ジスタ３０６に接続される。読取りトランジスタ３０６
は、ワード読取り線が活性化されている時に導電経路を
与える。そこで、データ読取り線を用いて、記憶トラン
ジスタ３０２の導電性を検出することができる。プルア
ップ抵抗３０９（これは、プルアップトランジスタによ
って実現してもよい）により、記憶トランジスタ３０２
のゲートに蓄積された電荷を示す電圧がデータ読取り線
上に出現する。この電圧は、センスアンプ２１４によ
り、Ａ／Ｄ変換器２１６のために緩衝及び増幅される。
Ａ／Ｄ変換器群２１６は、書込み／読取り信号が読取り
動作を示すときにイネーブルとなり、書込み動作を示す
ときにディスエーブルとなる。Ａ／Ｄ変換器２１６は、
イネーブルの場合、増幅された信号をＳ0 −Ｓm-1の１
つである多値論理信号へと変換する。データ線ドライバ
２１２により、この多値論理信号を多値電圧に変換して
データ書込み線上に出力する。
詳細に示す。図２に対応する回路部分には、簡単のため
同一の番号を付してある。図３は、図２の各セルを例示
するメモリセル２１０を説明する。メモリセル２１０
は、記憶トランジスタ３０２、書込みトランジスタ３０
４および読取りトランジスタ３０６を含む。記憶トラン
ジスタ３０２のゲートは、書込みトランジスタ３０４を
介してデータ書込み線に結合されている。書込みトラン
ジスタ３０４は、ワード書込み線が活性化された時には
導電経路を与え、そのワード書込み線が非活性化(de-as
sert) されたときには開回路となる。記憶トランジスタ
３０２のゲートはかなりの容量を持つので、書込みトラ
ンジスタ３０４をＯＮにし、この書込みトランジスタ３
０４を介して記憶トランジスタ３０２のゲートに通電し
た後、書込みトランジスタ３０４をＯＦＦにすることに
よって、ゲートに電荷を蓄えることができる。ゲートに
蓄えられた電荷により、記憶トランジスタ３０２のチャ
ンネルの伝導度が変化する。記憶トランジスタ３０２の
一方の端子は接地され、且つ他方の端子は読取りトラン
ジスタ３０６に接続される。読取りトランジスタ３０６
は、ワード読取り線が活性化されている時に導電経路を
与える。そこで、データ読取り線を用いて、記憶トラン
ジスタ３０２の導電性を検出することができる。プルア
ップ抵抗３０９（これは、プルアップトランジスタによ
って実現してもよい）により、記憶トランジスタ３０２
のゲートに蓄積された電荷を示す電圧がデータ読取り線
上に出現する。この電圧は、センスアンプ２１４によ
り、Ａ／Ｄ変換器２１６のために緩衝及び増幅される。
Ａ／Ｄ変換器群２１６は、書込み／読取り信号が読取り
動作を示すときにイネーブルとなり、書込み動作を示す
ときにディスエーブルとなる。Ａ／Ｄ変換器２１６は、
イネーブルの場合、増幅された信号をＳ0 −Ｓm-1の１
つである多値論理信号へと変換する。データ線ドライバ
２１２により、この多値論理信号を多値電圧に変換して
データ書込み線上に出力する。
【００２８】図４は、Ａ／Ｄ変換器２１６の一の実施形
態のブロック図を示す。Ａ／Ｄ変換器２１６は、書込み
／読取り信号４１０によりイネーブルにされている場合
には、入力信号４０２を受信して、Ｌ−１本の出力線４
０４〜４０８（これらは、多値論理信号Ｓ0 〜Ｓm-1 の
１つを伝えるデータ経路を形成する）にデジタル出力信
号を送り出す。動作の間、書込み／読取り信号４１０の
活性化は、出力線を高インピーダンス状態にする。Ａ／
Ｄ変換器２１６は、Ｌ−１個の比較器４１２からなり、
ここでＬは、メモリセル２１０に記憶できる論理状態の
数である。各比較器は、各論理状態を表す電圧範囲の限
界を示すＬ−１個の基準電圧の１つを受け取る。例え
ば、比較器４１２−１は、入力信号４０２を基準電圧Ｖ
1 と比較し、入力信号４０２が基準電圧を超える場合、
（イネーブルの場合には）出力線４０４を活性化する。
したがって、Ｌ−１本の出力線により、０本が活性化さ
れる場合からＬ−１本が活性化される場合まで、Ｌ個の
可能な状態を持つことができる。
態のブロック図を示す。Ａ／Ｄ変換器２１６は、書込み
／読取り信号４１０によりイネーブルにされている場合
には、入力信号４０２を受信して、Ｌ−１本の出力線４
０４〜４０８（これらは、多値論理信号Ｓ0 〜Ｓm-1 の
１つを伝えるデータ経路を形成する）にデジタル出力信
号を送り出す。動作の間、書込み／読取り信号４１０の
活性化は、出力線を高インピーダンス状態にする。Ａ／
Ｄ変換器２１６は、Ｌ−１個の比較器４１２からなり、
ここでＬは、メモリセル２１０に記憶できる論理状態の
数である。各比較器は、各論理状態を表す電圧範囲の限
界を示すＬ−１個の基準電圧の１つを受け取る。例え
ば、比較器４１２−１は、入力信号４０２を基準電圧Ｖ
1 と比較し、入力信号４０２が基準電圧を超える場合、
（イネーブルの場合には）出力線４０４を活性化する。
したがって、Ｌ−１本の出力線により、０本が活性化さ
れる場合からＬ−１本が活性化される場合まで、Ｌ個の
可能な状態を持つことができる。
【００２９】引き続き図４を参照しつつ図２に転じる
と、各メモリセルが４つの離散的状態のうちの１つを記
憶するメモリシステム２００の一構成例において、双方
向論理ゲート２０４は、８本の２進データ線Ｄ0 〜Ｄ
n-1 上で受信した入力信号を、４つの４値論理信号Ｓ0
〜Ｓm-1 に変換する。各論理信号は、データ線ドライバ
２１２によってデータ書込み線上の対応する電圧に変換
される。各データ書込み線における電圧は、書込みされ
ている対応する記憶トランジスタ３０２のゲートに格納
されるべき４つの電荷量のうちの１つをもたらす。読取
り時には、各記憶トランジスタ３０２に格納された電荷
は、４つの可能なチャンネル電導度うちの１つをもたら
し、それはセンスアンプ２１４の出力における４つの可
能な電圧のうちの１つを生じる。例えば、Ｖが電源電圧
である場合、０、Ｖ／３、２Ｖ／３およびＶであり得
る。Ａ／Ｄ変換器群２１６の各変換器は、３本の出力線
と３つの基準電圧（例えば、Ｖ／６、Ｖ／２および５Ｖ
／６）とを含む。従って、センスアンプ２１４によって
検出されたあるセル２１０の出力電圧が２Ｖ／３である
場合、３本の出力線のうち２本が（イネーブルの時に）
Ａ／Ｄ変換器２１６によって活性化される。
と、各メモリセルが４つの離散的状態のうちの１つを記
憶するメモリシステム２００の一構成例において、双方
向論理ゲート２０４は、８本の２進データ線Ｄ0 〜Ｄ
n-1 上で受信した入力信号を、４つの４値論理信号Ｓ0
〜Ｓm-1 に変換する。各論理信号は、データ線ドライバ
２１２によってデータ書込み線上の対応する電圧に変換
される。各データ書込み線における電圧は、書込みされ
ている対応する記憶トランジスタ３０２のゲートに格納
されるべき４つの電荷量のうちの１つをもたらす。読取
り時には、各記憶トランジスタ３０２に格納された電荷
は、４つの可能なチャンネル電導度うちの１つをもたら
し、それはセンスアンプ２１４の出力における４つの可
能な電圧のうちの１つを生じる。例えば、Ｖが電源電圧
である場合、０、Ｖ／３、２Ｖ／３およびＶであり得
る。Ａ／Ｄ変換器群２１６の各変換器は、３本の出力線
と３つの基準電圧（例えば、Ｖ／６、Ｖ／２および５Ｖ
／６）とを含む。従って、センスアンプ２１４によって
検出されたあるセル２１０の出力電圧が２Ｖ／３である
場合、３本の出力線のうち２本が（イネーブルの時に）
Ａ／Ｄ変換器２１６によって活性化される。
【００３０】図５は、コンピュータシステム１００の内
部における第２のメモリアーキテクチャの例を示す。図
２に対応する回路部分は、同一の番号を付してある。メ
モリ５００は、メモリ２００に似ているが、メモリ５０
０では、ワード読取り線とワード書込み線との間に一組
の遅延要素５０８が接続されている。１組のデータレベ
ルコントローラ５１２（これは、データドライバ群２１
２の機能を果たす）を用いて、メモリセルに書込みを行
う。データレベルコントローラ５１２の付加的な機能を
さらに後述する。センスアンプ２１４とデータレベルコ
ントローラ５１２との間の帰還経路も図５に示すが、こ
れについては、さらに後述する。
部における第２のメモリアーキテクチャの例を示す。図
２に対応する回路部分は、同一の番号を付してある。メ
モリ５００は、メモリ２００に似ているが、メモリ５０
０では、ワード読取り線とワード書込み線との間に一組
の遅延要素５０８が接続されている。１組のデータレベ
ルコントローラ５１２（これは、データドライバ群２１
２の機能を果たす）を用いて、メモリセルに書込みを行
う。データレベルコントローラ５１２の付加的な機能を
さらに後述する。センスアンプ２１４とデータレベルコ
ントローラ５１２との間の帰還経路も図５に示すが、こ
れについては、さらに後述する。
【００３１】遅延要素５０８は、対応するワード読取り
線の活性化に続いて予めセットされた遅延時間の後、ワ
ード書込み線を僅かな時間だけ活性化するように構成さ
れる。この実施形態では、ワード読取り線は、ワード書
込み線の活性化が終了するまで活性化された状態を維持
する。遅延要素５０８をこのように構成することによ
り、何れのメモリアクセスも、読取りとこれに続く書込
みから構成されるようになる。所望のメモリアクセスが
読取り動作である場合、続く書込み動作は、単にセルの
内容をリフレッシュするだけである。所望のメモリアク
セスが書込み動作である場合、メモリセルの内容は、新
しい値で置き換えられる。何れの場合も、書込み動作
は、それぞれのデータレベルコントローラ５１２からの
出力に従って行われるが、セルの内容はセンスアンプ２
１４によって検出される。
線の活性化に続いて予めセットされた遅延時間の後、ワ
ード書込み線を僅かな時間だけ活性化するように構成さ
れる。この実施形態では、ワード読取り線は、ワード書
込み線の活性化が終了するまで活性化された状態を維持
する。遅延要素５０８をこのように構成することによ
り、何れのメモリアクセスも、読取りとこれに続く書込
みから構成されるようになる。所望のメモリアクセスが
読取り動作である場合、続く書込み動作は、単にセルの
内容をリフレッシュするだけである。所望のメモリアク
セスが書込み動作である場合、メモリセルの内容は、新
しい値で置き換えられる。何れの場合も、書込み動作
は、それぞれのデータレベルコントローラ５１２からの
出力に従って行われるが、セルの内容はセンスアンプ２
１４によって検出される。
【００３２】図６に、メモリ５００の特徴を詳細に示
す。データレベルコントローラ５１２は、多値論理信号
入力６０２を設定点（即ち、ノード６０４において望ま
しい電圧レベルの指標）として受け取るように構成され
る。次に、データレベルコントローラ５１２は、データ
書込み線上に電圧信号を与え、且つセンスアンプ２１４
からの出力信号が多値論理信号入力６０２に相当する所
望の電圧レベルに等しくなるまで、電圧信号を調節す
る。例えば、多値論理信号の定義値が（４値論理系とし
て）０、１、２および３ならば、これらの値に対応する
ように選ばれ得る電圧レベルは、０、Ｖ／３、２Ｖ／３
およびＶである。ただし、Ｖは、電源電圧である。入力
６０２において入力信号値１を受け取ると、データレベ
ルコントローラ５１２は、先ず記憶トランジスタ３０２
の両端にＶ／３の電圧降下を与えるように初期電圧をデ
ータ書込み線に加える。（例えば、メモリセルの変動ま
たは読取りトランジスタ３０６の抵抗などのために）セ
ンスアンプ出力信号がＶ／３を超える場合、データレベ
ルコントローラ５１２は、データ書込み線上の電圧を調
節して、センスアンプ出力信号がＶ／３に等しくなるま
で記憶トランジスタ３０２の電圧降下を減らすようにす
る。また、データレベルコントローラ５１２は、センス
アンプ出力信号がＶ／３に満たない場合、データ書込み
線電圧を反対方向に調節する。
す。データレベルコントローラ５１２は、多値論理信号
入力６０２を設定点（即ち、ノード６０４において望ま
しい電圧レベルの指標）として受け取るように構成され
る。次に、データレベルコントローラ５１２は、データ
書込み線上に電圧信号を与え、且つセンスアンプ２１４
からの出力信号が多値論理信号入力６０２に相当する所
望の電圧レベルに等しくなるまで、電圧信号を調節す
る。例えば、多値論理信号の定義値が（４値論理系とし
て）０、１、２および３ならば、これらの値に対応する
ように選ばれ得る電圧レベルは、０、Ｖ／３、２Ｖ／３
およびＶである。ただし、Ｖは、電源電圧である。入力
６０２において入力信号値１を受け取ると、データレベ
ルコントローラ５１２は、先ず記憶トランジスタ３０２
の両端にＶ／３の電圧降下を与えるように初期電圧をデ
ータ書込み線に加える。（例えば、メモリセルの変動ま
たは読取りトランジスタ３０６の抵抗などのために）セ
ンスアンプ出力信号がＶ／３を超える場合、データレベ
ルコントローラ５１２は、データ書込み線上の電圧を調
節して、センスアンプ出力信号がＶ／３に等しくなるま
で記憶トランジスタ３０２の電圧降下を減らすようにす
る。また、データレベルコントローラ５１２は、センス
アンプ出力信号がＶ／３に満たない場合、データ書込み
線電圧を反対方向に調節する。
【００３３】メモリ回路５００は、メモリセルに３つ以
上の論理状態を記憶できるので好都合である。論理状態
の正確な読取りを保証するために、メモリセル２１０の
蓄積電荷を帰還の実施により調節する。論理状態数を増
やすことにより誤りに対する余裕が小さくなるので、Ｄ
ＲＡＭを用いる何れの多値論理記憶方法の信頼性にとっ
ても、論理状態を正確に読み出すことは必須事項であ
る。
上の論理状態を記憶できるので好都合である。論理状態
の正確な読取りを保証するために、メモリセル２１０の
蓄積電荷を帰還の実施により調節する。論理状態数を増
やすことにより誤りに対する余裕が小さくなるので、Ｄ
ＲＡＭを用いる何れの多値論理記憶方法の信頼性にとっ
ても、論理状態を正確に読み出すことは必須事項であ
る。
【図１】 制御バス、アドレスバスおよびデータバスを
介して通信するＣＰＵとメモリとを有するコンピュータ
システムを示す信号流れ図である。
介して通信するＣＰＵとメモリとを有するコンピュータ
システムを示す信号流れ図である。
【図２】 本発明に従い多値論理状態を記憶することが
できる第１の半導体メモリアーキテクチャのブロック図
である。
できる第１の半導体メモリアーキテクチャのブロック図
である。
【図３】 メモリセルの機能と読取り／書込み回路の第
１の実施形態を説明するブロック図である。
１の実施形態を説明するブロック図である。
【図４】 記憶された３つ以上の信号状態を検出して、
それらをデジタル形式に変換することができるアナログ
／デジタル変換器のブロック図である。
それらをデジタル形式に変換することができるアナログ
／デジタル変換器のブロック図である。
【図５】 本発明に従い多値論理状態を記憶することが
できる第２の半導体メモリアーキテクチャのブロック図
である。
できる第２の半導体メモリアーキテクチャのブロック図
である。
【図６】 メモリセルの機能と読取り／書込み回路の第
２の実施例を説明するブロック図である。
２の実施例を説明するブロック図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレックス オウェンス アメリカ合衆国，カリフォルニア州 95032，ロス ガトス，アザレア 16171 (72)発明者 トーマス アール． ウィク アメリカ合衆国，カリフォルニア州 94550，リバーモア，バーディット スト リート 1790 (72)発明者 レイモンド ルング アメリカ合衆国，カリフォルニア州 94306，パロ アルト，ベン ロモンド ドライブ 4018 (72)発明者 スウェイミー ブイ．イリンキ アメリカ合衆国，カリフォルニア州 95035，ミルピタス，ジャーゲンス ドラ イブ 276
Claims (18)
- 【請求項１】メモリセルであって、 予め定められた電圧に結合された第１の端子、第２の端
子およびゲートを有する記憶トランジスタ；前記第２の
端子に接続された読取りトランジスタであって、読取り
信号が活性化されているときに前記記憶トランジスタに
電流を流すように構成された読取りトランジスタ；前記
ゲートに接続された書込みトランジスタであって、書込
み信号が活性化されているときに前記記憶トランジスタ
の前記ゲートに電荷を蓄えるように構成された書込みト
ランジスタ；を含むメモリセルと、 アナログ／デジタル変換器であって、前記記憶トランジ
スタの両端の電圧を示す電圧値を検出するように接続さ
れ、且つ前記電圧値を少なくとも３つの異なるデジタル
値の１つへと変換するように構成されたアナログ／デジ
タル変換器と、を備えたメモリ回路。 - 【請求項２】 前記アナログ／デジタル変換器が、複数
の比較器を備え、各比較器は、前記入力電圧値を複数の
基準電圧の１つと比較するように接続された請求項１記
載のメモリ回路。 - 【請求項３】 前記の異なるデジタル値のうちの１つを
受信するように接続され、且つ応答的に前記書込みトラ
ンジスタに書込み電圧を与えるように構成されたデータ
線ドライバをさらに備えた請求項１記載のメモリ回路。 - 【請求項４】 前記の異なるデジタル値の１つを受信す
るように接続されたデータレベルコントローラであっ
て、前記電圧値を帰還信号として受信し、且つ前記の異
なるデジタル値の１つに従って前記書込み電圧を調節し
て前記帰還信号を予め定められた値に収束するように構
成されたデータレベルコントローラをさらに備えた請求
項１記載のメモリ回路。 - 【請求項５】 前記書込み電圧が、前記の異なるデジタ
ル値に対応する１組の等間隔の電圧レベルの１つである
請求項３記載のメモリ回路。 - 【請求項６】 前記予め定められた値電圧が、前記の異
なるデジタル値に対応する１組の等間隔の電圧レベルの
１つである請求項４記載のメモリ回路。 - 【請求項７】 アドレス信号とイネーブル信号との受信
に応じて前記読取り信号を活性化するように構成された
アドレスデコーダをさらに備えた請求項１記載のメモリ
回路。 - 【請求項８】 書込み動作中にｎビットの２進データを
ｍ個の論理信号に変換するように構成された双方向ゲー
トをさらに備えた請求項１記載のメモリ回路であって、
前記論理信号の各々は、前記の異なるデジタル値の１つ
を有し、さらに前記双方向ゲートは、読取り動作中に、
前記の異なるデジタル値の１つをそれぞれ有するｍの論
理信号を、ｎビットの２進データに変換するように構成
された請求項１記載のメモリ回路。 - 【請求項９】 前記記憶トランジスタを流れる前記電流
を検出するように接続され、且つ応答的に入力電圧を与
えるように構成されたセンスアンプをさらに備えた請求
項１記載のメモリ回路。 - 【請求項１０】 前記アナログ／デジタル変換器が、前
記電圧値を３つの異なるデジタル値のうちの１つに変換
する請求項１記載のメモリ回路。 - 【請求項１１】 前記アナログ／デジタル変換器が、前
記電圧値を４つの異なるデジタル値のうちの１つに変換
する請求項１記載のメモリ回路。 - 【請求項１２】アドレス信号と読取り信号とイネーブル
信号との受信に応じて、１つのワード読取り信号を活性
化するように構成され、さらに前記アドレス信号と書込
み信号と前記イネーブル信号に応じて、１つのワード書
込み信号を活性化するように構成されたアドレスデコー
ダと、 書込み動作中に、ｎビットの２進データをｍ個の論理信
号に変換するように構成され、前記論理信号はいくつか
の数の異なるデジタル値のうちの１つを有し、前記数は
少なくとも３であるところの双方向ゲートであって、さ
らに読取り動作中に、前記の異なるデジタル値の１つを
それぞれ有するｍ個の論理信号を、ｎビットの２進デー
タに変換するように構成された双方向ゲートと、 メモリセルであって、 第１の端子と、第２の端子と、及びデータの大きさを示
す電荷を蓄えるように構成されたゲートとを有する記憶
トランジスタ；前記第２の端子に接続された読取りトラ
ンジスタであって、読取り信号が活性化されたときに前
記記憶トランジスタに通電するように構成された読取り
トランジスタ；前記ゲートに接続された書込みトランジ
スタであって、前記書込み信号が活性化されたときに記
憶トランジスタの前記ゲートに電荷を蓄えるように構成
された書込みトランジスタ；前記少なくとも３つの異な
るデジタル値のうちの１つを受信するように接続された
データ線ドライバであって、応答的に前記書込みトラン
ジスタに書込み電圧を与えるように構成されたデータ線
ドライバ；前記記憶トランジスタを通る電流を示す電圧
を検出するように接続されたセンスアンプであって、応
答的に入力電圧を与えるように構成されたセンスアン
プ；及び前記記憶トランジスタの両端の電圧を検出する
ように接続されたアナログ／デジタル変換器であって、
前記入力電圧を少なくとも３つの異なるデジタル値のう
ちの１つに変換するように構成されたアナログ／デジタ
ル変換器；を備えたメモリセルと、を備えたメモリ回
路。 - 【請求項１３】 前記アナログ／デジタル変換器が、多
数の比較器を含み、各比較器は前記入力電圧を比較器の
個数と同数の基準電圧の１つと比較するように接続さ
れ、前記基準電圧の数は前記異なるデジタル値の数より
１少ない請求項１２記載のメモリ回路。 - 【請求項１４】 前記データ線ドライバが、さらに前記
入力電圧を受信するように接続され、且つ前記入力電圧
が所望の電圧に収束するように前記書込み電圧を調節す
るように構成された請求項１２記載のメモリ回路。 - 【請求項１５】アドレス情報およびデータ情報をバスに
より伝達するように接続されたＣＰＵと、 前記データ情報を記憶し且つ読取るように接続されたメ
モリ回路と、を備えたコンピュータシステムであって、 前記メモリ回路は、 アドレス信号と読取り信号とイネーブル信号との受信に
応じて、ワード読取り信号を活性化するように構成さ
れ、さらに前記アドレス信号と書込み信号と前記イネー
ブル信号に応じて、１つのワード書込み信号を活性化す
るように構成されたアドレスデコーダと、 書込み動作中に、ｎビットの２進データをｍ個の論理信
号に変換するように構成され、前記論理信号はいくつか
の数の異なるデジタル値のうちの１つを有し、前記数は
少なくとも３であるところの双方向ゲートであって、さ
らに読取り動作中に、前記の異なるデジタル値の１つを
それぞれ有するｍ個の論理信号をｎビットの２進データ
に変換するように構成された双方向ゲートと、ならび
に、 メモリセルであって、 第１の端子と、第２の端子と、及びデータの大きさを示
す電荷を蓄えるように構成されたゲートとを有する記憶
トランジスタ；前記第２の端子に接続された読取りトラ
ンジスタであって、読取り信号が活性化されたときに前
記記憶トランジスタに通電するように構成された読取り
トランジスタ；前記ゲートに接続された書込みトランジ
スタであって、前記書込み信号が活性化されたときに記
憶トランジスタの前記ゲートに電荷を蓄えるように構成
された書込みトランジスタ；前記少なくとも３つの異な
るデジタル値のうちの１つを受信するように接続された
データ線ドライバであって、応答的に前記書込みトラン
ジスタに書込み電圧を与えるように構成されたデータ線
ドライバ；前記記憶トランジスタを通る電流を示す電圧
を検出するように接続されたセンスアンプであって、応
答的に入力電圧を与えるように構成されたセンスアン
プ；及び前記入力電圧を検出するように接続されたアナ
ログ／デジタル変換器であって、前記入力電圧を少なく
とも３つの異なるデジタル値のうちの１つに変換するよ
うに構成されたアナログ／デジタル変換器；を備えたメ
モリセルと、を備えたコンピュータシステム。 - 【請求項１６】 前記アナログ／デジタル変換器が、多
数の比較器を含み、各比較器は前記入力電圧を比較器の
個数と同数の基準電圧の１つと比較するように接続さ
れ、前記基準電圧の数が異なるデジタル値の数より１少
ない請求項１５記載のコンピュータシステム。 - 【請求項１７】 前記データ線ドライバが、さらに前記
入力電圧を受信するように接続され、且つ前記書込み電
圧を調節して前記入力電圧を所望の電圧に収束するよう
に構成された請求項１５記載のコンピュータシステム。 - 【請求項１８】 前記の異なるデジタル値の数が５であ
る請求項１５記載のコンピュータシステム。
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| US08/779,991 US5808932A (en) | 1996-12-23 | 1996-12-23 | Memory system which enables storage and retrieval of more than two states in a memory cell |
| US779,991 | 1996-12-23 |
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|---|---|
| JPH10228781A true JPH10228781A (ja) | 1998-08-25 |
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| JP9370127A Pending JPH10228781A (ja) | 1996-12-23 | 1997-12-24 | メモリセルにおいて３以上の状態の記憶及び検索を可能にするメモリシステム |
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