JP3769270B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の構造に係わり、特に半導体装置における素子領域の形状に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化が進められている。半導体装置の微細化及び電流駆動力等の性能向上を実現するために、所定のスケーリング則にしたがってスケールダウンが行われる。半導体装置をスケールダウンする場合、半導体基板に形成された素子領域と、素子領域間を電気的に分離するために設けられる素子分離領域についてもスケールダウンする必要がある。
【０００３】
ところが、上記素子領域に形成されたＭＯＳトランジスタのソース／ドレイン領域としての拡散層を縮小していくことにより、上記半導体装置の性能変動が発生することが指摘されている。この性能変動の原因は、素子分離領域に埋め込まれた絶縁体からのストレスが素子領域に生じるためである。具体的には、素子分離領域として、例えば基板内にトレンチが形成され、このトレンチ内に絶縁体が埋め込まれた所謂ＳＴＩ（Shallow Trench Isolation）において、絶縁体から素子領域にストレスが及ぶ。このストレスにより、素子領域上に形成したＭＯＳトランジスタの電子又はホールの移動度が変化し、半導体装置に性能変動が生じる（非特許文献１）。
【０００４】
【非特許文献１】
G.Scott et al.，IEDM Tech.Dig.，１９９９年，p.827-830
【０００５】
【発明が解決しようとする課題】
現在のＣＭＯＳデバイスでは、例えば素子領域にＳｉ、素子分離領域にＴＥＯＳ等のＳｉＯ２系の材料が用いられている。このため、素子分離領域からのストレスは、素子領域を圧縮する方向に生じる。これは、ＳｉＯ２の熱膨張係数がＳｉに比べて小さいためである。すなわち、各材料が高温の処理状態から常温となった際、ＳｉＯ２に比べてＳｉの方が収縮の度合いが大きい。このため、素子領域は素子分離領域から圧縮方向のストレスを受ける。よって、素子領域上に形成されたＮ型ＭＯＳトランジスタでは、圧縮ストレスにより、電子の移動度が減少するため、ソース／ドレイン領域の面積が大きいトランジスタに比べて性能が劣化する。
【０００６】
この発明は、上記のような事情に鑑みてなされたもので、半導体基板に形成された素子領域に加わるストレスを変化させることで、素子領域に形成される素子の性能の向上が可能な半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の第１の視点に係る半導体装置は、基板上に設けられ、かつ第１の方向に延在しかつ対向する第１及び第２の側面を有する第１の素子領域と、前記第１の素子領域に設けられ、かつゲート電極、ソース領域及びドレイン領域を含むトランジスタと、前記第１の側面上でその両端にそれぞれ設けられた第１及び第２の突起部と、前記第２の側面上でその両端にそれぞれ設けられた第３及び第４の突起部と、前記第１の素子領域及び前記第１乃至第４の突起部の周囲に設けられた素子分離領域と、前記基板上に設けられ、かつ前記第１の素子領域と前記第１の方向に離間しかつ前記素子分離領域を介して設けられた第２の素子領域とを具備し、前記第１の突起部及び前記第２の突起部の間隔と前記第３の突起部及び前記第４の突起部の間隔とはそれぞれ、前記第１の素子領域及び前記第２の素子領域の間隔より大きく、前記素子分離領域の熱膨張係数は、前記第１の素子領域及び前記第１乃至第４の突起部の熱膨張係数より小さい。
【０００８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係り、半導体基板に形成された素子領域と、この素子領域上に形成されたＭＯＳトランジスタの主要部を示す平面図である。
【００１０】
半導体基板、例えばＳｉ基板上には、素子領域１０，２０，３０，４０が形成される。各素子領域の間には図示せぬトレンチが形成され、このトレンチ内に絶縁体、例えばＴＥＯＳ等のＳｉＯ２を埋め込んで素子分離領域５０が形成される。また、素子領域１０にはＮ型ＭＯＳトランジスタが形成される。
【００１１】
すなわち、素子領域１０には、ゲート絶縁膜を介して例えばポリシリコンからなるゲート電極１１が形成される。ゲート電極１１の両側には、ソース及びドレイン領域Ｓ／Ｄが形成される。これらソース及びドレイン領域Ｓ／Ｄは、素子領域内に例えばＮ型の不純物イオンを注入することにより形成される。また、ソース及びドレイン領域には、コンタクトとなる伝導体電極１２が形成され、この伝導体電極１２に図示せぬ配線が接続される。この実施形態は、例えばスタンダードセルに適用されるトランジスタを示している。しかし、本実施形態はスタンダードセルに限定されるものではない。
【００１２】
ところで、素子領域１０を構成するソース／ドレイン領域Ｓ／Ｄは、チャネル長方向の２辺がゲート電極１１に近接するように、窪んだ凹部１０ａ，１０ｂを有している。２つの凹部１０ａ，１０ｂは、例えば同一の形状を有している。例えば素子領域１０のチャネル幅方向の長さｌａを１［μm］、素子領域１０のチャネル長方向の長さｌｂを０．５［μm］とした場合、これら凹部１０ａ、１０ｂ及び凹部周辺の寸法は、例えば次のようである。凹部１０ａ、１０ｂに隣接する４つの突起部１０ｃ、１０ｄ、１０ｅ、１０ｆのチャネル幅方向の長さｌｃは０．１［μm］、凹型１０ａ，１０ｂのチャネル幅方向の長さｌｅは０．８［μm］、凹型１０ａ，１０ｂのチャネル長方向の長さｌｄは０．１［μm］、素子領域１０とチャネル幅方向に隣接する素子領域２０との距離ｌｆは０．１［μm］、ゲート電極１１の幅は０．０５［μm］である。上記寸法は一例であり、これに限定されるわけではない。
【００１３】
図２は、図１に示した半導体基板における２−２線に沿った方向の断面図である。図２中に示した矢印は素子領域に生じるストレスの方向と大きさを表す。
【００１４】
図２において、素子分離領域５１は、素子領域１０と素子領域２０との間に形成された素子分離領域を表す。素子分離領域５２は、素子領域１０の凹部１０ａ内に形成された素子分離領域を表す。
【００１５】
素子分離領域５０（素子分離領域５１，５２を含む）の材料ＳｉＯ２は、素子領域１０の材料Ｓｉより熱膨張係数が小さい。このため、例えば熱処理によりトレンチにＳｉＯ２を埋め込んだ後、半導体基板の温度が常温まで低下すると、素子領域１０は素子分離領域５０より大きく収縮する。このため、素子分離領域５０から素子領域１０に対して圧縮する方向にストレスが生じる。
【００１６】
この場合、素子領域１０の凹部１０ａの長さｌｅを、素子領域１０と素子領域２０との距離ｌｆより大きくしている。よって、凹部１０ａ内の素子分離領域５２が素子領域１０の突起部１０ｃに生じさせるストレスは、チャネル幅方向に隣接する素子領域間の素子分離領域５１が素子領域１０の突起部１０ｃに生じさせるストレスよりも物理的に大きくなる。このため、素子領域１０全体としてはチャネル幅方向に伸張するようにストレスが働く。突起部１０ｅに対してチャネル幅方向に隣接する素子領域（図示せず）がある場合も、同様に突起部１０ｅには素子領域１０をチャネル幅方向に伸張するようにストレスが働く。これにより、素子領域１０は、全体としてチャネル幅方向に伸張する。突起部１０ｄ、１０ｆについても同様である。このため、素子領域周辺の素子分離領域により生じる素子領域への圧縮ストレスを緩和することができる。
【００１７】
以上詳述したように第１の実施形態では、素子領域１０のチャネル長方向の側面に凹部１０ａ，１０ｂを設け、この凹部１０ａ、１０ｂ内に素子分離領域の一部を配置している。この素子分離領域５０の材料は素子領域１０の材料より熱膨張係数が小さい材料を用いている。さらに、上記凹部１０ａ，１０ｂの長さｌｅを、素子領域１０と素子領域２０との距離ｌｆより大きく設定している。
【００１８】
したがって、本実施形態によれば、素子分離領域の一部により、素子領域１０全体をチャネル幅方向に押圧することができる。このため、素子分離領域から素子領域に生じるストレスにより、素子領域をチャネル幅方向に伸張することが可能となる。この結果、Ｎ型ＭＯＳトランジスタにおいては、素子領域が伸張するため、電子の移動度が増加し、Ｎ型ＭＯＳトランジスタの性能を向上させることができる。
【００１９】
また、凹部１０ａ，１０ｂの長さを変えることで、素子領域に生じるストレスを任意に変化させることが可能となる。
【００２０】
（第２の実施形態）
第２の実施形態は、素子領域のチャネル幅方向の２辺に凹部を形成する。そして、素子領域をチャネル長方向に伸張させるように構成したものである。
【００２１】
図３は、第２の実施形態における半導体基板に形成された素子領域と、この素子領域上に形成されたＭＯＳトランジスタの主要部を示す平面図である。
【００２２】
半導体基板（本実施形態では、例えばＳｉ基板）上には、素子領域６０，２０，３０，４０が形成される。各素子領域の間には図示せぬトレンチが形成され、このトレンチ内に絶縁体例えばＴＥＯＳ等のＳｉＯ２を埋め込んで素子分離領域７０が形成される。また、素子領域６０にはＮ型ＭＯＳトランジスタが形成される。Ｎ型ＭＯＳトランジスタの構成については上記第１の実施形態と同様であり、詳しい説明は省略する。
【００２３】
素子領域６０としてのソース／ドレイン領域Ｓ／Ｄは、チャネル幅方向の２辺に凹部６０ａ、６０ｂを有している。２つの凹部６０ａ，６０ｂは、例えば同一の形状を有している。例えば素子領域６０のチャネル幅方向の長さｌｇを１［μm］、素子領域６０のチャネル長方向の長さｌｈを０．５［μm］とした場合、これら凹部６０ａ、６０ｂ及び凹部周辺の寸法は、例えば次のようである。凹部１０ａ、１０ｂに隣接する４つの突起部６０ｃ、６０ｄ、６０ｅ，６０ｆのチャネル長方向の長さｌｉは０．１［μm］、凹部６０ａ，６０ｂのチャネル長方向の長さｌｋは０．３［μm］、凹部の６０ａ，６０ｂのチャネル幅方向の長さｌｊは０．１［μm］、素子領域６０とチャネル長方向に隣接する素子領域４０との距離ｌｌは０．１［μm］、ゲート電極幅は０．０５［μm］である。上記寸法は一例であり、これに限定されるわけではない。
【００２４】
図４は、図３に示した半導体基板における４−４線に沿った方向の断面図である。図４中に示した矢印は素子領域に生じるストレスの方向と大きさを表す。
【００２５】
図４において、素子分離領域７１は、素子領域６０と素子領域４０との間に形成された素子分離領域を表す。素子分離領域７２は、素子領域６０の凹部６０ａに形成された素子分離領域を表す。
【００２６】
素子分離領域７０（素子分離領域７１，７２を含む）の材料ＳｉＯ２は、素子領域６０の材料Ｓｉより熱膨張係数が小さい。このため、例えば熱処理によりトレンチにＳｉＯ２を埋め込んだ後、半導体基板の温度が常温まで低下すると、素子領域６０は素子分離領域７１，７２より大きく収縮する。このため、素子分離領域７１，７２から素子領域６０に対して圧縮する方向にストレスが生じる。
【００２７】
この場合、素子領域６０の凹部６０ａの長さｌｋを、素子領域６０と素子領域４０との距離ｌｌより大きくしている。よって、凹部６０ａ内の素子分離領域７２が素子領域６０の突起部６０ｄに生じさせるストレスは、チャネル長方向に隣接する素子領域間の素子分離領域７１が突起部６０ｄに生じさせるストレスよりも物理的に大きくなる。このため、素子領域６０全体としてはチャネル長方向に伸張するようにストレスが働く。突起部６０ｃに対してチャネル長方向に隣接する素子領域（図示せず）がある場合も、同様に突起部６０ｃには素子領域６０をチャネル長方向に伸張するようにストレスが働く。これにより、素子領域６０は、全体としてチャネル長方向に伸張する。突起部６０ｆ、６０ｅについても同様である。このため、素子領域周辺の素子分離領域による素子領域への圧縮ストレスを緩和することができる。
【００２８】
以上詳述したように第２の実施形態では、素子領域６０のチャネル幅方向の側面に凹部６０ａ，６０ｂを設け、この部６０ａ，６０ｂ内に素子分離領域７０の一部を配置している。この素子分離領域７０の材料に素子領域６０の材料より熱膨張係数が小さい材料を用いている。さらに、上記凹部６０ａ，６０ｂの長さｌｋを、素子領域６０と素子領域４０との距離ｌｌより大きく設定している。
【００２９】
したがって、本実施形態によれば、素子分離領域の一部により、素子領域６０全体をチャネル長方向に押圧することができる。このため、素子分離領域から素子領域に生じるストレスにより、素子領域をチャネル長方向に伸張することが可能となる。この結果、Ｎ型ＭＯＳトランジスタにおいては、素子領域が伸張するため、電子の移動度が増加し、Ｎ型ＭＯＳトランジスタの性能を向上させることができる。
【００３０】
また、凹６０ａ、６０ｂの長さを変えることで、素子領域に生じるストレスを任意に変化させることが可能となる。
【００３１】
（第３の実施形態）
第３の実施形態は、半導体基板に歪みＳｉ層を形成し、この歪みＳｉ層に上記第１の実施形態で示した素子領域１０及び素子分離領域５０と同一形状の素子領域１０Ａ及び素子分離領域５０Ａを形成する。さらに、この素子領域１０ＡにＰ型ＭＯＳトランジスタを形成する。なお、本実施形態における半導体基板に形成された素子領域１０Ａと、この素子領域１０Ａ上に形成されたＭＯＳトランジスタとを表す平面図は、第１の実施形態で示した図１と同一構成であるため平面図及び関連する説明については省略する。
【００３２】
図５は、この発明の第３の実施形態の半導体基板における図１に示した２−２方向と同一部分の断面図である。図５中に示した矢印は素子領域１０Ａに生じるストレスの方向と大きさを表す。
【００３３】
本実施形態で使用する半導体基板は、支持基板としての第１のＳｉ層１１０、絶縁層としてのＳｉＯ２層１００、ＳｉＧｅ層９０、素子が形成される活性層としての第２のＳｉ層８０が順次積層されて形成される。このように形成された半導体基板において、第２のＳｉ層８０は、ＳｉＧｅ層９０の効果により引っ張り歪みが発生する。
【００３４】
ところで、Ｐ型ＭＯＳトランジスタにおいては、Ｐ型ＭＯＳトランジスタが形成される層に生じる伸張の大きさ（例えば、歪みＳｉによる引っ張り歪み）が所定値を超えると、キャリアとしてのホールの移動度が増加する。よって、上記引っ張り歪みにより伸張した第２のＳｉ層８０の上に形成されたＰ型ＭＯＳトランジスタは、キャリアとしてのホールの移動度が増加する。
【００３５】
一方、Ｐ型ＭＯＳトランジスタが形成されている素子領域１０Ａの形状は、図１で示した素子領域１０と同様に、チャネル長方向の２辺に凹部を有している。したがって、上記第１の実施形態と同様に、素子領域１０Ａはチャネル幅方向に伸張する。このため、素子領域周辺の素子分離領域による素子領域へのストレスを緩和することができる。
【００３６】
以上詳述したように第３の実施形態では、歪みＳｉ層に素子領域１０Ａ及びＰ型ＭＯＳトランジスタを形成している。また、この素子領域１０Ａのチャネル長方向の側面に凹部を設け、素子分離領域５０Ａの材料に素子領域１０Ａの材料より熱膨張係数が小さい材料を用いている。さらに、上記凹部のチャネル幅方向の長さを、素子領域１０Ａと素子領域２０Ａとの分離距離より大きくなるようにしている。
【００３７】
したがって本実施形態によれば、歪みＳｉ層の効果による引っ張り歪みによる素子領域の伸張に加えて、素子分離領域から素子領域に生じるストレスにより、素子領域をさらにチャネル幅方向に伸張することが可能となる。この結果、Ｐ型ＭＯＳトランジスタにおいては、素子領域が伸張されることでキャリアとしてのホールの移動度が増加し、Ｐ型ＭＯＳトランジスタの性能を向上させることができる。
【００３８】
また、凹部分の幅の長さを変えることで、素子領域に生じるストレスを任意に変化させることが可能となる。
【００３９】
また、上記歪みＳｉ層に形成する素子領域を上記第２の実施形態で示した素子領域と同一形状にすることでも、Ｐ型ＭＯＳトランジスタの性能を向上させることができる。
【００４０】
また上記第３の実施形態では、歪みＳｉ層に形成されるトランジスタとしてＰ型ＭＯＳトランジスタを使用している。しかしこれに限定されるものではなく、Ｎ型ＭＯＳトランジスタについても適用可能である。
【００４１】
また同様に、上記第１の実施形態及び第２の実施形態においては、Ｐ型ＭＯＳトランジスタについても適用可能である。
【００４２】
また上記各実施形態では、ＳＴＩにより素子分離領域を形成するように説明している。しかし、ＬＯＣＯＳ（Local Oxidation Of Silicon）により素子分離領域を形成するようにしてもよい。
【００４３】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能なことは勿論である。
【００４４】
【発明の効果】
半導体基板に形成された素子領域に加わるストレスを変化させることで、素子領域に形成される素子の性能の向上が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態における半導体基板に形成された素子領域と、この素子領域上に形成されたＭＯＳトランジスタの主要部を示す平面図。
【図２】図１に示した半導体基板における２−２線に沿った方向の断面図。
【図３】この発明の第２の実施形態における半導体基板に形成された素子領域と、この素子領域上に形成されたＭＯＳトランジスタの主要部を示す平面図。
【図４】図３に示した半導体基板における４−４線に沿った方向の断面図。
【図５】この発明の第３の実施形態の半導体基板における図１に示した２−２線に沿った方向と同一部分の断面図。
【符号の説明】
１０，１０ｃ，１０ｄ，１０ｅ，１０ｆ，２０，３０，４０，６０，６０ｃ，６０ｄ，６０ｅ，６０ｆ，１０Ａ，２０Ａ…素子領域、１１…ゲート電極、１２…伝導体電極、１０ａ，１０ｂ，５０，５１，５２，６０ａ，６０ｂ，７０，７１，７２，５１Ａ，５２Ａ…素子分離領域、８０…第２のＳｉ層、９０…ＳｉＧｅ層、１００…ＳｉＯ２層、１１０…第１のＳｉ層。
【発明の属する技術分野】
この発明は、半導体装置の構造に係わり、特に半導体装置における素子領域の形状に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化が進められている。半導体装置の微細化及び電流駆動力等の性能向上を実現するために、所定のスケーリング則にしたがってスケールダウンが行われる。半導体装置をスケールダウンする場合、半導体基板に形成された素子領域と、素子領域間を電気的に分離するために設けられる素子分離領域についてもスケールダウンする必要がある。
【０００３】
ところが、上記素子領域に形成されたＭＯＳトランジスタのソース／ドレイン領域としての拡散層を縮小していくことにより、上記半導体装置の性能変動が発生することが指摘されている。この性能変動の原因は、素子分離領域に埋め込まれた絶縁体からのストレスが素子領域に生じるためである。具体的には、素子分離領域として、例えば基板内にトレンチが形成され、このトレンチ内に絶縁体が埋め込まれた所謂ＳＴＩ（Shallow Trench Isolation）において、絶縁体から素子領域にストレスが及ぶ。このストレスにより、素子領域上に形成したＭＯＳトランジスタの電子又はホールの移動度が変化し、半導体装置に性能変動が生じる（非特許文献１）。
【０００４】
【非特許文献１】
G.Scott et al.，IEDM Tech.Dig.，１９９９年，p.827-830
【０００５】
【発明が解決しようとする課題】
現在のＣＭＯＳデバイスでは、例えば素子領域にＳｉ、素子分離領域にＴＥＯＳ等のＳｉＯ２系の材料が用いられている。このため、素子分離領域からのストレスは、素子領域を圧縮する方向に生じる。これは、ＳｉＯ２の熱膨張係数がＳｉに比べて小さいためである。すなわち、各材料が高温の処理状態から常温となった際、ＳｉＯ２に比べてＳｉの方が収縮の度合いが大きい。このため、素子領域は素子分離領域から圧縮方向のストレスを受ける。よって、素子領域上に形成されたＮ型ＭＯＳトランジスタでは、圧縮ストレスにより、電子の移動度が減少するため、ソース／ドレイン領域の面積が大きいトランジスタに比べて性能が劣化する。
【０００６】
この発明は、上記のような事情に鑑みてなされたもので、半導体基板に形成された素子領域に加わるストレスを変化させることで、素子領域に形成される素子の性能の向上が可能な半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の第１の視点に係る半導体装置は、基板上に設けられ、かつ第１の方向に延在しかつ対向する第１及び第２の側面を有する第１の素子領域と、前記第１の素子領域に設けられ、かつゲート電極、ソース領域及びドレイン領域を含むトランジスタと、前記第１の側面上でその両端にそれぞれ設けられた第１及び第２の突起部と、前記第２の側面上でその両端にそれぞれ設けられた第３及び第４の突起部と、前記第１の素子領域及び前記第１乃至第４の突起部の周囲に設けられた素子分離領域と、前記基板上に設けられ、かつ前記第１の素子領域と前記第１の方向に離間しかつ前記素子分離領域を介して設けられた第２の素子領域とを具備し、前記第１の突起部及び前記第２の突起部の間隔と前記第３の突起部及び前記第４の突起部の間隔とはそれぞれ、前記第１の素子領域及び前記第２の素子領域の間隔より大きく、前記素子分離領域の熱膨張係数は、前記第１の素子領域及び前記第１乃至第４の突起部の熱膨張係数より小さい。
【０００８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係り、半導体基板に形成された素子領域と、この素子領域上に形成されたＭＯＳトランジスタの主要部を示す平面図である。
【００１０】
半導体基板、例えばＳｉ基板上には、素子領域１０，２０，３０，４０が形成される。各素子領域の間には図示せぬトレンチが形成され、このトレンチ内に絶縁体、例えばＴＥＯＳ等のＳｉＯ２を埋め込んで素子分離領域５０が形成される。また、素子領域１０にはＮ型ＭＯＳトランジスタが形成される。
【００１１】
すなわち、素子領域１０には、ゲート絶縁膜を介して例えばポリシリコンからなるゲート電極１１が形成される。ゲート電極１１の両側には、ソース及びドレイン領域Ｓ／Ｄが形成される。これらソース及びドレイン領域Ｓ／Ｄは、素子領域内に例えばＮ型の不純物イオンを注入することにより形成される。また、ソース及びドレイン領域には、コンタクトとなる伝導体電極１２が形成され、この伝導体電極１２に図示せぬ配線が接続される。この実施形態は、例えばスタンダードセルに適用されるトランジスタを示している。しかし、本実施形態はスタンダードセルに限定されるものではない。
【００１２】
ところで、素子領域１０を構成するソース／ドレイン領域Ｓ／Ｄは、チャネル長方向の２辺がゲート電極１１に近接するように、窪んだ凹部１０ａ，１０ｂを有している。２つの凹部１０ａ，１０ｂは、例えば同一の形状を有している。例えば素子領域１０のチャネル幅方向の長さｌａを１［μm］、素子領域１０のチャネル長方向の長さｌｂを０．５［μm］とした場合、これら凹部１０ａ、１０ｂ及び凹部周辺の寸法は、例えば次のようである。凹部１０ａ、１０ｂに隣接する４つの突起部１０ｃ、１０ｄ、１０ｅ、１０ｆのチャネル幅方向の長さｌｃは０．１［μm］、凹型１０ａ，１０ｂのチャネル幅方向の長さｌｅは０．８［μm］、凹型１０ａ，１０ｂのチャネル長方向の長さｌｄは０．１［μm］、素子領域１０とチャネル幅方向に隣接する素子領域２０との距離ｌｆは０．１［μm］、ゲート電極１１の幅は０．０５［μm］である。上記寸法は一例であり、これに限定されるわけではない。
【００１３】
図２は、図１に示した半導体基板における２−２線に沿った方向の断面図である。図２中に示した矢印は素子領域に生じるストレスの方向と大きさを表す。
【００１４】
図２において、素子分離領域５１は、素子領域１０と素子領域２０との間に形成された素子分離領域を表す。素子分離領域５２は、素子領域１０の凹部１０ａ内に形成された素子分離領域を表す。
【００１５】
素子分離領域５０（素子分離領域５１，５２を含む）の材料ＳｉＯ２は、素子領域１０の材料Ｓｉより熱膨張係数が小さい。このため、例えば熱処理によりトレンチにＳｉＯ２を埋め込んだ後、半導体基板の温度が常温まで低下すると、素子領域１０は素子分離領域５０より大きく収縮する。このため、素子分離領域５０から素子領域１０に対して圧縮する方向にストレスが生じる。
【００１６】
この場合、素子領域１０の凹部１０ａの長さｌｅを、素子領域１０と素子領域２０との距離ｌｆより大きくしている。よって、凹部１０ａ内の素子分離領域５２が素子領域１０の突起部１０ｃに生じさせるストレスは、チャネル幅方向に隣接する素子領域間の素子分離領域５１が素子領域１０の突起部１０ｃに生じさせるストレスよりも物理的に大きくなる。このため、素子領域１０全体としてはチャネル幅方向に伸張するようにストレスが働く。突起部１０ｅに対してチャネル幅方向に隣接する素子領域（図示せず）がある場合も、同様に突起部１０ｅには素子領域１０をチャネル幅方向に伸張するようにストレスが働く。これにより、素子領域１０は、全体としてチャネル幅方向に伸張する。突起部１０ｄ、１０ｆについても同様である。このため、素子領域周辺の素子分離領域により生じる素子領域への圧縮ストレスを緩和することができる。
【００１７】
以上詳述したように第１の実施形態では、素子領域１０のチャネル長方向の側面に凹部１０ａ，１０ｂを設け、この凹部１０ａ、１０ｂ内に素子分離領域の一部を配置している。この素子分離領域５０の材料は素子領域１０の材料より熱膨張係数が小さい材料を用いている。さらに、上記凹部１０ａ，１０ｂの長さｌｅを、素子領域１０と素子領域２０との距離ｌｆより大きく設定している。
【００１８】
したがって、本実施形態によれば、素子分離領域の一部により、素子領域１０全体をチャネル幅方向に押圧することができる。このため、素子分離領域から素子領域に生じるストレスにより、素子領域をチャネル幅方向に伸張することが可能となる。この結果、Ｎ型ＭＯＳトランジスタにおいては、素子領域が伸張するため、電子の移動度が増加し、Ｎ型ＭＯＳトランジスタの性能を向上させることができる。
【００１９】
また、凹部１０ａ，１０ｂの長さを変えることで、素子領域に生じるストレスを任意に変化させることが可能となる。
【００２０】
（第２の実施形態）
第２の実施形態は、素子領域のチャネル幅方向の２辺に凹部を形成する。そして、素子領域をチャネル長方向に伸張させるように構成したものである。
【００２１】
図３は、第２の実施形態における半導体基板に形成された素子領域と、この素子領域上に形成されたＭＯＳトランジスタの主要部を示す平面図である。
【００２２】
半導体基板（本実施形態では、例えばＳｉ基板）上には、素子領域６０，２０，３０，４０が形成される。各素子領域の間には図示せぬトレンチが形成され、このトレンチ内に絶縁体例えばＴＥＯＳ等のＳｉＯ２を埋め込んで素子分離領域７０が形成される。また、素子領域６０にはＮ型ＭＯＳトランジスタが形成される。Ｎ型ＭＯＳトランジスタの構成については上記第１の実施形態と同様であり、詳しい説明は省略する。
【００２３】
素子領域６０としてのソース／ドレイン領域Ｓ／Ｄは、チャネル幅方向の２辺に凹部６０ａ、６０ｂを有している。２つの凹部６０ａ，６０ｂは、例えば同一の形状を有している。例えば素子領域６０のチャネル幅方向の長さｌｇを１［μm］、素子領域６０のチャネル長方向の長さｌｈを０．５［μm］とした場合、これら凹部６０ａ、６０ｂ及び凹部周辺の寸法は、例えば次のようである。凹部１０ａ、１０ｂに隣接する４つの突起部６０ｃ、６０ｄ、６０ｅ，６０ｆのチャネル長方向の長さｌｉは０．１［μm］、凹部６０ａ，６０ｂのチャネル長方向の長さｌｋは０．３［μm］、凹部の６０ａ，６０ｂのチャネル幅方向の長さｌｊは０．１［μm］、素子領域６０とチャネル長方向に隣接する素子領域４０との距離ｌｌは０．１［μm］、ゲート電極幅は０．０５［μm］である。上記寸法は一例であり、これに限定されるわけではない。
【００２４】
図４は、図３に示した半導体基板における４−４線に沿った方向の断面図である。図４中に示した矢印は素子領域に生じるストレスの方向と大きさを表す。
【００２５】
図４において、素子分離領域７１は、素子領域６０と素子領域４０との間に形成された素子分離領域を表す。素子分離領域７２は、素子領域６０の凹部６０ａに形成された素子分離領域を表す。
【００２６】
素子分離領域７０（素子分離領域７１，７２を含む）の材料ＳｉＯ２は、素子領域６０の材料Ｓｉより熱膨張係数が小さい。このため、例えば熱処理によりトレンチにＳｉＯ２を埋め込んだ後、半導体基板の温度が常温まで低下すると、素子領域６０は素子分離領域７１，７２より大きく収縮する。このため、素子分離領域７１，７２から素子領域６０に対して圧縮する方向にストレスが生じる。
【００２７】
この場合、素子領域６０の凹部６０ａの長さｌｋを、素子領域６０と素子領域４０との距離ｌｌより大きくしている。よって、凹部６０ａ内の素子分離領域７２が素子領域６０の突起部６０ｄに生じさせるストレスは、チャネル長方向に隣接する素子領域間の素子分離領域７１が突起部６０ｄに生じさせるストレスよりも物理的に大きくなる。このため、素子領域６０全体としてはチャネル長方向に伸張するようにストレスが働く。突起部６０ｃに対してチャネル長方向に隣接する素子領域（図示せず）がある場合も、同様に突起部６０ｃには素子領域６０をチャネル長方向に伸張するようにストレスが働く。これにより、素子領域６０は、全体としてチャネル長方向に伸張する。突起部６０ｆ、６０ｅについても同様である。このため、素子領域周辺の素子分離領域による素子領域への圧縮ストレスを緩和することができる。
【００２８】
以上詳述したように第２の実施形態では、素子領域６０のチャネル幅方向の側面に凹部６０ａ，６０ｂを設け、この部６０ａ，６０ｂ内に素子分離領域７０の一部を配置している。この素子分離領域７０の材料に素子領域６０の材料より熱膨張係数が小さい材料を用いている。さらに、上記凹部６０ａ，６０ｂの長さｌｋを、素子領域６０と素子領域４０との距離ｌｌより大きく設定している。
【００２９】
したがって、本実施形態によれば、素子分離領域の一部により、素子領域６０全体をチャネル長方向に押圧することができる。このため、素子分離領域から素子領域に生じるストレスにより、素子領域をチャネル長方向に伸張することが可能となる。この結果、Ｎ型ＭＯＳトランジスタにおいては、素子領域が伸張するため、電子の移動度が増加し、Ｎ型ＭＯＳトランジスタの性能を向上させることができる。
【００３０】
また、凹６０ａ、６０ｂの長さを変えることで、素子領域に生じるストレスを任意に変化させることが可能となる。
【００３１】
（第３の実施形態）
第３の実施形態は、半導体基板に歪みＳｉ層を形成し、この歪みＳｉ層に上記第１の実施形態で示した素子領域１０及び素子分離領域５０と同一形状の素子領域１０Ａ及び素子分離領域５０Ａを形成する。さらに、この素子領域１０ＡにＰ型ＭＯＳトランジスタを形成する。なお、本実施形態における半導体基板に形成された素子領域１０Ａと、この素子領域１０Ａ上に形成されたＭＯＳトランジスタとを表す平面図は、第１の実施形態で示した図１と同一構成であるため平面図及び関連する説明については省略する。
【００３２】
図５は、この発明の第３の実施形態の半導体基板における図１に示した２−２方向と同一部分の断面図である。図５中に示した矢印は素子領域１０Ａに生じるストレスの方向と大きさを表す。
【００３３】
本実施形態で使用する半導体基板は、支持基板としての第１のＳｉ層１１０、絶縁層としてのＳｉＯ２層１００、ＳｉＧｅ層９０、素子が形成される活性層としての第２のＳｉ層８０が順次積層されて形成される。このように形成された半導体基板において、第２のＳｉ層８０は、ＳｉＧｅ層９０の効果により引っ張り歪みが発生する。
【００３４】
ところで、Ｐ型ＭＯＳトランジスタにおいては、Ｐ型ＭＯＳトランジスタが形成される層に生じる伸張の大きさ（例えば、歪みＳｉによる引っ張り歪み）が所定値を超えると、キャリアとしてのホールの移動度が増加する。よって、上記引っ張り歪みにより伸張した第２のＳｉ層８０の上に形成されたＰ型ＭＯＳトランジスタは、キャリアとしてのホールの移動度が増加する。
【００３５】
一方、Ｐ型ＭＯＳトランジスタが形成されている素子領域１０Ａの形状は、図１で示した素子領域１０と同様に、チャネル長方向の２辺に凹部を有している。したがって、上記第１の実施形態と同様に、素子領域１０Ａはチャネル幅方向に伸張する。このため、素子領域周辺の素子分離領域による素子領域へのストレスを緩和することができる。
【００３６】
以上詳述したように第３の実施形態では、歪みＳｉ層に素子領域１０Ａ及びＰ型ＭＯＳトランジスタを形成している。また、この素子領域１０Ａのチャネル長方向の側面に凹部を設け、素子分離領域５０Ａの材料に素子領域１０Ａの材料より熱膨張係数が小さい材料を用いている。さらに、上記凹部のチャネル幅方向の長さを、素子領域１０Ａと素子領域２０Ａとの分離距離より大きくなるようにしている。
【００３７】
したがって本実施形態によれば、歪みＳｉ層の効果による引っ張り歪みによる素子領域の伸張に加えて、素子分離領域から素子領域に生じるストレスにより、素子領域をさらにチャネル幅方向に伸張することが可能となる。この結果、Ｐ型ＭＯＳトランジスタにおいては、素子領域が伸張されることでキャリアとしてのホールの移動度が増加し、Ｐ型ＭＯＳトランジスタの性能を向上させることができる。
【００３８】
また、凹部分の幅の長さを変えることで、素子領域に生じるストレスを任意に変化させることが可能となる。
【００３９】
また、上記歪みＳｉ層に形成する素子領域を上記第２の実施形態で示した素子領域と同一形状にすることでも、Ｐ型ＭＯＳトランジスタの性能を向上させることができる。
【００４０】
また上記第３の実施形態では、歪みＳｉ層に形成されるトランジスタとしてＰ型ＭＯＳトランジスタを使用している。しかしこれに限定されるものではなく、Ｎ型ＭＯＳトランジスタについても適用可能である。
【００４１】
また同様に、上記第１の実施形態及び第２の実施形態においては、Ｐ型ＭＯＳトランジスタについても適用可能である。
【００４２】
また上記各実施形態では、ＳＴＩにより素子分離領域を形成するように説明している。しかし、ＬＯＣＯＳ（Local Oxidation Of Silicon）により素子分離領域を形成するようにしてもよい。
【００４３】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能なことは勿論である。
【００４４】
【発明の効果】
半導体基板に形成された素子領域に加わるストレスを変化させることで、素子領域に形成される素子の性能の向上が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態における半導体基板に形成された素子領域と、この素子領域上に形成されたＭＯＳトランジスタの主要部を示す平面図。
【図２】図１に示した半導体基板における２−２線に沿った方向の断面図。
【図３】この発明の第２の実施形態における半導体基板に形成された素子領域と、この素子領域上に形成されたＭＯＳトランジスタの主要部を示す平面図。
【図４】図３に示した半導体基板における４−４線に沿った方向の断面図。
【図５】この発明の第３の実施形態の半導体基板における図１に示した２−２線に沿った方向と同一部分の断面図。
【符号の説明】
１０，１０ｃ，１０ｄ，１０ｅ，１０ｆ，２０，３０，４０，６０，６０ｃ，６０ｄ，６０ｅ，６０ｆ，１０Ａ，２０Ａ…素子領域、１１…ゲート電極、１２…伝導体電極、１０ａ，１０ｂ，５０，５１，５２，６０ａ，６０ｂ，７０，７１，７２，５１Ａ，５２Ａ…素子分離領域、８０…第２のＳｉ層、９０…ＳｉＧｅ層、１００…ＳｉＯ２層、１１０…第１のＳｉ層。
Claims (5)
- 基板上に設けられ、かつ第１の方向に延在しかつ対向する第１及び第２の側面を有する第１の素子領域と、
前記第１の素子領域に設けられ、かつゲート電極、ソース領域及びドレイン領域を含むトランジスタと、
前記第１の側面上でその両端にそれぞれ設けられた第１及び第２の突起部と、
前記第２の側面上でその両端にそれぞれ設けられた第３及び第４の突起部と、
前記第１の素子領域及び前記第１乃至第４の突起部の周囲に設けられた素子分離領域と、
前記基板上に設けられ、かつ前記第１の素子領域と前記第１の方向に離間しかつ前記素子分離領域を介して設けられた第２の素子領域と
を具備し、
前記第１の突起部及び前記第２の突起部の間隔と前記第３の突起部及び前記第４の突起部の間隔とはそれぞれ、前記第１の素子領域及び前記第２の素子領域の間隔より大きく、
前記素子分離領域の熱膨張係数は、前記第１の素子領域及び前記第１乃至第４の突起部の熱膨張係数より小さいことを特徴とする半導体装置。 - 前記第１の方向は、前記トランジスタのチャネル幅方向に対応することを特徴とする請求項１に記載の半導体装置。
- 前記第１の方向は、前記トランジスタのチャネル長方向に対応することを特徴とする請求項１に記載の半導体装置。
- 前記第１の素子領域及び前記第１乃至第４の突起部は、Ｓｉからなり、
前記素子分離領域は、ＳｉＯ ２ からなることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。 - 前記第１の素子領域及び前記第１乃至第４の突起部は、歪みを有する歪みＳｉからなることを特徴とする請求項４に記載の半導体装置。
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