KR20070008443A - 반도체 장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 217
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 238000000034 method Methods 0.000 title claims description 26
- 239000000758 substrate Substances 0.000 claims abstract description 85
- 230000015572 biosynthetic process Effects 0.000 claims description 55
- 238000005530 etching Methods 0.000 claims description 29
- 238000002955 isolation Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 10
- 230000000903 blocking effect Effects 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 21
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 8
- 238000009413 insulation Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 183
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 19
- 238000010438 heat treatment Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229960002050 hydrofluoric acid Drugs 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910020328 SiSn Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052949 galena Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910019142 PO4 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 셀프 히트(self-heat) 효과를 저감시킬 수 있고, 기판 부유(浮遊) 효과도 해소할 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하는 것을 과제로 한다.
Si기판(1) 위의 Si층(10)에 게이트 산화막(21)을 통해서 형성된 게이트 전극(23)과, 게이트 전극(23)을 사이에 두고 Si층(10)에 형성된 소스층(27a) 및 드레인층(27b)을 포함하여 구성되는 SDON 트랜지스터(100)을 갖고, 소스층(27a)과 Si기판(1) 사이 및, 드레인층(27b)과 Si기판(1) 사이에는 각각 공동부(空洞部)(14)가 존재하면서 게이트 전극(23) 아래의 Si층(10)과 Si기판(1) 사이에는 공동부가 존재하지 않는 것을 특징으로 하는 것이다. 게이트 전극(23) 아래의 Si층(10)이 Si기판(1)과 연결되어 있으므로, SON 트랜지스터에 비해서 셀프 히트 효과를 저감시키는 것이 가능하다. 또한, 보디 전위는 Si기판(1)에 고정되므로 기판 부유 효과를 해소할 수 있다.
Si기판, SiGe층, 트렌치, Si층, 소스층, 드레인층, SDON 트랜지스터
Description
도 1은 실시예에 따른 반도체 장치의 제조 방법을 나타내는 제 1 도면.
도 2는 실시예에 따른 반도체 장치의 제조 방법을 나타내는 제 2 도면.
도 3은 실시예에 따른 반도체 장치의 제조 방법을 나타내는 제 3 도면.
도면의 주요 부분에 대한 부호의 설명
1…Si기판 3…SiGe층
5…제 1 Si층 7…트렌치
9…제 2 Si층 10…Si층(Si층(5)+Si층(9))
15…공동부 21…게이트 산화막
23…게이트 전극 25…사이드월
27a…소스층 27b…드레인층
28…소자간 분리 절연막 29…층간 절연막
31a, 31b…콘택트홀
100…(엘리베이티드 소스/드레인 구조의) SDON 트랜지스터
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 셀프 히트(self-heat) 효과를 저감시킬 수 있으며, 기판 부유(浮遊) 효과도 해소할 수 있도록 한 것이다.
SOI(Silicon On Insulator) 기판 위에 형성된 전계 효과형 트랜지스터(이하, 「SOI 트랜지스터」라고 함)는 소자 분리의 용이성, 래치-업 프리(latch-up free), 소스/드레인 접합 용량이 작다는 등의 점에서, 그 유용성이 주목되고 있다. 특히, 완전공핍형 SOI 트랜지스터는 저소비 전력이면서 고속 동작이 가능하고, 저전압 구동이 용이하기 때문에, SOI 트랜지스터를 완전공핍 모드로 동작시키기 위한 연구가 왕성하게 행해지고 있다.
일반적으로 SOI의 절연체(인슐레이터(insulator))에 상당하는 것은 산화실리콘(SiO2)이다. 산화실리콘의 유전율은 3.9로서, 실리콘의 유전율 11.9에 비해서 충분히 작다. 그러나, 궁극의 유전율 물질은 공기이다. 그 때문에, 공기를 절연층에 갖는 트랜지스터, 즉, SON(Silicon On Nothing) 트랜지스터가 주목되기 시작하고 있다.
SON 구조의 제조 방법에 대해서는, 예를 들면 특허문헌 1에 개시되어 있다. 즉, 이 특허문헌 1에는, 기판의 원하는 영역에 미소(微小) 공동을 형성하기 위한 이온을 주입하는 제 1 스텝과, 제 1 스텝에 의해 미소 공동이 형성된 기판에 열처리를 하는 제 2 스텝을 갖고, 제 2 스텝에는 적어도 기판을 1000℃ 이상의 온도로 쬐기 위한 고온 열처리 스텝이 있는 것을 특징으로 하는 반도체 기판의 제조 방법이 개시되어 있다. 이러한 제조 방법이라면, 기판에 형성된 미소 공동을 성장, 합체시켜서 기판 표면에는 거의 평행한 평판 형상의 공동을 갖는 SON 반도체 기판을 형성할 수 있다.
[특허문헌 1] 일본국 공개특허 2003-332540호 공보
그러나, 공기는 산화실리콘이나 실리콘에 비해서 열전도율이 나쁘다. 이 때문에, SON 디바이스(즉, SON 트랜지스터를 갖는 디바이스)의 동작 온도는 종래의 실리콘 디바이스나 SOI 디바이스에 비해서 높아진다. 셀프 히트 효과라 불리는 이 현상은 디바이스의 퍼포먼스나 신뢰성을 악화시켜버린다(문제점 1).
또한, SOI 디바이스에서는 완전 소자 분리에 의해 SOI 트랜지스터의 보디 전위(body potential)가 부유 상태가 됨으로써 발생하는 기판 부유 효과도 문제이다. 이 효과가 미치는 영향으로서는, 예를 들면 Nch 트랜지스터에서는 임팩트 이온화에 의해 드레인단(端)에 홀(hole)이 발생하고, 이 홀이 보디에 축적됨으로써 내압이 열화하는 등을 들 수 있다(문제점 2).
그래서, 본 발명은 이러한 사정에 비추어 이루어진 것으로서, 셀프 히트 효과를 저감시킬 수 있고, 기판 부유 효과도 해소할 수 있도록 한 반도체 장치 및 그 제조 방법의 제공을 목적으로 한다.
[발명 1] 상기 목적을 달성하기 위해서, 발명 1의 반도체 장치는 반도체 기 판 위의 반도체층에 게이트 절연막을 통해서 형성된 게이트 전극과, 상기 게이트 전극을 사이에 두고 상기 반도체층에 형성된 소스층 및 드레인층을 포함하여 구성되는 트랜지스터를 갖고, 상기 소스층과 상기 반도체 기판 사이 및, 상기 드레인층과 상기 반도체 기판 사이에는 각각 공동부(空洞部)가 존재하며, 또한 상기 게이트 전극 아래의 상기 반도체층과 상기 반도체 기판 사이에는 상기 공동부가 존재하지 않는 것을 특징으로 하는 것이다.
여기에서, 「반도체 기판」은, 예를 들면 벌크(bulk) 실리콘(Si) 기판이며, 「반도체층」은, 예를 들면 에피택시얼(epitaxial) 성장법에 의해 형성된 Si층이다.
발명 1의 반도체 장치에 의하면, 소스층 및 드레인층만이 SON 구조로 되어 있고, 게이트 전극 아래의 반도체층은 반도체 기판과 연결되어 있는 구조(이 구조를, SDON: Source/Drain on nothing이라 부른다)로 되어 있다. 따라서, SON 트랜지스터에 비해서 셀프 히트 효과를 저감시키는 것이 가능하다. 또한, 게이트 전극 아래의 반도체층의 전위(즉, 보디 전위)는 반도체 기판에 고정되므로, 기판 부유 효과를 해소할 수 있다.
[발명 2] 발명 2의 반도체 장치는, 반도체 1의 반도체 장치에 있어서, 상기 소스층 및 상기 드레인층이 형성된 상기 반도체층은 그 두께가 크고, 그 표면은 상기 게이트 전극 아래의 상기 반도체층의 표면보다도 상측(上側)에 위치하고 있는 것을 특징으로 하는 것이다. 여기에서, 「(반도체층의) 두께가 크고」란, 소스층 및 드레인층 위에 플러그 전극 등을 형성할 때에, 플러그 전극이 반도체층을 관통 해서 그 아래의 공동부까지 도달해버리는 것이 적어도 없을 정도로 상기 반도체층의 두께가 크다는 것이다.
발명 2의 반도체 장치에 의하면, 소스층 및 드레인층에 콘택트하는 플러그 전극 등이 공동부까지 도달해버리는 등의 불량을 방지할 수 있다.
[발명 3] 발명 3의 반도체 장치의 제조 방법은, 트랜지스터 형성 영역의 반도체 기판 위에 제 1 반도체층을 형성하는 공정과, 상기 제 1 반도체층 중 소스 형성 영역과 드레인 형성 영역에 개재된 부분을 에칭해서 제거함으로써 상기 제 1 반도체층에 상기 반도체 기판의 표면을 노출시키는 홈부를 형성하는 공정과, 상기 홈부 내가 매립되면서 상기 제 1 반도체층 위가 덮이도록, 상기 트랜지스터 형성 영역의 상기 반도체 기판 위에 상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 형성하는 공정과, 상기 제 2 반도체층 아래의 상기 제 1 반도체층을 상기 트랜지스터 형성 영역의 외측으로부터 에칭해서 제거함으로써 상기 제 2 반도체층 아래에 공동부를 형성하는 공정과, 상기 제 2 반도체층 아래에 상기 공동부를 남긴 채 상기 공동부의 개구면을 소정 부재로 막는 공정을 포함하는 것을 특징으로 하는 것이다.
여기에서, 「제 1 반도체층」은 실리콘게르마늄(SiGe)층이다. 또한, 「제 2 반도체층」은 예를 들면 Si층이다. 이러한 제 1 반도체층과 제 2 반도체층은 예를 들면 에피택시얼 성장법에 의해 형성한다.
발명 3의 반도체 장치의 제조 방법에 의하면, 소스층 및 드레인층만이 SON 구조가 되어 있고, 게이트 전극 아래의 제 2 반도체층은 반도체 기판과 연결된 구 조(즉, SDON 구조)의 트랜지스터를 형성할 수 있다.
이러한 구조의 트랜지스터는 게이트 전극 아래의 반도체층이 반도체 기판과 연결되어 있으므로, SON 트랜지스터에 비해서 셀프 히트 효과를 저감시키는 것이 가능하다. 또한, 게이트 전극 아래의 제 2 반도체층의 전위(즉, 보디 전위)는 반도체 기판에 고정되므로, 기판 부유 효과를 해소할 수 있다.
[발명 4] 발명 4의 반도체 장치의 제조 방법은, 반도체 기판 위에 제 1 반도체층을 형성하는 공정과, 상기 제 1 반도체층 중 소스 형성 영역과 드레인 형성 영역에 끼워진 부분을 에칭해서 제거함으로써 상기 제 1 반도체층에 상기 반도체 기판의 표면을 노출시키는 홈부를 형성하는 공정과, 상기 홈부 내가 매립되면서 상기 제 1 반도체층 위가 덮이도록, 상기 반도체 기판 위에 상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 형성하는 공정과, 트랜지스터 형성 영역의 외측에 있는 상기 제 2 반도체층과, 상기 외측에 있는 상기 제 1 반도체층을 순서대로 에칭해서 제거함으로써 상기 트랜지스터 형성 영역의 주위를 따라서 상기 제 1 반도체층의 단부를 노출시키는 공정과, 상기 제 2 반도체층을 그 노출된 상기 단부로부터 에칭해서 제거함으로써 상기 트랜지스터 형성 영역의 상기 제 2 반도체층 아래에 공동부를 형성하는 공정과, 상기 제 2 반도체층 아래에 상기 공동부를 남긴 채 상기 공동부의 개구면을 소정 부재로 막는 공정을 포함하는 것을 특징으로 하는 것이다.
이러한 구성이면, SDON 구조의 트랜지스터(이하, 「SDON 트랜지스터」라고도 한다)를 형성할 수 있다. 따라서, SON 트랜지스터에 비해서 셀프 히트 효과를 저 감시키는 것이 가능하다. 또한, 게이트 전극 아래의 제 2 반도체층의 전위(즉, 보디 전위)는 반도체 기판에 고정되므로, 기판 부유 효과를 해소할 수 있다.
[발명 5] 발명 5의 반도체 장치의 제조 방법은, 반도체 기판 위에 제 1 반도체층을 형성하는 공정과, 상기 제 1 반도체층 위에 상기 제 1 반도체층보다도 에칭의 선택비가 작은 반도체층 A를 형성하는 공정과, 상기 제 1 반도체층과 상기 반도체층 A로 구성되는 적층체 중 소스 형성 영역과 드레인 형성 영역에 끼워진 부분을 에칭해서 제거함으로써 상기 적층체에 상기 반도체 기판의 표면을 노출시키는 홈부를 형성하는 공정과, 상기 홈부 내가 매립되면서 상기 제 1 반도체층 위가 덮이도록, 상기 반도체 기판 위에 상기 반도체층 A와 같은 재료로 이루어지는 반도체층 B를 형성하는 공정과, 상기 반도체층 A와 상기 반도체층 B로 구성되는 제 2 반도체층 중 트랜지스터 형성 영역의 외측에 있는 부분과, 상기 외측에 있는 상기 제 1 반도체층을 순서대로 에칭해서 제거함으로써 상기 트랜지스터 형성 영역의 주위를 따라서 상기 제 1 반도체층의 단부를 노출시키는 공정과, 상기 제 1 반도체층을 그 노출된 상기 단부로부터 에칭해서 제거함으로써 상기 트랜지스터 형성 영역의 상기 제 2 반도체층 아래에 공동부를 형성하는 공정과, 상기 제 2 반도체층 아래에 상기 공동부를 남긴 채 상기 공동부의 개구면을 소정 부재로 막는 공정을 포함하는 것을 특징으로 하는 것이다.
여기에서, 「반도체층 A」 및 「반도체층 B」는 예를 들면 Si층이다. 이러한 반도체층 A와 반도체층 B는 예를 들면 에피택시얼 성장법에 의해 형성한다.
발명 5의 반도체 장치의 제조 방법에 의하면 SDON 트랜지스터를 형성할 수 있으므로, SON 트랜지스터에 비해서 셀프 히트 효과를 저감시키는 것이 가능하다. 또한, 게이트 전극 아래의 제 2 반도체층의 전위(즉, 보디 전위)는 반도체 기판에 고정되므로, 기판 부유 효과를 해소할 수 있다.
또한, 이 반도체 장치의 제조 방법에 의하면, 소스 형성 영역과 드레인 형성 영역의 제 2 반도체층만이 두껍고, 그 표면은 게이트 전극 아래의 제 2 반도체층의 표면보다도 상측에 위치하는 구조(즉, 엘리베이티드(elevated) 소스/드레인 구조)를 형성할 수 있다. 예를 들면, 반도체층 A를 두껍게 형성함으로써 소스 형성 영역과 드레인 형성 영역의 제 2 반도체층만을 두껍게 하는 것이 가능하다. 게다가, 소스층 및 드레인층에 콘택트하는 플러그 전극 등이 공동부까지 도달해버리는 등의 불량을 방지할 수 있다.
[발명 6] 발명 6의 반도체 장치의 제조 방법은, 발명 3으로부터 발명 5 중 어느 하나의 반도체 장치의 제조 방법으로서, 상기 트랜지스터 형성 영역의 상기 제 2 반도체층 아래에 상기 공동부를 형성하는 공정과, 상기 공동부의 상기 개구면을 막는 공정 사이에, 상기 소스 형성 영역과 상기 드레인 형성 영역에 끼워진 상기 제 2 반도체층 위에 게이트 절연막을 통해서 게이트 전극을 형성하는 공정과, 상기 소스 형성 영역의 상기 제 2 반도체층에 소스층을 형성하는 동시에, 상기 드레인 형성 영역의 상기 제 2 반도체층에 드레인층을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
이러한 구성이면, 소스층 및 드레인층의 기생 저항을 궁극까지 저감시킨 SDON 트랜지스터를 탑재한 반도체 장치(즉, SDON 디바이스)의 제공이 가능하다.
[발명 7] 발명 7의 반도체 장치의 제조 방법은, 발명 6의 반도체 장치의 제조 방법으로서, 상기 소정 부재는 소자간 분리 절연막이며, 상기 공동부의 상기 개구면을 막는 공정은, 상기 제 2 반도체층 아래에 상기 공동부가 남겨진 채 상기 공동부의 개구면이 막히도록 상기 반도체 기판의 상방(上方) 전면(全面)에 상기 소자간 분리 절연막을 형성하는 공정인 것을 특징으로 하는 것이다.
이러한 구성이면, 공동부의 개구면을 막는 공정과, 층간 절연막을 형성하는 공정을 동시에 행할 수 있으므로, 반도체 장치의 제조 공정을 짧게 할 수 있다.
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다.
도 1의 (a) 내지 도 3의 (c)는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 1의 (a)에 나타낸 바와 같이, 우선 처음에 벌크 실리콘 웨이퍼인 Si기판(1)을 준비한다. 다음으로, 도 1의 (b)에 나타낸 바와 같이, 이 Si 기판(1) 위에 SiGe층(3)을 형성하고, 그 위에 제 1 Si층(5)을 형성한다. SiGe층(3) 및 Si층(5)은 각각 에피택시얼 성장법(또는, 선택 에피택시얼 성장법)에 의해 형성한다.
또한, SiGe을(3)을 형성하기 전에 Si기판(1)에 대해서 드라이 에칭 처리를 행하고 있던 경우에는, 그 드라이 에칭 처리에 의해 Si기판(1)에 손생이 발생했을 가능성이 있다. 그래서, 그 손상을 제거하기 위해서 SiGe층(3)을 형성하기 전에 Si기판(1)의 표면을 얇게 산화하고, 이어서 웨트 에칭으로 그 산화막을 제거해두어도 된다.
다음으로, 도 1의 (a)에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기 술을 이용해서 SiGe층(3)과 Si층(5)로 이루어지는 적층체에 Si기판(1)의 표면을 노출시키는 트렌치(홈부)(7)를 형성한다. 이 트렌치(7)는 트랜지스터 형성 영역 중의 소스 형성 영역과 드레인 형성 영역에 끼워진 위치(이하, 「채널 영역」이라 함)에 형성한다.
다음으로, 도 2의 (a)에 나타낸 바와 같이, 이 트렌치가 매립되면서 Si층(1)이 덮이도록 하고, Si기판(1) 위에 제 2 Si층(9)을 형성한다. 이 제 2 Si층(9)은 에피택시얼 성장법(또는, 선택 에피택시얼 성장법)에 의해 형성한다. 또한, 여기에서는 트렌치를 형성할 때의 드라이 에칭 처리로 Si기판(1)에 발생해버린 손상을 제거하기 위해서, Si층(9)을 형성하기 전에 Si기판(1) 및 Si층(5)의 표면을 얇게 산화하고, 이어서 웨트 에칭으로 그 산화막을 제거하는 처리를 행해도 된다. 이하에서는, 제 1, 제 2의 Si층(5, 9)을 합쳐서 Si층(10)이라고 한다.
또한, 후에 행하는 CMP 공정 때의 에칭 스토퍼로서 이용하기 위해서, Si층(10)의 표면을 산화 후, Si3N4막을 CVD 등의 방법에 의해 퇴적해두어도 좋다.
다음으로, 도 2의 (b)에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용해서 트랜지스터 형성 영역의 외측에 있는 Si층(10)과 SiGe층(3)을 순서대로 에칭해서 제거한다(즉, 소자 분리한다). 이에 의해, 트랜지스터 형성 영역의 주위를 따라서 Si층(10)과 SiGe층(3)의 측면(단부)을 노출시킨다.
다음으로, 도 2의 (c)에 나타낸 바와 같이, 예를 들면 불소산 등의 에칭액을 이용해서 SiGe층(3)을 그 노출된 측면으로부터(즉, 측방으로부터) 에칭한다. 불소 산을 이요한 웨트 에칭에서는, SiGe와 Si의 에칭의 선택비는, 예를 들면 100:1 정도인 것으로부터, Si층(10)을 거의 에칭하지 않고 SiGe층(3)만을 선택적으로 제거하는 것이 가능하다. 이 선택적인 에칭에 의해, 트랜지스터 형성 영역의 Si층(10) 아래에 공동부(15)를 형성한다. 이 공동부(15) 위의 Si층(10)이 소스 형성 영역 또는 드레인 형성 영역이다.
다음으로, 도 3의 (a)에 나타낸 바와 같이, 공동부(15)가 남겨진 채 공동부(15)의 개구면만이 막히도록, Si기판(1) 위에 CVD 등의 방법으로 SiO2를 퇴적시키고, CMP 등의 방법에 의해 디바이스 표면을 평탄화시킴과 동시에, 소자 분리를 행한다(즉, 소자간 분리 절연막(28)을 형성한다). 여기에서, CMP의 에칭 스토퍼로서 Si층(10) 위에 열산화막, 및 열산화막 위에 Si3N4막이 형성되어 있는 경우에는, 이 후, 인산으로 Si3N4막을, 불산으로 열산화막을 제거한다.
다음으로, Si층(10)의 표면에 역시 조정용의 이온 주입(즉, 채널 이온 주입)을 행한다. 그리고, Si층(10)을 열산화하고, 그 표면에 게이트 산화막(21)을 형성한다. 채널 영역 위의 게이트 산화막(21) 위에 게이트 전극(23)을 더 형성한다.
다음으로, 도 3의 (b)에 나타낸 바와 같이, 이 게이트 전극(23)을 마스크로 해서 LDD(lightly doped drain) 임플랜테이션(implantation)을 행한 후에, 게이트 전극(23)의 측면에 사이드월(25)을 형성한다. 그리고, 이 게이트 전극(23) 및 사이드월(25)을 마스크로 해서 소스 형성 영역과 드레인 형성 영역의 Si층에 As, P, B 등의 불순물을 이온 주입함으로써 소스층(27a) 및 드레인층(27b)을 형성한다.
다음으로, 도 3의 (b)에 나타낸 바와 같이, Si기판(1) 위에 층간 절연막(29)을 형성한다. 이 층간 절연막은 예를 들면 SiO2이며, 그 형성은 예를 들면 플라스마 CVD에 의해 행한다. 이에 의해, 소스층(27a) 및 드레인층(27b)의 기생 저항을 극한까지 저감시킨 SDON 트랜지스터(100)를 완성시킨다.
SDON 트랜지스터(100)를 완성시킨 후는, 소스층(27a) 및 드레인층(27b) 위의 층간 절연막(29)을 에칭해서 제거하고, 콘택트홀(31a 및 31b)을 형성한다. 그리고, 그 콘택트홀(31a 및 31b) 내에 각각 플러그 전극(도시 생략)을 형성하고, SDON 트랜지스터(100)를 Si기판(1) 위의 다른 소자 등과 접속시킨다.
이처럼, 본 발명의 실시예에 따른 반도체 장치의 제조 방법에 의하면, 소스층(27a) 및 드레인층(27b)만이 SON 구조로 되어 있고, 게이트 전극(23) 아래의 Si층(10)은 Si기판(1)과 연결된 SDON 트랜지스터(100)를 형성할 수 있다. SDON 구조란, 즉, 소스층(27a)과 Si기판(1) 사이 및, 드레인층(27b)과 Si기판(1) 사이에는 공동부(15)가 각각 존재하면서 게이트 전극(23) 아래의 Si층(10)과 Si기판(1) 사이에는 공동부가 존재하지 않는 구조를 말한다.
이 SDON 트랜지스터(100)는 게이트 전극(23) 아래의 Si층(10)이 Si기판(1)과 연결되어 있으므로, SON 트랜지스터에 비해서 셀프 히트 효과를 저감시키는 것이 가능하다. 또한, 게이트 전극(23) 아래의 Si층(10)의 전위(즉, 보디 전위)는 Si기판(1)에 고정되므로, 기판 부유 효과를 해소할 수 있다. 또한, 소스층(27a) 및 드레인층(27b) 아래에는 공동부(15)가 존재하고 있으므로, 소스층(27a) 및 드레인 층(27b)의 기생 저항은 궁극까지 저감되어 있다.
또한, 이 반도체 장치의 제조 방법에 의하면, Si층(10) 중의 소스층(27a) 및 드레인층(27b)이 형성되는 부분만을 두껍게, 그 표면은 게이트 전극(23) 아래의 Si층(10) 표면보다도 상측에 위치하는 구조(즉, 엘리베이티드 소스/드레인 구조)를 형성할 수 있다. 예를 들면, Si층(5)을 두껍게 형성함으로써 소스 형성 영역 및 드레인 형성 영역의 Si층(10)만을 선택적으로 두껍게 하는 것이 가능하다. 따라서, 도시하지 않는 플러그 전극이 공동부(15)까지 도달해버리는 등의 불량을 방지할 수 있다.
또한, 이 반도체 장치의 제조 방법에 의하면, SIMOX법에서 사용하는 것과 같은 핫 임플랜테이션 장치나, 고온 어닐 노(爐) 등의 특수한 제조 장치를 이용하지 않아도 되므로, 낮은 가격으로 제조시의 결정 결함의 발생을 억제할 수 있다.
이 실시예에서는 Si기판(1)이 본 발명의 「반도체 기판」에 대응하고, SiGe층(3)이 본 발명의 「제 1 반도체층」에 대응하고 있다. 또한, 제 1 Si층(5)이 본 발명의 「반도체층 A」에 대응하고, 제 2 Si층(9)이 본 발명의 「반도체층 B」에 대응하며, 이들로 구성되는 Si층(10)이 본 발명의 「제 2 반도체층(또는, 반도체층)」에 대응하고 있다. 또한, 트렌치(7)가 본 발명의 「홈부」에 대응하고, 게이트 산화막(21)이 본 발명의 「게이트 절연막」에 대응하고 있다. 또한, 소자간 분리 절연막(28)이 본 발명의 「소정 부재」에 대응하고 있다.
또한, 이 실시예에서는 도 1의 (b)로 나타낸 바와 같이, Si기판(1) 위의 전면(全面)에 SiGe층(3)과 제 1 Si층(5), 제 2 Si층(9)을 각각 형성하는 경우에 대해 서 설명했다. 그렇지만, 이들 층은 Si기판(1) 위의 전면이 아니라 트랜지스터 형성 영역에만 형성되고, 트랜지스터 형성 영역 이외의 영역(예를 들면, 소자 분리 영역)에는 형성하지 않도록 해도 된다. 예를 들면, 소자 분리 영역의 Si기판(1) 표면을 SiO2막으로 덮은 상태에서, SiGe층(3)이나 Si층(10) 등을 선택 에피택시얼 성장법에 의해 형성해도 된다.
이러한 방법이어도, 상기 실시예와 마찬가지로 소스층(27a) 및 드레인층(27b)만이 SON 구조로 되어 있고, 게이트 전극(23) 아래의 Si층(10)은 Si기판(1)과 연결된 SDON 트랜지스터(100)를 형성할 수 있다.
또한, 이 실시예에서는 「반도체 기판」의 재질이 Si이고, 「제 1 반도체층」의 재질이 SiGe이며, 「제 2 반도체층」의 재질이 Si인 경우에 대해서 설명했다. 그러나, 이들 재질은 상기에 한정되지는 않는다. 예를 들면, 「반도체 기판」의 재질로서는 Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN 또는 ZnSe 등을 이용할 수 있다. 또한, 「제 1 반도체층」의 재질로서는 Si기판() 및 제 2 반도체층보다도 에칭의 선택비가 큰 재질을 이용할 수 있다. 예를 들면, 「제 1 반도체층」 및 「제 2 반도체층」의 재질로서 Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN 또는 ZnSe 등 중에서 선택된 조합을 이용할 수 있다.
본 발명에 따르면 셀프 히트 효과를 저감시킬 수 있고, 기판 부유 효과도 해소할 수 있도록 한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
Claims (7)
- 반도체 기판 위의 반도체층에 게이트 절연막을 통해서 형성된 게이트 전극과, 상기 게이트 전극을 사이에 두고 상기 반도체층에 형성된 소스층 및 드레인층을 포함하여 구성되는 트랜지스터를 갖고,상기 소스층과 상기 반도체 기판 사이 및, 상기 드레인층과 상기 반도체 기판 사이에는 각각 공동부(空洞部)가 존재하며, 또한 상기 게이트 전극 아래의 상기 반도체층과 상기 반도체 기판 사이에는 상기 공동부가 존재하지 않는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 소스층 및 상기 드레인층이 형성된 상기 반도체층은 그 두께가 크고, 그 표면은 상기 게이트 전극 아래의 상기 반도체층의 표면보다도 상측(上側)에 위치하고 있는 것을 특징으로 하는 반도체 장치.
- 트랜지스터 형성 영역의 반도체 기판 위에 제 1 반도체층을 형성하는 공정과,상기 제 1 반도체층 중 소스 형성 영역과 드레인 형성 영역에 끼워진 부분을 에칭해서 제거함으로써 상기 제 1 반도체층에 상기 반도체 기판의 표면을 노출시키는 홈부를 형성하는 공정과,상기 홈부 내가 매립되면서 상기 제 1 반도체층 위가 덮이도록, 상기 트랜지스터 형성 영역의 상기 반도체 기판 위에 상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 형성하는 공정과,상기 제 2 반도체층 아래의 상기 제 1 반도체층을 상기 트랜지스터 형성 영역의 외측으로부터 에칭해서 제거함으로써 상기 제 2 반도체층 아래에 공동부를 형성하는 공정과,상기 제 2 반도체층 아래에 상기 공동부를 남긴 채 상기 공동부의 개구면을 소정 부재로 막는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 위에 제 1 반도체층을 형성하는 공정과,상기 제 1 반도체층 중 소스 형성 영역과 드레인 형성 영역에 끼워진 부분을 에칭해서 제거함으로써 상기 제 1 반도체층에 상기 반도체 기판의 표면을 노출시키는 홈부를 형성하는 공정과,상기 홈부 내가 매립되면서 상기 제 1 반도체층 위가 덮이도록, 상기 반도체 기판 위에 상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 형성하는 공정과,트랜지스터 형성 영역의 외측에 있는 상기 제 2 반도체층과, 상기 외측에 있는 상기 제 1 반도체층을 순서대로 에칭해서 제거함으로써 상기 트랜지스터 형성 영역의 주위를 따라서 상기 제 1 반도체층의 단부를 노출시키는 공정과,상기 제 1 반도체층을 그 노출된 상기 단부로부터 에칭해서 제거함으로써 상 기 트랜지스터 형성 영역의 상기 제 2 반도체층 아래에 공동부를 형성하는 공정과,상기 제 2 반도체층 아래에 상기 공동부를 남긴 채 상기 공동부의 개구면을 소정 부재로 막는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 위에 제 1 반도체층을 형성하는 공정과,상기 제 1 반도체층 위에 상기 제 1 반도체층보다도 에칭의 선택비가 작은 반도체층 A를 형성하는 공정과,상기 제 1 반도체층과 상기 반도체층 A로 구성되는 적층체 중 소스 형성 영역과 드레인 형성 영역에 끼워진 부분을 에칭해서 제거함으로써 상기 적층체에 상기 반도체 기판의 표면을 노출시키는 홈부를 형성하는 공정과,상기 홈부 내가 매립되면서 상기 제 1 반도체층 위가 덮이도록, 상기 반도체 기판 위에 상기 반도체층 A와 같은 재료로 이루어지는 반도체층 B를 형성하는 공정과,상기 반도체층 A와 상기 반도체층 B로 구성되는 제 2 반도체층 중 트랜지스터 형성 영역의 외측에 있는 부분과, 상기 외측에 있는 상기 제 1 반도체층을 순서대로 에칭해서 제거함으로써 상기 트랜지스터 형성 영역의 주위를 따라서 상기 제 1 반도체층의 단부를 노출시키는 공정과,상기 제 1 반도체층을 그 노출된 상기 단부로부터 에칭해서 제거함으로써 상기 트랜지스터 형성 영역의 상기 제 2 반도체층 아래에 공동부를 형성하는 공정과,상기 제 2 반도체층 아래에 상기 공동부를 남긴 채 상기 공동부의 개구면을 소정 부재로 막는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,상기 트랜지스터 형성 영역의 상기 제 2 반도체층 아래에 상기 공동부를 형성하는 공정과, 상기 공동부의 상기 개구면을 막는 공정 사이에,상기 소스 형성 영역과 상기 드레인 형성 영역에 끼워진 상기 제 2 반도체층 위에 게이트 절연막을 통해서 게이트 전극을 형성하는 공정과,상기 소스 형성 영역의 상기 제 2 반도체층에 소스층을 형성하는 동시에, 상기 드레인 형성 영역의 상기 제 2 반도체층에 드레인층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,상기 소정 부재는 소자간 분리 절연막이며, 상기 공동부의 상기 개구면을 막는 공정은,상기 제 2 반도체층 아래에 상기 공동부가 남겨진 채 상기 공동부의 개구면이 막히도록 상기 반도체 기판의 상방(上方) 전면(全面)에 상기 소자간 분리 절연막을 형성하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005203918A JP2007027232A (ja) | 2005-07-13 | 2005-07-13 | 半導体装置及びその製造方法 |
| JPJP-P-2005-00203918 | 2005-07-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070008443A true KR20070008443A (ko) | 2007-01-17 |
| KR100780855B1 KR100780855B1 (ko) | 2007-11-30 |
Family
ID=37609749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060065384A KR100780855B1 (ko) | 2005-07-13 | 2006-07-12 | 반도체 장치 및 그 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7534687B2 (ko) |
| JP (1) | JP2007027232A (ko) |
| KR (1) | KR100780855B1 (ko) |
| CN (1) | CN100474630C (ko) |
| TW (1) | TW200715563A (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5348916B2 (ja) * | 2007-04-25 | 2013-11-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP5350655B2 (ja) * | 2007-04-27 | 2013-11-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US20110084356A1 (en) * | 2008-06-02 | 2011-04-14 | Nxp B.V. | Local buried layer forming method and semiconductor device having such a layer |
| JP5422669B2 (ja) * | 2009-11-30 | 2014-02-19 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法 |
| JP5720244B2 (ja) * | 2010-12-28 | 2015-05-20 | 富士通セミコンダクター株式会社 | 半導体基板の製造方法及び半導体装置の製造方法 |
| CN102412202B (zh) * | 2011-05-13 | 2013-12-11 | 上海华力微电子有限公司 | 一种具有自对准空洞层的son互补型金属氧化物半导体制备方法 |
| CN104900713B (zh) | 2015-06-15 | 2017-12-08 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示基板、显示装置 |
| DE112017007134T5 (de) * | 2017-02-27 | 2019-11-21 | Mitsubishi Electric Corp. | Halbleitervorrichtung und Verfahren zu deren Herstellung |
| KR102318560B1 (ko) | 2017-04-12 | 2021-11-01 | 삼성전자주식회사 | 반도체 소자 |
| JP7151620B2 (ja) * | 2019-05-15 | 2022-10-12 | 株式会社デンソー | 半導体装置の製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07107937B2 (ja) * | 1988-02-22 | 1995-11-15 | 日本電気株式会社 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| KR100194618B1 (ko) * | 1995-12-20 | 1999-06-15 | 정선종 | 모스 트랜지스터의 제조방법 |
| FR2791178B1 (fr) | 1999-03-19 | 2001-11-16 | France Telecom | NOUVEAU DISPOSITIF SEMI-CONDUCTEUR COMBINANT LES AVANTAGES DES ARCHITECTURES MASSIVE ET soi, ET PROCEDE DE FABRICATION |
| FR2795555B1 (fr) * | 1999-06-28 | 2002-12-13 | France Telecom | Procede de fabrication d'un dispositif semi-conducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique |
| JP4074051B2 (ja) * | 1999-08-31 | 2008-04-09 | 株式会社東芝 | 半導体基板およびその製造方法 |
| US6677209B2 (en) * | 2000-02-14 | 2004-01-13 | Micron Technology, Inc. | Low dielectric constant STI with SOI devices |
| KR100347253B1 (ko) * | 2000-11-02 | 2002-08-07 | 한민구 | 다결정 실리콘 박막 트랜지스터 및 그 제조방법 |
| US6630714B2 (en) * | 2001-12-27 | 2003-10-07 | Kabushiki Kaisha Toshiba | Semiconductor device formed in semiconductor layer arranged on substrate with one of insulating film and cavity interposed between the substrate and the semiconductor layer |
| JP2003298047A (ja) * | 2002-04-02 | 2003-10-17 | Takehide Shirato | 半導体装置及びその製造方法 |
| JP4277481B2 (ja) | 2002-05-08 | 2009-06-10 | 日本電気株式会社 | 半導体基板の製造方法、半導体装置の製造方法 |
| KR100553683B1 (ko) * | 2003-05-02 | 2006-02-24 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US7078298B2 (en) * | 2003-05-20 | 2006-07-18 | Sharp Laboratories Of America, Inc. | Silicon-on-nothing fabrication process |
| KR100583725B1 (ko) * | 2003-11-07 | 2006-05-25 | 삼성전자주식회사 | 부분적으로 절연된 전계효과 트랜지스터를 구비하는반도체 장치 및 그 제조 방법 |
| KR100513310B1 (ko) * | 2003-12-19 | 2005-09-07 | 삼성전자주식회사 | 비대칭 매몰절연막을 채택하여 두 개의 다른 동작모드들을갖는 반도체소자 및 그것을 제조하는 방법 |
| KR100583390B1 (ko) * | 2005-03-17 | 2006-05-26 | 한국과학기술원 | 에스오엔 모스 전계 효과 트랜지스터 및 그 제조 방법 |
-
2005
- 2005-07-13 JP JP2005203918A patent/JP2007027232A/ja not_active Withdrawn
-
2006
- 2006-07-11 CN CNB2006101019566A patent/CN100474630C/zh not_active Expired - Fee Related
- 2006-07-12 TW TW095125491A patent/TW200715563A/zh unknown
- 2006-07-12 KR KR1020060065384A patent/KR100780855B1/ko not_active IP Right Cessation
- 2006-07-13 US US11/486,555 patent/US7534687B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20070013005A1 (en) | 2007-01-18 |
| JP2007027232A (ja) | 2007-02-01 |
| US7534687B2 (en) | 2009-05-19 |
| CN100474630C (zh) | 2009-04-01 |
| KR100780855B1 (ko) | 2007-11-30 |
| CN1897308A (zh) | 2007-01-17 |
| TW200715563A (en) | 2007-04-16 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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