KR100687130B1 - 자기 정렬된 백-게이트를 이용한 프런트-게이트 ｓｏｉｍｏｓｆｅｔ의 장치 임계치 제어 - Google Patents

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Abstract

본 발명은 SOI CMOS 기술을 제공하는데, 이에 의해 폴리실리콘 백-게이트가 프런트 게이트 장치의 임계전압을 제어하는데 사용되고, nMOS 및 pMOS 백-게이트는 상호 간 및 프런트 게이트와 무관하게 상호교체된다. 특히, 본 발명은 백-게이트된 완전 공핍된 CMOS 장치를 제조하는 방법을 제공하는데, 상기 장치의 백-게이트는 장치의 프런트 게이트 및 소스/드레인 확장부에 자기 정렬되어 있다. 그런 구조는 캐패시턴스를 최소화하고, 장치 및 회로의 성능을 강화한다. 본 발명의 백-게이트된 완전 공핍된 CMOS 장치는 기존의 SIMOX(separation by ion implantation of oxygen)나 본딩된 SOI 웨이퍼, 웨이퍼 본딩 및 씨딩(thinning), polySi 에칭, 저압 화학적 기상 증착 및 화학기계적 연마(chemical-mechanical polishing)를 이용해서 제조된다.
SOI, 백-게이트, 임계 전압

Description

자기 정렬된 백-게이트를 이용한 프런트-게이트 ＳＯＩ ＭＯＳＦＥＴ의 장치 임계치 제어{DEVICE THRESHOLD CONTROL OF FRONT-GATE SILICON-ON-INSULATOR MOSFET USING A SELF-ALIGNED BACK-GATE}
본 발명은 반도체 장치 제조에 관한 것이고, 더 구체적으로 소스/드레인 확장부(extension) 뿐만 아니라 프런트 게이트(front gate)에 자기 정렬된(self-aligned) 백-게이트(back-gate)를 포함하는 완전 공핍된 CMOS(fully depleted complementary metal oxide semiconductor) 장치를 제조하는 방법에 관한 것이다.
성능 손실이 없는 저 전력 SOI(silicon-on-semiconductor) CMOS를 설계하기 위해 공급 전압과 임계 전압을 동시에 줄이기 되면, 정적 전력 손실(static power dissipation)이 총 전력 식(total power equation)에서 상당한 부분이 되므로, 스케일 축소에 있어서의 한계에 다다를 것이다. 회로/시스템의 활성 주기 동안에는 고성능이 되고, 회로/시스템의 아이들(idle) 주기 동안에는 저전력이 되는 서로 상충하는 요구조건들을 충족하기 위해, 동적 임계 전압 제어 방식이 필요하다.
SOI MOSFET(metal oxide field effect transistor)에는, 두 개의 동작 모드가 있는데, 1) 완전 공핍(fully depleted; FD)과 2) 부분 공핍(partial depleted; PD) 채널 영역(즉, 보디(body))이 그것이다. 종래의 강하게 완전 공핍된 SOI 장치 에서는, 실리콘 막의 두께는 벌크 장치의 공핍 폭의 절반보다 작거나 같다. 프런트 및 백 인터페이스에서의 표면 포텐셜은 서로 강하게 결합되어 있고, 각각 프런트-게이트 유전체 및 매립 산화물(buried oxide)을 통해서 기판에 용량성으로(capacitively) 결합된다. 그래서, 실리콘 막을 통한 포텐셜 및 전하는, 프런트-게이트 및 기판 양단의 바이어스 조건에 의해 결정된다. 기판을 백-게이트로 치환해서, 장치는 듀얼-게이트된 장치가 된다.
완전 공핍된 디자인은 SOI에 고유한 것인데, 프런트-게이트 및 백-게이트 모두 실리콘 막 내의 전하를 제어하기 때문이다. 강하게 부분 공핍된 장치에서, 백-게이트나 기판은 프런트 표면 포텐셜에 영향이 없다. 중간 영역에서, 장치는 흔히 부분 공핍되고 바이어스를 인가해서 완전 공핍되어서, 프런트 및 백 표면 포텐셜의 결합이 생긴다.
저 전력 백-게이트된 SOI CMOS 동작을 위해, 백-게이트 전압은 최소화되어야 한다. 이것은 50nm 이하 장치에서 약 3 내지 6nm의 두께를 가지는 백-게이트 유전체의 사용을 필요로 할 것이다. 불행하게도, 그런 얇은 백-게이트 유전체는 게이트 대비 소스/드레인 캐패시턴스의 증가를 초래하는데, 다만 백-게이트 구조가 프런트 게이트 및 소스/드레인 확장부에 자기 정렬되면, 이 캐패시턴스가 최소화되어서, 장치 및 회로 성능을 강화한다.
현재까지 백-게이트가 장치 프런트 게이트 및 소스/드레인 확장부에 자기 정렬된 백-게이트 완전 공핍된 CMOS 장치를 제조할 수 있는 적절한 수단이 제공되지 않았다. 상술한 최첨단 기술의 관점에서, 백-게이트, 프런트-게이트 및 소스/드레 인 확장부 간의 그런 자기 정렬을 포함하는 SOI MOSFET가 요구되고 있다.
따라서, 본 발명은 반도체 장치를 제조하는 방법을 제공하는데, 방법은 캐리어 웨이퍼, 상기 캐리어 웨이퍼 상에 위치한 산화층, 상기 산화층 상에 위치한 polySi 백-게이트, 상기 polySi 백-게이트 상에 위치한 백-게이트 유전체 및 상기 백-게이트 유전체 상에 위치한 Si-함유층을 포함하는 구조를 제공하는 단계; 상기 Si-함유층의 부분에 채널 영역을 형성하는 단계; 상기 채널 영역 상에 프런트 게이트 유전체, 프런트 polySi 게이트 및 희생 스페이서(sacrificial spacer)를 포함하는 프런트 게이트 영역을 형성하는 단계; 상기 구조 내에 언더커팅(undercutting)된 얕은 트랜치 분리 영역(shallow trench isolation region)을 형성하는 단계; 상기 희생 스페이서를 제거하고 상기 채널 영역 내에 소스/드레인 확장부를 형성하는 단계; 및 상기 채널 영역 및 상기 채널 영역 내의 소스/드레인 영역 상부 위에 게이트 스페이서를 형성하는 단계를 포함하고, 상기 polySi 백-게이트가 프런트 polySi 게이트 및 소스/드레인 확장부와 자기 정렬되어 있다.
바람직하게, 상기 polySi 백-게이트는 상기 백-게이트 유전체 상에 형성된 polySi에 도펀트(dopant)를 이온주입하고 상기 이온주입된 도펀트를 어닐링해서 형성된다.
바람직하게, 상기 백-게이트 유전체는 초기 SOI(silicon-on-insulator) 기판의 실리콘 포함층 상에 열적 성장 공정 또는 증착으로 형성된다.
바람직하게, 상기 본딩된 구조는 상기 실리콘 함유층의 상부 표면과 같은 평면에 있는 상부 표면을 가지는 깊은 트랜치 분리 영역(deep trench isolation region)을 더 포함한다.
바람직하게, 상기 본딩된 구조의 상기 Si-함유층은 평탄화 공정에 의해 얇게 된다.
바람직하게, 상기 본딩된 구조는 상기 캐리어 웨이퍼를 상기 산화층과 접촉시키도록 위치시키고 본딩 단계를 수행해서 형성된다.
바람직하게, 상기 본딩 단계는 약 900℃에서 약 1100℃까지의 온도에서 약 1.5시간에서 약 2.5시간의 시간 주기 동안 가열하는(heating) 단계를 포함한다.
바람직하게, 상기 본딩 단계는 불활성 분위기에서 약 18℃에서 약 27℃까지의 온도에서 수행된다.
바람직하게, 상기 채널 영역은 이온주입 및 어닐링으로 형성된다.
바람직하게, 희생 산화층은 상기 이온주입 전에 상기 Si-함유층 상에 형성된다.
바람직하게, 상기 희생 스페이서는 약 50에서 약 100nm의 폭을 가진다.
바람직하게, 상기 언더커팅된 얕은 트랜치 분리 영역은 케미컬 에칭, 등방성 리액티브 이온 에칭, 산화 및 제2 등방성 에칭의 단계로 형성된다.
바람직하게, 상기 희생 스페이서는 케미컬 에천트(etchant)를 이용해서 제거되고, 상기 게이트 스페이서는 증착 및 에칭으로 형성된다.
바람직하게, 상기 소스/드레인 영역은 상기 게이트 스페이서를 이온주입 마스크로 사용해서 이온주입 및 어닐링으로 형성된다.
바람직하게, 상기 소스/드레인 영역은 에피-Si 또는 Si층의 증착 및 이온주입과 어닐링으로 형성된다.
상기 방법은 바람직하게, 상기 솟은(raised) 소스/드레인 영역 상에 실리사이드 영역을 제공하는 단계를 더 포함한다.
상기 방법은 바람직하게, 상기 구조상에 전도되도록 충진된 콘택트 홀을 가지는 절연체 층을 형성하는 단계를 더 포함한다.
본 발명은 그래서 바람직하게 SOI CMOS 기술을 제공하는데, 이에 의해 폴리실리콘(즉, polySi) 백-게이트가 프런트 게이트 장치의 임계전압을 제어하는데 사용되고, nMOS 및 pMOS 백-게이트는 서로 독립적으로 그리고 프런트 게이트에 독립적으로 교체된다. 특히, 본 발명은 백-게이트된 완전 공핍된 CMOS 장치를 제조하는 방법을 제공하는데, 상기 장치의 백-게이트는 장치의 프런트 게이트 및 소스/드레인 확장부에 자기 정렬되어 있다. 그런 구조는 캐패시턴스(capacitance)를 최소화하고, 장치 및 회로의 성능을 강화한다.
본 발명의 게이트된 완전 공핍된 CMOS 장치는 SIMOX(separation by ion implantation of oxygen)나 본딩된 SOI 웨이퍼, 웨이퍼 본딩 및 씨닝(thinning), polySi 에칭, 저압 화학적 기상 증착 및 화학기계적 연마(chemical-mechanical polishing)를 이용해서 제조된다.
특히, 본 발명의 방법은 바람직하게 캐리어 웨이퍼, 상기 캐리어 웨이퍼 상에 위치한 산화층, 산화층 상에 위치한 polySi 백-게이트, 상기 polySi 백-게이트 상에 위치한 백-게이트 유전체 및 상기 백-게이트 유전체 상에 위치한 Si-함유층을 포함하는 구조를 제공하는 단계; 상기 Si-함유층의 부분으로 채널 영역을 형성하는 단계; 상기 채널 영역 상에 프런트 게이트 유전체, 프런트 polySi 게이트 및 희생 스페이서를 포함하는 프런트 게이트 영역을 형성하는 단계; 상기 구조 내에 언더커팅된 얕은 트랜치 분리 영역을 형성하는 단계; 상기 희생 스페이서를 제거하고 사기 채널 영역 내에 소스/드레인 확장부를 형성하는 단계; 및 상기 채널 영역 및 상기 채널 영역 내의 소스/드레인 영역 상부 위에 게이트 스페이서를 형성하는 단계를 포함하고, 상기 polySi 백-게이트가 프런트 polySi 및 소스/드레인 확장부와 자기 정렬되어 있다.
본 발명의 바람직한 실시예가 기술될 것인데, 오직 예로서만 다음의 도면을 참조한다.
도 1은 본 발명에서 이용할 수 있는 시작 SOI 웨이퍼를 (단면도를 통해) 도시하는 도시적 표시도.
도 2는 백-게이트 유전체가 SOI 기판 상부 표면에 형성된 후의 도 1의 구조를 (단면도를 통해) 도시하는 도시적 표시도.
도 3은 백-게이트 유전체 상에 형성된 polySi 층을 포함하는 도 2의 구조를 (단면도를 통해) 도시하는 도시적 표시도.
도 4는 분리 영역의 형성 및 백-게이트 이온주입과 어닐링 후의 구조를 (단면도를 통해) 도시하는 도시적 표시도.
도 5는 도 4에 도시된 구조에 홀딩(또는 캐리어) 웨이퍼의 본딩을 (단면도를 통해) 도시하는 도시적 표시도.
도 6은 위와 아래를 뒤집은 단계 후의 도 5의 구조를 (단면도를 통해) 도시하는 도시적 표시도.
도 7은 연마, 산화 및 에칭 후에 형성된 구조를 (단면도를 통해) 도시하는 도시적 표시도.
도 8은 장치 채널, 즉 보디, 이온주입 및 어닐링 후에 형성된 구조를 (단면도를 통해) 도시하는 도시적 표시도.
도 9는 프런트 게이트 유전체 형성 후의 구조를 (단면도를 통해) 도시하는 도시적 표시도.
도 10은 polySi 게이트 전도체 형성 후의 구조를 (단면도를 통해) 도시하는 도시적 표시도.
도 11은 희생 스페이서 형성 후의 구조를 (단면도를 통해) 도시하는 도시적 표시도.
도 12는 얕은 트랜치 형성 후의 구조를 (단면도를 통해) 도시하는 도시적 표시도.
도 13은 트랜치 충진, 평탄화 및 리세싱(recessing) 후의 구조를 (단면도를 통해) 도시하는 도시적 표시도.
도 14는 희생 스페이서 제거, 소스/드레인 확장부 및 선택사항인 할로(halo)로의 이온주입 및 어닐링 후의 구조를 (단면도를 통해) 도시하는 도시적 표시도.
도 15는 polySi 게이트에 인접하는 게이트 스페이서의 형성 후의 구조를 (단 면도를 통해) 도시하는 도시적 표시도.
도 16은 소스/드레인 형성 및 솟은 소스/드레인 형성 후의 구조를 (단면도를 통해) 도시하는 도시적 표시도.
도 17은 실리시데이션(silicidation), 유전체 증착 및 콘택트 형성 후의 본 발명의 최종 구조를 (단면도를 통해) 도시하는 도시적 표시도.
본 발명은, 백-게이트가 프런트-게이트의 임계 전압을 제어하는 백-게이트된 완전 공핍된 CMOS 장치를 제조하는 방법을 제공하는데, 다음 출원서에 첨부된 도면들을 참조해서 더 자세히 기술될 것이다. 첨부된 도면에서, 동일 및/또는 해당 요소는 동일한 참조 번호로 참조된다.
도 1은 본 발명에서 사용되는 초기 SOI 기판을 도시한다. 용어 "SOI 기판" 및 "SOI 웨이퍼"는 본 출원에서 상호교환해서 사용된다. 특히, 도 1의 초기 SOI 기판 또는 웨이퍼는 Si-함유 기판(10)을 Si-함유층(14)으로부터 전기적으로 분리하는 매립된 산화층(12)을 포함한다. Si-함유층(14)은 액티브 장치 영역이 형성될 수 있는 SOI 층이다. 본 명세서에서 사용되는 용어 "Si-함유"는 적어도 실리콘을 포함하는 반도체 재료를 나타낸다. 그런 Si-함유 재료의 도시적인 예는 Si, SiGe, SiC, SiGeC, Si/Si, Si/SiC 또는 Si/SiGeC를 포함하는데, 이에 한정되는 것은 아니다. 매립된 산화 영역(12)은 도 1에 도시된 것과 같이 연속적인 매립 영역일 수 있거나 비연속 예컨대, 패턴된 비연속 매립 산화 영역(미 도시)일 수 있다. 비 연속 매립 산화 영역은 이산적이고 분리된 영역으로서 Si-함유층, 즉 층들(10 및 14) 로 둘러싸여 있다.
본 발명의 현재 시점에서, Si-함유층(14)은 N형이나 P형 도펀트로 엷게 도핑된다. 용어 "엷게 도핑"은 본 명세서에서 도펀트의 농도가 약 1E14에서 5E5 atoms/cm3 임을 나타내고, 약 2E15 atoms/cm3의 도펀트 농도가 더 선호된다.
SOI 기판은 종래의 당업자에 널리 알려진 SIMOX(separation by ion implantation of oxygen) 공정을 사용해 형성될 수 있다. 또는, SOI 기판 재료는 예컨대, 열적 본딩 및 커팅 공정을 포함하는 다른 종래의 공정을 이용해 만들어질 수 있다.
상기 기술들에 추가해, 본 발명에 이용된 초기 SOI 기판은 리소그라피 및 에칭(패턴된 기판을 제조시에 이용됨)뿐만 아니라 증착에 의해서 형성될 수 있다. 특히, 초기 구조는 Si-함유 기판의 표면상에 종래의 증착 또는 열적 성장 공정을 통해서 산화막을 증착하고, 선택적으로 종래 리소그라피 및 에칭을 이용해서 상기 산화막을 패터닝하고, 이후에 예컨대 CVD(chemical vapor deposition), 플라즈마-어시스트 CVD, 스퍼터링, 증발(evaporation), 케미컬 솔류션 증착 또는 에피택시얼 Si 성장을 포함하는 종래 증착 공정을 이용해서 상기 산화층 상에 Si-함유층을 형성한다.
초기 SOI 기판의 다양한 층들의 두께는 그것을 만드는데 사용되는 공정에 의해서 달라질 수 있다. 그러나 전형적으로 Si-함유층(14)은 약 100에서 약 200nm의 두께를 가진다. 매립된 산화층(12)의 경우에, 상기 층은 약 100에서 약 400nm의 두께를 가질 수 있다. Si-함유 기판층(즉, 층(10))의 두께는 중요하지 않다. 상술한 두께 범위는 예시적이고 본 발명의 범위를 한정하지 않는다.
다음으로, 백-게이트 유전체(16)는 Si-함유층(14)의 표면상에, 종래의 열적 성장 공정을 이용해서 형성된다. 또는, 백-게이트 유전체(16)는 CVD(chemical vapor deposition), 플라즈마-어시스트 CVD, 케미컬 솔류션 증착, 스퍼터링 및 증발을 포함하는 종래의 증착 공정에 의해 형성될 수 있는데, 이에 한정되는 것은 아니다. 백-게이트 유전체(16)의 두께는 이를 제조하는데 사용되는 기술에 의존해서 변할 수 있다. 그러나, 전형적으로 백-게이트 유전체(16)는 약 1에서 약 10nm의 두께를 가진다. 백-게이트 유전체(16)를 포함하는 결과적인 구조가 예컨대, 도 2에서 도시된다. 도 2에서와 후속 도면에서도 초기 SOI 웨이퍼의 Si-함유 기판(10)은 명확화를 위해 생략되었는데, Si-함유 기판(10)이 도 7과 같이 제거된 경우는 예외이다. Si-함유 기판(10)은 도 2 내지 6에서 각각 존재하는 것으로 간주된다. 도 2에 도시된 층(14)의 두께는 명확화를 위해 도 1의 층의 원 두께보다 더 두껍게 도시된다.
본 발명의 다음 단계에 의하면, polySi 층(18)은 LPCVD(low-pressure chemical vapor deposition)를 이용해서 백-게이트 유전체(16)의 상부 노출된 표면 위에 형성된다. 용어 "저압(low pressure)"은 본 명세서에서 약 5 Torr 미만의 압력에서 수행되는 CVD 공정을 나타내는데 사용된다. 형성된 polySi 층(18)은 임의의 두께를 가질 수 있는데, 전형적으로 polySi 층(18)은 약 100에서 약 200nm의 두께를 가진다. polySi 층(18)을 포함하는 결과적인 구조가 예컨대, 도 3에서 도시 된다. 본 발명의 일부 실시예에서, 선택사항인 패드 질화물(미 도시)이 본 발명의 현 시점에서 polySi 층(18)상에 형성될 수 있다.
도 4는 깊은 트랜치 분리 영역(20)이 도 3에 도시된 구조 내에 형성된 후에, 형성되는 구조를 도시한다. 도시된 것과 같이, 깊은 트랜치 분리 영역(20)은 polySi 층(18) 및 백-게이트 유전체(16)를 통과해서 형성되어, Si-함유층(14) 위에 또는 안에 멈춘다. 깊은 트랜치 분리 영역의 실제 수는 도면에 도시된 수를 초과할 수 있음이 주목된다.
깊은 트랜치 분리 영역(20)은 종래의 리소그라피 및 에칭을 이용해서 형성된다. 분리 영역의 트랜치를 형성하는데 사용되는 리소그라피 단계는 감광제(photoresist)(미 도시)를 polySi 층(18)(또는 선택사항으로 패드 질화물)의 노출된 표면에 도포하는 단계, 감광제를 발광 패턴에 노출하는 단계 및 종래의 레지스터 현상액을 이용해서 노광된 감광제로 패턴을 현상하는 단계를 포함한다. 단일 단계 또는 다중 에칭 단계로 수행될 수 있는 에칭 단계는 리액티브-이온 에칭, 플라즈마 에칭 또는 이온빔 에칭과 같은 종래 건식 에칭; 화학적 습식 에칭 또는 이들의 결합의 사용을 포함한다. 에칭 단계는 후속에서 절연 재료로 충진될 깊은 트랜치를 구조내에 형성한다. 깊은 트랜치 분리 영역(20)은 일반적으로 약 140nm 이상의 트랜치 깊이를 가진다.
깊은 트랜치가 형성된 후에, 상기 구조에 선택사항으로 산화 공정이 취해지는데, 이 공정은 Si-함유 재료를 포함하는 노출된 트랜치 측벽 상에 얇은 라이너(linear)(별도로 라벨링 안됨)를 형성한다. (라이너를 가지거나 가지지 않은) 트 랜치는 TEOS(tetraethylorthosilicate)와 같은 유전체 재료로 CVD나 플라즈마-어시스트 CVD와 같은 종래 증착 공정을 이용해서 충진되고, 그 후 상기 구조는 CMP(chemical-mechanical polishing) 또는 그리딩(grinding)과 같은 종래의 평탄 공정을 이용해서 평탄화되는데, 선택사항인 패드 질화물 또는 polySi 층(18)의 상부 표면상에 멈춘다. 선택사항으로 치밀화(densification) 단계가 트랜치를 충진한 후에 평탄화 전에 수행될 수 있다. 패드 질화물이 있는 경우에, 선택사항인 패드 질화물은 고온 인산(phosphoric acid)과 같은 화학적 에천트(etchant)를 이용해서 본 발명의 현 시점에서 제거된다.
도 4는 백-게이트(22)의 존재를 또한 도시하는데, 두 이웃하는 깊은 트랜치 분리 영역 사이에 위치하는 polySi 층(18)의 부분에 위치한다. 백-게이트(22)는 이온주입 및 어닐링에 의해 형성된다. NMOS 장치에 관해서, 백-게이트(22)는 N형, 더 바람직하게는 P형 도펀트를 polySi 층에 이온주입해서 형성된다. PMOS 장치에 관해서, P형 또는 더 바람직하게 N형 도펀트가 polySi 층(18)으로 이온주입된다.
이온주입(도 4에서 화살표(23)로 나타냄)은 당업자에 잘 알려진 종래의 기술을 이용해서 수행되고, 도펀트 영역을 확산시키고 활성화하는 조건 아래에서 어닐링이 수행된다. 특히, 어닐링은 약 5초 이상의 시간 주기 동안 약 800℃ 이상에서 Ar, N2나 He과 같은 불활성 가스 분위기에서 수행된다.
도 5는 깊은 트랜치 분리 영역(20) 및 polySi 층(18)(지금은 백-게이트(22))을 포함하는 도 4에 도시된 구조의 상부 표면상에 산화층(24)이 형성된 후에 형성 되는 구조를 도시하고, 핸들링(또는 캐리어) 웨이퍼(26)는 이전 형성된 산화층(24)의 표면 상부에 본딩되었다.
산화층(24)은 CVD나 플라즈마-어시스트 CVD와 같은 전형적인 증착 공정에 의해 형성되는 TEOS 층이다. 산화층(24)의 두께는 증착 공정의 조건 및 길이에 따라서 달라질 수 있다. 그러나, 전형적으로 산화층(24)은 약 150에서 약 250nm의 두께를 가진다.
(제2 SOI 웨이퍼일 수 있는) 핸들링 웨이퍼(26)는 Si-함유 기판(100), 산화층(110) 및 Si-함유층(120)을 포함한다. 또는 핸들링 웨이퍼(26)는 벌크 반도체 기판 또는 웨이퍼일 수 있다. 용어 "Si-함유"는 상술한 것과 동일한 의미이다. 본 발명의 방법을 따라서, 핸들링 웨이퍼는 Si-함유층(120)이 이전에 증착된 산화층(24)에 접하도록 배치된다. 핸들링 웨이퍼(26)의 배치 후에, 두 구조는 서로 접촉되고 함께 본딩된다.
일 실시예에서, 본 발명의 본딩 단계는 약 900℃에서 약 1100℃까지의 온도에서 약 1.5시간에서 약 2.5시간의 시간 주기 동안 두 웨이퍼를 가열하는(heating) 단계를 포함한다. 본 발명의 일 바람직한 실시예에서, 웨이퍼는 약 2시간의 시간 주기 동안 약 1050℃의 온도에서 본딩된다.
본 발명의 다른 실시예에서, 본딩 단계는 실온 본딩 공정을 이용해서 수행된다. 용어 "실온 본딩 공정"은 약 18℃에서 약 27℃까지의 온도, 더 바람직하게는 약 20℃에서 약 25℃의 온도에서 수행되는 본딩 공정을 나타낸다. 실온 본딩 공정 은 전형적으로 He, N2 또는 Ar과 같은 불활성 분위기에서 수행되고, 외력(external force)이 구조에 가해져서 본딩 프로세스를 돕는다. 두 웨이퍼의 본딩 뒤에, 도 5에 도시된 구조가 위가 아래로 뒤집어져서 예컨대, 도 6에 도시된 구조가 제공된다.
다음으로, 초기 웨이퍼의 Si-함유 기판(10) 및 매립된 산화 영역(12)이 제거되고, Si-함유층(14)의 표면에 멈춘다. Si-함유층(14)은 그 후 평탄화되어 깊은 트랜치 분리 영역(20)의 표면에 멈춘다. 이들 단계가 수행된 뒤에 형성된 결과적인 구조가 예컨대 도 7에 도시된다. 특히, 초기 웨이퍼의 Si-함유 기판(10) 및 매립된 산화층(12)은 당 업계에 널리 알려진 종래 공정을 이용해서 달성된다. 예컨대, 초기 웨이퍼의 Si-함유 기판(10) 및 매립된 산화층(12)은 CMP나 그리딩과 같은 단일 연마 단계를 이용해서 제거될 수 있고, 또는 별개의 분리된 제거 공정 단계들을 이용해서 제거된다. 본 발명에서는 별개의 분리된 제거 공정을 사용하는 것을 선호하는데, 그 이유는 Si-함유층(14) 상에서 제거 공정이 멈추고 또한, 보다 선택적으로 이루어지게 하기 위함이다.
본 발명에서 별개의 분리된 제거 공정이 채택되는 경우에는, 산화층과 비교해서 Si-함유 재료를 제거하는데 더 높은 선택비를 가지는 CMP 공정을 이용해서 초기 웨이퍼의 Si-함유 기판(10)이 먼저 제거되고 매립 산화층(12)에서 공정이 멈춘 상태로 된다. 다음에, 산화 공정이 선택사항으로 수행되어 산화물만이 상기 본딩된 웨이퍼의 노출된 표면상에 남아 있도록 한다. Si-함유 기판(10)의 제거 및 선 택사항인 산화 단계의 수행 후에, Si-함유 재료와 비교해서 산화물을 제거하는데 더 높은 선택비를 가지는 종래의 화학적 습식 에칭 공정이 채택된다. 예컨대, 본 발명에서 HF 에칭 공정이 본딩된 구조로부터 매립된 산화물 층(12)을 제거하기 위해 채택될 수 있다. 다양한 제거 공정에 의해 초기 웨이퍼의 Si-함유층(14)을 노출할 수 있음을 유의할 필요가 있다. Si-함유층(14)은 그 후 CMP와 같은 평탄화 공정을 수행해서 얇아진다. 평탄화 공정이 수행된 후 Si-함유층(14)의 두께는 약 25nm 이하이다.
도 8은 Si-함유층(14) 및 깊은 트랜치 영역(20)의 노출된 표면 위에 희생 산화층(28)이 형성된 후의 결과 구조를 도시한다. 희생 산화층(28)은 열적 산화 공정에 의해 형성될 수 있고, 또는 희생 산화층(28)은 CVD나 플라즈마-어시스트 CVD와 같은 종래의 증착 공정에 의해 형성될 수 있다. 희생 산화층(28)의 두께는 본 발명에 중요한 것은 아니나, 전형적으로 희생 산화층(28)의 두께는 약 3에서 약 10nm의 두께를 가진다.
본 발명의 현 시점에서(도 8 참조), 전형적으로 이온(30)(N 또는 P형)이 Si-함유층(14) 부분으로 이온주입된다. 이온주입되는 이온의 유형은 형성된 장치의 유형에 따른다. B는 P형 도펀트로 전형적으로 채택되고, P나 As가 N형 도펀트로 채택된다. 이온(30)이 주입된 영역은 보디(32), 즉 장치의 장치 채널이 된다. 보디(32)를 형성하기 위해 표준 이온주입 조건을 이용하는 마스크된 이온주입 공정이 사용된다. 보디 이온주입 후에, 보디(32) 내의 도펀트를 활성화하기 위해 비활성 분위기 내에서 수행되는 종래의 어닐링 공정이 수행된다. 본 발명에 보디(32) 내 의 도펀트를 활성화하기 위해 다양한 어닐링 온도 및 시간이 채택될 수 있지만, 약 1000℃ 온도에서 약 5초 동안 Ar 내에서 어닐링하는 것이 바람직하다.
도 9는 하부의 보디(32), 즉 Si-함유층(14)을 노출하기 위해 희생 산화층(28)을 구조로부터 제거하고 프런트-게이트 유전체(34)의 형성 후에 형성된 구조를 도시한다. 특히, 희생 산화층(28)은 종래의 습식 에칭 공정을 이용해서 구조로부터 제거되는데, 산화물을 제거하는데 더 선택적인 습식 에천트가 채택된다. 예컨대, HF는 구조로부터 희생 산화막을 제거하는데 사용될 수 있다.
다음으로, 게이트 유전체(34)가 보디(32)를 포함하는 최소한 노출된 Si-함유 표면상에 형성된다. 게이트 유전체(34)는 종래의 열적 성장 공정을 이용해서 보디(32)뿐만 아니라 Si-함유층(14)의 노출된 표면상에 형성된다. 프런트 게이트 유전체로 역할하는 게이트 유전체(34)는 약 1에서 약 5nm의 두께를 가지는 얇은 층이다. 게이트 유전체(34)는 SiO2, Al2O3, Ta2O3, TiO2 및 페로브스카이트형 산화물(perovskite-tpye oxide)과 같은 종래의 산화물을 포함하는데, 이에 한정되는 것은 아니다.
게이트 유전체(34)의 형성 후에, 폴리실리콘 게이트(36)(프런트-사이드 게이트로 기능함)가 보디(32) 위의 게이트 유전체(34) 위에 형성된다(도 10 참조). 도핑된 폴리실리콘으로 이루어진 polySi 게이트(36)는 종래 증착 공정을 이용해서 게이트 유전체 상에 폴리실리콘을 먼저 증착되고, 리소그라피 및 에칭이 최종 게이트 구조를 형성하는데 사용된다. 폴리실리콘은 증착 공정 동안에 인시츄로 도핑되거 나 또는 증착 후에 종래의 이온주입 및 어닐링을 이용해서 폴리실리콘 게이트가 도핑될 수 있다. 본 발명의 일부 실시예에서, 폴리실리콘 게이트 도핑은 소스/드레인 영역의 형성 전까지 지연될 수 있다. 도 10에서, 질화물 또는 산화질화물로 이루어진 하드마스크(38)가 패터닝 단계 전에 폴리실리콘 게이트(36)의 상부 표면 위에 형성되는 실시예가 도시된다.
폴리실리콘 게이트(36)는 이후 게이트의 수직 측벽 주위와 그것의 수평 표면상에 산화 라이너(40)를 형성할 수 있는 게이트 재산화 공정이 취해진다. 재산화는 O2나 공기와 같은 산화 분위기에서 약 800℃ 이상에서 약 5분 이하의 시간 주기 동안 수행된다.
다음에, 희생 스페이서(42)가 종래의 증착 및 에칭을 이용해서 polySi 게이트(36)의 각 측벽 주위로 형성된다. 희생 스페이서(42)는 질화물, 산화질화물 또는 이들의 결합을 포함한다. 희생 스페이서(42)를 포함하는 결과적인 구조가 예컨대 도 11에 도시된다. 희생 스페이서(42)는 바닥에서 측정했을 때 약 50에서 약 100nm의 폭을 가지는 넓은 스페이서이다. 넓은 스페이서는 본 발명의 다음 단계에 너무 큰 언더컷(undercut)을 방지하기 위해 필요하다. 희생 스페이서(42)는 후에 형성될 게이트 스페이서보다 더 두껍다.
다음에, 얇은 트랜치(44)가 다음의 기술을 이용해서 도 11에 도시된 구조로 형성된다. 얇은 트랜치(44)를 포함하는 결과적인 구조가 예컨대 도 12에 도시된다. 얇은 트랜치(44)의 에지(45)의 적어도 하나가 이전에 형성된 polySi 게이트 (36)의 에지(37) 중 하나에 정렬됨을 주목하라. 백-게이트(22)도 polySi 게이트(36)의 에지(37)에 자기 정렬됨을 또한 주목하라. 특히, 도 12에 도시된 구조는 먼저 화확적 에칭 단계를 통해 희생 스페이서(42) 및 polySi 게이트(36)로 보호되지 않는 게이트 유전체(34)의 부분을 제거해서 형성된다. 화학적 에칭 단계는 게이트 유전체(34)의 노출된 부분을 선택적으로 제거하는 희석 불산과 같은 화학적 에천트를 이용한다. 본 에칭 단계는 하부의 Si-함유층(14)을 드러낸다.
Si-함유층(14)의 노출된 부분은 이후, 일정 시간의 등방성 RIE(reactive-ion etching) 단계가 취해지는데, 백-게이트 유전체(16) 상에 멈출 수 있는 화학적 에천트가 채택된다. 다음으로, 보디(32)의 노출된 측벽 부분은 급속 열 산화 공정이 취해진다. 급속 열 산화 공정은 전형적으로 약 800의 온도에서 약 5 내지 10초의 시간 주기 동안 수행된다. 급속 열 산화 공정은 얇은(약 4nm 이하 정도의) 산화막(46)을 보디(32)의 측벽 내 및 위에 형성한다. 제2 일정 시간 등방성 RIE나 KOH 습식 식각이 이후 수행되어, 언더컷 및 얕은 트랜치(44)의 형성을 완료한다. 얕은 트랜치(44)는 구조의 최상부 표면으로부터 측정해서 약 50nm이하의 깊이를 가진다.
얕은 트랜치(44)의 형성 후에, 얕은 트랜치(44)는 TEOS와 같은 트랜치 유전체 재료로 충진되고, 이후 상기 구조는 평탄화 및 리세스된다. 이들 공정 단계가 수행된 후에 형성된 결과적인 구조가 예컨대 도 13에 도시된다. 도 13에서, 참조번호 47은 본 발명에서 형성된 얕은 트랜치 분리 영역을 나타낸다.
이후, 희생 스페이서(42)(및 있다면 선택사항인 하드마스크(38))가 도 13에 도시된 구조로부터 희생 산화 스페이서(42)(및 있다면 선택사항인 하드마스크(38)) 를 제거하는 고온 인산과 같은 화학적 에천트를 이용해서 선택적으로 제거된다. 희생 스페이서(42)의 제거 후에, 소스/드레인 확장부(48)가 보디(32) 내에 종래의 이온주입 및 어닐링을 이용해서 형성된다. 선택사항인 할로 이온주입 영역(미 도시)도 형성될 수 있다. 어닐링이 다양한 조건을 이용해서 수행될 수 있음에도, 약 900℃ 온도에서 5초의 시간 주기 동안 Ar 내에서 이온주입된 소스/드레인 확장부가 어닐링 되는 것이 바람직하다. 희생 스페이서(42) 제거 및 소스/드레인 확장부(48)와 선택사항인 할로 형성 후의 결과적인 구조가 예컨대, 도 14에 도시된다. 스페이서(48)는 프런트 및 백 게이트 에지에 자기 정렬된다.
질화물, 산화질화물 또는 이들의 결합물을 포함하는 스페이서(50)가 폴리실리콘 게이트(36)의 수직 측벽 주위로 형성된다. 스페이서(50)는 절연 재료의 증착과 후속 에칭으로 형성된다. 도 15는 폴리실리콘 게이트(36)의 수직 측벽 주위로 형성된 스페이서(50)를 가지는 결과적인 구조를 도시한다.
스페이서 형성 후에, 소스/드레인 영역(52)(도 16 참조)은 종래의 이온 주입 및 어닐링 공정을 이용해서 각 스페이서(50)에 접하는 보디(32) 내에 형성된다. 소스/드레인 확장부(48)는 소스/드레인 영역(52)이 일부를 형성하므로, 소스/드레인 영역(52)이 프런트 게이트, 즉 polySi 게이트(36)뿐만 아니라 백-게이트(22)에 자기 정렬한다고 할 수 있다. 다양한 어닐링 조건이 다시 채택될 수 있음에도, 약 1000℃ 온도에서 약 5초의 시간 주기 동안 Ar 내에서 어닐링 되는 것이 바람직하다.
솟은 소스/드레인 영역(54)은 도 16에 묘사된 것과 같이, 당업자에 널리 알 려진 종래의 공정을 이용해서 소스/드레인 영역(52)의 표면상에 형성된다. 특히, 소스/드레인 영역(52)의 노출된 표면이 먼저 HF 딥(dip)이나 다른 관련 공정을 이용해서 세정된다. 세정 단계 후에, 솟은 소스/드레인 영역(54)은 에피 폴리실리콘이나 Si 층을 노출된 소스/드레인 영역에 증착하고 증착된 에피 Si이나 Si 층을 이온주입 및 어닐링으로 도핑해서 형성된다. 에피 Si이나 Si(참조번호 56)의 층은 polySi 게이트(36) 상에 형성된다.
다음에, 도 17에 도시된 것과 같이 종래 BEOL 공정 단계들이 도 16에 도시된 장치를 외부 장치 및/또는 구조 내에 있을 수 있는 다른 장치와 연결하기 위해 수행될 수 있다. 종래 살리시데이션 공정(salicidation process)을 이용해서 솟은 소스/드레인 영역(54) 및 게이트 상의 층(56)의 부분을 실리사이드 영역(58)으로 전환하는 단계, BPSG(boron doped phosphorus silicate glass)와 같은 절연 재료 층(60)을 증착에 의해 형성하고 이를 평탄화하는 단계, 리소그라피 및 에칭으로 절연층(60)에 콘택트 개구를 제공하는 단계 및 도전성 재료(62)로 콘택트 개구를 충진하는 단계가 BEOL 공정 단계들에 포함된다. 채택된 도전성 재료는 Cu, Al, W, 폴리실리콘 및 다른 도전성 재료를 포함하는데 이에 한정되는 것은 아니다. 백-게이트의 표면으로 확장되는 콘택트 영역이 백-게이트 콘택트이고, 소스/드레인 영역으로 확장되는 콘택트 영역은 S/D 콘택트로 인용됨을 주목하라.
도 15, 16 및 17로 도시된 구조에서, polySi 백-게이트(22)는 프런트-게이트, 즉 폴리실리콘 게이트(36)의 임계 전압을 제어할 수 있는데, 프런트 및 백 인터페이스에서의 표면 포텐셜이 서로 강하게 결합하고 있고, 각각 프런트 및 백-게 이트 유전체에 용량성으로 결합하기 때문이다. 그래서, 실리콘막을 통한 포텐셜 및 그래서 전하는 프런트 및 백-게이트 모두에서의 바이어스 조건으로 결정된다. 즉, 이온주입된 백-게이트는 프런트-게이트 장치의 임계 전압을 제어한다.
본 발명은 단일 기판상에 복수의 완전히 공핍된 CMOS 장치들을 형성하기 위해 사용될 수 있음을 주목할 수 있다. 완전히 공핍된 CMOS 장치 각각은 상술한 특성을 가질 수 있다.
본 발명은 특히 바람직한 실시예에 관해서 도시되고 기술되었음에도, 당업자는 본 발명의 사상을 벗어나지 않고 형태 및 상세한 점에서 상술한 것 및 다른 변화가 만들어질 수 있음을 이해할 것이다.

Claims (10)

  1. 반도체 장치를 제조하는 방법에 있어서,
    캐리어 웨이퍼(carrier wafer), 상기 캐리어 웨이퍼 상에 위치한 산화층, 상기 산화층 상에 위치한 polySi 백-게이트, 상기 polySi 백-게이트 상에 위치한 백-게이트 유전체 및 상기 백-게이트 유전체 상에 위치한 Si-함유층을 포함하는 구조를 제공하는 단계;
    상기 Si-함유층의 일부에 채널 영역을 형성하는 단계;
    상기 채널 영역 위에 프런트-게이트 유전체, 프런트 polySi 게이트 및 희생 스페이서(sacrificial spacer) － 상기 희생 스페이서는 상기 프런트-게이트 유전체의 일부를 마스킹함 － 를 포함하는 프런트 게이트 영역을 형성하는 단계;
    상기 Si-함유층의 일부를 노출시기기 위해 화학적 에칭에 의해 상기 희생 스페이서에 의해 마스킹되지 않은 상기 프런트-게이트 유전체의 일부를 제거하는 단계; 일정 시간의 화학적 에칭에 의해 상기 Si-함유층의 노출된 일부를 에칭해서, 상기 백-게이트 유전체에 멈추는 단계; 상기 Si-함유층의 노출된 표면을 산화시키는 단계; 및 언더커팅된 얕은 트랜지 분리 영역(undercutting shallow trench isolation regions)을 형성하기 위해 상기 백-게이트 유전체 및 상기 polySi 백-게이트를 에칭하는 단계에 의해서 이루어지는 상기 구조 내에 상기 언더커팅 얕은 트랜치 분리 영역을 형성하는 단계;
    상기 희생 스페이서를 제거하고, 상기 채널 영역 내에 소스/드레인 확장부를 형성하는 단계; 및
    상기 채널 영역 및 상기 채널 영역 내의 소스/드레인 영역 상부 위에 게이트 스페이서를 형성하는 단계를 포함하고, 상기 polySi 백-게이트가 상기 프런트 polySi 게이트 및 상기 소스/드레인 확장부와 자기 정렬(self-align)되어 있는 방법.
  2. 제1항에 있어서,
    상기 polySi 백-게이트는 도펀트를 상기 백-게이트 유전체 상에 형성된 polySi 층에 이온주입하고, 상기 이온주입된 도펀트를 어닐링해서 형성되는 방법.
  3. 제1항에 있어서,
    상기 백-게이트 유전체는 초기 SOI(silicon-on-insulator) 기판의 상기 Si-함유층 상에 열적 성장 공정(thermal growing process) 또는 증착(deposition)에 의해 형성되는 방법.
  4. 제1항에 있어서,
    상기 구조는 깊은 트랜치 분리 영역들을 더 포함하고, 각 깊은 트랜치 분리 영역은 상기 Si-함유층의 상부 표면과 동일 평면인 상부 표면을 가지는 방법.
  5. 제1항에 있어서,
    상기 구조의 상기 Si-함유층은 평탄화 공정에 의해 얇게 되는 방법.
  6. 제1항에 있어서,
    상기 구조는 상기 캐리어 웨이퍼를 상기 산화층과 접촉시키도록 위치시키고 본딩 단계를 수행해서 형성되는 방법.
  7. 제6항에 있어서,
    상기 본딩 단계는 약 900℃에서 약 1100℃까지의 온도에서 약 1.5시간에서 약 2.5시간의 시간 주기 동안 가열하는(heating) 단계를 포함하는 방법.
  8. 제6항에 있어서,
    상기 본딩 단계는 불활성 분위기에서 약 18℃에서 약 27℃까지의 온도에서 수행되는 방법.
  9. 제1항에 있어서,
    상기 채널 영역은 이온주입 및 어닐링으로 형성되는 방법.
  10. 제9항에 있어서,
    희생 산화층(sacrificial oxide layer)은 상기 이온주입 전에 상기 Si-함유층 상에 형성되고;
    상기 희생 스페이서는 약 50에서 100nm의 폭을 가지고;
    상기 언더커팅된 얕은 트랜치 분리 영역은 케미컬 에칭, 등방성 리액티브 이온 에칭, 산화 및 제2 등방성 에칭의 단계로 형성되고;
    상기 희생 스페이서는 케미컬 에천트(chemical etchant)를 이용해서 제거되고;
    상기 게이트 스페이서는 증착 및 에칭으로 형성되고;
    상기 소스/드레인 영역은 상기 게이트 스페이서를 이온주입 마스크로 사용해서 이온주입 및 어닐링으로 형성되고;
    상기 소스/드레인 영역은 에피-Si 또는 Si층의 증착 및 이온주입과 어닐링으로 형성되고;
    상기 솟은 소스/드레인 영역 상에 실리사이드(silicide) 영역을 형성하는 단계; 및
    상기 구조 위에 도전체로 충진된 콘택트 개구를 포함하는 절연층을 형성하는 단계를 더 포함하는 방법.
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