DE602004003967T2 - Bauelemente-schwellensteuerung eines front-gate-silicium-auf-isolator-mosfet unter verwendung eines selbstausgerichteten back-gate - Google Patents

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Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf die Halbleiterbauelementfertigung und spezieller auf ein Verfahren zur Herstellung eines vollständig verarmten komplementären Metall-Oxid-Halbleiter(CMOS)-Bauelements, das ein Rückgate beinhaltet, das zu dem Frontgate sowie zu den Source/Drain-Erweiterungen selbstjustiert ist.
  • Stand der Technik
  • Die gleichzeitige Reduktion von Versorgungs- und Schwellenspannungen für Silicium-auf-Isolator(SOI)-CMOS-Konstruktionen geringer Leistung ohne Auftreten von Leistungsfähigkeitsverlusten erreicht eventuell die Grenze von verkleinernden Rückführungen, da die statische Leistungsdissipation zu einem signifikanten Teil der Gesamtleistungsgleichung wird. Um den widerstreitenden Anforderungen von hoher Leistungsfähigkeit während aktiven Schaltkreis-/Systemperioden und geringer Leistung während Schaltkreis-/Systemleerlaufperioden zu genügen, ist ein dynamisches Schwellenspannungssteuerschema notwendig.
  • Für SOI-Metall-Oxid-Feldeffekttransistoren (MOSFETs) gibt es zwei Betriebsarten: 1) vollständig verarmter (FD) und 2) partiell verarmter (PD) Kanalbereich (d.h. Körper). In herkömmlichen, äußerst vollständig verarmten SOI-Bauelementen ist die Siliciumdünnschichtdicke üblicherweise kleiner oder gleich der halben Verarmungsbreite des Volumen(Bulk)-Bauelements. Die Oberflächenpotentiale an der vorderen und hinteren Grenzfläche sind stark miteinander gekoppelt und durch das Frontgate-Dielektrikum und das vergrabene Oxid mit dem Frontgate beziehungsweise dem Substrat kapazitiv gekoppelt. Daher ist das Potential überall in der Siliciumdünnschicht und folglich die Ladung durch die Vorspannungsbedingungen sowohl auf dem Frontgate als auch auf dem Substrat bestimmt. Mittels Ersetzen des Substrats durch ein Rückgate wird das Bauelement zu einem Doppelgate-Bauelement.
  • Die vollständig verarmte Konstruktion ist charakteristisch für SOI, da das Frontgate und das Rückgate beide die Kontrolle über die Ladung in der Siliciumdünnschicht haben. In dem stark partiell verarmten Bauelement hat das Rückgate oder das Substrat keinen Einfluss auf das Vorderseitenpotential. Im mittleren Bereich ist das Bauelement nominell partiell verarmt und kann durch Anlegen einer Vorspannung vollständig verarmt werden, so dass weiterhin eine Kopplung der Vorder- und Rückseitenpotentiale auftritt.
  • Für einen SOI-CMOS-Betrieb niedriger Leistung mit Rückgate müssen die Rückgatespannungen minimiert werden. Dies erfordert die Verwendung eines Rückgate-Dielektrikums, das eine Dicke von etwa 3 nm bis etwa 6 nm für Sub-50nm-Bauelemente aufweist. Unglücklicherweise führt ein derartiges Dielektrikum mit dünnem Rückgate zu einer Erhöhung der Gate-zu-Source/Drain-Kapazität, es sei denn, die Rückgatestruktur wird selbstjustiert zu dem Frontgate und den Source/Drain-Erweiterungen hergestellt, was diese Kapazität minimiert und dadurch die Bauelement- und Schaltkreisleistungsfähigkeit steigert.
  • Bis heute sind keine adäquaten Mittel vorhanden, die vollständig verarmte CMOS-Bauelemente mit Rückgate herstellen können, in denen das Rückgate zu dem Bauelement-Frontgate sowie zu den Source-/Drain-Erweiterungen selbstjustiert ist. Im Hinblick auf den vorstehend erwähnten Stand der Technik besteht eine fortgesetzte Notwendigkeit zur Bereitstellung eines SOI-MOSFET-Bauelements, das eine derartige Selbstjustierung zwischen dem Rückgate, dem Frontgate und den Source-/Drain-Erweiterungen beinhaltet.
  • Das Dokument US 6339002 offenbart ein Verfahren zur Herstellung eines SOI-MOSFET mit einem Rückgate, das selbstjustiert zu dem Frontgate und den Source-/Drainbereichen ist.
  • Offenbarung der Erfindung
  • Die vorliegende Erfindung stellt demgemäß ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß Anspruch 1 bereit.
  • Das Poly-Si-Rückgate wird vorzugsweise durch Implantieren von Dotierstoffen in eine Poly-Si-Schicht, die oben auf dem Rückgate-Dielektrikum ausgebildet ist, und Tempern der implantierten Dotierstoffe gebildet.
  • Das Rückgate-Dielektrikum wird vorzugsweise auf der Si enthaltenden Schicht eines anfänglichen Silicium-auf-Isolator(SOI)-Substrats durch einen thermischen Aufwachsprozess oder Deposition gebildet.
  • Die gebondete Struktur beinhaltet des Weiteren vorzugsweise tiefe Grabenisolationsbereiche, wobei jeder tiefe Grabenisolationsbereich eine Oberseite aufweist, die koplanar zu einer Oberseite der Si enthaltenden Schicht ist.
  • Die Si enthaltende Schicht der gebondeten Struktur wird vorzugsweise durch einen Planarisierungsprozess dünner gemacht.
  • Die gebondete Struktur wird vorzugsweise mittels Positionieren des Trägerwafers derart, dass er in Kontakt mit der Oxidschicht ist, und Durchführen eines Bondschritts gebildet.
  • Der Bondschritt beinhaltet vorzugsweise eine Erwärmung auf eine Temperatur von etwa 900 °C bis etwa 1100 °C während einer Zeitspanne von etwa 1,5 Stunden bis etwa 2,5 Stunden.
  • Der Bondschritt wird vorzugsweise bei einer Temperatur von etwa 18 °C bis etwa 27 °C in Anwesenheit einer inerten Umgebung durchgeführt.
  • Der Kanalbereich wird vorzugsweise durch Ionenimplantation und Tempern gebildet.
  • Auf der Si enthaltenden Schicht wird vor der Ionenimplantation vorzugsweise eine Opferoxidschicht gebildet.
  • Die Opferabstandshalter weisen vorzugsweise eine Breite von etwa 50 nm bis etwa 100 nm auf.
  • Die flachen Unterätz-Grabenisolationsbereiche werden vorzugsweise durch die Schritte eines chemischen Ätzens, eines isotropen reaktiven Ionenätzens, einer Oxidation und eines zweiten isotropen Ätzvorgangs gebildet.
  • Die Opferabstandshalter werden vorzugsweise unter Verwendung eines chemischen Ätzmittels entfernt; die Gateabstandshalter werden durch Deposition und Ätzen gebildet.
  • Die Source-/Drainbereiche werden vorzugsweise durch Ionenimplantation und Tempern unter Verwendung der Gateabstandshalter als Implantationsmaske gebildet.
  • Die Source-/Drainbereiche werden vorzugsweise durch Deposition einer Epi-Si- oder Si-Schicht und Ionenimplantation und Tempern gebildet.
  • Das Verfahren umfasst des Weiteren vorzugsweise die Bereitstellung von Silicidbereichen auf den erhabenen Source-/Drainbereichen.
  • Das Verfahren umfasst des Weiteren vorzugsweise das Bilden einer isolierenden Schicht mit leitfähig gefüllten Kontaktöffnungen auf der Struktur.
  • Die vorliegende Erfindung stellt somit vorzugsweise eine SOI-CMOS-Technologie bereit, durch die ein Polysilicium-Rückgate, d.h. Poly-Si-Rückgate, zur Steuerung der Schwellenspannung des Frontgate-Bauelements verwendet wird und die nMOS- und pMOS- Rückgates unabhängig voneinander und von den Frontgates geschaltet werden. Speziell stellt die vorliegende Erfindung ein Verfahren zur Herstellung eines vollständig verarmten CMOS-Bauelements mit Rückgate bereit, bei dem das Rückgate des Bauelements selbstjustiert zu dem Frontgate des Bauelements sowie zu den Source-/Drain-Erweiterungen ist. Eine derartige Struktur minimiert die Kapazität, während die Bauelement- und Schaltkreisleistungsfähigkeit gesteigert wird.
  • Das vollständig verarmte CMOS-Bauelement mit Rückgate der vorliegenden Erfindung wird unter Verwendung von SIMOX (Separation durch Ionenimplantation von Sauerstoff) oder gebondeten SOI-Wafern, Waferbonden und Dünnermachen, Poly-Si-Ätzen, chemische Gasphasenabscheidung bei niedrigem Druck und chemisch-mechanisches Polieren hergestellt.
  • Speziell beinhaltet das Verfahren der vorliegenden Erfindung vorzugsweise die Schritte:
    Bereitstellen einer Struktur mit einem Trägerwafer, einer auf dem Trägerwafer positionierten Oxidschicht, einem Poly-Si-Rückgate, das sich auf der Oxidschicht befindet, einem Rückgate-Dielektrikum, das sich auf dem Poly-Si-Rückgate befindet, und einer Si enthaltenden Schicht, die sich auf dem Rückgate-Dielektrikum befindet;
    Bilden eines Kanalbereichs in einem Teil der Si enthaltenden Schicht;
    Bilden eines Frontgatebereichs mit einem Frontgate-Dielektrikum, einem Front-Poly-Si-Gate und Opferabstandshaltern auf dem Kanalbereich;
    Bilden von flachen Unterätz-Grabenisolationsbereichen in der Struktur;
    Entfernen der Opferabstandshalter und Bilden von Source-/Drain-Erweiterungen in den Kanalbereich hinein; und Bilden von Gateabstandshaltern auf der Oberseite des Kanalbereichs und von Source-/Drainbereichen in dem Kanalbereich, wobei das Poly-Si-Rückgate selbstjustiert zu dem Front-Poly-Si-Gate und den Source-/Drain-Erweiterungen ist.
  • Kurzbeschreibung der Zeichnungen
  • Nunmehr wird eine bevorzugte Ausführungsform der vorliegenden Erfindung lediglich beispielhaft unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in denen:
  • 1 eine Bilddarstellung (durch eine Querschnittansicht) ist, die einen anfänglichen SOI-Wafer darstellt, der in der vorliegenden Erfindung verwendet werden kann.
  • 2 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die Struktur von 1 nach der Bildung eines Rückgate-Dielektrikums auf einer Oberseite des SOI-Substrats veranschaulicht.
  • 3 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die Struktur von 2 mit einer auf dem Rückgate-Dielektrikum gebildeten Poly-Si-Schicht veranschaulicht.
  • 4 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die Struktur nach der Bildung von Isolationsbereichen und einer Rückgate-Implantation und Tempern veranschaulicht.
  • 5 eine Bilddarstellung (durch eine Querschnittansicht) ist, die das Bonden eines Halte (oder Träger)-Wafers an die in 4 gezeigte Struktur veranschaulicht.
  • 6 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die Struktur von 5 nach dem Durchführen eines Oben-nach-unten-Umdrehschritts veranschaulicht.
  • 7 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die Struktur veranschaulicht, die nach Polieren, Oxidation und Ätzen gebildet ist.
  • 8 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die Struktur nach Bauelementkanal-, d.h. Körper-, Implantation und Tempern veranschaulicht.
  • 9 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die Struktur nach der Bildung des Frontgate-Dielektrikums veranschaulicht.
  • 10 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die Struktur nach der Bildung des Poly-Si-Gateleiters veranschaulicht.
  • 11 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die Struktur nach der Bildung von Opferabstandshaltern veranschaulicht.
  • 12 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die Struktur nach der Bildung von flachen Gräben veranschaulicht.
  • 13 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die Struktur nach Grabenfüllung, -planarisierung und -vertiefung veranschaulicht.
  • 14 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die Struktur nach einer Entfernung der Opferabstandshalter, einer Source-/Drain-Erweiterung und optionalen Halo-Implantationen und Tempern veranschaulicht.
  • 15 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die Struktur nach der Bildung der Gateabstandshalter veranschaulicht, die an das Poly-Si-Gate angrenzen.
  • 16 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die Struktur nach Source-/Drainbildung und der Bildung von erhabenen Source/Drains veranschaulicht.
  • 17 eine Bilddarstellung (durch eine Querschnittansicht) ist, welche die endgültige Struktur der vorliegenden Erfindung nach Durchführung von Silicidierung, Dielektrikumdeposition und Kontaktbildung veranschaulicht.
  • Ausführungsform der Erfindung
  • Nunmehr wird die vorliegende Erfindung, die ein Verfahren zur Herstellung eines vollständig verarmten CMOS-Bauelements mit Rückgate bereitstellt, bei dem das Rückgate die Schwellenspannung des Frontgates steuert, detaillierter unter Bezugnahme auf die Zeichnungen beschrieben, welche die vorliegende Anmeldung begleiten. In den begleitenden Zeichnungen sind gleiche und/oder entsprechende Elemente durch gleiche Bezugszeichen bezeichnet.
  • 1 stellt ein anfängliches SOI-Substrat dar, das in der vorliegenden Erfindung eingesetzt werden kann. Die Ausdrücke "SOI-Substrat" und "SOI-Wafer" werden in der vorliegenden Anmeldung austauschbar verwendet. Speziell beinhaltet das anfängliche SOI-Substrat oder der SOI-Wafer von 1 eine vergrabene Oxidschicht 12, die das Si enthaltende Substrat 10 von der Si enthaltenden Schicht 14 isoliert. Die Si enthaltende Schicht 14 ist die SOI-Schicht, in der aktive Bauelementbereiche ausgebildet werden können. Der Ausdruck "Si enthaltend", wie er hierin verwendet wird, bezeichnet ein Halbleitermaterial, das wenigstens Silicium enthält. Illustrative Beispiele derartiger Si enthaltender Halbleitermaterialien beinhalten Si, SiGe, SiC, SiGeC, Si/Si, Si/SiC oder Si/SiGeC, sind jedoch nicht hierauf beschränkt. Ein vergrabener Oxidbereich 12 kann ein kontinuierlicher vergrabener Oxidbereich sein, wie in 1 gezeigt, oder er kann ein nicht kontinuierlicher, d.h. strukturierter, vergrabener Oxidbereich sein (nicht gezeigt). Die nicht kontinuierlichen vergrabenen Oxidbereiche sind diskrete und isolierte Bereiche oder Inseln, die von Si enthaltenden Schichten, d.h. Schichten 10 und 14, umgeben sind.
  • An diesem Punkt der vorliegenden Erfindung wird die Si enthaltende Schicht mit einem n- oder p-leitenden Dotierstoff schwach dotiert. Der Ausdruck "schwach dotiert" wird hierin dazu verwendet, eine Dotierstoffkonzentration von etwa 1 × 1014 Atome/cm3 bis etwa 5 × 1015 Atome/cm3 zu bezeichnen, wobei eine Dotierstoffkonzentration von etwa 2 × 1015 Atome/cm3 bevorzugter ist.
  • Das SOI-Substrat kann unter Verwendung herkömmlicher SIMOX-Prozesse (Separation durch Ionenimplantation von Sauerstoff) gebildet werden, die dem Fachmann allgemein bekannt sind. Alternativ kann das SOI-Substratmaterial unter Verwendung anderer herkömmlicher Prozesse hergestellt werden, die zum Beispiel einen thermischen Bond- und Schneidprozess umfassen.
  • Zusätzlich zu den vorstehenden Techniken kann das in der vorliegenden Erfindung verwendete anfängliche SOI-Substrat durch Depositionsprozesse ebenso wie Lithograpie und Ätzen gebildet werden (was bei der Herstellung eines strukturierten Substrats verwendet wird). Speziell kann die anfängliche Struktur durch Aufbringen einer Oxiddünnschicht auf eine Oberfläche eines Si enthaltenden Substrats über einen herkömmlichen Depositions- oder thermischen Aufwachsprozess, optionales Strukturieren der Oxiddünnschicht durch Verwenden von herkömmlicher Lithographie und Ätzen und anschließendes Bilden einer Si enthaltenden Schicht auf der Oxidschicht unter Verwendung eines herkömmlichen Depositionsprozesses gebildet werden, der zum Beispiel chemische Gasphasenabscheidung (CVD), plasmaunterstützte CVD, Sputtern, Aufdampfung, Deposition aus einer chemischen Lösung oder epitaxiales Si-Aufwachsen umfasst.
  • Die Dicke der verschiedenen Schichten des anfänglichen SOI-Substrats kann in Abhängigkeit von dem bei der Herstellung desselben verwendeten Prozess variieren. Typischerweise weist jedoch die Si enthaltende Schicht 14 eine Dicke von etwa 100 nm bis etwa 200 nm auf. Im Fall der vergrabenen Oxidschicht 12 kann jene Schicht eine Dicke von etwa 100 nm bis etwa 400 nm aufweisen. Die Dicke der Si enthaltenden Substratschicht, d.h. der Schicht 10, ist für die vorliegende Erfindung nicht von Belang. Es sei erwähnt, dass die vorstehend vorgesehenen Dickenbereiche exemplarisch sind und in keinem Fall den Umfang der vorliegenden Erfindung begrenzen.
  • Als nächstes wird unter Verwendung eines herkömmlichen thermischen Aufwachsprozesses ein Rückgate-Dielektrikum 16 auf einer Oberfläche der Si enthaltenden Schicht 14 gebildet. Alternativ kann das Rückgate-Dielektrikum 16 durch einen herkömmlichen Depositionsprozess gebildet werden, der chemische Gasphasenabscheidung (CVD), plasmaunterstützte CVD, Deposition aus einer chemischen Lösung, Sputtern und Aufdampfung umfasst, jedoch nicht darauf beschränkt ist. Das Rückgate-Dielektrikum 16 kann ein Oxid, ein Nitrid und/oder ein Oxynitrid beinhalten, wobei Oxiden der Vorzug gegeben wird. Die Dicke des Rückgate-Dielektrikums 16 kann in Abhängigkeit von der bei der Herstellung desselben verwendeten Technik variieren. Typischerweise weist das Rückgate-Dielektrikum 16 jedoch eine Dicke von etwa 1 nm bis etwa 10 nm auf. Die resultierende Struktur mit dem Rückgate-Dielektrikum 16 ist zum Beispiel in 2 gezeigt. In 2 wurde ebenso wie in den verbleibenden Zeichnungen das Si enthaltende Substrat 10 des anfänglichen SOI-Wafers zwecks Klarheit weggelassen; die Ausnahme ist, wenn das Si enthaltende Substrat 10 entfernt wird, wie das in 7 der Fall ist. Das Si enthaltende Substrat 10 ist jedoch in jeder der 2 bis 6 als vorhanden anzusehen. Die Dicke der in 2 dargestellten Schicht 14 wurde zwecks Klarheit dicker als die ursprüngliche Dicke der Schicht 14 in 1 gezeigt.
  • Gemäß dem nächsten Schritt der vorliegenden Erfindung wird unter Verwendung einer chemischen Gasphasenabscheidung bei niedrigem Druck (LPCVD) eine Poly-Si-Schicht 18 auf einer oberen freigelegten Oberfläche des Rückgate-Dielektrikums 16 gebildet. Der Ausdruck "niedriger Druck" wird hierin dazu verwendet, einen CVD-Prozess zu bezeichnen, der bei einem Druck von etwa 5 Torr oder weniger durchgeführt wird. Die gebildete Poly-Si-Schicht 18 kann jede beliebige Dicke aufweisen, typischerweise weist die Poly-Si-Schicht 18 jedoch eine Dicke von etwa 100 nm bis etwa 200 nm auf. Die resultierende Struktur mit der Poly-Si-Schicht 18 ist zum Beispiel in 3 gezeigt. In einigen Ausführungsformen der vorliegenden Erfindung kann an diesem Punkt der vorliegenden Erfindung ein optionales Kontaktstellennitrid (nicht gezeigt) auf der Poly-Si-Schicht 18 gebildet werden.
  • 4 zeigt die Struktur, die nach der Bildung von tiefen Grabenisolationsbereichen 20 in der in 3 gezeigten Struktur gebildet wird. Wie gezeigt, werden die tiefen Grabenisolationsbereiche 20 durch die Poly-Si-Schicht 18 und das Rückgate-Dielektrikum 16 hindurch gebildet, wobei sie auf oder in der Si enthaltenden Schicht 14 enden. Es sei angemerkt, dass die tatsächliche Anzahl von tiefen Grabenisolationsbereichen die in den Zeichnungen gezeigte Anzahl übersteigen kann.
  • Die tiefen Grabenisolationsbereiche 20 werden durch Verwenden herkömmlicher Lithographie und Ätzen gebildet. Der bei der Bildung der Gräben der Isolationsbereiche verwendete Lithographieschritt umfasst die Schritte des Anbringens eines Photoresists (nicht gezeigt) an der freiliegenden Oberfläche der Poly-Si-Schicht 18 (oder dem optionalen Kontaktstellennitrid), des Belichtens des Photoresists mit einem Strahlungsmuster und des Entwickelns des Musters in das belichtete Photoresist unter Verwendung eines herkömmlichen Resistentwicklers. Der Ätzschritt, der in einem einzelnen Schritt oder mehreren Ätzschritten durchgeführt werden kann, beinhaltet die Verwendung eines herkömmlichen Trockenätzprozesses, wie von reaktivem Ionenätzen, Plasmaätzen oder Ionenstrahlätzen, von chemischem Nassätzen oder einer Kombination derselben. Der Ätzschritt bildet tiefe Gräben in die Struktur, die nachfolgend mit einem isolierenden Material gefüllt werden. Die tiefen Grabenisolationsbereiche 20 weisen typischerweise eine Grabentiefe von etwa 140 nm oder mehr auf.
  • Nach der Bildung der tiefen Gräben wird die Struktur einem optionalen Oxidationsprozess unterworfen, der einen dünnen Überzug (nicht separat bezeichnet) auf den freiliegenden Grabenseitenwänden bildet, die aus einem Si enthaltenden Material bestehen. Die Gräben (mit oder ohne den Überzug) werden unter Verwendung eines herkömmlichen Depositionsprozesses, wie CVD oder plasmaunterstütztem CVD, mit einem dielektrischen Material wie TEOS (Tetraethylorthosilicat) gefüllt, und danach wird die Struktur unter Verwendung eines herkömmlichen Planarisierungsprozesses planarisiert, wie chemisch-mechanischem Polieren (CMP) oder Schleifen, wobei auf der Oberseite entweder des optionalen Kontaktstellennitrids oder der Poly-Si-Schicht 18 gestoppt wird. Nach dem Füllen des Grabens, jedoch vor der Planarisierung kann ein optionaler Verdichtungsschritt durchgeführt werden. In Fällen, in denen das Kontaktstellennitrid vorliegt, wird das optionale Kontaktstellennitrid an diesem Punkt der vorliegenden Erfindung unter Verwendung eines chemischen Ätzmittels entfernt, wie heißer Phosphorsäure.
  • 4 zeigt außerdem das Vorhandensein eines Rückgates 22, das sich in einem Teil der Poly-Si-Schicht 18 befindet, der sich zwischen zwei benachbarten tiefen Grabenisolationsbereichen befindet. Das Rückgate 22 wird durch Ionenimplantieren und Tempern gebildet. Für NMOS-Bauelemente wird das Rückgate 22 durch Ionenimplantieren eines n-leitenden oder bevorzugter eines p-leitenden Dotierstoffes in die Poly-Si-Schicht gebildet. Für PMOS-Bauelemente werden p-leitende oder bevorzugter n-leitende Dotierstoffe in die Poly-Si-Schicht 18 ionenimplantiert.
  • Die Ionenimplantation (dargestellt durch Pfeile 23 in 4) wird unter Verwendung herkömmlicher Techniken durchgeführt, die dem Fachmann allgemein bekannt sind, während das Tempern unter Bedingungen durchgeführt wird, welche die Dotierstoffbereiche diffundieren und aktivieren. Speziell wird das Tempern in einer inerten Gasumgebung, wie Ar, N2 oder He, bei einer Temperatur von etwa 800 °C oder mehr während einer Zeitspanne von etwa 5 Sekunden oder mehr durchgeführt.
  • 5 stellt die Struktur dar, die nach der Bildung einer Oxidschicht 24 auf der Oberseite der in 4 gezeigten Struktur gebildet wird und die tiefen Grabenisolationsbereiche 20 und die Poly-Si-Schicht 18 (nunmehr Rückgate 22) beinhaltet, und ein Handhabungswafer (oder Trägerwafer) 26 wurde an die Oberseite der zuvor gebildeten Oxidschicht 24 gebondet.
  • Die Oxidschicht 24 ist typischerweise eine TEOS-Schicht, die durch einen herkömmlichen Depositionsprozess gebildet wird, wie CVD oder plasmaunterstützte CVD. Die Dicke der Oxidschicht 24 kann in Abhängigkeit von den Bedingungen und der Länge des Depositionsprozesses variieren. Typischerweise weist die Oxidschicht 24 jedoch eine Dicke von etwa 150 nm bis etwa 250 nm auf.
  • Der Handhabungswafer 26 (der ein zweiter SOI-Wafer sein kann) beinhaltet ein Si enthaltendes Substrat 100, eine Oxidschicht 110 und eine Si enthaltende Schicht 120. Alternativ kann der Handhabungswafer 26 ein Bulk-Halbleitersubstrat oder -Wafer sein. Der Ausdruck "Si enthaltend" weist die gleiche Bedeutung auf wie vorstehend angegeben. Gemäß dem Verfahren der vorliegenden Erfindung wird der Handhabungswafer derart positioniert, dass die Si enthaltende Schicht 120 der zuvor aufgebrachten Oxidschicht 24 zugewandt ist. Nach dem Positionieren des Handhabungswafers 26 werden die zwei Strukturen miteinander in Kontakt gebracht, und dann werden sie zusammengebondet.
  • In einer Ausführungsform beinhaltet der Bondschritt der vorliegenden Erfindung eine Erwärmung der zwei Wafer auf eine Temperatur von etwa 900 °C bis etwa 1100 °C während einer Zeitspanne von etwa 1,5 Stunden bis etwa 2,5 Stunden. In einer bevorzugten Ausführungsform der vorliegenden Erfindung werden die Wafer bei einer Temperatur von etwa 1050 °C während einer Zeitspanne von etwa 2 Stunden zusammengebondet.
  • In einer anderen Ausführungsform der vorliegenden Erfindung wird der Bondschritt unter Verwendung eines Raumtemperatur- Bondprozesses durchgeführt. Der Ausdruck "Raumtemperatur-Bondprozess" bezeichnet einen Bondprozess, der bei einer Temperatur von etwa 18 °C bis etwa 27 °C ausgeführt wird, wobei eine Temperatur von etwa 20 °C bis etwa 25 °C bevorzugter ist. Der Raumtemperatur-Bondprozess wird typischerweise in einer inerten Umgebung, wie He, N2 oder Ar, durchgeführt, und es kann eine externe Kraft an die Struktur angelegt werden, um den Bondprozess zu unterstützen. Nach dem Bonden der zwei Wafer wird die in 5 gezeigte Struktur umgedreht, Oberseite nach unten, wobei zum Beispiel die in 6 gezeigte Struktur bereitgestellt wird.
  • Als nächstes werden das Si enthaltende Substrat 10 und der vergrabene Oxidbereich 12 des anfänglichen Wafers entfernt, wobei auf einer Oberfläche der Si enthaltenden Schicht 14 gestoppt wird. Die Si enthaltende Schicht 14 wird dann planarisiert, wobei auf der Oberfläche des tiefen Grabenisolationsbereichs 20 gestoppt wird. Die resultierende Struktur, die nach der Durchführung dieser Schritte gebildet wird, ist zum Beispiel in 7 gezeigt. Speziell wird die Entfernung des Si enthaltenden Substrats 10 und der vergrabenen Oxidschicht 12 des anfänglichen Wafers unter Verwendung herkömmlicher Prozesse erreicht, die auf dem Fachgebiet allgemein bekannt sind. Das Si enthaltende Substrat 10 und die vergrabene Oxidschicht 12 des anfänglichen Wafers können zum Beispiel unter Verwendung eines einzelnen Polierschritts, wie CMP oder Schleifen, entfernt werden, oder die verschiedenen Schichten werden alternativ unter Verwendung von unterschiedlichen und separaten Entfernungsprozessschritten entfernt. Die Verwendung von unterschiedlichen und separaten Entfernungsprozessen ist hierin bevorzugt, da dies für mehr Selektivität sorgt und sicherstellt, dass der Entfernungsprozess auf der Si enthaltenden Schicht 14 stoppt.
  • Wenn unterschiedliche und separate Entfernungsprozesse in der vorliegenden Erfindung verwendet werden, wird das Si enthaltende Substrat 10 des anfänglichen Wafers unter Verwendung eines CMP-Prozesses, der eine hohe Selektivität für das Entfernen eines Si enthaltenden Materials im Vergleich zu Oxid aufweist, zuerst entfernt, wobei auf der vergrabenen Oxidschicht 12 gestoppt wird. Als nächstes kann optional ein Oxidationsprozess durchgeführt werden, um sicherzustellen, dass nur Oxid auf der freiliegenden Oberfläche des gebondeten Wafers verbleibt. Nach der Entfernung des Si enthaltenden Substrats 10 und der optionalen Durchführung des Oxidationsschritts wird ein herkömmlicher chemischer Nassätzprozess verwendet, der eine hohe Selektivität für das Entfernen von Oxid im Vergleich zu Si enthaltendem Material aufweist. Zum Beispiel kann in der vorliegenden Erfindung ein HF-Ätzprozess zum Entfernen der vergrabenen Oxidschicht 12 von der gebondeten Struktur verwendet werden. Man beachte, dass die verschiedenen Entfernungsprozesse die Si enthaltende Schicht 14 des anfänglichen Wafers freilegen. Die Si enthaltende Schicht 14 wird dann mittels Durchführen eines Planarisierungsprozesses, wie CMP, dünner gemacht. Die Dicke der Si enthaltenden Schicht 14 nach Durchführen des Planarisierungsprozesses beträgt etwa 25 nm oder weniger.
  • 8 zeigt die resultierende Struktur, die nach der Bildung einer Opferoxidschicht 28 auf der freigelegten Oberfläche der Si enthaltenden Schicht 14 und der tiefen Grabenbereiche 20 gebildet wird. Die Opferoxidschicht 28 kann durch einen thermischen Oxidationsprozess gebildet werden, oder die Opferoxidschicht 28 kann alternativ durch einen herkömmlichen Depositionsprozess gebildet werden, wie CVD oder plasmaunterstützte CVD. Die Dicke der Opferoxidschicht 28 ist für die vorliegende Erfindung nicht kritisch, typischerweise weist die Opferoxidschicht 28 jedoch eine Dicke von etwa 3 nm bis etwa 10 nm auf.
  • An diesem Punkt der vorliegenden Erfindung (siehe 8) werden typischerweise Ionen 30 (entweder n- oder p-leitend) in Teile der Si enthaltenden Schicht 14 implantiert. Der Ionentyp, der implantiert wird, ist von dem Bauelementtyp abhängig, der gebildet wird. Typischerweise wird B als n-leitender Dotierstoff verwendet, während P oder As als p-leitender Dotierstoff verwendet werden. Der Bereich, in dem Ionen 30 implantiert werden, wird der Körper, d.h. der Bauelementkanal, 32 des Bauelements. Bei der Bildung des Körpers 32 wird ein maskierter Ionenimplantationsprozess eingesetzt, der Standardimplantationsbedingungen verwendet. Nach der Körperimplantation wird ein herkömmlicher Temperprozess, der in einer inerten Umgebung durchgeführt wird, zur Aktivierung der Dotierstoffe innerhalb des Körpers 32 ausgeführt. Wenngleich zur Aktivierung der Dotierstoffe innerhalb des Körpers 32 in der vorliegenden Erfindung verschiedene Tempertemperaturen und -zeiten verwendet werden können, ist es bevorzugt, in Ar bei einer Temperatur von etwa 1000 °C während etwa 5 Sekunden zu tempern.
  • 9 zeigt die Struktur, die nach der Entfernung der Opferoxidschicht 28 von der Struktur zur Freilegung des darunterliegenden Körpers 32, d.h. der Si enthaltenden Schicht 14, und der Bildung eines Frontgate-Dielektrikums 34 gebildet wird. Speziell wird die Opferoxidschicht 28 unter Verwendung eines herkömmlichen Nassätzprozesses von der Struktur entfernt, bei dem ein chemisches Ätzmittel eingesetzt wird, das bei der Entfernung eines Oxids hoch selektiv ist. Zum Beispiel kann HF verwendet werden, um die Opferoxidschicht von der Struktur zu entfernen.
  • Als nächstes wird das Gate-Dielektrikum 34 auf wenigstens der freiliegenden, Si enthaltenden Oberfläche gebildet, die den Körper 32 beinhaltet. Das Gate-Dielektrikum 34 wird unter Verwendung eines herkömmlichen thermischen Aufwachsprozesses auf den freiliegenden Oberflächen des Körpers 32 sowie der Si enthaltenden Schicht 14 gebildet. Das Gate-Dielektrikum 34, das als Frontgate-Dielektrikum dient, ist eine dünne Schicht mit einer Dicke von etwa 1 nm bis etwa 5 nm. Das Gate-Dielektrikum 34 kann aus einem herkömmlichen Oxid, wie SiO2, Al2O3, Ta2O3, TiO2, und Oxiden vom Perowskit-Typ bestehen, ist jedoch nicht darauf beschränkt.
  • Nach der Bildung des Gate-Dielektrikums 34 wird ein Polysilicium-Gate 36 (das als Frontseitengate fungiert) über dem Gate-Dielektrikum 34 gebildet, das über dem Körper 32 liegt, siehe 10. Das Poly-Si-Gate 36, das aus dotiertem Polysilicium besteht, wird gebildet, indem zuerst Polysilicium unter Verwendung eines herkömmlichen Depositionsprozesses auf das Gate-Dielektrikum aufgebracht wird und dann Lithographie und Ätzen bei der Bildung der endgültigen Gatestruktur verwendet werden. Das Polysilicium wird entweder in-situ während des Depositionsprozesses dotiert, oder das Polysilicium-Gate kann alternativ nach der Deposition unter Verwendung von herkömmlicher Ionenimplantation und Tempern dotiert werden. In einigen Ausführungsformen der vorliegenden Erfindung kann die Dotierung des Polysilicium-Gates bis zur Bildung der Source-/Drainbereiche verzögert werden. In 10 ist eine Ausführungsform gezeigt, bei der eine Hartmaske 38, die aus einem Nitrid oder Oxynitrid besteht, vor dem Strukturierungsschritt auf einer Oberseite des Polysilicium-Gates 36 gebildet wird.
  • Das Polysilicium-Gate 36 wird dann einem Gate-Reoxidationsprozess unterworfen, der in der Lage ist, einen Oxidüberzug 40 an den vertikalen Seitenwänden des Gates und auf seiner oberen horizontalen Oberfläche zu bilden, wenn die Hartmaske 38 nicht vorhanden ist. Die Reoxidation wird in einer oxidierenden Umgebung, wie O2 oder Luft, bei einer Temperatur von etwa 800 °C oder mehr während einer Zeitspanne von etwa 5 Minuten oder weniger durchgeführt.
  • Als nächstes werden Opferabstandshalter 42 an jeder der Seitenwände des Poly-Si-Gates 36 unter Verwendung von herkömmlicher Deposition und Ätzen gebildet. Die Opferabstandshalter 42 beinhalten ein Nitrid, Oxynitrid oder eine Kombination derselben. Die resultierende Struktur mit den Opferabstandshaltern 42 ist zum Beispiel in 11 gezeigt. Die Opferabstandshalter 42 sind breite Abstandshalter mit einer Breite von etwa 50 nm bis etwa 100 nm, wie am Boden gemessen. Es sind breite Abstandshalter erforderlich, um im nächsten Schritt der vorliegenden Erfindung eine zu starke Unterätzung zu verhindern. Die Opferabstandshalter 42 sind dicker als die Gateabstandshalter, die später zu bilden sind.
  • Als nächstes werden unter Verwendung der folgenden Technik flache Gräben 44 in der in 11 gezeigten Struktur gebildet. Die resultierende Struktur mit den flachen Gräben 44 ist zum Beispiel in 12 gezeigt. Man beachte, dass wenigstens eine der Kanten 45 der flachen Gräben 44 zu einer der Kanten 37 des zuvor gebildeten Poly-Si-Gates 36 justiert ist. Man beachte außerdem, dass auch das Rückgate 22 zu der Kante 37 des Poly-Si-Gates 36 selbstjustiert ist. Speziell wird die in 12 gezeigte Struktur gebildet, indem über einen chemischen Ätzschritt zuerst Teile des Gate-Dielektrikums 34 entfernt werden, die nicht mit den Opferabstandshaltern 42 und dem Poly-Si-Gate 36 geschützt sind. Der chemische Ätzschritt verwendet ein chemisches Ätzmittel, wie verdünnte Flusssäure, das freiliegende Teile des Gate-Dielektrikums 34 selektiv entfernt. Dieser Ätzschritt legt die darunterliegende Si enthaltende Schicht 14 frei.
  • Die freigelegten Teile der Si enthaltenden Schicht 14 werden dann einem zeitgesteuerten isotropen reaktiven Ionenätz(RIE)-Schritt unterworfen, bei dem ein chemisches Ätzmittel eingesetzt wird, das in der Lage ist, auf dem Rückgate-Dielektrikum 16 zu stoppen. Als nächstes werden Seitenwandteile des Körpers 32 einem schnellen thermischen Oxidationsprozess unterworfen. Der schnelle thermische Oxidationsprozess wird typischerweise bei einer Temperatur von etwa 800 °C während einer Zeitspanne von etwa 5 Sekunden bis etwa 10 Sekunden ausgeführt. Der schnelle thermische Oxidationsprozess bildet eine dünne (in der Größenordnung von etwa 4 nm oder weniger) Oxiddünnschicht 46 in und auf den Seitenwänden des Körpers 32. Ein zweites zeitgesteuertes isotropes RIE oder ein zeitgesteuerter KOH-Nassätzvorgang werden dann durchgeführt, um die Unterätzung und Bildung von flachen Gräben 44 zu vervollständigen. Die flachen Gräben 44 weisen eine Tiefe von etwa 50 nm oder weniger auf, wie von einer Oberseite der Struktur aus gemessen.
  • Nach der Bildung der flachen Gräben 44 werden die flachen Gräben 44 mit einem dielektrischen Grabenmaterial gefüllt, wie TEOS, und dann wird die Struktur planarisiert und vertieft. Die nach der Durchführung dieser Prozessschritte gebildete, resultierende Struktur ist zum Beispiel in 13 gezeigt. In 13 bezeichnet ein Bezugszeichen 47 die in der vorliegenden Erfindung gebildeten flachen Grabenisolationsbereiche.
  • Die Opferabstandshalter 42 (und die optionale Hartmaske 38, wenn vorhanden) werden dann unter Verwendung eines chemischen Ätzmittels, wie heißer Phosphorsäure, welche die Opferabstandshalter 42 (und die optionale Hartmaske 38, wenn vorhanden) selektiv von der Struktur entfernt, von der in 13 gezeigten Struktur entfernt. Nach der Entfernung der Opferabstandshalter 42 werden unter Verwendung von herkömmlicher Ionenimplantation und Tempern Source-/Drain-Erweiterungen 48 in dem Körper 32 gebildet. Außerdem kann ein optionaler Halo-Implantationsbereich, nicht gezeigt, gebildet werden. Wenngleich Tempern unter Verwendung verschiedener Bedingungen durchgeführt werden kann, ist es bevorzugt, die Source-/Drain-Erweiterungsimplantationen in Ar bei einer Temperatur von etwa 900 °C während einer Zeitspanne von 5 Sekunden zu tempern. Die nach der Entfernung der Opferabstandshalter 42 und Bildung der Source-/Drain-Erweiterungen 48 sowie der optionalen Halo-Bildung resultierende Struktur ist zum Beispiel in 14 gezeigt. Man beachte, dass die Abstandshalter 48 zu Kanten sowohl des Front- als auch des Rückgates selbstjustiert sind.
  • Dann werden an den vertikalen Seitenwänden des Polsilicium-Gates 36 Abstandshalter 50 gebildet, die aus einem Nitrid, einem Oxynitrid oder einer Kombination derselben bestehen können. Die Abstandshalter 50 werden mittels Deposition eines isolierenden Materials gefolgt von Ätzen gebildet. 15 zeigt die resultierende Struktur mit Abstandshaltern 50, die an den vertikalen Seitenwänden des Polysilicium-Gates 36 ausgebildet sind.
  • Nach der Bildung der Abstandshalter werden unter Verwendung eines herkömmlichen Ionenimplantations- und Temperprozesses Source-/Drainbereiche 52 (siehe 16) in dem Körper 32 gebildet, die an jeden Abstandshalter 50 angrenzen. Da die Source-/Drain-Erweiterungen 48 einen Teil der Source-/Drainbereiche 52 bilden, kann man auch sagen, dass die Source-/Drainbereiche 52 zu dem Rückgate 22 ebenso wie zu dem Frontgate, d.h. dem Poly-Si-Gate 36, selbstjustiert sind. Wenngleich wiederum verschiedene Temperbedingungen verwendet werden können, ist es bevorzugt, den Tempervorgang in Ar bei einer Temperatur von etwa 1000 °C während einer Zeitspanne von etwa 5 Sekunden durchzuführen.
  • Auf den Oberflächen der Source-/Drainbereiche 52 werden unter Verwendung herkömmlicher Prozesse, die dem Fachmann allgemein bekannt sind, erhabene Source-/Drainbereiche 54 gebildet, wie in 16 gezeigt. Speziell werden die freiliegenden Oberflächen der Source-/Drainbereiche 52 zuerst unter Verwendung eines HF-Eintauchvorgangs oder eines anderen verwandten Prozesses gereinigt. Nach dem Reinigungsschritt werden die erhabenen Source-/Drainbereiche 54 durch Aufbringen einer Schicht aus Epi-Polysilicium oder Si auf den freiliegenden Source-/Drainbereichen und Dotieren der so aufgebrachten Epi-Si- oder Si-Schicht durch Ionenimplantation und Tempern gebildet. Man beachte, dass eine Schicht aus Epi- Si oder Si (mit einem Bezugszeichen 56 bezeichnet) auf dem Poly-Si-Gate 36 gebildet wird.
  • Als nächstes und wie in 17 gezeigt können herkömmliche BEOL-Prozessschritte durchgeführt werden, um so das in 16 gezeigte Bauelement mit externen Bauelementen und/oder anderen Bauelementen zu kontaktieren, die möglicherweise in der Struktur vorhanden sind. In den BEOL-Prozessschritten ist eine Umwandlung eines Teils der erhabenen Source-/Drainbereiche 54 und der Schicht 56 auf dem Gate in Silicidbereiche 58 durch Verwenden eines herkömmlichen Salicidierungsprozesses, die Bildung einer Schicht aus isolierendem Material 60, wie BPSG (bordotiertes Phosphorsilicatglas), durch Deposition und Planarisieren desselben, die Bereitstellung von Kontaktöffnungen in der isolierenden Schicht 60 durch Lithographie und Ätzen sowie das Füllen der Kontaktöffnungen mit leitfähigem Material 62 enthalten. Das verwendete leitfähige Material umfasst Cu, Al, W, Polysilicium und andere ähnliche leitfähige Materialien, ist jedoch nicht darauf beschränkt. Man beachte, dass der Kontaktbereich, der sich zu der Oberfläche des Rückgates erstreckt, der Rückgate-Kontakt ist, während die Kontaktbereiche, die sich zu den Source-/Drainbereichen erstrecken, als S/D-Kontakte bezeichnet werden.
  • In den Strukturen, die in den 15, 16 und 17 gezeigt sind, ist das Poly-Si-Rückgate 22 in der Lage, die Schwellenspannung des Frontgates zu steuern, d.h. des Polysilicium-Gates 36, da die Oberflächenpotentiale an den Front- und Rückgrenzflächen stark miteinander gekoppelt sind und mit dem Frontbeziehungsweise Rückgate-Dielektrikum kapazitiv gekoppelt sind. Daher ist das Potential durch die Siliciumdünnschicht und folglich die Ladung durch die Vorspannungsbedingungen sowohl auf dem Front- als auch auf dem Rückgate bestimmt. Mit anderen Worten steuert das implantierte Rückgate die Schwellenspannung des Frontgate-Bauelements.
  • Es sei erwähnt, dass die vorliegende Erfindung zur Bildung einer Mehrzahl vollständig verarmter CMOS-Bauelemente auf einem einzigen Substrat verwendet werden kann. Jedes der vollständig verarmten CMOS-Bauelemente weist die vorstehend erwähnten Charakteristika auf.
  • Wenngleich die vorliegende Erfindung insbesondere bezüglich einer bevorzugten Ausführungsform derselben gezeigt und beschrieben wurde, versteht es sich für den Fachmann, dass die vorstehenden und weitere Änderungen in Formen und Details ohne Abweichen vom Umfang der vorliegenden Ansprüche gemacht werden können.

Claims (10)

  1. Verfahren zur Herstellung eines Halbleiterbauelements, das die Schritte umfasst: Bereitstellen einer Struktur mit einem Trägerwafer, einer auf dem Trägerwafer positionierten Oxidschicht, einem Poly-Si-Rückgate, das sich auf der Oxidschicht befindet, einem Rückgate-Dielektrikum, das sich auf dem Poly-Si-Rückgate befindet, und einer Si enthaltenden Schicht, die sich auf dem Rückgate-Dielektrikum befindet; Bilden eines Kanalbereichs in einem Teil der Si enthaltenden Schicht; Bilden eines Frontgatebereichs mit einem Frontgate-Dielektrikum, einem Front-Poly-Si-Gate und Opferabstandshaltern auf dem Kanalbereich, wobei die Opferabstandshalter einen Teil des Frontgate-Dielektrikums maskieren; Bilden von flachen Unterätz-Grabenisolationsbereichen in der Struktur durch die Schritte: Entfernen eines nicht durch die Opferabstandshalter maskierten Teils des Frontgate-Dielektrikums mittels chemischen Ätzens, um einen Teil der Si enthaltenden Schicht freizulegen; Ätzen des freigelegten Teils der Si enthaltenden Schicht durch zeitgesteuertes chemisches Ätzen, das auf dem Rückgate-Dielektrikum stoppt; Oxidieren von freiliegenden Oberflächen der Si enthaltenden Schicht; und Ätzen des Rückgate-Dielektrikums und des Poly-Si-Rückgates, um die flachen Unterätz-Grabenisolationsbereiche zu bilden; Entfernen der Opferschichten und Bilden von Source/Drain-Erweiterungen in den Kanalbereich hinein; und Bilden von Gate-Abstandshaltern auf der Oberseite des Kanalbereichs und von Source/Drainbereichen in dem Kanalbereich, wobei das Poly-Si-Rückgate selbstjustiert zu dem Front-Poly-Si-Gate und den Source/Drain-Erweiterungen ist.
  2. Verfahren nach Anspruch 1, wobei das Poly-Si-Rückgate durch Implantieren von Dotierstoffen in eine Poly-Si-Schicht, die auf dem Rückgate-Dielektrikum ausgebildet ist, und Tempern der implantierten Dotierstoffe gebildet wird.
  3. Verfahren nach Anspruch 1, wobei das Rückgate-Dielektrikum auf der Si enthaltenden Schicht eines anfänglichen Silicium-auf-Isolator(SOI)-Substrats durch einen thermischen Aufwachsprozess oder Deposition gebildet wird.
  4. Verfahren nach Anspruch 1, wobei die Struktur des Weiteren tiefe Grabenisolationsbereiche beinhaltet, wobei jeder tiefe Grabenisolationsbereich eine Oberseite aufweist, die koplanar zu einer Oberseite der Si enthaltenden Schicht ist.
  5. Verfahren nach Anspruch 1, wobei die Si enthaltende Schicht der Struktur durch einen Planarisierungsprozess dünner gemacht wird.
  6. Verfahren nach Anspruch 1, wobei die Struktur mittels Positionieren des Trägerwafers derart, dass er in Kontakt mit der Oxidschicht ist, und Durchführen eines Bondschritts gebildet wird.
  7. Verfahren nach Anspruch 6, wobei der Bondschritt eine Erwärmung auf eine Temperatur von etwa 900 °C bis etwa 1100 °C während einer Zeitspanne von etwa 1,5 Stunden bis etwa 2,5 Stunden beinhaltet.
  8. Verfahren nach Anspruch 6, wobei der Bondschritt bei einer Temperatur von etwa 18 °C bis etwa 27 °C in Anwesenheit einer inerten Umgebung durchgeführt wird.
  9. Verfahren nach Anspruch 1, wobei der Kanalbereich durch Ionenimplantation und Tempern gebildet wird.
  10. Verfahren nach Anspruch 9, wobei eine Opferoxidschicht auf der Si enthaltenden Schicht vor der Ionenimplantation gebildet wird; die Opferabstandshalter eine Breite von etwa 50 nm bis etwa 100 nm aufweisen; die flachen Unterätz-Grabenisolationsbereiche durch die Schritte eines chemischen Ätzens, eines isotropen reaktiven Ionenätzens, einer Oxidation und eines zweiten isotropen Ätzvorgangs gebildet werden; wobei die Opferabstandshalter unter Verwendung eines chemischen Ätzmittels entfernt werden; die Gateabstandshalter durch Deposition und Ätzen gebildet werden; die Source/Drainbereiche durch Ionenimplantation und Tempern unter Verwendung der Gateabstandshalter als Implantationsmaske gebildet werden; die Source/Drainbereiche durch Deposition einer Epi-Si- oder Si-Schicht und Ionenimplantation und Tempern gebildet werden; des weiteren Silicidbereiche auf den erhabenen Source/Drainbereichen vorhanden sind; und des Weiteren das Bilden einer isolierenden Schicht mit leitfähig gefüllten Kontaktöffnungen auf der Struktur vorgesehen ist.
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