CN1897308A - 半导体装置及其制造方法 - Google Patents
半导体装置及其制造方法 Download PDFInfo
- Publication number
- CN1897308A CN1897308A CNA2006101019566A CN200610101956A CN1897308A CN 1897308 A CN1897308 A CN 1897308A CN A2006101019566 A CNA2006101019566 A CN A2006101019566A CN 200610101956 A CN200610101956 A CN 200610101956A CN 1897308 A CN1897308 A CN 1897308A
- Authority
- CN
- China
- Prior art keywords
- semiconductor layer
- layer
- semiconductor
- substrate
- blank part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 217
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims description 50
- 239000000758 substrate Substances 0.000 claims abstract description 90
- 230000015572 biosynthetic process Effects 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 13
- 238000009413 insulation Methods 0.000 claims description 7
- 230000000694 effects Effects 0.000 abstract description 21
- 238000010438 heat treatment Methods 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 185
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 9
- 238000005339 levitation Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 230000002269 spontaneous effect Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 230000008719 thickening Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910020328 SiSn Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- LVXIMLLVSSOUNN-UHFFFAOYSA-N fluorine;nitric acid Chemical compound [F].O[N+]([O-])=O LVXIMLLVSSOUNN-UHFFFAOYSA-N 0.000 description 2
- 229910052949 galena Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229960002050 hydrofluoric acid Drugs 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
Abstract
本发明提供一种能够降低自发热效应，也能解除基板悬浮效应的半导体装置及其制造方法。所述半导体装置的特征在于，具有SDON晶体管(100)，其包括在Si基板(1)上的Si层(10)上介由栅极氧化膜(21)形成的栅极电极(23)、夹持栅极电极(23)而在Si层(10)上形成的源极层(27a)以及漏极层(27b)，在源极层(27a)与Si基板(1)之间以及漏极层(27b)与Si基板(1)之间分别存在空洞部(15)，且在栅极电极(23)下面的Si层(10)与Si基板(1)之间不存在空洞部(15)。由于栅极电极(23)下面的Si层(10)与Si基板(1)连接，因此与SON晶体管相比，能够降低自发热效应。此外，由于体电位固定在Si基板(1)上，因此能够解除基板悬浮效应。
Description
技术领域
本发明涉及半导体装置及其制造方法，尤其涉及能够降低自发热(selfheat)效应，也能解除基板悬浮效应的半导体装置及其制造方法。
背景技术
在SOI(Silicon On Insulator)基板上形成的场效应晶体管(以下称作“SOI晶体管”)，由于具有元件分离的容易性、无锁定(latch up free)、源极/漏极结电容小等有用性，而越来越受到注目。尤其，完全耗尽型SOI晶体管，可低耗电且高速工作，容易低电压驱动，因此用于以完全耗尽模式使SOI晶体管工作的研究已越来越盛行。
通常相当于SOI绝缘体(insulator)的物质为氧化硅(SiO2)。氧化硅的介电常数为3.9，与硅的介电常数11.9相比非常小。但是，极限的介电常数物质为空气。因此，在绝缘层中具有空气的晶体管，即SON(SiliconOn Nothing)晶体管开始受到注目。
关于SON结构的制造方法，例如在专利文献1中公开。即在该专利文献1中，公开了：具有注入用于在基板的期望区域形成微小空洞的离子的第一步骤和对通过第一步骤形成微小空洞的基板进行热处理的第二步骤，在第二步骤中，具有用于以至少1000℃以上的温度对基板进行曝晒的高温热处理步骤的半导体基板的制造方法。根据这种制造方法，能够形成下述半导体基板：使形成在基板上的微小空洞成长、合体，而在基板表面上具有几乎平行的平板状的空洞的SON半导体基板。
但是，空气比氧化硅和硅其热传导率差。因此，SON设备(即具有SON晶体管的设备)的工作温度，与现有的硅设备和SOI设备相比变高。称作自发热效应的该现象，使设备的性能和可靠性恶化(问题点1)。
此外，SOI设备中，也存在通过完全元件分离使SOI晶体管的体电位处于悬浮状态而产生的基板悬浮效应。作为这种效应所带来的影响，可举出例如在Nch晶体管中，通过碰撞电离(impact ionization)在漏极端产生空穴(hole)，通过将该空穴蓄积在体中而使耐压劣化等(问题点2)。
专利文献1：特开2003-332540号公报
发明内容
在此，本发明正是鉴于上述情况而提出的，其目的在于提供一种能够降低自发热效应，也能解除基板悬浮效应的半导体装置及制造方法。
(发明1)为了实现上述目的，发明1的半导体装置，具有晶体管，该晶体管包括：介由栅极绝缘膜在半导体基板上的半导体层上形成的栅极电极；和夹持所述栅极电极而在所述半导体层上形成的源极层以及漏极层，在所述源极层与所述半导体基板之间以及所述漏极层与所述半导体基板之间分别存在空洞部，且在所述栅极电极下的所述半导体层与所述半导体基板之间不存在所述空洞部。
在此，“半导体基板”例如为大体积的硅(Si)基板，“半导体层”为例如由外延生长法形成的Si层。
根据发明1的半导体装置，只有源极层以及漏极层具有SON结构，栅极电极下的半导体层具有与半导体基板连接的结构(该结构称作SDON：Source/Drain on nothing)。从而，与SON晶体管相比，可降低自发热效应。此外，由于栅极电极下的半导体层的电位(即体电位)被固定在半导体基板上，因此能够消除基板悬浮效应。
(发明2)发明2的半导体装置，在发明1的半导体装置中，其特征在于，形成有所述源极层以及所述漏极层的所述半导体层的厚度大，其表面位于所述栅极电极下的所述半导体层的表面的上侧。在此，“(半导体层的)厚度大”是指该半导体层的厚度大到在源极层以及漏极层上形成插头(plug)电极等时，插头电极至少不会穿过半导体层而到达其下的空洞部的程度。
根据发明2的半导体装置，能够防止与源极层以及漏极层接触的插头电极等到达空洞部等的不良情况。
(发明3)发明3的半导体装置的制造方法的特征在于，包括：在晶体管形成区域的半导体基板上形成第1半导体层的工序；通过对所述第1半导体层中的源极形成区域与漏极形成区域所夹持的部分进行蚀刻而去除，从而在该第1半导体层上形成使所述半导体基板的表面露出的槽部的工序；按照填埋所述槽部内并覆盖所述第1半导体层的方式，在所述晶体管形成区域的所述半导体基板上形成第2半导体层的工序，其中所述第2半导体层的蚀刻的选择比小于所述第1半导体层；通过从所述晶体管形成区域的外侧蚀刻并去除所述第2半导体层下的所述第1半导体层，在所述第2半导体层下形成空洞部的工序；和在所述第2半导体层下仍保留所述空洞部，以规定部件填塞该空洞部的开口面的工序。
在此，“第1半导体层”为硅锗(SiGe)层。此外，“第2半导体层”例如为硅(Si)层。这种第1半导体层和第2半导体层例如由外延生长法形成。
根据发明3的半导体装置的制造方法，能够形成只有源极层以及漏极层具有SON结构，栅极电极下的第2半导体层具有与半导体基板连接的结构(即SDON结构)的晶体管。
这种结构的晶体管，由于栅极电极下的半导体层与半导体基板连接，因此与SON晶体管相比，可降低自发热效应。此外，由于栅极电极下的第2半导体层的电位(即体电位)被固定在半导体基板上，因此能够消除基板悬浮效应。
(发明4)发明4的半导体装置的制造方法的特征在于，包括：在半导体基板上形成第1半导体层的工序；通过对所述第1半导体层中的源极形成区域与漏极形成区域所夹持的部分进行蚀刻而去除，从而在该第1半导体层上形成使所述半导体基板的表面露出的槽部的工序；按照填埋所述槽部内并覆盖所述第1半导体层的方式，在所述半导体基板上形成第2半导体层的工序，其中所述第2半导体层的蚀刻的选择比小于所述第1半导体层；通过依次蚀刻并去除位于晶体管形成区域的外侧的所述第2半导体层和位于该外侧的所述第1半导体层，沿着所述晶体管形成区域的周围使所述第1半导体层的端部露出的工序；通过从该露出的所述端部蚀刻并去除所述第1半导体层，在所述晶体管形成区域的所述第2半导体层下形成空洞部的工序；和在所述第2半导体层下仍保留所述空洞部，以规定部件填塞该空洞部的开口面的工序。
根据这种结构，能够形成SDON结构的晶体管(以下也称作“SDON晶体管”)。从而，与SON晶体管相比，可降低自发热效应。此外，由于栅极电极下的第2半导体层的电位(即体电位)被固定在半导体基板上，因此能够消除基板悬浮效应。
(发明5)发明5的半导体装置的制造方法的特征在于，包括：在半导体基板上形成第1半导体层的工序；在所述第1半导体层上形成半导体层A的工序，其中该半导体层A的蚀刻的选择比小于该第1半导体层；通过对由所述第1半导体层和所述半导体层A构成的层叠体中的源极形成区域和漏极形成区域所夹持的部分进行蚀刻并去除，在该层叠体上形成使所述半导体基板的表面露出的槽部的工序；按照填埋所述槽部内且覆盖所述第1半导体层的方式，在所述半导体基板上形成由与所述半导体层A相同的材料构成的半导体层B的工序；通过依次蚀刻并去除位于由所述半导体层A和所述半导体层B构成的第2导体层中的晶体管形成区域的外侧的部分，和位于该外侧的所述第1半导体层，沿着所述晶体管形成区域的周围使所述第1半导体层的端部露出的工序；通过从该露出的所述端部对所述第1半导体层进行蚀刻并去除，在所述晶体管形成区域的所述第2半导体层下形成空洞部的工序；和在所述第2半导体层下仍保留所述空洞部，以规定部件填塞该空洞部的开口面的工序。
在此，“半导体层A”以及“半导体层B”例如为Si层。这种半导体层A和半导体层B例如由外延生长法形成。
根据发明5的半导体装置的制造方法，能够形成SDON晶体管，因此与SON晶体管相比，可降低自发热效应。此外，由于栅极电极下的第2半导体层的电位(即体电位)被固定在半导体基板上，因此能够消除基板悬浮效应。
还有，根据该半导体装置的制造方法，只有源极形成区域与漏极形成区域的第2半导体层变厚，能够形成其表面位于比栅极电极下的第2半导体层的表面的上侧的结构(即抬高(elevated)源极/漏极结构)。例如，通过厚厚地形成半导体层A，可仅使源极形成区域和漏极形成区域的第2半导体层变厚。因此，能够防止与源极层以及漏极层接触的插头电极等到达空洞部的不良情况。
(发明6)发明6的半导体装置的制造方法，是发明3到发明5之中的任一个半导体装置的制造方法，其特征在于，包括：在所述晶体管形成区域的所述第2半导体层下形成所述空洞部的工序，在与填塞所述空洞部的所述开口面的工序之间，在所述源极形成区域和所述漏极形成区域所夹持的所述第2半导体层上，介由栅极绝缘膜形成栅极电极的工序；和在所述源极形成区域的所述第2半导体层上形成源极层，并且在所述漏极形成区域的所述第2半导体层上形成漏极层的工序。
根据这种结构，可提供一种搭载有将源极层以及漏极层的寄生电阻降低到极限的SDON晶体管的半导体装置(即SDON设备)。
(发明7)发明7的半导体装置的制造方法，是发明6的半导体装置的制造方法，其特征在于，所述规定部件为元件间分离绝缘膜，填塞所述空洞部的所述开口面的工序，为按照在所述第2半导体层下仍保留所述空洞部，填塞该空洞部的开口面的方式，在所述半导体基板的上方整个面上形成所述元件间分离绝缘膜的工序。
根据这种结构，能够同时进行填塞空洞部的开口面的工序和形成层间绝缘膜的工序，因此能够减少半导体装置的制造工序。
附图说明
图1是表示实施方式相关的半导体装置的制造方法(其1)。
图2是表示实施方式相关的半导体装置的制造方法(其2)。
图3是表示实施方式相关的半导体装置的制造方法(其3)。
图中：1-Si基板；3-SiGe层；5-第1Si层；7-沟；9-第2Si层；10-Si层(Si层5+Si层9)；15-空洞部；21-栅极氧化膜；23-栅极电极；25-侧壁；27a-源极层；27b-漏极层；28-元件间分离绝缘膜；29-层间绝缘膜；31a、31b-接触孔；100-(抬高源极/漏极结构的)SDON晶体管。
具体实施方式
以下，参照附图，对本发明的实施方式进行说明。
图1(A)～图3(C)是表示有关本发明的实施方式的半导体装置的制造方法的剖面图。
如图1(A)所示，首先准备大体积的作为硅晶片的Si基板1。接下来，如图1(B)所示，在该Si基板1上形成SiGe层3，在其上形成第1Si层5。SiGe层3及Si层5，分别由外延生长法(或选择外延生长法)形成。
另外，在形成SiGe层3之前，对Si基板1实施干蚀刻处理的情况下，通过该干蚀刻处理有可能对Si基板1产生损伤。在此，为了消除该损伤，也可在形成SiGe层3之前，使Si基板1的表面变薄并氧化，接着采用湿蚀刻除去该氧化膜。
接着，如图1(C)所示，采用光刻技术以及蚀刻技术，在由SiGe层3和Si层5构成的层叠体上，形成使Si基板1的表面露出的沟(槽部)7。该沟7，形成在晶体管形成区域中的、由源极形成区域与漏极形成区域夹持的位置(以下称作“沟道区域”)。
接下来，如图2(A)所示，按照埋入该沟并覆盖Si层1的方式在Si基板1上形成第2Si层9。该第2Si层9，通过外延生长法(或选择外延生长法)形成。另外，在此，为了在形成沟时采用湿蚀刻处理消除在Si基板1上产生的损伤，也可在形成Si层9之前，使Si基板1以及Si层5的表面变薄并氧化，接下来通过湿蚀刻除去该氧化膜，进行处理。以下，统一第1、第2Si层5、9称作Si层10。
另外，由于在后面进行CMP工序时采用蚀刻停止器，因此也可在氧化Si层10的表面后，通过CVD等方法堆积Si3N4膜。
接下来，如图2(B)所示，采用光刻技术以及蚀刻技术，依次对位于晶体管形成区域的外侧的Si层10和SiGe层3进行蚀刻并除去(即元件分离)。由此，沿晶体管形成区域的周围，露出Si层10、SiGe层3的侧面(端部)。
接下来，如图2(C)所示，例如采用氟硝酸等的蚀刻液，从SiGe层3露出的侧面(即从侧方)蚀刻SiGe层3。采用氟硝酸的湿蚀刻中，SiGe与Si之间的蚀刻选择比，例如为100∶1左右，因此不会过于蚀刻Si层10，而仅选择性地去除SiGe层3。通过该选择性蚀刻，在晶体管形成区域的Si层10下形成空洞部15。该空洞部5上的Si层10为源极形成区域或漏极形成区域。
接下来，如图3(A)所示，仍留下空洞部15，且按照只填塞空洞部15的开口面的方式，在Si基板1上采用CVD等的方法堆积SiO2，通过CMP等的方法，使设备表面平坦化，同时进行元件分离(即形成元件间分离绝缘膜28)。在此，在Si层10上形成热氧化膜以及在热氧化膜上形成Si3N4膜作为CMP的蚀刻停止器的情况下，之后以磷酸除去Si3N4膜，以氟酸除去热氧化膜。
接下来，在Si层10的表面上进行阈值调整用的离子注入(即沟道离子注入)。而且，对Si层10进行热氧化，在其表面上形成栅极氧化膜21。之后，在沟道区域上的栅极氧化膜21上形成栅极电极23。
接下来，如图3(B)所示，将该栅极电极23作为掩模，进行LDD(lightly doped drain)注入(implantation)后，在栅极电极23的侧面形成侧壁25(side wall)。而且，将该栅极电极23以及侧壁25作为掩模，在源极形成区域和漏极形成区域的Si层上离子注入As、P、B等的杂质，从而形成源极层27a和漏极层27b。
接下来，如图3(B)所示，在Si基板1上形成层间绝缘膜29。该层间绝缘膜例如为SiO2，其形成例如通过等离子体CVD进行。由此，完成将源极层27a以及漏极层27b的寄生电阻减小到极限的SDON晶体管100。
在完成SDON晶体管100之后，对源极层27a以及漏极层27b上的层间绝缘膜29进行蚀刻并去除，形成接触孔31a以及31b。而且，在该接触孔31a以及31b内分别形成插头电极(未图示)，将SDON晶体管100与Si基板1上的其他元件等连接。
由此，根据本发明的实施方式相关的半导体装置的制造方法，只有源极层27a以及漏极层27b具有SON结构，能够形成栅极电极23下的Si层10与Si基板1连接的SDON晶体管100。所谓SDON结构，即在源极层27a与Si基板1之间以及漏极层27b与Si基板1之间分别存在空洞部15，且在栅极电极23下的Si层10与Si基板1之间不存在空洞部的结构。
该SDON晶体管100，由于栅极电极23下的Si层10与Si基板1连接，因此与SON晶体管相比，可减小自发热效应。此外，将栅极电极23下的Si层10的电位(即体电位)固定在Si基板1上，因此能够消除基板悬浮效应。还有，由于在源极层27a及漏极层27b下存在空洞部15，因此源极层27a以及漏极层27b的寄生电阻降低到极限。
此外，根据该半导体装置的制造方法，仅使在Si层10中形成有源极层27a以及漏极层27b的部分变厚，能够形成其表面位于比栅极电极23下的Si层10表面的上侧的结构(即抬高(elevated)源/漏结构)。例如通过使Si层5加厚地形成，可以仅使源极形成区域以及漏极形成区域的Si层10选择性地变厚。从而，能够防止未图示的插头电极到达空洞部15等的不良情况。
还有，根据该半导体装置的制造方法，由于不采用如在SIMOX法中使用的热注入(hot implantation)装置或高温退火炉等的特殊的制造装置，因此低价且能够抑制制造时的结晶缺陷的产生。
在本实施方式中，Si基板1与本发明的“半导体基板”对应，SiGe层3与本发明的“第1半导体层”对应。此外，第1Si层5与本发明的“半导体层A”对应，第2Si层9与本发明的“半导体层B”对应，由它们构成的Si层10与本发明的“第2半导体层(或者半导体层)”对应。还有，沟7与本发明的“槽部”对应，栅极氧化膜21与本发明的“栅极绝缘膜”对应。此外，元件间分离绝缘膜28与本发明的“规定部件”对应。
还有，在本实施方式中，如图1(B)所示，对在Si基板1上的整个面上分别形成SiGe层3和第1Si层10、第2Si层10的情况进行了说明。但是，这些层也可以不在Si基板1上的整个面上形成，而仅在晶体管形成区域上形成，也可以不在晶体管形成区域以外的区域(例如元件分离区域)上形成。例如，也可以在以SiO2膜覆盖元件分离区域的Si基板1表面的状态下，通过选择外延生长法形成SiGe层3或Si层10等。
这种方法，也与上述实施方式相同，只有源极层27a以及漏极层27b具有SON结构，能够形成栅极电极23下的Si层10与Si基板1连接的SDON晶体管100。
此外，在本实施方式中，对“半导体基板”的材质为Si，“第1半导体层”的材质为SiGe，“第2半导体层”的材质为Si的情况进行了说明。但是，这些材质并不限于上述的材料。例如，作为“半导体基板”的材质，可以采用Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或者ZnSe等。此外，作为“第1半导体层”的材质，可以使用蚀刻的选择比比Si基板1以及第2半导体层大的材质。例如，作为“第1半导体层”以及“第2半导体层”的材质，可以使用从Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或者ZnSe等中选择的组合。
Claims (7)
1、一种半导体装置，
具有晶体管，该晶体管包括：介由栅极绝缘膜在半导体基板上的半导体层上形成的栅极电极；夹持所述栅极电极而在所述半导体层上形成的源极层以及漏极层，
在所述源极层与所述半导体基板之间以及在所述漏极层与所述半导体基板之间分别存在空洞部，且在所述栅极电极下面的所述半导体层与所述半导体基板之间不存在所述空洞部。
2、根据权利要求1所述的半导体装置，其特征在于，
形成有所述源极层以及所述漏极层的所述半导体层的厚度大，其表面比所述栅极电极下面的所述半导体层的表面靠向上侧。
3、一种半导体装置的制造方法，包括：
在晶体管形成区域的半导体基板上形成第1半导体层的工序；
通过对所述第1半导体层中的源极形成区域与漏极形成区域所夹持的部分进行蚀刻并去除，从而在该第1半导体层上形成使所述半导体基板的表面露出的槽部的工序；
按照填埋所述槽部内并覆盖所述第1半导体层的方式，在所述晶体管形成区域的所述半导体基板上形成第2半导体层的工序，其中所述第2半导体层的蚀刻的选择比小于所述第1半导体层；
通过从所述晶体管形成区域的外侧蚀刻并去除所述第2半导体层下面的所述第1半导体层，而在所述第2半导体层下面形成空洞部的工序；和
在所述第2半导体层下面仍保留所述空洞部，并以规定部件填塞该空洞部的开口面的工序。
4、一种半导体装置的制造方法，包括：
在半导体基板上形成第1半导体层的工序；
通过对所述第1半导体层中的源极形成区域与漏极形成区域所夹持的部分进行蚀刻并去除，从而在该第1半导体层上形成使所述半导体基板的表面露出的槽部的工序；
按照填埋所述槽部内并覆盖所述第1半导体层的万式，在所述半导体基板上形成第2半导体层的工序，其中所述第2半导体层的蚀刻的选择比小于所述第1半导体层；
通过依次蚀刻并去除位于晶体管形成区域的外侧的所述第2半导体层和位于该外侧的所述第1半导体层，沿所述晶体管形成区域的周围使所述第1半导体层的端部露出的工序；
通过从该露出的所述端部蚀刻并去除所述第1半导体层，而在所述晶体管形成区域的所述第2半导体层下面形成空洞部的工序；和
在所述第2半导体层下面仍保留所述空洞部，并以规定部件填塞该空洞部的开口面的工序。
5、一种半导体装置的制造方法，包括：
在半导体基板上形成第1半导体层的工序；
在所述第1半导体层上形成半导体层A的工序，其中所述半导体层A的蚀刻的选择比小于该第1半导体层；
通过对由所述第1半导体层和所述半导体层A构成的层叠体中的源极形成区域和漏极形成区域所夹持的部分进行蚀刻并去除，而在该层叠体上形成使所述半导体基板的表面露出的槽部的工序；
按照填埋所述槽部内并覆盖所述第1半导体层的方式，在所述半导体基板上形成由与所述半导体层A相同材料构成的半导体层B的工序；
通过依次蚀刻并去除位于由所述半导体层A和所述半导体层B构成的第2半导体层中的晶体管形成区域的外侧的部分，和位于该外侧的所述第1半导体层，沿所述晶体管形成区域的周围使所述第1半导体层的端部露出的工序；
通过从该露出的所述端部对所述第1半导体层进行蚀刻并去除，而在所述晶体管形成区域的所述第2半导体层下面形成空洞部的工序；和
在所述第2半导体层下面仍保留所述空洞部，以规定部件填塞该空洞部的开口面的工序。
6、根据权利要求3～5中任一项所述的半导体装置的制造方法，其特征在于，
在所述晶体管形成区域的所述第2半导体层下面形成所述空洞部的工序，与填塞所述空洞部的所述开口面的工序之间，包括：
在所述源极形成区域和所述漏极形成区域所夹持的所述第2半导体层上，介由栅极绝缘膜形成栅极电极的工序；和
在所述源极形成区域的所述第2半导体层上形成源极层，并且在所述漏极形成区域的所述第2半导体层上形成漏极层的工序。
7、根据权利要求6所述的半导体装置的制造方法，其特征在于，
所述规定部件为元件间分离绝缘膜，
填塞所述空洞部的所述开口面的工序，为按照在所述第2半导体层下面仍保留所述空洞部，并填塞该空洞部的开口面的方式，在所述半导体基板的上方整个面上形成所述元件间分离绝缘膜的工序。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005203918 | 2005-07-13 | ||
| JP2005203918A JP2007027232A (ja) | 2005-07-13 | 2005-07-13 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1897308A true CN1897308A (zh) | 2007-01-17 |
| CN100474630C CN100474630C (zh) | 2009-04-01 |
Family
ID=37609749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101019566A Expired - Fee Related CN100474630C (zh) | 2005-07-13 | 2006-07-11 | 半导体装置及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7534687B2 (zh) |
| JP (1) | JP2007027232A (zh) |
| KR (1) | KR100780855B1 (zh) |
| CN (1) | CN100474630C (zh) |
| TW (1) | TW200715563A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102412202A (zh) * | 2011-05-13 | 2012-04-11 | 上海华力微电子有限公司 | 一种具有自对准空洞层的son互补型金属氧化物半导体制备方法 |
| WO2016202050A1 (zh) * | 2015-06-15 | 2016-12-22 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示基板、显示装置 |
| CN110326090A (zh) * | 2017-02-27 | 2019-10-11 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| CN111952179A (zh) * | 2019-05-15 | 2020-11-17 | 株式会社电装 | 半导体装置的制造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5348916B2 (ja) * | 2007-04-25 | 2013-11-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP5350655B2 (ja) * | 2007-04-27 | 2013-11-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2009147559A1 (en) * | 2008-06-02 | 2009-12-10 | Nxp B.V. | Local buried layer forming method and semiconductor device having such a layer |
| WO2011064891A1 (ja) * | 2009-11-30 | 2011-06-03 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法 |
| JP5720244B2 (ja) * | 2010-12-28 | 2015-05-20 | 富士通セミコンダクター株式会社 | 半導体基板の製造方法及び半導体装置の製造方法 |
| KR102318560B1 (ko) | 2017-04-12 | 2021-11-01 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07107937B2 (ja) * | 1988-02-22 | 1995-11-15 | 日本電気株式会社 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| KR100194618B1 (ko) * | 1995-12-20 | 1999-06-15 | 정선종 | 모스 트랜지스터의 제조방법 |
| FR2791178B1 (fr) | 1999-03-19 | 2001-11-16 | France Telecom | NOUVEAU DISPOSITIF SEMI-CONDUCTEUR COMBINANT LES AVANTAGES DES ARCHITECTURES MASSIVE ET soi, ET PROCEDE DE FABRICATION |
| FR2795555B1 (fr) * | 1999-06-28 | 2002-12-13 | France Telecom | Procede de fabrication d'un dispositif semi-conducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique |
| JP4074051B2 (ja) * | 1999-08-31 | 2008-04-09 | 株式会社東芝 | 半導体基板およびその製造方法 |
| US6677209B2 (en) * | 2000-02-14 | 2004-01-13 | Micron Technology, Inc. | Low dielectric constant STI with SOI devices |
| KR100347253B1 (ko) * | 2000-11-02 | 2002-08-07 | 한민구 | 다결정 실리콘 박막 트랜지스터 및 그 제조방법 |
| US6630714B2 (en) * | 2001-12-27 | 2003-10-07 | Kabushiki Kaisha Toshiba | Semiconductor device formed in semiconductor layer arranged on substrate with one of insulating film and cavity interposed between the substrate and the semiconductor layer |
| JP2003298047A (ja) * | 2002-04-02 | 2003-10-17 | Takehide Shirato | 半導体装置及びその製造方法 |
| JP4277481B2 (ja) | 2002-05-08 | 2009-06-10 | 日本電気株式会社 | 半導体基板の製造方法、半導体装置の製造方法 |
| KR100553683B1 (ko) * | 2003-05-02 | 2006-02-24 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US7078298B2 (en) * | 2003-05-20 | 2006-07-18 | Sharp Laboratories Of America, Inc. | Silicon-on-nothing fabrication process |
| KR100583725B1 (ko) * | 2003-11-07 | 2006-05-25 | 삼성전자주식회사 | 부분적으로 절연된 전계효과 트랜지스터를 구비하는반도체 장치 및 그 제조 방법 |
| KR100513310B1 (ko) * | 2003-12-19 | 2005-09-07 | 삼성전자주식회사 | 비대칭 매몰절연막을 채택하여 두 개의 다른 동작모드들을갖는 반도체소자 및 그것을 제조하는 방법 |
| KR100583390B1 (ko) * | 2005-03-17 | 2006-05-26 | 한국과학기술원 | 에스오엔 모스 전계 효과 트랜지스터 및 그 제조 방법 |
-
2005
- 2005-07-13 JP JP2005203918A patent/JP2007027232A/ja not_active Withdrawn
-
2006
- 2006-07-11 CN CNB2006101019566A patent/CN100474630C/zh not_active Expired - Fee Related
- 2006-07-12 TW TW095125491A patent/TW200715563A/zh unknown
- 2006-07-12 KR KR1020060065384A patent/KR100780855B1/ko not_active IP Right Cessation
- 2006-07-13 US US11/486,555 patent/US7534687B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102412202A (zh) * | 2011-05-13 | 2012-04-11 | 上海华力微电子有限公司 | 一种具有自对准空洞层的son互补型金属氧化物半导体制备方法 |
| CN102412202B (zh) * | 2011-05-13 | 2013-12-11 | 上海华力微电子有限公司 | 一种具有自对准空洞层的son互补型金属氧化物半导体制备方法 |
| WO2016202050A1 (zh) * | 2015-06-15 | 2016-12-22 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示基板、显示装置 |
| US10170717B2 (en) | 2015-06-15 | 2019-01-01 | Boe Technology Group Co., Ltd. | Thin film transistor and manufacturing method thereof, display substrate, and display apparatus |
| CN110326090A (zh) * | 2017-02-27 | 2019-10-11 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| CN111952179A (zh) * | 2019-05-15 | 2020-11-17 | 株式会社电装 | 半导体装置的制造方法 |
| CN111952179B (zh) * | 2019-05-15 | 2023-12-19 | 株式会社电装 | 半导体装置的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200715563A (en) | 2007-04-16 |
| CN100474630C (zh) | 2009-04-01 |
| KR20070008443A (ko) | 2007-01-17 |
| KR100780855B1 (ko) | 2007-11-30 |
| JP2007027232A (ja) | 2007-02-01 |
| US20070013005A1 (en) | 2007-01-18 |
| US7534687B2 (en) | 2009-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1897308A (zh) | 半导体装置及其制造方法 | |
| US9330980B2 (en) | Semiconductor process | |
| US10032910B2 (en) | FinFET devices having asymmetrical epitaxially-grown source and drain regions and methods of forming the same | |
| CN101233605B (zh) | 用于制造受应力的mos器件的方法 | |
| US8946029B2 (en) | Methods of manufacturing integrated circuits having FinFET structures with epitaxially formed source/drain regions | |
| US9202915B2 (en) | Method of forming epi film in substrate trench | |
| US7670914B2 (en) | Methods for fabricating multiple finger transistors | |
| CN1897234A (zh) | 半导体装置的制造方法以及半导体装置 | |
| CN101061587A (zh) | 应变全耗尽绝缘层上覆硅半导体装置及其制造方法 | |
| US8829576B2 (en) | Semiconductor structure and method of manufacturing the same | |
| CN1503372A (zh) | 具有多重闸极及应变的通道层的晶体管及其制造方法 | |
| CN1838417A (zh) | 半导体结构及其形成方法 | |
| KR20150072333A (ko) | 채널 스트레인용 게르마늄 프로파일 | |
| CN1825627A (zh) | 半导体元件及形成半导体元件的方法 | |
| US9634103B2 (en) | CMOS in situ doped flow with independently tunable spacer thickness | |
| US20140312428A1 (en) | Epitaxial replacement of a raised source/drain | |
| US9698224B2 (en) | Silicon germanium fin formation via condensation | |
| US8829575B2 (en) | Semiconductor structure and process thereof | |
| US20100006907A1 (en) | Semiconductor device and method of manufacturing the same | |
| US7238567B2 (en) | System and method for integrating low schottky barrier metal source/drain | |
| WO2013155760A1 (zh) | 半导体结构及其制造方法 | |
| CN100449785C (zh) | 半导体装置及半导体装置的制造方法 | |
| CN106784005A (zh) | 一种改良的鳍式场效应晶体管及其制作方法 | |
| CN106571338B (zh) | 半导体结构及其形成方法 | |
| TWI543370B (zh) | Ｍｏｓ電晶體製程 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090401 Termination date: 20130711 |