KR20150072333A - 채널 스트레인용 게르마늄 프로파일 - Google Patents

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Abstract

본 개시는 불연속적인 게르마늄 농도 프로파일을 갖는 스트레인드 유도 재료를 포함하는 스트레인드 소스/드레인 구역을 갖는 트랜지스터 디바이스에 관한 것이다. 몇몇 실시예에서, 트랜지스터 디바이스는 반도체 기판 사에 배치되는 게이트 구조체를 갖는다. 스트레인 유도 재료를 갖는 소스/드레인 구역은 반도체 기판 내의 소스/드레인 리세스 내측에 게이트 구조체의 측부를 따라 배치된다. 스트레인 유도 재료는 소스/드레인 리세스의 바닥면으로부터 소스/드레인 리세스의 상단면으로 연장되는 라인을 따라 불연속적인 게르마늄 농도 프로파일을 갖는다. 불연속적인 게르마늄 농도 프로파일은 스트레인 신장 및 전위 전파를 향상시킨다.

Description

채널 스트레인용 게르마늄 프로파일{GERMANIUM PROFILE FOR CHANNEL STRAIN}
본 개시는 채널 스트레인용 게르마늄 프로파일에 관한 것이다.
반도체 산업은 무어의 법칙에 따라 집적 칩(IC; integrated chip) 구성요소의 최소 특징부 크기를 축소시킴으로써 집적 칩의 성능을 계속적으로 개선시켜 왔다. 그러나, 최근에, 일부 IC 구성요소의 축소가 점점 더 어려워졌다. 축소 요구를 경감하기 위하여, 반도체 산업은 집적 칩의 성능을 개선하기 위한 다른 방법에 주목하였다.
트랜지스터 디바이스의 성능을 개선하기 위하여 공칭 스트레인이 흔히 이용된다. 예컨대, PMOS 트랜지스터의 채널 구역 상에 압력 응력을 도입함으로써, 트랜지스터의 이동도 및 성능이 개선된다. 트랜지스터 성능을 개선하기 위하여 공칭 스트레인을 이용함으로써, 집적 칩 설계를 축소하는(예컨대, 게이트 유전체 두께를 더 감소시키는) 요구가 경감된다.
도 1은 채널 구역 내에 불연속적인 게르마늄 농도 프로파일을 갖는 스트레인드 채널 트랜지스터 디바이스의 몇몇 실시예의 단면도를 예시한다.
도 2는 채널 구역을 통해 연장되는 수직 단면을 따라 게르마늄 농도 프로파일을 보여주는 그래프의 몇몇 실시예를 예시한다.
도 3은 채널 구역 내에 불연속적인 게르마늄 농도 프로파일을 갖는 스트레인드 채널 트랜지스터 디바이스의 몇몇 실시예의 단면도를 예시한다.
도 4는 채널 구역 내에 불연속적인 게르마늄 농도 프로파일을 갖는 스트레인드 채널 트랜지스터 디바이스를 형성하는 방법의 몇몇 실시예의 흐름도를 예시한다.
도 5는 채널 구역 내에 불연속적인 게르마늄 농도 프로파일을 갖는 스트레인드 채널 트랜지스터 디바이스를 형성하는 방법의 몇몇 추가 실시예의 흐름도를 예시한다.
도 6, 7, 8a, 8b 및 9는 채널 구역 내에 불연속적인 게르마늄 농도 프로파일을 갖는 스트레인드 채널 트랜지스터 디바이스를 형성하는 방법을 보여주는 반도체 기판의 단면도의 몇몇 실시예를 예시한다.
본 명세서의 설명은 동일한 참조 번호가 도면 전체에 걸쳐서 동일한 요소를 지칭하도록 일반적으로 사용되는 도면을 참조한다. 아래의 설명에서, 설명을 위해, 이해를 용이하게 하도록 다수의 특정한 상세가 기술된다. 그러나, 본 명세서에 설명되는 하나 이상의 양태가 이들 특정한 상세보다 적은 상세를 이용하여 실시될 수 있다는 것이 당업자에게 명백할 수 있다. 다른 경우에, 공지된 구조 및 디바이스는 이해를 용이하게 하도록 블럭도 형태로 도시되어 있다.
스트레인드 채널 MOSFET(metal-oxide-semiconductor field effect transistor) 디바이스는 채널 구역의 대향 단부에 스트레인 유도 소스 및 드레인 구역을 형성함으로써 형성될 수 있다. 스트레인 유도 소스 및 드레인 구역은 기판 내에 소스 및 드레인 리세스를 형성하고, 이어서 소스 및 드레인 리세스 내에 스트레인 유도층을 증착함으로써 형성된다. 예컨대, 실리콘 게르마늄(SiGe) 등의 게르마늄 함유 재료가 p-채널 MOSFET의 소스 또는 드레인 리세스 내에 증착되어 그 사이에서 채널 구역 내에 압축 스트레인을 제공할 수 있다. 유사하게, 실리콘 탄화물(SiC) 등의 탄소 함유 재료가 n-채널 MOSFET의 전자 이동도 향상을 위해 이용될 수 있다.
진보 기술 노드 개발(즉, 노드-28 이하)에서 p-채널 MOSFET 채널 이동도 향상을 위해, 소스 또는 드레인 리세스 내에 대략 40%보다 큰 게르마늄(Ge) 농도(예컨대, Si1-xGex, 여기서 x > 40%)가 이용될 수 있다. 보통, Ge 농도는 리세스의 바닥으로부터 상단을 향해 연속적으로 증가한다. 게르마늄 농도를 점진적으로 증가시키면 전위의 형성 가능성이 감소되고, 이로 인해 채널에 가까운 게르마늄 농도가 낮아지며 이에 따라 스트레인 이점의 손실이 낮아질 수 있다.
따라서, 본 개시는 스트레인 신장 및 전위 전파를 개선시키는 불연속적인 게르마늄 농도를 갖는 스트레인드 유도 재료를 포함하는 스트레인드 소스/드레인 구역을 갖는 트랜지스터 디바이스, 및 관련 형성 방법에 관한 것이다. 몇몇 실시예에서, 트랜지스터 디바이스는 반도체 기판 상에 배치되는 게이트 구조체를 포함한다. 스트레인 유도 재료를 포함하는 소스/드레인 구역은 반도체 기판의 소스/드레인 리세스 내에서 게이트 구조체에 인접한 위치에 배치된다. 스트레인 유도 재료는 소스/드레인 구역의 바닥면으로부터 소스/드레인 리세스의 상단면을 연장되는 라인을 따라 불연속적인 게르마늄 농도 프로파일을 갖는다. 불연속적인 게르마늄 농도 프로파일은 제1 위치에서의 게르마늄 고농도로부터 제1 위치 위에 있는 제2 위치에서의 게르마늄 저농도로 변화함으로써, 트랜지스터의 채널 구역 근처에 인접하게 더 높은 도핑 농도를 제공한다.
도 1은 소스/드레인 구역(104) 내에 불연속적인 게르마늄 농도 프로파일을 갖는 스트레인드 채널 트랜지스터 디바이스(100)의 몇몇 실시예의 단면도를 예시한다.
스트레인드 채널 트랜지스터 디바이스(100)는 반도체 기판(102) 내에 배치되는 스트레인드 소스 구역(104a)과 스트레인드 드레인 구역(104b)을 포함한다. 스트레인드 소스 및 드레인 구역(104a, 104b)은 채널 구역(105)에 의해 분리된다. 채널 구역(105) 내에서 전하 캐리어(예컨대, 전자 및/또는 정공)의 유동을 제어하도록 구성되는 게이트 구조체(108)가 소스 및 드레인 구역(104a, 104b) 사이에 측방향으로 위치되는 위치와, 채널 구역(105) 위에 수직 방향으로 놓이는 위치에서 반도체 기판(102) 상에 배치된다.
몇몇 실시예에서, 게이트 구조체(108)는 게이트 유전체층(110), 게이트 유전체층(112), 및 하드마스크층(114)를 포함하는 적층 구조체로 이루어질 수 있다. 게이트 유전체층(110)은 반도체 기판(102) 상에 배치된다. 게이트 유전체층(112; 예컨대, 폴리실리콘, 대체 금속 등)은 게이트 유전체층(110) 상에 배치되고, 하드마스크층(114; 예컨대, SiO2 또는 다른 유전체)은 게이트 전극층(112) 상에 배치된다. 몇몇 실시예에서, 측벽 스페이서(116)가 게이트 구조체(108)의 대향 측부에 위치된다. 측벽 스페이서(116)는 게이트 전극층(112)을 스트레인드 소스 및 드레인 구역(104a, 104b)으로부터 격리시키도록 구성된다.
스트레인드 소스 및 드레인 구역(104a, 104b)은 게이트 구조체(108)에 인접한 위치에서 반도체 기판(102) 내의 리세스 내측에 배치되는 스트레인 유도 재료를 포함한다. 스트레인드 소스 및 드레인 구역(104a, 104b)은 채널 구역(105) 상에 스트레인(예컨대 압축 스트레인 또는 인장 스트레인)을 유도하도록 구성된다. 스트레인 유도 재료는 스트레인드 소스 및 드레인 구역(104a, 104b)의 바닥면으로부터 스트레인드 소스 및 드레인 구역(104a, 104b)의 상단면으로 연장되는 법선(즉, 바닥면에 수직)을 따라 불연속적인 농도 프로파일을 갖는 스트레인 유도 성분을 갖는다. 불연속적인 농도 프로파일은 법선을 따라 복수 개의 불연속부(예컨대, 농도 프로파일에서 파괴점 또는 중단점)을 포함한다.
몇몇 실시예에서, 스트레인 유도 재료는 실리콘 게르마늄을 포함할 수 있고 스트레인 유도 성분은 게르마늄을 포함할 수 있다. 그러한 실시예에서, 게르마늄은 게르마늄(Ge)과 실리콘(Si)의 격자 상수들의 차이로 인해 채널 구역(105) 상에 스트레인을 유도하도록 구성된다. 다른 실시예에서, 스트레인 유도 재료는 예를 들어 실리콘 카바이드(SiC)와 같은 대안의 재료를 포함할 수 있다.
몇몇 실시예에서, 스트레인 유도 재료(예컨대, SiGe)는 스트레인드 소스 및 드레인 구역(104a 및 104b)의 리세스 내에 배치된 복수 개의 별개의 에피택셜층들을 포함할 수 있다. 몇몇 실시예에서, 복수 개의 별개의 에피택셜층들은 인접한 층들 사이의 교차점에서 불연속인, 상이한 스트레인 유도 성분 농도 프로파일(예컨대, 게르마늄 농도 프로파일)을 각각 가질 수 있다.
예컨대, 스트레인드 소스 및 드레인 구역(104a, 104b)는 제1 SiGe층(106a), 제2 SiGe층(106b), 및 제3 SiGe층(106c)을 포함할 수 있다. 제1 SiGe층(106a)은 제1 위치에서의 게르마늄 고농도로부터 제1 위치 위에 있는 제2 위치에서의 게르마늄 저농도로 변화하는 제1 게르마늄 농도 프로파일을 포함할 수 있다. 제2 SiGe층(106b)은 제1 농도 프로파일과 불연속적인 제2 게르마늄 농도 프로파일을 포함할 수 있다. 몇몇 실시예에서, 제2 게르마늄 농도 프로파일은 제1 위치에서의 저농도로부터 제3 위치 위에 있는 제4 위치에서의 고농도로 변화할 수 있다. 제3 SiGe층(106c)은 제2 농도 프로파일과 불연속적인 제2 게르마늄 농도 프로파일을 포함할 수 있다. 몇몇 실시예에서, 제3 SiGe층(106c)은 일정한 게르마늄 농도를 갖는 SiGe층 또는 도핑되지 않은 순수 실리콘을 포함하는 실리콘 캡층(즉, SiGex층, 여기서 x = 0)을 포함할 수 있다.
스트레인드 소스 및 드레인 영역(104a 및 104b)이 3층 구역으로서 스트레인드 채널 트랜지스터 디바이스(100)에서 예시되었지만, 개시된 스트레인드 소스 및 드레인 구역(104a 및 104b)은 그러한 층들에 한정되지 않는다는 것이 인지될 것이다. 다른 실시예에 있어서, 스트레인드 소스 및 드레인 영역(104a 및 104b)은 추가의 층들(예컨대, 제4 SiGe층, 제5 SiGe층 등)을 포함할 수 있다.
도 2는 스트레인드 소스 구역(예컨대, 104a)과 스트레인드 드레인 구역(예컨대, 104b)을 통해 연장되는 수직 단면 A-A'를 따른 게르마늄 농도 프로파일을 보여주는 그래프(200)의 몇몇 실시예를 예시한다. 그래프(200)는 y축을 따른 도핑 농도와 x축을 따른 반도체 기판의 표면으로부터의 거리를 예시한다.
그래프(200)의 게르마늄 농도 프로파일은 상이한 게르마늄 농도 프로파일을 갖는 3개의 별개의 구역(202, 204, 206)(즉, 3층 SiGe 소스/드레인 구역)을 갖춘 SiGe 소스/드레인 구역을 위한 불연속적인 농도 프로파일을 포함한다. 별개의 구역(202-206)은 인접한 구역들 간에 파괴점 또는 중단점에 의해 마킹된다.
예컨대, 제1 구역(206)은 스트레인드 소스/드레인 구역 내의 바닥 SiGe층을 위한 제1 게르마늄 농도 프로파일을 포함한다. 제1 게르마늄 농도 프로파일은 제1 구역(206)의 바닥면에서의 제1 게르마늄 농도(C1)로부터 제1 게르마늄 농도(C1)보다 작은 제1 구역(206)의 상단에서의 제2 게르마늄 농도(C2)로 연장된다. 몇몇 실시예에서, 제1 구역(206) 내의 게르마늄 농도는 대략 40%의 게르마늄 농도(바닥면에서)와 대략 10%의 게르마늄 농도(상단면에서) 사이의 범위일 수 있다.
제2 구역(204)은 스트레인드 소스/드레인 구역 내의 중간 SiGe층을 위한 제2 게르마늄 농도 프로파일을 포함한다. 제2 게르마늄 농도 프로파일은 제2 구역(204)의 바닥면에서의 제3 게르마늄 농도(C3)로부터 제3 게르마늄 농도(C3)보다 큰 제4 게르마늄 농도(C4)로 연장된다. 제2 게르마늄 농도 프로파일은 제1 게르마늄 농도 프로파일과 불연속적인데, 그 이유는 깊이(d2-δ)에서의 제3 게르마늄 농도(C3)가 d2의 깊이에서의 제2 게르마늄 농도(C2)와 상이하기 때문이다. 몇몇 실시예에서, 제2 구역(204) 내의 게르마늄 농도는 대략 30%의 게르마늄 농도(바닥면에서)와 대략 70%의 게르마늄 농도(상단면에서) 사이의 범위일 수 있다.
제3 구역(202)은 소스/드레인 구역 내의 상부 SiGe층을 위한 제3 게르마늄 농도 프로파일을 포함한다. 제3 게르마늄 농도 프로파일은 일정한 게르마늄 농도 프로파일(208 또는 210)을 포함한다. 몇몇 실시예에서, 상단 SiGe층이 실리콘 캡층을 포함하는 경우에, 일정한 게르마늄 농도 프로파일(208)은 농도(C5)를 포함할 수 있다. 다른 실시예에서, 상단 SiGe층이 SiGe층을 포함하는 경우에, 일정한 게르마늄 농도 프로파일(210)은 농도(C6)를 포함할 수 있다. 제3 게르마늄 농도 프로파일은 제2 게르마늄 농도 프로파일과 불연속적인데, 그 이유는 깊이(d1-δ)에서의 게르마늄 농도(C5 또는 C6)가 d1의 깊이에서의 제4 게르마늄 농도(C4)와 상이하기 때문이다.
도 3은 소스/드레인 구역 내에 불연속적인 게르마늄 농도 프로파일을 갖는 스트레인드 채널 트랜지스터 디바이스(300)의 몇몇 추가 실시예의 단면도를 예시한다.
스트레인드 채널 트랜지스터 디바이스(300)는 반도체 기판(102)에서 게이트 구조체(108) 옆에 배치되는 소스/드레인 구역(104)을 포함한다. 소스/드레인 구역(104)은 반도체 기판(102)에 다이아몬드 형상 또는 "V" 형상의 캐비티를 제공하는 이방성 에칭 프로파일을 갖는다. "V" 형상의 캐비티는 <111> 표면(312a, 312b)이 측면에 있는 <100> 표면(310)을 포함한다.
소스/드레인 구역(104)은 하나 이상의 추가 SiGe층(106b-106c) 아래에 위치되는 바닥/제1 SiGe층(106a)을 포함한다. 제1 SiGe층(106a)은 본 명세서에서 집합적으로 바닥면으로서 지칭되는 <100> 표면(310)과 <111> 표면(312, 312b) 상에 배치된다. 제1 SiGe층(106a0의 게르마늄 농도 프로파일은 바닥면으로부터 바닥면 위에 있는 위치를 향해 감소된다. 소스/드레인 리세스는 <100> 표면(310)과 <111> 표면(312a, 312b)을 갖기 때문에, "위에 있는"이라는 용어는 엄격히 말해서 수직 방향으로 위에 있는 것으로 제한되지 않는다는 점을 알 것이다. 예컨대, "위에 있는"이라는 용어는 또한 <100> 표면에 수직인 라인을 따라 또는 <111> 표면에 수직인 라인을 따라 위에 있는(예컨대, 45°각도를 따라 위에 있는) 것을 의미할 수 있다.
몇몇 실시예에서, 제1 SiGe층(106a)의 게르마늄 농도 프로파일은 하지면의 결정 격자에 따라(즉, 소스/드레인 구역 내의 방향에 따라) 변경될 수 있다. 몇몇 실시예에서, 제1 SiGe층(106a)은 <111> 표면(312a 또는 312b)을 포함하는 제2 바닥면에 수직으로 연장되는 제2 라인(예컨대, 306)이 아니라, <100> 표면(310)을 포함하는 제1 바닥면에 수직으로 연장되는 제1 라인(예컨대, 302)을 따른 상이한 도핑 농도 프로파일을 가질 수 있다.
예컨대, 제1 방향(302)은 <100> 표면(310)에 수직으로 연장된다. 제1 방향(302)을 따라, 바닥 SiGe층 내의 게르마늄 농도 프로파일은 대략 25%의 값에서 시작할 수 있고(바닥면에서) 대략 12%의 값까지 감소할 수 있다(상단면에서). 유사하게, 제2 방향(304)을 따라, 제1 SiGe층(106a) 내의 게르마늄 농도 프로파일은 대략 25%의 값에서 시작할 수 있고 대략 12%의 값까지 감소할 수 있다. 제1 및 제2 방향(302, 304)을 따라 게르마늄 농도 프로파일을 감소시킴으로써, 하부 게르마늄 농도가 <111> 표면 근처에서 달성됨으로써, 스트레인드 채널 트랜지스터 디바이스(300) 내에서 전위 전파를 감소시킨다.
제3 방향(306)은 <111> 표면(312a 또는 312b)에 수직으로 연장된다. 제3 방향(306)을 따라, 제1 SiGe층(106a) 내의 게르마늄 농도 프로파일은 대략 20%의 값에서 시작할 수 있고 대략 12%의 값까지 감소할 수 있다.
제4 방향(308)을 따라, 제1 SiGe층(106a) 내의 게르마늄 농도 프로파일은 대략 25%의 값에서 시작할 수 있고 대략 12%의 값까지 감소할 수 있다. 제4 방향(308)을 따라 게르마늄 농도 프로파일을 게르마늄 고농도로부터 더 게르마늄 저농도까지 감소시킴으로써, 더 게르마늄 고농도가 채널 구역(105) 근처에서 달성되고 채널 스트레인과 디바이스 성능이 수행된다.
도 4는 소스/드레인 구역 내에 불연속적인 게르마늄 농도 프로파일을 갖는 스트레인드 채널 트랜지스터 디바이스를 형성하는 방법(400)의 몇몇 실시예의 흐름도를 예시한다.
402에서, 반도체 기판이 제공된다. 다양한 실시예에서, 반도체 기판(102)은 반도체 웨이퍼 및/또는 반도체 웨이퍼 상의 하나 이상의 다이와 같은 임의의 타입의 반도체 본체(예컨대, 실리콘, 실리콘-게르마늄, 실리콘-온-절연체 등) 뿐만 아니라 임의의 다른 타입의 반도체 및/또는 그과 관련된 에피택셜층을 포함할 수 있다.
404에서, 소스/드레인 리세스가 반도체 기판에 형성된다. 몇몇 실시예에서, 복수 개의 에칭 프로세스가 소스/드레인 리세스를 형성하도록 사용될 수 있다. 예컨대, 몇몇 실시예에서, 등방성 에칭 프로세스가 반도체 기판 상에 수행되어 게이트 구조체에 인접한 위치에서 반도체 기판 내에 리세스를 형성할 수 있다. 이어서, 이방성 에칭이 수행되어 V 형태의 소스/드레인 리세스를 달성할 수 있다.
406에서, 스트레인 유도 재료가 소스/드레인 리세스에 형성되어 소스/드레인 구역을 형성한다. 스트레인 유도 재료는 소스/드레인 리세스의 바닥면으로부터 소스/드레인 리세스의 상단면으로 연장되는 라인을 따라 불연속적인 농도 프로파일을 갖는 스트레인 유도 성분을 포함한다. 몇몇 실시예에서, 스트레인 유도 성분은 게르마늄을 포함할 수 있어, 소스/드레인 리세스는 소스/드레인 리세스의 바닥면으로부터 소스/드레인 리세스의 상단면으로 연장되는 라인을 따라 불연속적인 게르마늄(Ge) 농도를 포함한다.
몇몇 실시예에서, 스트레인 유도 재료는 복수 개의 별개의 에피택셜층으로서 소스/드레인 리세스 내에 형성될 수 있다. 몇몇 실시예에서, 복수 개의 별개의 에피택셜층이 동일한 처리 챔버 내의 제위치에 형성될 수 있다(즉, 처리 챔버로부터 반도체 기판을 제거하는 일 없이).
몇몇 실시예에서, 별개의 에피택셜층은 상이한 게르마늄 농도 프로파일을 각각 가질 수 있다. 예컨대, 몇몇 실시예에서, 제1 SiGe층이 소스/드레인 리세스의 바닥면에 형성될 수 있다. 제1 SiGe층은 제1 위치에서의 Ge 고농도로부터 제1 위치 위에 있는 제2 위치에서의 Ge 저농도로 변화하는 제1 게르마늄 농도 프로파일을 포함한다. 다음에, 제2 SiGe층이 제1 SiGe층 위에 있는 위치에 형성될 수 있다. 몇몇 실시예에서, 제2 SiGe층은 제3 위치에서의 저농도로부터 제3 위치 위에 있는 제4 위치에서의 고농도로 변화하는 제2 게르마늄 농도 프로파일을 포함할 수 있다. 몇몇 실시예에서, 제3 SiGe층이 제2 SiGe층 상에 형성될 수 있다. 몇몇 실시예에서, 제3 SiGe층은 일정한 게르마늄 농도를 실리콘 게르마늄층 또는 도핑되지 않은 순수 실리콘을 포함하는 실리콘 캡층을 포함할 수 있다.
도 5는 채널 구역 내에 불연속적인 게르마늄 농도 프로파일을 갖는 스트레인드 채널 트랜지스터 디바이스를 형성하는 방법(500)의 몇몇의 추가 실시예의 흐름도를 예시한다.
개시된 방법(예컨대, 방법 400과 500)은 일련의 행위 또는 이벤트로서 아래에 예시되고 설명되지만, 그러한 행위 또는 이벤트의 예시된 순서가 제한의 의미에서 해석되어서는 안된다는 것을 알 것이다. 예컨대, 몇몇 행위는 상이한 순서로 및/또는 본 명세서에 예시 및/또는 설명된 것 이외의 다른 행위 또는 이벤트와 동시에 발생할 수 있다. 게다가, 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 실시하기 위해 예시된 모든 행위를 필요로 하지 않을 수 있다. 또한, 본 명세서에 도시된 행위들 중 하나 이상은 하나 이상의 별개의 행위 및/또는 페이즈에서 수행될 수 있다.
502에서, 반도체 기판이 제공된다.
504에서, 반도체 기판 내에 게이트 영역이 형성된다. 몇몇 실시예에서, 게이트 영역은 게이트 산화물 재료, 게이트 전극 재료, 및/또는 반도체 기판 상의 하드 마스크를 갖는 적층형 게이트 구조체를 선택적으로 형성함으로써 형성될 수 있다.
506에서, 포켓 주입이 수행된다. 포켓 주입은 적층형 게이트 구조체에 의해 덮이지 않는 반도체 기판의 영역에 포켓 주입 구역을 형성한다. 포켓 주입 구역은 적층형 게이트 구조체의 아래에 있는 위치로 연장될 수 있다.
508에서, 저농도 도핑 드레인(LDD) 주입이 수행된다. LDD 주입은 적층형 게이트 구조체에 의해 덮이지 않는 반도체 기판의 영역에 LDD 주입 구역을 형성한다.
510에서, 측벽 스페이서가 적층형 게이트 구조체의 대향 측부에 형성된다.
512에서, 반도체 기판은 적층형 게이트 구조체의 대향 측부 상에 소스 및 드레인 리세스를 형성하도록 선택적으로 에칭된다. 몇몇 실시예에서, 복수 개의 에칭 프로세스가 반도체 기판 내에 소스 및 드레인 리세스를 형성하도록 사용될 수 있다.
514에서, 예세척 프로세스가 수행된다. 예세척 프로세스는 소스 및 드레인 리세스 내에 실리콘-게르마늄(SiGe)의 증착 전에 소스 및 드레인 리세스로부터 표면 결함 및/또는 오염물을 제거하도록 구성된다(행위 518-522). 몇몇 실시예에서, 예세척 프로세스는 (예컨대, 불화수소산(HF) 염기를 갖는) 습식 세척 프로세스 또는 (예컨대, 프리-Ni 규화물(SiCoNi) 또는 Certas를 이용하는) 건식 세척 프로세스를 포함할 수 있다.
516에서, 몇몇 실시예에 있어서 다층 SiGe층의 증착과 동시에 고온 어닐링이 수행될 수 있다(행위 518-522). 고온 어닐링은 대략 700℃ 내지 대략 900℃ 범위의 온도 및 대략 10 torr 내지 대략 200 torr의 범위를 갖는 압력에서 유지되는 처리 챔버 내에 대략 30 s(초) 내지 대략 240 s의 시간 동안에 수행될 수 있다.
518에서, 소스 및 드레인 리세스의 바닥면에 제1 실리콘-게르마늄(SiGe)층이 형성된다. 제1 SiGe층은 제1 위치에서의 고농도로부터 제1 위치 위에 있는 제2 위치에서의 저농도로 감소하는 제1 게르마늄(Ge) 농도를 포함한다.
520에서, 제1 SiGe층 위에 있는 위치에 하나 이상의 추가 SiGe층이 형성된다. 몇몇 실시예에서, 하나 이상의 추가 SiGe층은 제1 SiGe층의 Ge 농도보다 큰 최대 Ge 농도를 갖는다.
522에서, 하나 이상의 추가 SiGe층 위에 있는 위치에 최종 SiGe층이 형성된다. 최종 SiGe층은 일정한 Ge 농도를 갖는 실리콘 게르마늄층 또는 도핑되지 않은 순수 실리콘을 포함하는 실리콘 캡층을 포함할 수 있다.
도 6 내지 도 9는 채널 구역 내에 불연속적인 게르마늄 농도 프로파일을 갖는 스트레인드 채널 트랜지스터 디바이스를 형성하는 방법을 보여주는 반도체 기판의 단면도의 몇몇 실시예를 예시한다. 도 6 내지 도 9는 방법(500)에 관하여 설명하고 있지만, 도 5 내지 도 8에 개시된 구조들이 그러한 방법으로 제한되지 않는다는 것을 알 것이다.
도 6은 행위(502-504)에 대응하는 반도체 기판의 몇몇 실시예의 단면도(600)를 예시한다.
단면도(600)에 도시된 바와 같이, 게이트 구조체가 반도체 기판(102) 상에 형성된다. 게이트 구조체는 반도체 기판(102) 상에 선택적으로 형성되는 게이트 유전체층(110)을 포함한다. 게이트 유전체층(110)은 증착 프로세스(예컨대, 화학 기상 증착, 물리 기상 증착 등)에 의해 또는 열 산화에 의해 형성될 수 있다. 몇몇 실시예에서, 게이트 유전체층(110)은 예컨대 이산화실리콘(SiO2) 또는 하이-k 유전체 재료 등의 절연 재료를 포함할 수 있다.
게이트 전극층(112)이 게이트 유전체층(110) 위에 형성된다. 게이트 유전체층(112)은 증착 프로세스에 의해 증착되는 폴리실리콘 또는 금속 게이트 재료를 포함할 수 있다. 이어서, 하드마스크층(114)이 게이트 전극층(112)과 게이트 유전체층(110) 위에 선택적으로 형성된다. 다음에, 게이트 유전체층(110)과 게이트 전극층(112)은 단면도(600)에 도시된 바와 같이 게이트 영역을 형성하도록 하드마스크층(114)에 따라 에칭된다.
도 7은 행위(506-508)에 따른 반도체 기판의 몇몇 실시예의 단면도(700)를 예시한다.
단면도(700)에 도시된 바와 같이, 하나 이상의 주입(702)이 수행되어 도판트를 반도체 기판(102)으로 도입함으로?써 게이트 구조체들 사이에 배치되는 주입 영역(704)을 형성한다. 몇몇 실시예에서, 하나 이상의 주입(702)은 포켓 주입을 포함할 수 있다. 포켓 주입은 트랜지스터 디바이스의 제어를 통해 관통 방지를 향상시킨다. 다양한 실시예에서, 포켓 주입은 비소(As) 도판트 및/또는 인(P) 도판트를 포함할 수 있다. 몇몇 실시예에서, 포켓 주입은 대략 20 KeV(킬로일렉트론 볼트) 내지 대략 80 KeV 범위를 갖는 에너지로 수행될 수 있는데, 투여량은 대략 1e12 atoms/cm2 내지 대략 1e14 atoms/cm2이며 경사 각도는 대략 15°내지 대략 45°의 범위를 갖는다.
다른 실시예에서, 하나 이상의 주입(702)은 반도체 기판(102) 상에 수행되는 저농도 도핑 드레인(LDD) 주입을 포함할 수 있다. LDD 주입은 SCE(short channel effects) 제어를 향상시킨다. 다양한 실시예에서, LDD 주입은 이불화붕소(BF2) 도판트, 또는 붕소(B) 도판트를 포함할 수 있다. LDD 주입은 대략 1 KeV 내지 대략 10 KeV의 범위를 갖는 에너지, 및 대략 0°내지 대략 30°의 범위를 갖는 경사 각도에서 수행될 수 있는데, 투여량은 대략 1e13 atoms/cm2 내지 대략 1e16 atoms/cm2의 범위를 갖는다.
도 8a 및 도 8b는 행위(510, 512)에 대응하는 반도체 기판의 몇몇 실시예의 단면도(800)를 예시한다. 도 8a 및 도 8b에 도시된 바와 같이, 측벽 스페이서(116)가 게이트 스택 둘레에 형성된다. 몇몇 실시예에서, 측벽 스페이서(116)는 소스 및 드레인 리세스(810a, 810b)의 형성 전에 게이트 구조체의 대향 측부 상에 형성될 수 있다. 몇몇 실시예에서, 측벽 스페이서(116)는 반도체 기판(102) 상에 질화물을 증착하고 측벽 스페이서(116)를 형성하도록 질화물을 선택적으로 에칭함으로써 형성될 수 있다.
이어서, 반도체 기판(102)은 소스 및 드레인 리세스(810a, 810b)를 형성하도록 선택적으로 에칭된다. 몇몇 실시예에서, 소스 및 드레인 리세스(810a, 810b)는 다중 에칭 프로세스에 의해 형성될 수 있다.
예컨대, 단면도(800)에 도시된 바와 같이, 반도체 기판(102)은 등방성 에칭 프로파일(예컨대, U 형상의 에칭 프로파일)을 갖는 리세스(804a, 804b)를 생성하도록 구성되는 등방성 에칭액(802)에 노출될 수 있다. 몇몇 실시예에서, 등방성 에칭액(802)은 건식 에칭액을 포함할 수 있다. 예컨대, 몇몇 실시예에서, 등방성 에칭액(802)은 테트라플루오로메탄(CF4), 염소 가스(Cl2), 삼불화질소(NF3), 육불화황(SF6), 및/또는 헬륨(He)을 비롯한 처리 가스를 이용하는 건식 에칭액을 포함할 수 있다.
단면도(806)에 도시된 바와 같이, 반도체 기판(102)은 이방성 에칭액(808)에 또한 노출될 수 있다. 이방성 에칭액(808)은 또한 이방성 에칭 프로파일을 갖는 소스 및 드레인 리세스(810a, 810b)를 생성하도록 리세스(804a, 804b)를 에칭한다. 몇몇 실시예에서, 소스 및 드레인 리세스(810a, 810b)는 측벽 스페이서(116) 아래에서 연장되는 상단 코너를 가질 수 있다. 다른 실시예에서, 소스 및 드레인 리세스(810a, 810b)은 측벽 스페이서(116)의 외측 에지와 정렬되는 위치에 위치되는 상단 코너를 가질 수 있다. 소스 및 드레인 리세스(810a, 810b)의 상단 코너가 측벽 스페이서(116) 아래에서 연장되는 거리가 클 수록, 스트레인드 채널 MOSFET 상의 스트레인의 양이 커진다.
몇몇 실시예에서, 이방성 에칭액(808)은 습식 에칭액을 포함할 수 있다. 예컨대, 이방성 에칭액(808)은 테트라메틸암모늄 하이드록사이드(TMAH)를 포함할 수 있다. TMAH는 리세스(810a, 810b) 내에 <111> 평면을 생성하여 'V' 형상 또는 다이아몬드 형상의 리세스를 형성한다. 몇몇 실시예에서, 반도체 기판(102)은 대략 20℃ 내지 대략 100℃의 온도에서 유지되는 처리 챔버 내에 1~30%의 농도를 갖는 수용액을 포함하는 TMAH 에칭액에 노출되어 대략 300Å 내지 대략 1000Å의 리세스 깊이를 형성한다.
도 9는 행위(516-518)에 대응하는 반도체 기판의 몇몇 실시예의 단면도(900)를 예시한다.
단면도(900)에 도시된 바와 같이, 다층 SiGe 성장 프로세스는 소스 및 드레인 리세스(810a, 810b) 내에 스트레인 유도 SiGe 재료를 형성하도록 수행된다. 몇몇 실시예에서, 제1 SiGe층(106a)이 소스 및 드레인 리세스(810a, 810b)의 상단 코너를 덮는 위치에서 소스 및 드레인 리세스(810a, 810b)의 바닥면 상에 형성된다. 제1 SiGe층(106a)은 제1 위치에서의 게르마늄 고농도로부터 제1 위치 위에 있는 제2 위치에서의 게르마늄 저농도로 변화하는 구배 게르마늄 농도를 포함한다. 몇몇 실시예에서, 게르마늄 농도는 대략 40%의 초기값으로부터 대략 10%의 값의 범위이다.
몇몇 실시예에서, 제2 SiGe층(106b)이 제1 SiGe층(106a) 상에 형성된다. 제2 SiGe층(106b)은 제3 위치에서의 저농도로부터 제3 위치 위에 있는 제4 위치에서의 고농도로 변화하는 구배 게르마늄 농도 프로파일을 포함한다.
몇몇 실시예에서, 제3 SiGe층(106c)이 제2 SiGe층(106b) 상에 형성된다. 제3 SiGe층(106c)은 일정한 게르마늄 농도를 갖는 실리콘 게르마늄층 또는 도핑되지 않은 순수 실리콘을 포함하는 실리콘 캡층을 포함할 수 있다.
본 명세서에 설명되는 방법론의 양태를 논의할 때에 본 문헌 전체에 걸쳐 예시적인 구조를 참조하였지만, 이들 방법론은 제공된 대응하는 구조에 의해 제한되지 않는다는 것을 알 것이다. 오히려, 방법론(및 구조)은 서로 관계없이 고려되고 자립할 수 있으며 도면에 도시된 임의의 특정한 양태에 상관없이 실시될 수 있다. 게다가, 본 명세서에 설명된 층은 스핀온(spin on), 스퍼터링, 성장 및/또는 증착 기법 등과 같은 임의의 적절한 방식으로 형성될 수 있다.
또한, 본 명세서 및 첨부 도면의 독해 및/또는 이해를 기초로 하여 당업자에게 균등한 변경 및/또는 수정이 일어날 수 있다. 본 명세서의 개시는 그러한 모든 수정 및 변경을 포함하고 일반적으로 그에 의해 제한되도록 의도되지 않는다. 예컨대, 본 명세서에 제공된 도면이 특별한 도핑 타입을 갖는 것으로 예시되고 설명되었지만, 당업자가 아는 바와 같이 대안적인 도핑 타입이 사용될 수 있다는 것을 알 것이다.
게다가, 특별한 특징부 또는 양태가 여러 실시들 중에서 단 하나와 관련하여 개시되었지만, 그러한 특징부 또는 양태는 원할 수 있는 다른 실시의 하나 이상의 다른 특징부 및/또는 양태와 조합될 수 있다. 더욱이, "포함한다", "갖는", "갖는다", "구비한"이란 용어 및/또는 그 파생어가 본 명세서에 사용되는 경우에, 그러한 용어의 의미는 "포함하는"과 같이 포괄적이 되도록 의도된다. 또한, "예시적인"은 최상이 아니라 단순히 예를 의미하도록 의도된다. 또한, 본 명세서에 도시된 특징부, 층 및/또는 요소는 간소화 및 이해의 용이성을 위해 서로에 대해 특별한 치수 및/또는 배향을 갖는 것으로 예시되고, 실제 치수 및/또는 배향은 본 명세서에 예시된 것과 실질적으로 상이할 수 있다는 것을 알아야 한다.
본 개시는 불연속적인 게르마늄 농도 프로파일을 갖는 스트레인드 유도 재료를 포함하는 스트레인드 소스/드레인 구역을 갖는 트랜지스터 디바이스에 관한 것이다.
몇몇 실시예에서, 본 개시는 트랜지스터 디바이스에 관한 것이다. 트랜지스터 디바이스는 트랜지스터 디바이스는 반도체 기판 상에 배치되는 게이트 구조체 및 반도체 기판에 위치된 소스/드레인 리세스 내에서 게이트 구조체에 인접한 위치에 배치되는 스트레인 유도 재료를 포함하는 스트레인드 소스/드레인 구역을 포함한다. 스트레인 유도 재료는 소스/드레인 리세스의 바닥면으로부터 소스/드레인 리세스의 상단면으로 연장되는 라인을 따라 불연속적인 농도 프로파일을 갖는 스트레인 유도 성분을 포함한다.
다른 실시예에서, 본 개시는 트랜지스터 디바이스에 관한 것이다. 트랜지스터 디바이스는 반도체 기판 상에 배치되는 게이트 구조체를 포함한다. 트랜지스터 디바이스는 반도체 기판에서 게이트 구조체 옆에 배치되고, 소스/드레인 리세스의 바닥면으로부터 소스/드레인 리세스의 상단면으로 연장되는 라인을 따라 불연속적인 게르마늄 농도 프로파일을 제공하는 복수 개의 스트레인 유도 실리콘 게르마늄(SiGe)층을 포함하는 소스/드레인 구역을 더 포함한다. 소스/드레인 리세스의 바닥에 인접한 복수 개의 스트레인 유도 SiGe층 중 하나의 층은 제1 위치에서의 게르마늄 고농도로부터 제1 위치 위에 있는 제2 위치에서의 게르마늄 저농도로 변화하는 제1 게르마늄 농도 프로파일을 포함한다.
또 다른 실시예에서, 본 개시는 트랜지스터 디바이스의 형성 방법에 관한 것이다. 상기 방법은 반도체 기판을 제공하는 것을 포함한다. 방법은 반도체 기판 상에 게이트 구조체를 형성하는 것을 더 포함한다. 방법은 게이트 구조체의 측부에 인접한 반도체 기판 내에 소스/드레인 리세스를 형성하는 것을 더 포함한다. 방법은 소스/드레인 리세스 내에 스트레인 유도 재료를 형성하는 것을 포함하고, 스트레인 유도 재료는 소스/드레인 리세스의 바닥면으로부터 소스/드레인 리세스의 상단면으로 연장되는 라인을 따라 불연속적인 농도 프로파일을 갖는 스트레인 유도 성분을 포함한다.

Claims (10)

  1. 트랜지스터 디바이스에 있어서,
    반도체 기판 상에 배치되는 게이트 구조체; 및
    상기 반도체 기판에 위치된 소스/드레인 리세스 내에서 상기 게이트 구조체에 인접한 위치에 배치되는 스트레인 유도 재료를 포함하는 스트레인드 소스/드레인 구역
    을 포함하고,
    상기 스트레인 유도 재료는 상기 소스/드레인 리세스의 바닥면으로부터 상기 소스/드레인 리세스의 상단면으로 연장되는 라인을 따라 불연속적인 농도 프로파일을 갖는 스트레인 유도 성분을 포함하는 것인 트랜지스터 디바이스.
  2. 제1항에 있어서,
    상기 불연속적인 농도 프로파일은 적어도 2개의 불연속부를 포함하는 것인 트랜지스터 디바이스.
  3. 제1항에 있어서,
    상기 스트레인 유도 재료는 실리콘 게르마늄(SiGe)을 포함하고,
    상기 스트레인 유도 성분은 게르마늄(Ge)을 포함하는 것인 트랜지스터 디바이스.
  4. 제1항에 있어서,
    상기 스트레인 유도 재료는 상기 소스/드레인 리세스의 바닥에 인접하고 제1 위치에서의 고농도로부터 상기 제1 위치 위에 있는 제2 위치에서의 저농도로 변화하는 제 1 스트레인 유도 성분 농도 프로파일을 포함하는 제1 별개의 에피택셜층을 포함하는 것인 트랜지스터 디바이스.
  5. 제1항에 있어서,
    상기 스트레인드 소스/드레인 구역은 인접한 층들 사이의 교차점에서 불연속적인, 상이한 게르마늄 농도 프로파일을 각각 구비하는 복수 개의 층들을 포함하는 다층 SiGe 구역을 포함하는 것인 트랜지스터 디바이스.
  6. 제1항에 있어서,
    상기 스트레인 유도 성분은 <111> 표면을 포함하는 상기 스트레인드 소스/드레인 구역의 제2 바닥면에 수직으로(normal to) 연장되는 제2 라인이 아니라 <100> 표면을 포함하는 상기 스트레인드 소스/드레인 구역의 제1 바닥면에 수직으로 연장되는 제1 라인을 따라 상이한 도핑 농도 프로파일을 갖는 것인 트랜지스터 디바이스.
  7. 제1항에 있어서,
    상기 스트레인드 소스/드레인 구역은,
    상기 소스/드레인 리세스의 바닥면 상에 배치되고, 제1 게르마늄 농도 프로파일을 갖는 제1 실리콘-게르마늄(SiGe)층;
    상기 제1 SiGe층 상에 배치되고, 상기 제1 게르마늄 농도 프로파일과 불연속적인 제2 게르마늄 농도 프로파일을 갖는 제2 SiGec층; 및
    상기 제2 SiGe층 상에 배치되고, 상기 제2 SiGe층의 최대 게르마늄 농도보다 작은 제3 게르마늄 농도 프로파일을 갖는 제3 SiGe층
    을 포함하는 트랜지스터 디바이스.
  8. 제6항에 있어서,
    상기 제3 SiGe층은 도핑되지 않은 순수 실리콘을 포함하는 실리콘 캡층을 포함하는 것인 트랜지스터 디바이스.
  9. 트랜지스터 디바이스에 있어서,
    반도체 기판 상에 배치되는 게이트 구조체;
    상기 반도체 기판에서 게이트 구조체 옆에 배치되고, 소스/드레인 리세스의 바닥면으로부터 소스/드레인 리세스의 상단면으로 연장되는 라인을 따라 불연속적인 게르마늄 농도 프로파일을 제공하는 복수 개의 스트레인 유도 실리콘 게르마늄(SiGe)층을 포함하는 소스/드레인 구역
    을 포함하고,
    상기 소스/드레인 리세스의 바닥에 인접한 복수 개의 스트레인 유도 SiGe층 중 하나의 층은 제1 위치에서의 게르마늄 고농도로부터 상기 제1 위치 위에 있는 제2 위치에서의 게르마늄 저농도로 변화하는 제1 게르마늄 농도 프로파일을 포함하는 것인 트랜지스터 디바이스.
  10. 트랜지스터 디바이스의 형성 방법에 있어서,
    반도체 기판을 제공하는 것;
    상기 반도체 기판 상에 게이트 구조체를 형성하는 것;
    상기 게이트 구조체의 측부에 인접한 반도체 기판 내에 소스/드레인 리세스를 형성하는 것; 및
    상기 소스/드레인 리세스 내에 스트레인 유도 재료를 형성하는 것
    을 포함하고,
    상기 스트레인 유도 재료는 상기 소스/드레인 리세스의 바닥면으로부터 상기 소스/드레인 리세스의 상단면으로 연장되는 라인을 따라 불연속적인 농도 프로파일을 갖는 스트레인 유도 성분을 포함하는 것인 트랜지스터 디바이스의 형성 방법.
KR1020140167747A 2013-12-19 2014-11-27 채널 스트레인용 게르마늄 프로파일을 포함하는 트랜지스터 디바이스 및 그 형성방법 KR101706429B1 (ko)

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