CN101106160A - 纵向型半导体器件及其制造方法 - Google Patents

Abstract

本发明公开了一种纵向型半导体器件及其制造方法。通过形成栅电极(10)使得在沟槽(6)上部留下凹部，同时在栅电极(10)上形成绝缘膜(11)来凹部充填到中途，来将源极区域(15)与布线层的接触部分设定在沟槽(6)的壁面，同时将主体区域(13)和(16)与布线层的接触部分设定在沟槽(6)的壁面以及主体区域(16)的上表面。因此，在该纵向型半导体器件中，在不使源极区域和布线层的接触部分的面积减小的情况下，使主体区域和布线层的接触部分的面积增大。

Description

纵向型半导体器件及其制造方法

技术领域

本发明涉及一种纵向型半导体器件及其制造方法。

背景技术

近年来，伴随着电子设备的低功耗化、高功能化以及高速化，便要求用在其中的半导体器件也低功耗化和高速化。一般情况下，为适应这些要求，在电子设备的数字/模拟、模拟/数字转换器中所用的半导体器件中也要求具有晶体管的通态电阻很小这样的特性。作为用以使晶体管的通态电阻小的一个方法是，增大单位面积上所布置的晶体管的密度。具体而言，就是沿着纵向布置半导体器件的栅电极的方法。在将该栅电极沿纵向布置的纵向型半导体器件中，源极区域和主体区域与栅电极上部相对，同时漏极区域与栅电极底部相对。

然而，在沿纵向布置栅电极的情况下，纵向型栅极的最上面的表面与形成有源极区域及主体区域的硅衬底表面存在于同一个平面上。因此，在将电极连接在源极区域或者主体-接触区域之际，有必要通过由凸形状的绝缘膜将纵向型栅极上部覆盖起来，来防止栅电极与源极区域或者主体-接触区域导通。

为此，有人提出以下半导体器件制造方法。在多个纵向型栅极平行着布置的纵向型半导体器件中，让纵向型栅极的最上面的表面后退到形成有源极区域和主体区域的硅衬底表面的下方，同时用绝缘膜将纵向型栅极上的凹部充填起来，这样来使绝缘膜的最上面的表面与形成有源极区域及主体区域的硅衬底表面存在于同一个平面上。根据该方法，无需用凸形状的绝缘膜覆盖纵向型栅极，便能够使纵向型栅极与源极区域或者主体-接触区域绝缘。

以下，参考图19，对专利文献1所公开的现有纵向型半导体器件及其制造方法进行说明。

在图19所示的纵向型半导体器件中，在第一导电型硅衬底19上，依次形成有由第一导电型外延层构成的漏极区域20和第二导电型主体区域21。形成有贯通主体区域21的沟槽31，沟槽31内隔着绝缘物质层(栅电极绝缘膜)22形成有纵向型栅极23。纵向型栅极23形成为在沟槽31的上部留下了凹部的样子，在该凹部内充填有绝缘膜26。在主体区域21上部的沟槽31附近形成有第一导电型源极区域25，同时在与主体区域21上部的源极区域25相邻接的区域形成有第二导电型主体-接触区域24。以下，将硅衬底19、漏极区域20、主体区域21、主体-接触区域24以及源极区域25合起来称为半导体衬底30。换句话说，纵向型栅极23的最上面的表面位于形成有源极区域25等的半导体衬底30表面的下侧。包括绝缘膜26上表面的半导体衬底30上隔着阻挡金属27形成有成为布线层的铝膜28。该布线层分别与主体-接触区域24和源极区域25保持电接触。

在图19所示的纵向型半导体器件中，漏极区域20、主体区域21以及源极区域25，分别在沟槽31的垂直壁面与绝缘物质层22接触。纵向型栅极23的上部与源极区域25相对，纵向型栅极23的底部与漏极区域20相对。

如上所述，图19所示的纵向型半导体器件，是一种充填在纵向型栅极23上的凹部的绝缘膜26的最上面与形成有源极区域25等的半导体衬底30的表面实质上存在于同一个面上的半导体器件。因为通过使用这样的结构能够对平坦的表面实施硬掩模工序，所以很容易制造半导体器件。

《专利文献1》日本专利第2662217号公报

发明内容

但是，在今后微细化进一步深入而使相邻的沟槽栅电极间的间隔变窄的情况下，在所述现有的纵向型半导体器件中，因为源极区域和主体区域的布置宽度也随着变窄，结果所存在的短处就是，源极区域和主体区域的接触面积变小，与布线材料的连接电阻增大。

本发明正是为解决上述问题而研究开发出来的，其目的在于：实现一种在不使源极区域和布线层的接触部分的面积减小的情况下，便能够使主体区域和布线层的接触部分的面积增大的纵向型构造的半导体器件。

-用以解决问题的技术方案-

为达成所述目的，本案发明人做出了以下发明。通过形成栅电极且在沟槽的上部留下凹部，同时在栅电极上形成绝缘膜来将凹部充填到中途，来将源极区域与布线层的接触部分设定在沟槽的壁面，同时将主体区域与布线层的接触部分(主体-接触区域)设定在沟槽壁面以及衬底上表面。而且，因为在埋入布线材料时，抑制了作为所述接触部分所用的凹部内产生空洞(void)，所以本案发明人又做出了将沟槽的壁上端的角部弄圆这一发明。

具体而言，本发明所涉及的纵向型半导体器件，包括：第一导电型漏极区域，形成在衬底上；第二导电型第一主体区域，形成在所述漏极区域上侧；沟槽，贯通所述第一主体区域而形成；栅电极，隔着所述栅电极绝缘膜形成在所述沟槽内，且实现在所述沟槽的上部留下凹部这一状态；绝缘膜，形成在所述栅电极上，且实现所述凹部被充填到中途这一状态；第一导电型源极区域，形成在至少成为所述沟槽的壁部的所述第一主体区域的上部的一区域，且至少与所述栅电极的上部重叠；第二导电型第二主体区域，形成在所述第一主体区域的上部的其它区域，且沿着所述沟槽的延伸方向与所述源极区域相邻接；第二导电型第三主体区域，形成在所述源极区域和所述第二主体区域各自的上部；以及布线层，分别与所述源极区域、所述第二主体区域以及所述第三主体区域保持接触。这里，所述源极区域、所述第二主体区域以及所述第三主体区域分别到达所述沟槽的壁面，所述绝缘膜的上表面比所述源极区域和所述第二主体区域的上表面都低，所述布线层形成为覆盖所述第三主体区域的上表面以及所述沟槽的壁面中比所述绝缘膜还往上的部分，所述布线层由此而分别与所述源极区域、所述第二主体区域以及所述第三主体区域保持接触。

根据本发明的纵向型半导体器件，能够使源极区域和布线层在沟槽壁面的一部分接触，同时能够使主体区域与布线层在沟槽壁面的一部分及衬底上表面(如有必要在整个面上)接触。因此，在不使源极区域和布线层的连接电阻增大的情况下，能够使用主体区域与布线层的连接电阻大幅度地减小。在不使通态电阻增大的情况下即能够抑制晶体管工作时在主体区域内产生电位差的结果，就是能够防止寄生晶体管动作。

在本发明的纵向型半导体器件中，最好是，所述沟槽的壁上端的角部被弄圆。或者最好是，进一步包括：贯通所述第一主体区域且平行于所述沟槽形成的其它沟槽；所述源极区域、所述第二主体区域以及所述第三主体区域分别形成在所述沟槽和所述其它沟槽之间；在所述沟槽和所述其它沟槽之间，由所述源极区域和所述第三主体区域构成的叠层结构、由所述第二主体区域和所述第三主体区域构成的叠层结构，分别具有顶部被弄圆的凸形状。这里的“弄圆”的意思是，在对象结构的垂直面和水平面之间形成将垂直面和水平面接起来的一个以上的平面或者曲面。

这样一来，便能够防止当用布线材料充填在作为接触部分形成在沟槽上部的凹部之际出现空洞，所以布线层的覆盖率提高。结果是，接触电阻减小而能够谋求低通态电阻(低Ron)化。

-发明的效果-

根据本发明，能够使源极区域和布线层在沟槽壁面的一部分接触，同时能够使主体区域与布线层在沟槽壁面的一部分及衬底上表面(如有必要在整个面上)接触。因此，在不使源极区域和布线层的连接电阻增大的情况下，能够使用主体区域与布线层的连接电阻大幅度地减小。在不使通态电阻增大的情况下即能够抑制晶体管工作时在主体区域内产生电位差的结果，就是能够防止寄生晶体管动作。

还有，根据本发明，通过例如将沟槽的壁上端的角度弄圆，便能够防止当用布线材料充填在作为接触部分形成在沟槽上部的凹部之际出现空洞，所以布线层的覆盖率提高。结果是，接触电阻减小而能够谋求低通态电阻(低Ron)化。

附图的简单说明

图1是本发明的一实施例所涉及的纵向型半导体器件的俯视图。

图2(a)和图2(b)是沿着图1中的a-a’线和b-b’线的剖面图。

图3(a)和图3(b)是能够代替图2(a)和图2(b)中的剖面结构的变形例所涉及的纵向型半导体器件的剖面图。

图4(a)和图4(b)是显示本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图5(a)和图5(b)是显示本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图6(a)和图6(b)是显示本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图7(a)和图7(b)是本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图8(a)和图8(b)是显示本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图9(a)和图9(b)是显示本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图10(a)和图10(b)是显示本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图11(a)和图11(b)是显示本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图12(a)和图12(b)是显示本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图13(a)和图13(b)是显示本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图14(a)和图14(b)是显示本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图15(a)和图15(b)是显示本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图16(a)和图16(b)是显示本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图17(a)和图17(b)是显示本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图18(a)和图18(b)是显示本发明的一实施例所涉及的纵向型半导体器件的制造方法中的一个工序的剖面图。

图19是现有半导体器件的剖面图。

具体实施方式

(实施例)

以下，参考附图，说明本发明的一实施例所涉及的纵向型半导体器件及其制造方法。图1是本发明的一实施例所涉及的纵向型半导体器件的俯视图。图2(a)和图2(b)是沿着图1中的a-a’线和b-b’线的剖面图。补充说明一下，在图1中，省略了对后述的布线层的图示。

如图1、图2(a)及图2(b)  所示，第一导电型硅衬底1上形成有成为漏极区域的第一导电型外延区域2。在外延区域2上形成有相反极性的第二导电型第一主体区域3。这里，第一主体区域3是通过进行至少两次以上的第二导电型杂质注入而形成。贯通第一主体区域3形成有多个相互平行的沟槽6。在各个沟槽6内隔着栅电极绝缘膜8形成有栅电极10且在各个沟槽6上部留下凹部，同时在栅电极10上形成有绝缘膜11，且该凹部被充填到中途。至少在成为沟槽6的壁部的第一主体区域3上部的一区域形成第一导电型源极区域15，且至少与栅电极10的上部重叠。这里，源极区域15是通过进行至少两次以上的第一导电型杂质注入而形成的。在第一主体区域3上部的其它区域，第二导电型第二主体区域13沿着沟槽的延伸方向与源极区域15相邻而形成。这里，第二主体区域13是通过进行至少两次以上的第二导电型杂质注入而形成的。而且，在衬底主面的第二主体区域13的布置面积和源极区域15的布置面积之比率例如是2∶1。源极区域15和第二主体区域13各自的上部都形成有第二导电型第三主体区域16。这里，源极区域15、第二主体区域13以及第三主体区域16分别形成为到达沟槽6的壁面(换句话说，栅电极绝缘膜8)。第三主体区域16覆盖着源极区域15中除了与后述的布线层接触的部分以外的其它部分。

以下，将硅衬底1、漏极区域2、第一主体区域3、源极区域15、第二主体区域13以及第三主体区域16合起来称为半导体衬底S。换句话说，各个沟槽6内的绝缘膜11上表面位于形成有源极区域15等的半导体衬底S的表面的下侧，更详细地讲，是各个沟槽6的绝缘膜11上表面位于源极区域15和第二主体区域13各自的上表面的下侧。含有绝缘膜11上的凹部的半导体衬底S上隔着阻挡金属17形成有成为布线层的铝膜18。该布线层与源极区域15、第二主体区域13以及第三主体区域16都保持电接触。换句话说，成为布线层的铝膜18，形成为覆盖第三主体区域16的上表面以及沟槽6的壁面中的在绝缘膜11上侧的部分，由此该布线层与源极区域15、第二主体区域13以及第三主体区域16都进行电接触。

如上所述，根据该实施例，能够使源极区域15和布线层在沟槽壁面的一部分接触，同时能够使主体区域13和16与布线层在沟槽壁面的一部分及衬底上表面(亦即第三主体区域16的上表面(如有必要在整个面上))接触。因此，在不使源极区域15和布线层的连接电阻增大的情况下，能够使用主体区域13和16与布线层的连接电阻大幅度地减小。在不使通态电阻增大的情况下即能够抑制晶体管工作时在主体区域内产生电位差的结果，就是能够防止寄生晶体管动作。

在该实施例中，如图1、图2(a)和图2(b)所示，因为沟槽6的壁上端的角部被弄圆，所以能够防止当用布线材料充填在作为接触部分形成在沟槽上部的凹部之际出现空洞。结果是，布线层的覆盖率提高，从而接触电阻减小，能够谋求低通态电阻(低Ron)化。

而且，在该实施例中，因为源极区域15是通过进行至少两次以上的第一导电型杂质注入而形成的，所以通过使借助各个注入形成的杂质浓度分布在深度方向上的峰值位置相互不同，便能够形成在从衬底表面看去垂直方向上的浓度偏差小的低电阻源极区域15。

在该实施例中，因为第一主体区域3和第二主体区域13分别是通过进行至少两次以上的第二导电型杂质注入而形成的，所以通过使借助各个注入形成的杂质浓度分布在深度方向上的峰值位置相互不同，便能够形成在从衬底表面看去垂直方向上的浓度偏差小的主体区域3和13。

在该实施例中，因为将衬底主面中的第二主体区域13的布置面积与源极区域15的布置面积的比率设定为规定值，所以能够控制寄生晶体管动作。具体而言，在该实施例中，将所述比率设定为2∶1，除此以外，使所述比率增大，将它设定为5∶1左右，也能够控制寄生晶体管动作。而且，在与其说是抑制寄生晶体管的动作，还不如说主要是谋求源极电阻的减小的情况下，可以将所述比率缩小到1∶5左右。

补充说明一下，在该实施例中，由外延区域2形成的漏极区域的耐压在8V左右以上且在100V左右以下。

图3(a)和图3(b)是能够代替图2(a)和图2(b)中的剖面结构的变形例所涉及的纵向型半导体器件的剖面图。图3(a)和图3(b)中所示的剖面结构与图2(a)和图2(b)中所示的剖面结构的不同之处，在于：在图3(a)和图3(b)中所示的剖面结构中，沟槽6以更窄的间距而设，还有，在沟槽之间由源极区域15和第三主体区域16构成的叠层结构、与由第二主体区域13和第三主体区域16构成的叠层结构，分别具有顶部被倒角的凸形状。根据图3(a)和图3(b)所示的剖面结构，也能够得到图1、图2(a)和图2(b)所示的该实施例一样的效果。

以下，参考图4(a)和图4(b)、图5(a)和图5(b)、图6(a)和图6(b)、图7(a)和图7(b)、图8(a)和图8(b)、图9(a)和图9(b)、图10(a)和图10(b)、图11(a)和图11(b)、图12(a)和图12(b)、图13(a)和图13(b)、图14(a)和图14(b)、图15(a)和图15(b)、图16(a)和图16(b)、图17(a)和图17(b)、图18(a)和图18(b)，对图1、图2(a)和图2(b)所示的该实施例的半导体器件的制造方法进行说明。这里，图4(a)、图5(a)、图6(a)、图7(a)、图8(a)、图9(a)、图10(a)、图11(a)、图12(a)、图13(a)、图14(a)、图15(a)、图16(a)、图17(a)以及图18(a)，是对应于图2(a)中的剖面结构的各个工序中的剖面图。图4(b)、图5(b)、图6(b)、图7(b)、图8(b)、图9(b)、图10(b)、图11(b)、图12(b)、图13(b)、图14(b)、图15(b)、图16(b)、图17(b)以及图18(b)，是对应于图2(b)中的剖面结构的各个工序中的剖面图。

首先，如图4(a)和图4(b)所示，在第一导电型硅衬底1上形成成为漏极区域的第一导电型外延区域2之后，再在外延区域2上形成相反极性的第二导电型第一主体区域3，然后，利用例如热氧化在第一主体区域3上形成例如厚度50～500nm的氧化硅膜4。这里，第一主体区域3是通过进行至少两次以上的第二导电型杂质注入而形成的。接着，如图5(a)和图5(b)所示，利用抗蚀图案5对氧化硅膜4进行蚀刻后，如图6(a)和图6(b)所示，以被图案化的氧化硅膜4为硬掩模对第一主体区域3和外延区域2进行干蚀刻，形成贯通第一主体区域3到达外延区域2的深度0.8～3.0μm的多个相互平行的沟槽6。

接着，如图7(a)和图7(b)所示，为了减轻对沟槽6的壁部上端角部、底部以及壁面的损伤，通过例如热氧化在沟槽6的底部及壁面生长例如厚度在20～100nm的氧化硅膜7。接着，如图8(a)和图8(b)所示，对暂时已形成的氧化硅膜7进行干蚀刻来将氧化硅膜7除去。此时，第一主体区域3上的氧化硅膜4也被除去一部分。之后，如图9(a)和图9(b)所示，在沟槽6的底部和壁面生长由厚度例如8nm到100nm的氧化硅膜构成的栅电极绝缘膜8。

接着，如图10(a)和图10(b)所示，在包含沟槽6内的基板整个面上沉积成为栅电极材料的、例如厚度200nm到800nm的多晶硅膜9后，如图11(a)和图11(b)所示，对多晶硅膜9全面进行蚀刻。此时，所进行的蚀刻，使得蚀刻后的沟槽6内的多晶硅膜9的最上面的表面比残留在第一主体区域3上的氧化硅膜4的表面朝着下侧后退例如200nm到800nm。这样一来，便能够在沟槽6内隔着栅电极绝缘膜8形成栅电极10且在沟槽6的上部留下凹部。

在形成栅电极10后，如图12(a)和图12(b)所示，在包括所述凹部内的衬底整个面上沉积由例如厚度200nm到1000nm的氧化硅膜构成的绝缘膜11后，如图13(a)和图13(b)所示，对绝缘膜11进行平坦化回蚀，使蚀刻后的绝缘膜11的上表面与第一主体区域3的表面一致。这样一来，便能在形成栅电极10后由绝缘膜11将留在沟槽6上部的凹部充填起来。此时，含有栅电极10的晶体管单元周围的布线部分，通过用抗蚀图案覆盖绝缘膜11让绝缘膜11残留下来而形成层间绝缘膜。

接着，如图14(a)和图14(b)所示，使用覆盖源极形成区域的抗蚀图案12对第一主体区域3的上部注入第二导电型杂质，这样来形成第二主体区域13。这里，第二主体区域13是通过进行至少两次以上的第二导电型杂质注入而形成的。之后，如图15(a)和图15(b)所示，用覆盖第二主体区域13的抗蚀图案14(将抗蚀图案12反转后得到的抗蚀图案)对第一主体区域3的上部注入第一导电型杂质，这样来形成源极区域15。这里，源极区域15是通过进行至少两次以上的第一导电型杂质注入而形成的。而且，源极区域15，形成在至少成为沟槽6的壁部的第一主体区域3上部的一区域，且至少与栅电极10的上部重叠。而且，在第一主体区域3上部的其它区域形成第二主体区域13，且第二主体区域13沿着沟槽6的延伸方向与源极区域15相邻接。补充说明一下，对源极区域15的形成工序和第二主体区域13的形成工序的前后关系没有什么限制。

接着，如图16(a)和图16(b)所示，通过对衬底全面注入第二导电型杂质，来在源极区域15及第二主体区域13各自的上部形成第二导电型第三主体区域16。补充说明一下，在仅在沟槽壁面使源极区域15、主体区域分别与后述的布线层进行电连接的情况下，可以省略图16(a)和图16(b)所示的离子注入工序。

接着，如图17(a)和图17(b)所示，通过对衬底全面进行例如干蚀刻，来对充填到栅电极10上的凹部的绝缘膜11进行回蚀以形成接触孔。这样一来，便能够让源极区域15、第二主体区域13以及第三主体区域16各自从沟槽6的壁面露出。具体而言，对充填在栅电极10上的凹部的绝缘膜11进行例如厚度100～300nm左右的蚀刻，由此而如图17(a)和图17(b)所示，在沟槽6的上部形成凹形状的接触孔，同时将沟槽6的壁上端的角部弄圆。

最后，如图18(a)和图18(b)所示，在含有所述凹形状的接触孔的衬底全面上依次沉积成为布线材料的阻挡金属17和铝膜18之后，将阻挡金属17和铝膜18图案化而形成布线层，即制成半导体器件。这里，该布线层，在沟槽的一部分壁面上与源极区域15、第二主体区域13保持电接触，在第三主体区域16的上表面与第三主体区域16保持电接触。

-工业实用性-

综上所述，在将本发明应用到具有纵向型的半导体器件及其制造方法的情况下，收到了在不使源极区域和布线层的接触部分的面积减小的情况下，便能够使主体区域和布线层的接触部分的面积增大的效果，非常有用。

Claims (12)

1.一种纵向型半导体器件，其特征在于：

包括：

第一导电型漏极区域，形成在衬底上，

第二导电型第一主体区域，形成在所述漏极区域上侧，沟槽，贯通所述第一主体区域而形成，

栅电极，隔着所述栅电极绝缘膜形成在所述沟槽内，且实现在所述沟槽的上部留下凹部这一状态，

绝缘膜，形成在所述栅电极上，且实现所述凹部被充填到中途这一状态，

第一导电型源极区域，形成在至少成为所述沟槽的壁部的所述第一主体区域的上部的一区域，且至少与所述栅电极的上部重叠，

第二导电型第二主体区域，形成在所述第一主体区域的上部的其它区域，且沿着所述沟槽的延伸方向与所述源极区域相邻接，

第二导电型第三主体区域，形成在所述源极区域和所述第二主体区域各自的上部，以及

布线层，分别与所述源极区域、所述第二主体区域以及所述第三主体区域保持接触。

2.根据权利要求1所述的纵向型半导体器件，其特征在于：

所述源极区域、所述第二主体区域及所述第三主体区域分别到达所述沟槽的壁面；

所述绝缘膜的上表面比所述源极区域以及所述第二主体区域的上表面都低；

所述布线层形成为覆盖着所述第三主体区域的上面和所述沟槽的壁面中比所述绝缘膜还往上的部分的样子，所述布线层由此而分别与所述源极区域、所述第二主体区域以及所述第三主体区域保持接触。

3.根据权利要求1所述的纵向型半导体器件，其特征在于：

所述沟槽的壁上端的角部被弄圆。

4.根据权利要求1所述的纵向型半导体器件，其特征在于：

进一步包括：贯通所述第一主体区域且平行于所述沟槽形成的其它沟槽；

所述源极区域、所述第二主体区域以及所述第三主体区域分别形成在所述沟槽和所述其它沟槽之间；

在所述沟槽和所述其它沟槽之间，由所述源极区域和所述第三主体区域构成的叠层结构、由所述第二主体区域和所述第三主体区域构成的叠层结构，分别具有顶部被弄圆的凸形状。

5.根据权利要求1所述的纵向型半导体器件，其特征在于：

所述第三主体区域，覆盖所述源极区域中与所述布线层接触的部分以外的其它部分。

6.根据权利要求1所述的纵向型半导体器件，其特征在于：

所述源极区域和所述布线层在所述沟槽的壁面保持接触。

7.根据权利要求1所述的纵向型半导体器件，其特征在于：

所述第二主体区域与所述布线层在所述沟槽的壁面保持接触；

所述第三主体区域和所述布线层在所述第三主体区域的上表面保持接触。

8.根据权利要求1所述的纵向型半导体器件，其特征在于：

所述漏极区域的耐压在8V以上且100V以下。

9.一种纵向型半导体器件的制造方法，其特征在于：

包括：

工序a，在衬底上形成第一导电型漏极区域；

工序b，在所述漏极区域的上侧形成第二导电型第一主体区域；

工序c，形成贯通所述第一主体区域的沟槽；

工序d，在所述工序c之后，在所述沟槽内隔着栅电极绝缘膜形成栅电极，且在所述沟槽的上部残留下凹部；

工序e，在所述工序d之后，形成充填所述凹部的绝缘膜；

工序f，在所述工序e之后，至少在成为所述沟槽的壁部的所述第一主体区域的上部的一区域形成第一导电型源极区域，且该第一导电型源极区域至少与所述栅电极的上部重叠；

工序g，在所述工序e之后，在所述第一主体区域的上部的其它区域形成第二导电型第二主体区域，且该第二导电型第二主体区域沿着所述沟槽的延伸方向与所述源极区域相邻接；

工序h，在所述工序f和所述工序g之后，在所述源极区域和所述第二主体区域各自的上部形成第二导电型第三主体区域；

工序i，在所述工序h之后，通过除去所述绝缘膜的上部而让所述源极区域、所述第二主体区域以及所述第三主体区域分别从所述沟槽的壁面露出来；以及

工序j，在所述工序i之后，形成分别与所述源极区域、所述第二主体区域以及所述第三主体区域接触的布线层。

10.根据权利要求9所述的纵向型半导体器件的制造方法，其特征在于：

进一步包括：在所述工序j之前将所述沟槽的壁上端的角部弄圆的工序k。

11.根据权利要求9所述的纵向型半导体器件的制造方法，其特征在于：

在所述工序f中，通过进行至少两次以上的杂质注入来形成所述源极区域。

12.根据权利要求9所述的纵向型半导体器件的制造方法，其特征在于：

在所述工序b中，通过进行至少两次以上的杂质注入来形成所述第一主体区域；

在所述工序g中，通过进行至少两次以上的杂质注入来形成所述第二主体区域。

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