JPH1056059A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH1056059A JPH1056059A JP8227783A JP22778396A JPH1056059A JP H1056059 A JPH1056059 A JP H1056059A JP 8227783 A JP8227783 A JP 8227783A JP 22778396 A JP22778396 A JP 22778396A JP H1056059 A JPH1056059 A JP H1056059A
- Authority
- JP
- Japan
- Prior art keywords
- shallow trench
- trench
- film
- deep trench
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ＭＯＳトランジスタのしきい電圧がばらつくこ
とがないシャロートレンチと該シャロートレンチ内にデ
ィープトレンチと、深さの異なる複数の素子分離構造の
提供。 【解決手段】シリコン基板１に、シャロートレンチと該
シャロートレンチ内にディープトレンチと、深さの異な
る複数の素子分離領域を有し、シャロートレンチにはＣ
ＶＤＳｉＯ2膜２が埋設され、ディープトレンチにはＢ
ＰＳＧ膜３が埋設される構造を有している。ＭＯＳトラ
ンジスタは不純物を含まないＳｉＯ2膜が埋設されたシ
ャロートレンチで分離されているため、シャロートレン
チ近傍で拡散層を形成することがない。
とがないシャロートレンチと該シャロートレンチ内にデ
ィープトレンチと、深さの異なる複数の素子分離構造の
提供。 【解決手段】シリコン基板１に、シャロートレンチと該
シャロートレンチ内にディープトレンチと、深さの異な
る複数の素子分離領域を有し、シャロートレンチにはＣ
ＶＤＳｉＯ2膜２が埋設され、ディープトレンチにはＢ
ＰＳＧ膜３が埋設される構造を有している。ＭＯＳトラ
ンジスタは不純物を含まないＳｉＯ2膜が埋設されたシ
ャロートレンチで分離されているため、シャロートレン
チ近傍で拡散層を形成することがない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に半導体装置の素子分離におい
て、シャロートレンチと該シャロートレンチ内にディー
プトレンチと、深さの異なる複数の素子分離領域を有す
る半導体装置に関する。
の製造方法に関し、特に半導体装置の素子分離におい
て、シャロートレンチと該シャロートレンチ内にディー
プトレンチと、深さの異なる複数の素子分離領域を有す
る半導体装置に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタとバイポーラトラン
ジスタとが混載するＢｉＣＭＯＳ半導体装置において、
高集積度を実現するためにＭＯＳトランジスタはシャロ
ートレンチで分離され、バイポーラトランジスタ（以下
「ＢｉＰトランジスタ」と記す）はディープトレンチで
分離されている構造が提案されている。
ジスタとが混載するＢｉＣＭＯＳ半導体装置において、
高集積度を実現するためにＭＯＳトランジスタはシャロ
ートレンチで分離され、バイポーラトランジスタ（以下
「ＢｉＰトランジスタ」と記す）はディープトレンチで
分離されている構造が提案されている。
【０００３】シャロートレンチとディープトレンチと深
さの異なる複数の素子分離領域を有する半導体装置に関
する第１の従来技術として、例えば特開平５−３１５４
３９号公報には、図９に示すような構成が提案されてい
る。
さの異なる複数の素子分離領域を有する半導体装置に関
する第１の従来技術として、例えば特開平５−３１５４
３９号公報には、図９に示すような構成が提案されてい
る。
【０００４】図９を参照して、シリコン基板１０１上
に、シャロートレンチと、シャロートレンチ内部にディ
ープトレンチが形成されており、溝内部はＢＰＳＧ膜１
０２で埋設されており、該ＢＰＳＧ膜１０２からのリン
・ボロンのアウトディフューズ防止するため、ＳｉＯ2
膜１０３でキャップされている。
に、シャロートレンチと、シャロートレンチ内部にディ
ープトレンチが形成されており、溝内部はＢＰＳＧ膜１
０２で埋設されており、該ＢＰＳＧ膜１０２からのリン
・ボロンのアウトディフューズ防止するため、ＳｉＯ2
膜１０３でキャップされている。
【０００５】この従来の半導体装置の製造方法を、図１
１〜図１２に示す。シャロートレンチとディープトレン
チをシリコン基板１０１に形成した後、トレンチ内の埋
設材料として、シリコン基板１０１と熱膨張係数が比較
的近く、加熱によりよりリフローし易いＢＰＳＧ膜１０
２を堆積した後、トレンチ領域以外のＢＰＳＧ膜を除去
する（図１１参照）。
１〜図１２に示す。シャロートレンチとディープトレン
チをシリコン基板１０１に形成した後、トレンチ内の埋
設材料として、シリコン基板１０１と熱膨張係数が比較
的近く、加熱によりよりリフローし易いＢＰＳＧ膜１０
２を堆積した後、トレンチ領域以外のＢＰＳＧ膜を除去
する（図１１参照）。
【０００６】その後、リフローを行い平坦化した後、Ｃ
ＶＤＳｉＯ2膜１０３のようなキャップ膜を堆積する
（図１２参照）。この後、ポリッシングを行い平坦化を
行う。
ＶＤＳｉＯ2膜１０３のようなキャップ膜を堆積する
（図１２参照）。この後、ポリッシングを行い平坦化を
行う。
【０００７】また、シャロートレンチとディープトレン
チが別領域に形成されている構造も提案されており、例
えば特開平２−５４５５９号公報に提案されている構成
を図１０に示す（「第２の従来技術」という）。図１０
を参照して、シリコン基板１０１上にシャロートレンチ
１０２とディーブトレンチ１２１とが形成されており、
ディープトレンチ１２１の上部はシャロートレンチ１０
２と同一構造であり第２ＳｉＯ2膜１０６が埋設されて
いる。ディープトレンチ１２１下部の側面には、第１Ｃ
ＶＤＳｉＯ2膜１０４が形成されており、ディープトレ
ンチ１２１下部の内部にはポリシリコン膜１０５が埋設
されているという構造を有している。
チが別領域に形成されている構造も提案されており、例
えば特開平２−５４５５９号公報に提案されている構成
を図１０に示す（「第２の従来技術」という）。図１０
を参照して、シリコン基板１０１上にシャロートレンチ
１０２とディーブトレンチ１２１とが形成されており、
ディープトレンチ１２１の上部はシャロートレンチ１０
２と同一構造であり第２ＳｉＯ2膜１０６が埋設されて
いる。ディープトレンチ１２１下部の側面には、第１Ｃ
ＶＤＳｉＯ2膜１０４が形成されており、ディープトレ
ンチ１２１下部の内部にはポリシリコン膜１０５が埋設
されているという構造を有している。
【０００８】この半導体装置の製造方法は、特開平２−
２３６３０号公報に記載されており、図１３を参照し
て、ディープトレンチをシリコン基板１０１に形成した
のち、第１ＣＶＤＳｉＯ2膜１０４およびポリシリコン
膜１０５を順次堆積する。
２３６３０号公報に記載されており、図１３を参照し
て、ディープトレンチをシリコン基板１０１に形成した
のち、第１ＣＶＤＳｉＯ2膜１０４およびポリシリコン
膜１０５を順次堆積する。
【０００９】次に、図１４を参照して、ポリシリコン膜
１０５をシャロートレンチと同等の深さになるまでエッ
チバックを行い、露出した第１ＣＶＤＳｉＯ2膜１０４
をウェットエッチングにより除去する。
１０５をシャロートレンチと同等の深さになるまでエッ
チバックを行い、露出した第１ＣＶＤＳｉＯ2膜１０４
をウェットエッチングにより除去する。
【００１０】次に、シャロートレンチを形成し、前記形
成したディープトレンチの上部と同時に第２ＳｉＯ2膜
１０６を堆積し平坦化を行うというものである。
成したディープトレンチの上部と同時に第２ＳｉＯ2膜
１０６を堆積し平坦化を行うというものである。
【００１１】
【発明が解決しようとする課題】以上説明したように従
来技術では、ディープトレンチを埋設するための材料と
して、ＢＰＳＧ膜またはポリシリコン膜が使用されてい
た。該材料は後工程の熱処理による熱膨張起因のストレ
スが小さいために非常に適していた。
来技術では、ディープトレンチを埋設するための材料と
して、ＢＰＳＧ膜またはポリシリコン膜が使用されてい
た。該材料は後工程の熱処理による熱膨張起因のストレ
スが小さいために非常に適していた。
【００１２】しかしながら、ディープトレンチとシャロ
ートレンチがともにＢＰＳＧ膜で埋設されている、上記
第１の従来技術では以下のような問題点があった。
ートレンチがともにＢＰＳＧ膜で埋設されている、上記
第１の従来技術では以下のような問題点があった。
【００１３】前述したように、シャロートレンチは、通
常、ＭＯＳトランジスタの分離に使用されており、ソー
ス・ドレインの拡散層が隣接する構造となる。ところ
が、後工程の熱処理により、ＢＰＳＧ膜を拡散源にし
て、ボロン（またはリン）が拡散し、ウェル濃度と同等
以上の拡散層を形成してしまう。この拡散層の濃度は、
シャロートレンチの体積依存性があるため（すなわちパ
ターン依存性があるため）、大きくばらついてしまい、
特に、図１５に示すように、ゲート下部領域の濃度ばら
つきにより、ＭＯＳトランジスタのしきい電圧が大きく
ばらついてしまうという問題点を有していた。
常、ＭＯＳトランジスタの分離に使用されており、ソー
ス・ドレインの拡散層が隣接する構造となる。ところ
が、後工程の熱処理により、ＢＰＳＧ膜を拡散源にし
て、ボロン（またはリン）が拡散し、ウェル濃度と同等
以上の拡散層を形成してしまう。この拡散層の濃度は、
シャロートレンチの体積依存性があるため（すなわちパ
ターン依存性があるため）、大きくばらついてしまい、
特に、図１５に示すように、ゲート下部領域の濃度ばら
つきにより、ＭＯＳトランジスタのしきい電圧が大きく
ばらついてしまうという問題点を有していた。
【００１４】一方、ディープトレンチとシャロートレン
チとが別領域で形成されている上記第２の従来技術にお
いては、ＢｉＰトランジスタ間の素子分離に、ディープ
トレンチのみが使用されており、ＢｉＰトランジスタ間
に配線が通るわずかな距離が必要とされる場合、図１６
に示すようなレイアウトとならざるを得ない。この場
合、シャロートレンチ上に形成された配線にくらべ、対
半導体基板容量が増加する。その理由は、対半導体基板
容量は、その配線と半導体基板間の絶縁膜のトータル膜
厚に反比例するためである（図１７および図１８参
照）。すなわち、図１７に示すように、シャロートレン
チが形成されていない領域上の配線１０８を使用する
と、対半導体基板容量により動作速度が悪化する。な
お、図１７及び図１８は、第２の従来技術における対シ
リコン基板容量を説明するための図であり、図１７は、
図１６のＡ−Ａ′線の断面を示している。また、図１８
において、１０６はシャロートレンチに設けられた第２
ＳｉＯ2膜を示している。シャロートレンチが存在しな
い領域上に形成されている配線（図１７参照）の対シリ
コン基板配線容量は、シャロートレンチが存在する領域
上に形成されている配線（図１８参照）の対シリコン基
板配線容量の例えば約１．５倍とされている。
チとが別領域で形成されている上記第２の従来技術にお
いては、ＢｉＰトランジスタ間の素子分離に、ディープ
トレンチのみが使用されており、ＢｉＰトランジスタ間
に配線が通るわずかな距離が必要とされる場合、図１６
に示すようなレイアウトとならざるを得ない。この場
合、シャロートレンチ上に形成された配線にくらべ、対
半導体基板容量が増加する。その理由は、対半導体基板
容量は、その配線と半導体基板間の絶縁膜のトータル膜
厚に反比例するためである（図１７および図１８参
照）。すなわち、図１７に示すように、シャロートレン
チが形成されていない領域上の配線１０８を使用する
と、対半導体基板容量により動作速度が悪化する。な
お、図１７及び図１８は、第２の従来技術における対シ
リコン基板容量を説明するための図であり、図１７は、
図１６のＡ−Ａ′線の断面を示している。また、図１８
において、１０６はシャロートレンチに設けられた第２
ＳｉＯ2膜を示している。シャロートレンチが存在しな
い領域上に形成されている配線（図１７参照）の対シリ
コン基板配線容量は、シャロートレンチが存在する領域
上に形成されている配線（図１８参照）の対シリコン基
板配線容量の例えば約１．５倍とされている。
【００１５】また、上述したように、配線のレイアウト
により単位配線長当たりの容量が変化するので、いわゆ
るゲートアレイのような配線レイアウトをユーザが自由
に設計する製品に適用するのは困難であるという問題点
を有していた。
により単位配線長当たりの容量が変化するので、いわゆ
るゲートアレイのような配線レイアウトをユーザが自由
に設計する製品に適用するのは困難であるという問題点
を有していた。
【００１６】さらに、製造方法について、従来はディー
プトレンチとシャロートレンチを平坦化するために半導
体基板上トレンチ埋設材料の除去が２回必要であった。
プトレンチとシャロートレンチを平坦化するために半導
体基板上トレンチ埋設材料の除去が２回必要であった。
【００１７】該工程は半導体基板上の膜厚をモニターし
ながら行う必要があり、自動化が困難な工程である。そ
のため工期が長くなるという問題点も有していた。
ながら行う必要があり、自動化が困難な工程である。そ
のため工期が長くなるという問題点も有していた。
【００１８】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、ＭＯＳトランジス
タのしきい電圧のばらつきが小さく、配線容量のレイア
ウトによる増加の防止を図る素子分離構造を提供すると
共に、工数を短縮する製造方法を提供することにある。
なされたものであって、その目的は、ＭＯＳトランジス
タのしきい電圧のばらつきが小さく、配線容量のレイア
ウトによる増加の防止を図る素子分離構造を提供すると
共に、工数を短縮する製造方法を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、半導体基板に、シャロート
レンチと、該シャロートレンチ内にディープトレンチ
と、深さの異なる複数の素子分離領域を有しており、シ
ャロートレンチには第１の絶縁膜が埋設され、ディープ
トレンチには第２の絶縁膜が埋設されていることを特徴
としている。
め、本発明の半導体装置は、半導体基板に、シャロート
レンチと、該シャロートレンチ内にディープトレンチ
と、深さの異なる複数の素子分離領域を有しており、シ
ャロートレンチには第１の絶縁膜が埋設され、ディープ
トレンチには第２の絶縁膜が埋設されていることを特徴
としている。
【００２０】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて説明する。本発明は、その好ましい実施の形態にお
いて、シャロートレンチ（図１の２１）と該シャロート
レンチ内にディープトレンチ（図１の２２）を有し、シ
ャロートレンチには第１の絶縁膜（図１の２）が埋設さ
れており、ディープトレンチには第２の絶縁膜（図１の
３）が埋設され、第１の絶縁膜は不純物を含まないシリ
コン酸化膜、第２の絶縁膜はリン・ボロンを含むシリコ
ン酸化膜という構造を有している。
いて説明する。本発明は、その好ましい実施の形態にお
いて、シャロートレンチ（図１の２１）と該シャロート
レンチ内にディープトレンチ（図１の２２）を有し、シ
ャロートレンチには第１の絶縁膜（図１の２）が埋設さ
れており、ディープトレンチには第２の絶縁膜（図１の
３）が埋設され、第１の絶縁膜は不純物を含まないシリ
コン酸化膜、第２の絶縁膜はリン・ボロンを含むシリコ
ン酸化膜という構造を有している。
【００２１】また、本発明の製造方法に関しては、半導
体基板上にシャロートレンチを形成する工程と、該シャ
ロートレンチ内に第１の絶縁膜を形成する工程と、シャ
ロートレンチ内にディープトレンチを形成する工程と、
ディープトレンチ内に第２の絶縁膜を形成する工程と、
第２の絶縁膜をリフローする工程と、シャロートレンチ
およびディープトレンチ領域以外の第１および第２の絶
縁膜を除去する工程を含み、半導体基板上のトレンチ埋
設材料の除去が、図６の後、１回ですむという特徴を有
している。
体基板上にシャロートレンチを形成する工程と、該シャ
ロートレンチ内に第１の絶縁膜を形成する工程と、シャ
ロートレンチ内にディープトレンチを形成する工程と、
ディープトレンチ内に第２の絶縁膜を形成する工程と、
第２の絶縁膜をリフローする工程と、シャロートレンチ
およびディープトレンチ領域以外の第１および第２の絶
縁膜を除去する工程を含み、半導体基板上のトレンチ埋
設材料の除去が、図６の後、１回ですむという特徴を有
している。
【００２２】本発明の実施の形態においては、ＭＯＳト
ランジスタは、不純物を含まないＳｉＯ2膜が埋設され
たシャロートレンチで分離されているため、シャロート
レンチ近傍で拡散層を形成することがない。よって、Ｍ
ＯＳトランジスタのしきい電圧がばらつくことがない。
ランジスタは、不純物を含まないＳｉＯ2膜が埋設され
たシャロートレンチで分離されているため、シャロート
レンチ近傍で拡散層を形成することがない。よって、Ｍ
ＯＳトランジスタのしきい電圧がばらつくことがない。
【００２３】しかも、素子分離領域には必ずシャロート
レンチが存在するため、対シリコン基板配線容量もレイ
アウトによりばらつくことはない（図７参照）。
レンチが存在するため、対シリコン基板配線容量もレイ
アウトによりばらつくことはない（図７参照）。
【００２４】
【実施例】本発明の実施例について図面を参照し詳細に
説明する。
説明する。
【００２５】図１に、本発明の第１の実施例の半導体装
置の断面を模式的に示す。図１を参照すると、本実施例
においては、シリコン基板１に、シャロートレンチ２１
と、このシャロートレンチ２１内にディープトレンチ２
２と、互いに深さの異なる複数の素子分離領域を有して
おり、シャロートレンチにはＣＶＤＳｉＯ2膜２が埋設
されており、ディープトレンチ２２にはＢＰＳＧ膜３が
埋設されている構造を有している。
置の断面を模式的に示す。図１を参照すると、本実施例
においては、シリコン基板１に、シャロートレンチ２１
と、このシャロートレンチ２１内にディープトレンチ２
２と、互いに深さの異なる複数の素子分離領域を有して
おり、シャロートレンチにはＣＶＤＳｉＯ2膜２が埋設
されており、ディープトレンチ２２にはＢＰＳＧ膜３が
埋設されている構造を有している。
【００２６】本発明の実施例の半導体装置の製造フロー
を図３及び図４に示す。シリコン基板１上に、例えば深
さ０．３〜０．５μｍのシャロートレンチを形成した
後、ＣＶＤ（化学気相成長）ＳｉＯ2膜２を好ましくは
０．６〜０．８μｍ成長する（図３）。
を図３及び図４に示す。シリコン基板１上に、例えば深
さ０．３〜０．５μｍのシャロートレンチを形成した
後、ＣＶＤ（化学気相成長）ＳｉＯ2膜２を好ましくは
０．６〜０．８μｍ成長する（図３）。
【００２７】次に、シャロートレンチ内に、好ましくは
幅が０．５〜１．０μｍ深さが３．５〜５．５μｍのデ
ィープトレンチを形成した後、ＢＰＳＧ膜３を、好まし
くは、０．８〜１．５μｍ成長し、８５０〜１０００℃
でリフローを行う（図４参照）。
幅が０．５〜１．０μｍ深さが３．５〜５．５μｍのデ
ィープトレンチを形成した後、ＢＰＳＧ膜３を、好まし
くは、０．８〜１．５μｍ成長し、８５０〜１０００℃
でリフローを行う（図４参照）。
【００２８】次に、化学機械的研磨法（ＣＭＰ法）によ
り、シリコン基板１上のＢＰＳＧ膜３、ＣＶＤＳｉＯ2
膜２を順次除去すると、図１に示した構造を得ることが
できる。
り、シリコン基板１上のＢＰＳＧ膜３、ＣＶＤＳｉＯ2
膜２を順次除去すると、図１に示した構造を得ることが
できる。
【００２９】図７に、第１の実施例における配線６の対
シリコン基板容量を模式的に示す。本実施例において
は、素子分離領域には、必ずシャロートレンチが存在す
るため、対シリコン基板配線容量もレイアウトによりば
らつくことはない。
シリコン基板容量を模式的に示す。本実施例において
は、素子分離領域には、必ずシャロートレンチが存在す
るため、対シリコン基板配線容量もレイアウトによりば
らつくことはない。
【００３０】図２に、本発明の第２の実施例の半導体装
置の断面を模式的に示す。シリコン基板に、シャロート
レンチと該シャロートレンチ内にディープトレンチと、
深さの異なる複数の素子分離領域を有しており、シャロ
ートレンチにはＣＶＤＳｉＯ2膜２が埋設されており、
ディープトレンチにはＢＰＳＧ膜３が埋設されており、
シリコン基板１とＢＰＳＧ膜３との間に不純物拡散防止
用のバリア膜として４．シリコン窒化膜４が存在すると
いう構造を有している。
置の断面を模式的に示す。シリコン基板に、シャロート
レンチと該シャロートレンチ内にディープトレンチと、
深さの異なる複数の素子分離領域を有しており、シャロ
ートレンチにはＣＶＤＳｉＯ2膜２が埋設されており、
ディープトレンチにはＢＰＳＧ膜３が埋設されており、
シリコン基板１とＢＰＳＧ膜３との間に不純物拡散防止
用のバリア膜として４．シリコン窒化膜４が存在すると
いう構造を有している。
【００３１】本発明の第２の実施例の半導体装置の製造
フローを図５及び図６に示す。シリコン基板１上に、好
ましくは深さ０．３〜０．５μｍのシャロートレンチを
形成した後、シリコン窒化膜４を好ましくは０．０５〜
０．１μｍ、ＣＶＤＳｉＯ2膜２を好ましくは０．６〜
０．８μｍ順次成長する（図５参照）。
フローを図５及び図６に示す。シリコン基板１上に、好
ましくは深さ０．３〜０．５μｍのシャロートレンチを
形成した後、シリコン窒化膜４を好ましくは０．０５〜
０．１μｍ、ＣＶＤＳｉＯ2膜２を好ましくは０．６〜
０．８μｍ順次成長する（図５参照）。
【００３２】次に、シャロートレンチ内に、好ましくは
幅が０．５〜１．０μｍ深さが３．５〜５．５μｍのデ
ィープトレンチを形成した後、ＢＰＳＧ膜３を好ましく
は０．８〜１．５μｍ成長し８５０〜１０００℃でリフ
ローを行う（図６参照）。
幅が０．５〜１．０μｍ深さが３．５〜５．５μｍのデ
ィープトレンチを形成した後、ＢＰＳＧ膜３を好ましく
は０．８〜１．５μｍ成長し８５０〜１０００℃でリフ
ローを行う（図６参照）。
【００３３】次に、化学機械的研磨法（ＣＭＰ法）によ
り、シリコン基板１上のＢＰＳＧ膜３、ＣＶＤＳｉＯ2
膜２を除去する。
り、シリコン基板１上のＢＰＳＧ膜３、ＣＶＤＳｉＯ2
膜２を除去する。
【００３４】次に、シリコン窒化膜４をウェットエッチ
ングにより除去すると、図２に示した構造を得ることが
できる。
ングにより除去すると、図２に示した構造を得ることが
できる。
【００３５】第２の実施例の作用効果を説明するため、
ディープトレンチ内にバリア膜が存在しない場合に、Ｂ
ＩＰトランジスタを形成した例を図８に示す。
ディープトレンチ内にバリア膜が存在しない場合に、Ｂ
ＩＰトランジスタを形成した例を図８に示す。
【００３６】図８を参照して、シリコン基板１（この例
の場合はＰ型）に、Ｎ型埋込層７およびＮ型コレクタ領
域８が形成されており、Ｎ埋込層７およびＮ型コレクタ
領域８を囲むようにディープトレンチが形成されてお
り、該ディープトレンチ内には、ＢＰＳＧ膜３が埋設さ
れている。
の場合はＰ型）に、Ｎ型埋込層７およびＮ型コレクタ領
域８が形成されており、Ｎ埋込層７およびＮ型コレクタ
領域８を囲むようにディープトレンチが形成されてお
り、該ディープトレンチ内には、ＢＰＳＧ膜３が埋設さ
れている。
【００３７】一般に、ＢＰＳＧ膜はリン濃度よりボロン
濃度のほうが高いので、シリコン基板にはＰ型拡散層１
０が形成されている。
濃度のほうが高いので、シリコン基板にはＰ型拡散層１
０が形成されている。
【００３８】また、Ｎ型コレクタ領域８内にＮ型コレク
タ引き出し９、外部ベース層１１、真性ベース層１２が
形成されており、該領域以外はＣＶＤＳｉＯ2膜２が埋
設されたシャロートレンチが形成されている。
タ引き出し９、外部ベース層１１、真性ベース層１２が
形成されており、該領域以外はＣＶＤＳｉＯ2膜２が埋
設されたシャロートレンチが形成されている。
【００３９】真性ベース層１２内に、エミッタ拡散層１
３が形成されており、該拡散層１３の上部に拡散源とな
る不純物を含むエミッタポリシリコン膜１４が形成され
ており、配線と拡散層を分離する絶縁膜５、および、配
線と拡散層接続用に開口されたコンタクトに埋設された
Ｗプラグ１５および配線６から構成されている。
３が形成されており、該拡散層１３の上部に拡散源とな
る不純物を含むエミッタポリシリコン膜１４が形成され
ており、配線と拡散層を分離する絶縁膜５、および、配
線と拡散層接続用に開口されたコンタクトに埋設された
Ｗプラグ１５および配線６から構成されている。
【００４０】ここで、ＢｉＰトランジスタの高速動作を
阻害する要因の１つとして、コレクタ・基板間寄生容量
がある。図８の太線部のＰＮ接合容量が該コレクタ・基
板間寄生容量１６に該当する。
阻害する要因の１つとして、コレクタ・基板間寄生容量
がある。図８の太線部のＰＮ接合容量が該コレクタ・基
板間寄生容量１６に該当する。
【００４１】図２に示した第２の実施例では、上述した
ように、Ｐ型拡散層が形成されないので、コレクタ・基
板間寄生容量が減少するという特徴を有している。本発
明の第２の実施例によれば、コレクタ・基板間寄生容量
を第１の実施例と比べて約４０％も削減できる。このた
め、バリア膜を形成による製造工程増加に伴うコスト上
昇より、高速動作が優先する製品に適用される。
ように、Ｐ型拡散層が形成されないので、コレクタ・基
板間寄生容量が減少するという特徴を有している。本発
明の第２の実施例によれば、コレクタ・基板間寄生容量
を第１の実施例と比べて約４０％も削減できる。このた
め、バリア膜を形成による製造工程増加に伴うコスト上
昇より、高速動作が優先する製品に適用される。
【００４２】
【発明の効果】以上説明したように、本発明は下記記載
の効果を奏する。
の効果を奏する。
【００４３】（１）本発明の第１の効果は、ＭＯＳトラ
ンジスタのしきい値電圧のばらつきを大幅に低減する
（例えば従来技術の１／２以下）という、ことである。
ンジスタのしきい値電圧のばらつきを大幅に低減する
（例えば従来技術の１／２以下）という、ことである。
【００４４】その理由は、ＭＯＳトランジスタは不純物
を含まないＳｉＯ2膜が埋設されたシャロートレンチで
分離されているため、シャロートレンチ近傍で拡散層が
形成されないためである。
を含まないＳｉＯ2膜が埋設されたシャロートレンチで
分離されているため、シャロートレンチ近傍で拡散層が
形成されないためである。
【００４５】（２）本発明の第２の効果は、対シリコン
基板配線容量もレイアウトによりばらつきが生じること
を抑止する、ということである。
基板配線容量もレイアウトによりばらつきが生じること
を抑止する、ということである。
【００４６】その理由は、従来、シャロートレンチが存
在しない領域上に形成されている配線の対シリコン基板
配線容量は、シャロートレンチが存在する領域上に形成
されている配線の対シリコン基板配線容量の約１．５倍
であったが、本発明では、全ての配線がシャロートレン
チ上にあるため、このような差が無くなるためである。
在しない領域上に形成されている配線の対シリコン基板
配線容量は、シャロートレンチが存在する領域上に形成
されている配線の対シリコン基板配線容量の約１．５倍
であったが、本発明では、全ての配線がシャロートレン
チ上にあるため、このような差が無くなるためである。
【００４７】（３）本発明の第３の効果は、平坦化の工
程が１回少なくしたことにより、工期を大幅に短縮（約
半日短縮）することができる、ということである。
程が１回少なくしたことにより、工期を大幅に短縮（約
半日短縮）することができる、ということである。
【００４８】（４）また、本発明の第４の効果は、バリ
ア層を設けたことにより、コレクタ・基板間寄生容量を
大幅に削減できることである。
ア層を設けたことにより、コレクタ・基板間寄生容量を
大幅に削減できることである。
【００４９】その理由は、ディープトレンチの近傍にＰ
型拡散層が形成されないのでコレクタ・基板間寄生容量
が減少するためである。
型拡散層が形成されないのでコレクタ・基板間寄生容量
が減少するためである。
【図１】本発明の第１の実施例の構成を示す断面図であ
る。
る。
【図２】本発明の第２の実施例の構成を示す断面図であ
る。
る。
【図３】本発明の第１の実施例の製造工程を示す断面図
（その１）である。
（その１）である。
【図４】本発明の第１の実施例の製造工程を示す断面図
（その２）である。
（その２）である。
【図５】本発明の第２の実施例の製造工程を示す断面図
（その１）である。
（その１）である。
【図６】本発明の第２の実施例の製造工程を示す断面図
（その２）である。
（その２）である。
【図７】本発明の第１の実施例における対シリコン基板
容量を模式的に示す図である。
容量を模式的に示す図である。
【図８】本発明の第１の実施例のコレクタ・基板間寄生
容量を模式的に示す図である。
容量を模式的に示す図である。
【図９】第１の従来技術の断面を示す図である。
【図１０】第２の従来技術の断面を示す図である。
【図１１】第１の従来技術の製造工程を説明するための
断面図（その１）である。
断面図（その１）である。
【図１２】第１の従来技術の製造工程を説明するための
断面図（その２）である。
断面図（その２）である。
【図１３】第２の従来技術の製造工程を説明するための
断面図（その１）である。
断面図（その１）である。
【図１４】第２の従来技術の製造工程を説明するための
断面図（その２）である。
断面図（その２）である。
【図１５】第１の従来技術の半導体装置の平面図であ
る。
る。
【図１６】第２の従来技術の半導体装置の平面図であ
る。
る。
【図１７】第２の従来技術における対シリコン基板容量
を説明するための図（その１）である。
を説明するための図（その１）である。
【図１８】第２の従来技術における対シリコン基板容量
を説明するための図（その２）である。
を説明するための図（その２）である。
１、１０１ シリコン基板 ２、１０３、１０４、１０６ ＣＶＤＳｉＯ2膜 ３、１０２ ＢＰＳＧ膜 ４ シリコン窒化膜 １０５ ポリシリコン膜 ５、１０７ 絶縁膜 ６、１０８ 配線 ７ Ｎ型埋込層 ８ Ｎ型コレクタ領域 ９ Ｎ型コレクタ引き出し １０ Ｐ型拡散層 １１ 外部ベース層 １２ 真性ベース層 １３ エミッタ層 １４ エミッタポリシリコン膜 １５ Ｗプラグ
Claims (6)
- 【請求項１】半導体基板に、シャロートレンチと、該シ
ャロートレンチ内にディープトレンチと、互いに深さの
異なる複数の素子分離領域を有する半導体装置におい
て、 前記シャロートレンチには第１の絶縁膜が埋設されてお
り、 前記ディープトレンチには第２の絶縁膜が埋設されてい
る、 ことを特徴とする半導体装置。 - 【請求項２】シャロートレンチ内にディープトレンチを
設け、 前記シャロートレンチ及び前記ディープトレンチには互
いに異なる材質の絶縁膜が埋設され、さらにディープト
レンチ内にバリア層を備えたことを特徴とする半導体装
置。 - 【請求項３】前記第１の絶縁膜が、不純物を含まないシ
リコン酸化膜からなり、前記第２の絶縁膜が、リン及び
ボロンを含むシリコン酸化膜であることを特徴とする、
前記請求項１記載の半導体装置。 - 【請求項４】前記ディープトレンチ内にリンおよびボロ
ンの拡散を妨げるバリア膜を有することを特徴とする請
求項１記載の半導体装置。 - 【請求項５】前記バリア膜が、シリコン窒化膜からなる
ことを特徴とする請求項４記載の半導体装置。 - 【請求項６】（ａ）半導体基板にシャロートレンチを形
成する工程と、 （ｂ）該シャロートレンチ内に第１の絶縁膜を形成する
工程と、 （ｃ）前記シャロートレンチ内にディープトレンチを形
成する工程と、 （ｄ）前記ディープトレンチ内に第２の絶縁膜を形成す
る工程と、 （ｅ）前記第２の絶縁膜をリフローする工程と、 （ｆ）前記シャロートレンチおよびディープトレンチ領
域以外の第１および第２の絶縁膜を除去する工程と、 を含み、 前記シャロートレンチには前記第１の絶縁膜が埋設され
ており、 前記ディープトレンチには前記第２の絶縁膜が埋設され
ていることを特徴とした半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227783A JPH1056059A (ja) | 1996-08-09 | 1996-08-09 | 半導体装置およびその製造方法 |
| US09/425,642 US6399449B1 (en) | 1996-08-09 | 1999-10-22 | Semiconductor circuit using trench isolation and method of fabrication a trench isolator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227783A JPH1056059A (ja) | 1996-08-09 | 1996-08-09 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056059A true JPH1056059A (ja) | 1998-02-24 |
Family
ID=16866322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227783A Pending JPH1056059A (ja) | 1996-08-09 | 1996-08-09 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6399449B1 (ja) |
| JP (1) | JPH1056059A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100515057B1 (ko) * | 2003-01-10 | 2005-09-14 | 삼성전자주식회사 | 반도체 소자의 트렌치 소자분리막들 형성방법 |
| JP2011243638A (ja) * | 2010-05-14 | 2011-12-01 | Sharp Corp | 半導体装置の製造方法 |
| US8841729B2 (en) | 2012-08-29 | 2014-09-23 | Lapis Semiconductor Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US9105691B2 (en) | 2013-04-09 | 2015-08-11 | International Business Machines Corporation | Contact isolation scheme for thin buried oxide substrate devices |
| US9214378B2 (en) | 2012-06-29 | 2015-12-15 | International Business Machines Corporation | Undercut insulating regions for silicon-on-insulator device |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3631380B2 (ja) * | 1998-08-28 | 2005-03-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6861334B2 (en) * | 2001-06-21 | 2005-03-01 | Asm International, N.V. | Method of fabricating trench isolation structures for integrated circuits using atomic layer deposition |
| US6794268B2 (en) * | 2002-07-31 | 2004-09-21 | Intel Corporation | Fabricating deeper and shallower trenches in semiconductor structures |
| US6794269B1 (en) * | 2002-12-20 | 2004-09-21 | Cypress Semiconductor Corp. | Method for and structure formed from fabricating a relatively deep isolation structure |
| US6734524B1 (en) | 2002-12-31 | 2004-05-11 | Motorola, Inc. | Electronic component and method of manufacturing same |
| US6872632B2 (en) * | 2003-02-07 | 2005-03-29 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device |
| US6930027B2 (en) * | 2003-02-18 | 2005-08-16 | Freescale Semiconductor, Inc. | Method of manufacturing a semiconductor component |
| US7998809B2 (en) * | 2006-05-15 | 2011-08-16 | Micron Technology, Inc. | Method for forming a floating gate using chemical mechanical planarization |
| US7821097B2 (en) * | 2006-06-05 | 2010-10-26 | International Business Machines Corporation | Lateral passive device having dual annular electrodes |
| US7608908B1 (en) | 2008-05-22 | 2009-10-27 | Freescale Semiconductor, Inc. | Robust deep trench isolation |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4472240A (en) * | 1981-08-21 | 1984-09-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
| US4579812A (en) * | 1984-02-03 | 1986-04-01 | Advanced Micro Devices, Inc. | Process for forming slots of different types in self-aligned relationship using a latent image mask |
| JPH05114646A (ja) | 1991-10-24 | 1993-05-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05267445A (ja) | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05315439A (ja) | 1992-05-11 | 1993-11-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05315442A (ja) | 1992-05-11 | 1993-11-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5536675A (en) * | 1993-12-30 | 1996-07-16 | Intel Corporation | Isolation structure formation for semiconductor circuit fabrication |
| US5411913A (en) * | 1994-04-29 | 1995-05-02 | National Semiconductor Corporation | Simple planarized trench isolation and field oxide formation using poly-silicon |
| US5895253A (en) * | 1997-08-22 | 1999-04-20 | Micron Technology, Inc. | Trench isolation for CMOS devices |
| TW365049B (en) * | 1997-10-18 | 1999-07-21 | United Microelectronics Corp | Manufacturing method for shallow trench isolation structure |
-
1996
- 1996-08-09 JP JP8227783A patent/JPH1056059A/ja active Pending
-
1999
- 1999-10-22 US US09/425,642 patent/US6399449B1/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100515057B1 (ko) * | 2003-01-10 | 2005-09-14 | 삼성전자주식회사 | 반도체 소자의 트렌치 소자분리막들 형성방법 |
| US6979628B2 (en) | 2003-01-10 | 2005-12-27 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices having field oxides in trenches and devices formed thereby |
| JP2011243638A (ja) * | 2010-05-14 | 2011-12-01 | Sharp Corp | 半導体装置の製造方法 |
| US9214378B2 (en) | 2012-06-29 | 2015-12-15 | International Business Machines Corporation | Undercut insulating regions for silicon-on-insulator device |
| US9472616B2 (en) | 2012-06-29 | 2016-10-18 | International Business Machines Corporation | Undercut insulating regions for silicon-on-insulator device |
| US8841729B2 (en) | 2012-08-29 | 2014-09-23 | Lapis Semiconductor Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US9105691B2 (en) | 2013-04-09 | 2015-08-11 | International Business Machines Corporation | Contact isolation scheme for thin buried oxide substrate devices |
Also Published As
| Publication number | Publication date |
|---|---|
| US6399449B1 (en) | 2002-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100227766B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US5011788A (en) | Process of manufacturing semiconductor integrated circuit device and product formed thereby | |
| US4907063A (en) | Semiconductor body, and device formed therefrom, having grooves with silicon nitride on the groove surfaces | |
| US5106777A (en) | Trench isolation process with reduced topography | |
| JPH0344419B2 (ja) | ||
| JPH0449777B2 (ja) | ||
| JPH1056059A (ja) | 半導体装置およびその製造方法 | |
| US5223736A (en) | Trench isolation process with reduced topography | |
| US5675173A (en) | Semiconductor device having a trench for isolating elements and a trench for applying a potential to a substrate | |
| KR100314347B1 (ko) | 반도체장치및그제조방법 | |
| EP0111651B1 (en) | Semiconductor device comprising dielectric isolation regions | |
| JPH07106412A (ja) | 半導体装置およびその製造方法 | |
| JP2669153B2 (ja) | 半導体装置の製造方法 | |
| JP2000091175A (ja) | 半導体ウェーハ、半導体ウェーハの製造方法及び半導体装置 | |
| EP0398468A2 (en) | Dielectrically isolated substrate and semiconductor device using the same | |
| JPH0330334A (ja) | バイポーラトランジスタの製造方法 | |
| JPS60241230A (ja) | 半導体装置 | |
| JPS60136327A (ja) | 半導体装置の製造方法 | |
| JPH05114646A (ja) | 半導体装置の製造方法 | |
| JPH0831927A (ja) | 半導体装置の製造方法 | |
| JPH0234179B2 (ja) | ||
| JP2971408B2 (ja) | 誘電体分離基板の製造方法 | |
| JP2812282B2 (ja) | 半導体装置の製造方法 | |
| JPH05315439A (ja) | 半導体装置の製造方法 | |
| JPH0745698A (ja) | 半導体表面上に形成されるデバイスの分離構造および分離方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000801 |