JP2669153B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2669153B2 JP2403484A JP40348490A JP2669153B2 JP 2669153 B2 JP2669153 B2 JP 2669153B2 JP 2403484 A JP2403484 A JP 2403484A JP 40348490 A JP40348490 A JP 40348490A JP 2669153 B2 JP2669153 B2 JP 2669153B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、多結晶シリコン抵抗層とバイポーラトラ
ンジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】エミッタ・カップルド・ロジック（ＥＣ
Ｌ）回路は、基本構成素子として、ＮＰＮ型バイポーラ
トランジスタ素子と抵抗素子とからなっている。一例と
して、最も簡単なインバーター回路の回路図を図７に示
す。図７に示すように、トランジスタ素子Ｑ1 ，Ｑ2 ，
Ｑ3 ，Ｑ4 を計４個、抵抗素子Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4
を計４個有して構成されている。
【０００３】図８乃至図１１は従来の半導体装置の製造
方法を説明するための工程順に示した半導体チップの断
面図である。
【０００４】まず、図８に示すように、Ｐ型シリコン基
板１上にＮ+ 埋込層２及びＮ- 型エピタキシャル層３を
形成し、素子分離用の溝を設けて素子分離層３１を埋込
み素子形成領域を区画し、全面に酸化シリコン膜６を形
成する。ここで、素子分離層３１は溝を含む表面にホウ
素及びリンを含有するシリカフィルム（以下ＢＰＳＧ膜
と記す）を減圧ＣＶＤ法等により堆積した後、エッチバ
ックして溝内にのみＢＰＳＧ膜を埋込む方法が採用され
ている。従って、エッチバックのばらつきにより溝の上
部に多少の窪みが発生する場合がある。
【０００５】次に、図９に示すように、全面に多結晶シ
リコン層を堆積して多結晶シリコン層中にホウ素をイオ
ン注入し、多結晶シリコン層をパターニングしてベース
引出し電極９ａ及び抵抗層９ｂを形成する。
【０００６】次に、図１０に示すように、窒化シリコン
膜１０を全面に堆積し、窒化シリコン膜１０及びベース
引出し電極９ａを選択的に順次エッチング除去して開口
部を形成し、窒化シリコン膜１０をマスクとして酸化シ
リコン膜６をエッチングし、ベース引出し電極９ａの下
にアンダーカット部１５を形成する。
【０００７】次に、図１１に示すように全面に薄い多結
晶シリコン層１６を堆積してアンダーカット部を充填
し、熱酸化してアンダーカット部１５以外の薄い多結晶
シリコン層１６を酸化シリコン膜に変え酸化シリコン膜
をエッチングしてアンダーカット部１５のみに多結晶シ
リコン層１６を埋込み、ベース引出し電極９ａに含有す
る不純物を多結晶シリコン層１６を通してシリコン基板
１に導入し、グラフトベース領域１７を形成する。次
に、開口部のシリコン基板１にホウ素をイオン注入して
ベース領域１８を形成し、全面に窒化シリコン膜１９を
形成してエッチバックし開口部の側面にのみ窒化シリコ
ン膜１９を残して側壁部を形成し、開口部を含む表面に
Ｎ型不純物を含む多結晶シリコン層２０を堆積し、多結
晶シリコン層２０よりベース領域１８の表面に不純物を
導入してエミッタ領域２１を形成する。次に、抵抗層９
ｂの上の窒化シリコン膜１０にコンタクト孔を設けて半
導体装置を構成する。
【０００８】
【発明が解決しようとする課題】この従来の半導体装置
は、ベース引出し電極と抵抗層とを同一の多結晶シリコ
ン層をパターニングして同一の層内に設けているため、
トランジスタに近接して設けることができず、トランジ
スタ領域と離れた場所に設けていたため、配線が長くな
り回路の集積化を妨げ、回路特性の向上が困難となると
いう問題点があった。
【０００９】また、素子分離層により分離された素子形
成領域内に最小の占有面積で配置されたトランジスタ間
にベース引出し電極と同層で抵抗層を形成しようとする
と、エミッタサイズを最小線幅程度まで縮小してもエミ
ッタコンタクトとベース引出し電極のマージンを考慮す
ると隣接するトランジスタ相互の間隔は最小線幅の２倍
程度しか得られないので、トランジスタ間にベース引出
し電極と同層で抵抗層は配置できない。
【００１０】また、トランジスタ相互間のピッチを拡大
して抵抗層をトランジスタ間に配置できたとしても、そ
の抵抗層は素子分離層の真上を縦断する事になり、エッ
チバック等で生じた素子分離層の段差の影響を受け、抵
抗値のばらつきが大きくなる。通常のＥＣＬ回路では抵
抗値のばらつきは、相対値で数％以内に抑える必要があ
り、好ましくない。
【００１１】
【００１２】
【課題を解決するための手段】 本発明の半導体装置の製
造方法は、一導電型半導体基板上に逆導電型埋込層を選
択的に設け前記埋込層を含む表面に逆導電型エピタキシ
ャル層を形成する工程と、前記エピタキシャル層及び埋
込層を選択的に順次エッチングして前記半導体基板に達
する溝を設ける工程と、前記溝を含む表面に第１の絶縁
膜を形成し前記第１の絶縁膜上に厚い第２の絶縁膜を堆
積して前記溝内を充填した後エッチバックして前記溝内
に第２の絶縁膜を埋込み素子形成領域を絶縁分離する素
子分離層を設ける工程と、前記素子形成領域上に一導電
型不純物をドープした多結晶シリコン層を選択的に形成
してベース引出し電極を設ける工程と、前記ベース引出
し電極を含む表面に回転塗布法により前記素子分離層上
に生じた凹部を充填して上面を平坦化した層間絶縁膜を
設ける工程と、前記素子分離層上の前記層間絶縁膜上に
不純物をドープした多結晶シリコン層を選択的に形成し
て抵抗層を設ける工程と、前記抵抗層を含む表面に第３
の絶縁膜を形成する工程と、前記素子形成領域上の第３
の絶縁膜、層間絶縁膜、ベース引出し電極、第１の絶縁
膜を選択的に順次エッチングして開口部を設ける工程
と、前記開口部の前記エピタキシャル層に前記ベース引
出し電極と接続する一導電型のベース領域を形成し前記
ベース領域内に逆導電型のエミッタ領域を形成する工程
とを含むで構成される。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１４】図１乃至図６は、本発明の一実施例を説明
するための工程順に示した半導体チップの断面図であ
る。
【００１５】まず、図１に示すように、Ｐ型シリコン基
板１の一主面にＮ+ 型埋込層２を選択的に設け、埋込層
２を含む表面にＮ- 型のエピタキシャル層３を形成し、
エピタキシャル層３及び埋込層２にシリコン基板１に達
する素子分離用の溝４を設けて素子形成領域を区画す
る。溝４の深さは、エピタキシャル層３及び埋込層２の
深さを考慮して決定されるが、ここではエピタキシャル
層３の厚さが１．５μｍ、埋込層２の厚さが２．０μｍ
であるのに対して４．０μｍ程度の深さとしている。溝
４の底部には、イオン注入によりＰ+ 型拡散層５を形成
する。次に、溝４を含む表面に薄い酸化シリコン膜６及
び窒化シリコン膜７を順次堆積し、ＢＰＳＧ膜８を設け
て溝４内を充填し、リフローした後エッチバックして溝
４内にのみＢＰＳＧ膜８を埋込み、素子形成領域を絶縁
分離する素子分離層を形成する。ここで、エッチバック
はドライエッチ又はウェットエッチ又は、その併用で行
なう。この際、素子形成領域上のＢＰＳＧ膜８を完全に
除去する必要があり、そのため、膜厚，エッチングレー
トのばらつきにより、溝４の上部に窪みが形成されてし
まう。
【００１６】次に、図２に示すように、表面の窒化シリ
コン膜７を除去した後、全面にバイポーラトランジスタ
のベース引出し電極となる多結晶シリコン層９を１５０
〜２５０ｎｍの厚さに形成してホウ素をドープし、パタ
ーニングしてベース引出し電極を形成する。
【００１７】次に、図３に示すように、多結晶シリコン
層９を含む表面に減圧ＣＶＤ法により厚さ３０〜１５０
ｎｍの窒化シリコン膜１０を堆積し、窒化シリコン膜１
０の上に回転塗布法によりシリコン化合物を主成分とす
る溶液を塗布して焼成しＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉ
ｌｉｃａｔｅ ｇｌａｓｓ）膜１１を形成して上面を平
坦化する。次に、ＰＳＧ膜１１の上に窒化シリコン膜１
２を３０〜１５０ｎｍの厚さに堆積する。ここで、ＰＳ
Ｇ膜１１の膜厚は、多結晶シリコン層９の上で５０ｎｍ
程度、溝４の上で３００〜５００ｎｍ程度の厚さに形成
する。なお、ＰＳＧ膜１１の表面を軽くエッチバックし
て窒化シリコン膜１０の最上面を露出させ、平坦度を向
上させることもできる。また、塗布法で形成したＰＳＧ
膜１１の代りにＣＶＤ法でＰＳＧ膜，ＢＳＧ膜，ＢＰＳ
Ｇ膜等を形成して熱処理でリフローし上面を平坦化して
も良く、パッシベーション効果やゲッタリング効果が期
待できる。
【００１８】次に、図４に示すように、全面に多結晶シ
リコン層１３を８０〜１５０ｎｍの厚さに形成してホウ
素をドープし、パターニングして溝４の上に多結晶シリ
コン層１３の抵抗層を形成する。次に、多結晶シリコン
層１３を含む表面に窒化シリコン膜１４を３０〜１５０
ｎｍの厚さに堆積する。
【００１９】次に、図５に示すように、素子形成領域上
の窒化シリコン膜１４，窒化シリコン膜１２，ＰＳＧ膜
１１，窒化シリコン膜１０，多結晶シリコン層９を異方
性エッチングにより選択的に順次エッチング除去し開口
部を形成する。次に多結晶シリコン層９の下部に位置す
る薄い酸化シリコン膜６を等方性ウェットエッチングし
て、アンダーカット部１５を設ける。このアンダーカッ
ト部１５の奥行の長さによりグラフトベースの幅が決定
される。このアンダーカット部１５の高さと奥行の比が
１：４以上になると次工程での多結晶シリコン層の埋込
みが難かしくなるので、アンダーカット部１５の奥行は
酸化シリコン膜６の４倍以下の長さとする。
【００２０】次に、図６に示すように、開口部を含む表
面に多結晶シリコン層１６を２５〜５０ｎｍの厚さに堆
積してアンダーカット部１５内を充填した後、常圧で８
５０℃のスチーム雰囲気中で６０分間の熱酸化を行い、
アンダーカット部１５に充填した以外の多結晶シリコン
層１６を熱酸化して酸化シリコン膜に変換した後１：６
のバッファード弗酸溶液中で１分間のウェットエッチン
グにより、酸化シリコン膜を除去する。このときの熱処
理と同時に又は、別の熱処理により多結晶シリコン層９
に含有するホウ素を多結晶シリコン層１６を通してシリ
コン基板１に導入することにより、グラフトベース領域
１７を形成する。次に、窒化シリコン膜１４，１２、開
口部のシリコン基板１にホウ素をイオン注入してグラフ
トベース領域１７に接続したベース領域１８を形成す
る。次に開口部を含む表面に窒化シリコン膜１９を堆積
して異方性エッチングによりエッチバックし開口部の側
面にのみ窒化シリコン膜１９を残して側壁部を形成す
る。次に、開口部を含む表面に多結晶シリコン層２０を
堆積し、多結晶シリコン層２０を通してベース領域１８
の表面にヒ素又はリンのＮ型不純物を導入してエミッタ
領域２１を形成し、多結晶シリコン層２０を選択的にエ
ッチングしてエミッタ電極を形成し、抵抗層としての多
結晶シリコン層１３のコンタクト孔２２を設ける。
【００２１】なお、多結晶シリコン層９の代りに多結晶
シリコン層と高融点金属硅化物層との２層構造を用いて
も良く、ベース引出し電極の抵抗を低減できる利点があ
る。高融点金属硅化合物層としては硅化チタン層，硅化
ダングステン層，硅化モリブデン層等が用いられる。
【００２２】
【発明の効果】以上説明したように、本発明は、素子分
離層により区画された素子形成領域上に多結晶シリコン
層のベース引出し電極を設け、ベース引出し電極を含む
表面に設けた層間絶縁膜により素子分離層上の凹部を充
填して上面を平坦化し、素子分離層上の層間絶縁膜上に
多結晶シリコン層からなる抵抗層を設けることにより、
トランジスタ相互間に抵抗層を配置でき、回路ブロック
の面積を約５０％に縮小することができるという効果を
有する。
【００２３】また、副次的には回路ブロックの縮小化に
よる高速化，回路ブロック間の配線長縮小化による高速
化が図られるばかりか、チップサイズも縮小できるため
大幅なコストダウンが可能となる。
【００２４】また、素子分離層上に抵抗層を設けたこと
により、抵抗層と基板の間の寄生容量が低減できるとい
う効果を有する。
【００２５】また、ベース引出し電極と抵抗層とを別工
程で形成するためベース引出し電極の抵抗の低減と抵抗
層の抵抗値を独立に制御できるという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図である。
【図２】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図である。
【図３】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図である。
【図４】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図である。
【図５】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図である。
【図６】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図である。
【図７】ＥＣＬ回路の一例を示す回路図である。
【図８】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図である。
【図９】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図である。
【図１０】従来の半導体装置の製造方法を説明するため
の工程順に示した半導体チップの断面図である。
【図１１】従来の半導体装置の製造方法を説明するため
の工程順に示した半導体チップの断面図である。
【符号の説明】
１ Ｐ型シリコン基板 ２ 埋込層 ３ エピタキシャル層 ４ 溝 ５ Ｐ+ 型拡散層 ６ 酸化シリコン膜 ７，１０，１２，１４，１９ 窒化シリコン膜 ８ ＢＰＳＧ膜 ９，１３，１６，２０ 多結晶シリコン層 ９ａ ベース引出し電極 ９ｂ 抵抗層 １１ ＰＳＧ膜 １５ アンダーカット部 １７ グラフトベース領域 １８ ベース領域 ２１ エミッタ領域 ２２ コンタクト孔 ３１ 素子分離層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 一導電型半導体基板上に逆導電型埋込層
    を選択的に設け前記埋込層を含む表面に逆導電型エピタ
    キシャル層を形成する工程と、前記エピタキシャル層及
    び埋込層を選択的に順次エッチングして前記半導体基板
    に達する溝を設ける工程と、前記溝を含む表面に第１の
    絶縁膜を形成し前記第１の絶縁膜上に厚い第２の絶縁膜
    を堆積して前記溝内を充填した後エッチバックして前記
    溝内に第２の絶縁膜を埋込み素子形成領域を絶縁分離す
    る素子分離層を設ける工程と、前記素子形成領域上に一
    導電型不純物をドープした多結晶シリコン層を選択的に
    形成してベース引出し電極を設ける工程と、前記ベース
    引出し電極を含む表面に回転塗布法により前記素子分離
    層上に生じた凹部を充填して上面を平坦化した層間絶縁
    膜を設ける工程と、前記素子分離層上の前記層間絶縁膜
    上に不純物をドープした多結晶シリコン層を選択的に形
    成して抵抗層を設ける工程と、前記抵抗層を含む表面に
    第３の絶縁膜を形成する工程と、前記素子形成領域上の
    第３の絶縁膜、層間絶縁膜、ベース引出し電極、第１の
    絶縁膜を選択的に順次エッチングして開口部を設ける工
    程と、前記開口部の前記エピタキシャル層に前記ベース
    引出し電極と接続する一導電型のベース領域を形成し前
    記ベース領域内に逆導電型のエミッタ領域を形成する工
    程とを含むことを特徴とする半導体装置の製造方法。
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