KR19980701728A - 전자장치 및 그의 제조방법 - Google Patents

Abstract

본 발명은 종래 기술의 결점과 단점을 극복한 트랜지스터형 전자장치 및 그의 제조 방법을 제공한다. 본 발명의 방법의 1구현예는 기판상에 다수의 트랜지스터를 형성함으로써 시작한다. 이것은 기판상에 제 1 전도도의 층을 적층시켜 기판에 트랜지스터를 위한 공동 콜렉터 영역을 형성시킴으로써 수행된다. 트랜지스터의 기본 영역은 그 다음 공동 콜렉터 영역에 형성된다. 다음, 공동 콜렉터층은 에칭되어 공동 콜렉터층을 각 트랜지스터를 위한 개개의 콜렉터 영역으로 분리시키는 공동부를 형성하게 된다. 본 발명에 따르면, 공동부들은 적어도 약 50미크론 두께로 만들어진다. 그다음 유리층이 형성되고 이층은 공동부를 채운다.

Description

전자장치 및 그의 제조방법

[발명의 상세한 설명]

본 발명은 전자장치 및 그의 제조방법에 관해, 보다 상세하게는 절연재료로 된 다수의 회로소자들이 깊은 홈들(50-300미크론 이상)에 의해 분리된 반도체 장치, 및 그의 제조방법에 관한 것이다. 본 발명에 대한 유용성은 특히 트랜지스터형 고주파 마이크로웨이브 및 모놀리식 회로의 제조분야에서 알 수 있지만, 예컨대, 다른 형식의 전자 집접회로장치의 제조에 관련한 분야에서도 다른 유용성을 고려할 수 있다.

트랜지스터 형 반도체 장치는 전자기술에서 잘 알려져 있다. 그와 같은 1장치가 다단 모놀리식 마이크로웨이프 증폭기이다. 공통적으로, 그와 같은 증폭기는 기판에 배치되어 증폭기에 고입력 임피던스를 제공하는 적어도 하나의 입력단, 및 고 전류게인 및 저출력 임피던스를 제공하는 출력단을 형성하도록 구성된 다수의 트랜지스터 및 바이어싱 소자(예; 레지스터)를 포함한다. 증폭기의 전체 게인을 증대시키기 위해 입력단과 출력단 사이의 증폭기에 하나 또는 그 이상의 중간 게인단을 포함시키는 것이 통상적이다. 캐패시터와 레지스터와 같은 각종 피동 소자들이 포함되어서 증폭기의 입력 및 출력 임피던스를 증폭기가 접속된 외부 네트워크의 임피던스에 조화를 이루도록 하고 그리고 증폭기에 추가적인 기능을 제공하도록 한다.

당업자에게 잘 알려진 바와 같이, 그와 같은 증폭기의 전체 성능을 결정하는 주요요인중 하나는 전기 절연이 요구될 때 증폭기의 각 트랜지스터의 활성영역 사이에 전기절연이 유지될 수 있는 정도이다. 일반적으로, 그와 같은 증폭기의 소자들 사이에 고도의 전기절연이 적절하게 유지될 수 없을 때, 증폭기의 성능은 나빠진다.

그와 같은 회로 소자를 형성 및 절연시키기 위한 종래의 한 방법은 기판상에 다수의 트랜지스터를 형성함으로써 시작된다. 우선, 모든 트랜지스터들은 공동(common) 콜렉터층에 의해 서로 접속된다. 그 다음 콜렉터층에는 비교적 얕은 홈(예컨대, 5 내지 10미크론 두께)이 형성되어서 콜렉터층을 각각의 트랜지스터를 위한 분리된 콜렉터 영역으로 분할시킨다. 홈들은 그후 충전되고, 장치의 표면은 폴리크리스탈린 실리콘, 유리, 및/또는 유기 필름과 같은 유전체물질의 하나 이상의 층으로 덮혀진다. 전형적으로, 홈 외부의 유전체 물질의 두께는 비교적 얇다(예컨대, 대략 1미크론 정도). 종종 홈들은 다함께 충전되지 않은 상태로 남게 되고, 공기가 유전체로서 사용된다. 이 장치는 그 다음 소정의 트랜지스터 바이어싱 및 피드백 레지스터들을 형성시킴으로써, 그리고/또는 트랜지스터에 인접하여 홈 영역 외부의 유전성 물질의 표면상에 임피던스 매칭 회로를 형성시킴으로써 완료된다.

임피던스 매칭, 및 바이어싱 및 피드백 회로가 비교적 얇은 유전체 층(약 1미크론 두께)의 상부에 형성되기 때문에, 다량의 RF커플링이 이들 소자들에 의해 유전체층을 통해 장치의 잔여부에 나타날 수 있다. 다른 단점은 얇은 유전체 물질층이 고 손실 탄젠트를 나타내며, 그리고 결국 많은 양의 와류정전용량이 발생되기도 한다는 것이다. 마지막으로, 비교적 얕은 홈들은 트랜지스터의 콜렉터영역들을 서로 전기적으로 충분히 절연시키기에 부적절할 수도 있다. 이들 문제들은 전자장치의 성능을 크게 저하 시킨다.

본 발명에 관련된 종래기술은 미국특허 제5,024,965호(Cang외), 미국특허 제3,874,918호(Nechtow외), 미국특허 제5,231,046호(Tasaka), 미국특허 제5,091,321호로(Huie 외), 미국특허 제4,093,771호(Goldstein 외), 미국특허 제4,369,220호(Prabhu 외), 및 미국특허 제4,133,690호(Muller)에 설명되어 있다. 이들 종래기술 모두는 상기 및/또는 기타 단점을 갖는다.

본 발명의 목적은 종래기술에서의 상기 및 기타 단점을 극복한 전자 또는 반도체 장치 및 그의 제조방법을 제공하는 것으로, 보다 상세하게는 트랜지스터의 각 콜렉터(및/또는 장치의 기타회로소자)가 서로 전기적으로 적절히 절연되도록 하여 전체장치의 성능을 최적화시키는 트랜지스터형 전자장치 및 그의 제조방법을 제공하는 데 있다.

본 발명은 종래기술은 단점 및 결점을 극복한 랜지스터형 전자장치 및 그이 제조방법을 제공한다. 본 발명의 대표적인 구현예는 기판상에 다수의 트랜지스터들을 형성시킴으로써 시작된다. 이는 기판상에 제 1 전도도를 가지는 층을 적층시킴으로써 기판상에 트랜지스터용 공동 콜렉터 영역을 형성하여서 이루어진다. 트랜지스터의 기본 영역은 그 다음 공동 콜렉터 영역에서 형성된다. 트랙지스터를 위한 에미터 영역은 그 다음 기본 영역에서 형성된다. 다음, 공동콜렉터층은 에칭처리되어 공동 콜렉터층을 각각의 트랜지스터를 위한 독립적인 콜렉터영역으로 분리시키는 공동부를 형성하도록 한다. 본 발명에 따르면, 공동부는 깊이가 약 50 내지 300 미크론 범위로 만들어져야 한다. 다음 유리층이 형성되는데, 이 층은 공동부에 전체 또는 적어도 일부를 차지한다. 그 다음 하나 이상의 전자부품들(예컨대, 인덕터, 캐패시터 등)이 경우에 따라 유리에 형성되어서 장치의 선택된 작동 영역에 접속된다.

편리하게도, 본 발명의 방법은 장치의 소자들간의 와류형 RF커플링 캐패시턴스가 종래 기술에 비해 적어도 50 율만큼 감소될 수 있다는 것이 발견되었다. 부가적으로, 본 발명의 유리유전층은 아주 낮은 손실 탄젠트를 나타내고, 그리고 종래 기술에 비해 트랜지스터의 콜렉터 영역들간에 아주 큰 전기절연을 제공한다. 아울러, 유리에 형성된 전자부품이 인덕터인 경우, 본 발명은 인덕터가 약 50의 실질적인 Q 팩터를 나타내지만, 종래 기술에서는 전형적으로 얻을 수 있는 최대 Q 팩터가 단지 약 8-9이다. 따라서, 본 발명은 종래기술에 비해 성능이 크게 개선된 트랜지스터형 전자장치의 제조를 가능하게 한다.

본 발명의 이들 및 기타 잇점 및 목적은 첨부도면을 참고로 한 다음의 상세한 설명으로부터 명백해 질 것이다.

제 1 도는 다단 모놀리식 증폭기를 갖춘 본 발명의 트랜지스터형 전자장치의 대표적인 1구현예의 개략적인 상면도이다.

제 2-22 도는 제 1 도의 전자장치를 제조하기 위한 대표적인 과정을 예시하기 위해 제 24 도의 A-A 선을 따라 취한 다양한 측면도 단면도이다.

제 23 도는 제 1 도의 구현예에 대한 회로 도해도이다.

제 24 도는 외피층, 인덕터, 유리층, 및 장치의 부품들(예컨대, 트랜지스터, 레지스터 등)간의 상호 접속부 없이 도시한, 제 1 도의 구현예의 개략사시도이다.

본 발명은 대표적인 구현예로서만 설명하지만 이들 구현예에만 한정되지 않는다는 것을 이해해야 한다. 이에 반하여, 본 발명은 첨부된 특허청구의 범위에 의해 한정될 것이다.

제 1 도 및 24 도는 본 발명의 전자장치의 대표적인 1구현예(10)의 2 개략도이다. 이 구현예(10)의 전기적인 회로는 제 23 도에 도시되어 있다. 제 23 도에서 알 수 있는 바와 같이, 구현예(10)는 다단 트랜지스터형 증폭기이다. 증폭기(10)는 제 23 도에 도시한 각 트랜지스터(Q1, Q2, Q3)에 대응하는 트랜지스터(100, 101, 105)로 구성되며, 이들 트랜지스터는 바이어싱 및 피드백 레지스터(R2…R6) 및 션트 캐패시터(C7) (217) 및 인덕터(L1) (214)와 상호접속되어 에미터-포울러 입력단(250) 및 다링곤-페어 출력단(252)을 형성하게 된다. 레지스터(R2…R6)는 제 1 도 및 24도에 물리적인 저항형태(202, 206, 208, 207, 및 226)로 도시되어 있다. 금속부(총괄적으로 부호 244로 언급2)는 회로(10)의 각종 소자들은 상호 접속시킨다. 입력 및 출력 경로는 제 1 도에서 부호 242, 234로 예시되고 그리고 제 23 도에서는 각기 소자 RF(in) 및 RF(out)에 상응한다. 그라운드 경로는 제 1 도에서 부호 234, 232, 220, 222, 236, 238를 나타냈다.

바람직하게도, 본 발명의 방법과 관련하여 다음에 상술하는 바와 같이, 전자 장치(10)에 있어, 각종 소자 및/또는 전자 부품들은 절연유리물질의 층에 의해 서로 분리되어 전기적으로 절연된다.

제 2-22도에 관련한 설명에 대해, 제 1 도의 장치를 형성하기 위한 대표적인 구현예가 설명되어진다. 제 2-22도에 정해진 부호는 본 발명의 방법의 구현 단계의 시퀴엔스와 일치한다. 또한 제 2-22도의 단면도들은 전자장치(10)의 부품들(예, 트랜지스터, 레지스터 등)의 구성을 단지 나타내지만, 이 소자들을 구성하는 사용된 동일한 원리 및 단계들은 제 2-22 도에 도시하지 않은 장치의 기타 소자들을 형성하는데도 사용된다는 것을 알아야 한다.

제 2 도에 도시한 바와 같이, 제 1 도의 장치를 형성하기 위한 바람직한 과정을 기판(14)의 전체표면상에 n-도핑처리된 물질의 제 1 애피택시얼층(12)을 적층시킴으로써 시작된다. 가급적, 기판(14)은 1-0-0의 결정배향 및 약 35mil의 두께를 가지는 n+도핑형 실리콘이다. 가급적 기판(14)의 도펀트로서 안티몬이나 비소가 이용되며, 이들은 약 10¹⁹아톰/cc의 도펀트 농도를 가진다. 애피택시얼층(12)은 약 3 미크론의 두께 및 약 4×10¹⁵내지 2×10¹⁶아톰/cc의 도펀트농도를 가진다.

제 3 도에 도시한 바와 같이, 애피택시얼층(12)이 기판(14)상에 형성되면, 매스킹 실리콘 디옥사이드의 층(16)이 애피택시얼 층(12)상에 형성된다. 가급적, 층(16)은 종래의 저온 화학적 증기 디포지션(CVD)프로세스를 이용하여 형성되고, 그리고 약 6000 내지 8000 옹스트롬의 두께를 가진다. 제 4 도에 예시한 바와 같이, 종래의 드라이-에칭 포토레지스트 기술이 그다음 산화층(16)의 개구(18, 19, 20, 21)에서 층(12)의 영역(22, 23, 24, 25) 및 개저항 콜렉터 컨택트(26, 27, 28, 29)가 형성되어질 기판(14)에 애칭처리 하는데 이용된다.

제 5 도에 도시한 바와 같이, 마스크, n-타입 이온과 같은 산화층(16)이 영역(22, 23, 24, 25)에 형성되어 기판(14) 및 애피택시얼층(12) 보다 높은 약 10²⁰아톰/cc의 n-타입 더펀트 농도를 가지는 컨택트(26, 27, 28, 29)를 형성하게 된다.

마스킹 층(16)은 다음 종래의 기술을 이용하여 제거되고 종래의 LOCOS 기술을 이용하여 층(12) 상에 약 200 옹스트롬 두께의 실리콘 디옥사이드 층(30)을 형성하도록 한다. 다음에 종래의 저압 CVD 기술을 이용하여 산화층(30)에는 질화규소의 약 1200옹스크롬 두께의 층(32)이 형성된다.

제 6 도에 도시한 바와 같이, 종래의 포토레지스트 및 에칭기술을 이용하여, 질화층(32), 산화층(30), 및 애피택시얼층(12)은 에칭처리되어 질화층(32) 및 산화층(30)을 통해, 그리고 일부는 애피택시얼층(12)을 통해 약 5700옹스트롬 길이의 홈(34)을 형성하게 된다. 제 7 도에 도시한 바와 같이, 약 8000 내지 12,000 옹스트롬 두께의 필드산화층(36)이 종래의 기술을 이용하여 홈(34)에 성장된다. 질화층(32)은 다음에 장치의 전체 표면으로부터 제거되고, 그리고 제 8 도에 도시된 바와 같이, 약 1000옹스트롬 두께의 패턴옥사이드의 층(38)이 종래의 기술을 사용하여 성장된다.

패턴 옥사이드(38)에는 저압 CVD 기술을 이용하여서 폴리실리콘층이 적층된다. 이 폴리시리콘 층은 그 다음 종래의 도펀트 이온 이식 기술을 이용하여 약 80-150 ohm/cm²층의 저항을 만드는 수준까지 n-도핑된다. 제 9 도에 도시한 바와 같이, 종래의 사진인쇄기술을 이용하여, 폴리크리스탈린 층은 장치(10)의 각종 소자들을 상호 접속 및 바이어싱 시키기 위한 소정의 저항값 및 형상의 레지스터(43)에 패턴화 된다.

제 10 도에 있어, 표준 에칭기술을 이용하여서 매끄럽지 못한 환형 링(42)이 패턴옥사이드(38)를 통과한 접촉영역과 산화층(30) (패턴 옥사이드층(38)과 합쳐진 것으로 도시됨) 사이에 에칭된다. 붕소 이온(또는 p-타입 도펀트 등의 형식)이 그 다음에 링(42)을 통해 층(12)으로 이식 또는 분산되어 의도한 기본 영역(44A, 44B)의 외연에 연부 쇠약부(46A, 46B)를 제공한다. 가급적, 영역(46)은 약 10¹⁷내지 10²⁰아톰/cc의 p-타입 토펀트 농도를 가진다. 쇠약부(46A, 46B)의 p-타입 도펀트는 다음에 종래의 열 작용기술에 의해 활성화 된다.

제 11 도에 도시한 바와 같이, 패턴 옥사이드층(38) 및 기본 영역(44A, 44B)에 인접하여 위치한 산화층은 이후 제건된다. 의도된 기본 영역(44A, 44B)에는 종래기술에 의해 이식 이온 채널링을 방지하는데 도움을 주기 위해 약 400 옹스트롬의 두께를 갖는 스크린 산화층(48)이 형성된다. p-타입 이온(붕소와 같은)이 이후 스크린 산화층(48)을 통해 기본 영역(44A, 44B)에 이식되어 기본 영역(44A, 44B)을 형성하게 된다. 가급적, n-층(12)에는 p-타입 이온이 약 28000 옹스트롬의 깊이로 이식되고 그리고 약 10¹⁷내지 10¹⁸아톰/cc의 p-도펀트 농도를 제공한다.

제 12 도에 있어, 저온 CVD 기술에 의해 패턴 옥사이드(38), 레지스터(43), 및 기본영역(44A, 44B)에는 다른 산화층(50)이 형성된다. 가급적, 산화층(50)는 실리콘 디옥사이드로 만들어지고 약 2000 내지 4000 옹스트롬의 두께를 가진다. 기본 영역(44A, 44B)에 이식된 p-이온은 열적 활성 기술을 이용하여 활성화되고, 이 기술은 산화층(50)을 농밀하게 한다.

층(50, 38 및 48)은 그 후 에칭처리되어 콜렉터 접촉영역들 위에 있는 레지스터 접촉영역 개구(66 및 68) 및 개구(70, 71, 72, 73) 및 기본 영역(44A, 44B)에 대해 다수의 개구(52…64)를 형성시킨다. 제 13 도에서 알 수 있는 바와 같이, 종래의 포토레지스터(74)로서 개구(54, 60, 66, 68, 70, 71, 72 및 73)가 덮혀지고, 포토레지스터(74)로 덮혀지지 않는 기본영역(44A, 44B)의 부분에는 부가적인 P-타입 이온이 이식된다.

제 14 도에 도시된 바와 같이, 포토레지스터(74)는 제거되어 포토레지스터(756)의 거울 상 패턴으로 대체되어서, 개구(54, 60, 66, 68, 70, 71 및 73)를 드러낸다. n-타입 이온(예컨대, 비소 또는 인)이 비마스크된 콜렉터 접촉 영역(26, 27, 28, 29)에 이식되어 기본영역(44A, 44B)에 그리고 레지스터 접촉 영역(79, 81)에 에미터 영역(78, 80)을 형성시켜서 이들 영역이 약 5×10²⁰-1×10²¹아톰/cc의 도펀트농도를 나타내도록 한다. 당업자가 잘 알 수 있는 바와 같이, 형성된 다수의 에미터 영역은 형성되어질 트랜지스터의 소정의 작동력에 의해 변경될 수 있다.

제 15-19 도는 본 발명의 특별한 잇점들은 예시하기 위해, 장치(20)의 제 2-14 도 보다 확대된 단면도이다.

제 16 도에 도시한 바와 같이, n-타입 이온의 이식후, 포토레지스터(76)를 제거되고 장치의 최종 열적 활성을 겪는다. 트랜지스터(100, 102) 및 레지스터(103)활성영역의 외부에 형성된 산화층(38, 50) 및 활성영역은 그 후 제거된다. 다음에 장치의 후속과정중 활성영역(100, 102, 103)의 손상을 막기 위해 저압 CVD 기술에 의해 장치상에는 질화규소층(84)이 형성된다. 질화규소층(84)은 다음에 에칭되어서 단지 활성영역을 커버하도록 한다. n-층(12) 및 기판(14)에 공동부(85, 86, 88, 90)를 형성시켜 공동 콜렉터층(12)을 입력경로(101), 트랜지스터(100, 102), 레지스터(103), 및 출력경로(105)를 위한 분리된 콜렉터 영역(91, 92, 93, 94, 95)로 분리시킨다. 가급적, 공동부(8, 86, 88, 90)의 형성은 기판(14) 및 n-층(12)의 등방향성 에칭에 의한 배향을 수행함으로써 얻어진다. 본발명에 따르면, 공동부들은 적어도 50 미크론 깊이, 및 질화층(84)은 그 후 제거된다.

공동부를 형성한 후, 질화규소 층(110) 및 선택적으로 바람직한 폴리실리콘 또는 기타 폴리시 스톱(polish stop) 물질의 층(111)이 형성된다. 그런, 층(110)의 형성은 본 발명에 이탈함이 없이 생략될 수도 있다. 그런 다음, 유리층(112)이 장치상에 형성되어서 공동부를 채우고 트랜지스터를 덮는다. 가급적, 유리층(112)의 형성은 Goodrich 및 Souchuns 명의로 특허되어 본 발명의 양수인에게 양도된 미국특허 제5,268,310호(이 특허는 본 발명에 전체적으로 이용되었음)에 설명된 절차에 의해 성취된다. 가급적, 유리층(112)은 유리물질이 특히 소정의 전기적 및 열적 팽창 특성을 나타내는 것으로 알려진 코닝7070 보로시리케이트(borosilicate)유리로 만들어진다. 그런, 기타 형식의 유리도 규소와 거의 같으면서 약 4.1의 최대 유전상수 및 20℃ 및 1㎒에서 약 0.03%의 최대 손실 탄젠트를 나타내는 열적 팽창특성을 가지는 한 사용될 수 있다. 실제, 어떤 구현예에 있어서는, 유리층이 함께 생략될 수도 있고, 공기가 절연 물질로서 가능;하거나, 기타 비-유리재료도 사용될 수 있다.

형성화 된 후, 유리층(112)은 기계적으로 그라운드되고 화학적으로 폴리시되어 공동부외부의 모든 영역으로부터 유리를 제거하도록 하고, 그리고 장치를 가로 질러 평면표면은 제공하도록 한다. 유익하게도, 폴리시 스톱층(110)은 이 과정중 트랜지스터가 손상되는 것을 막는다.

다시 제 20-21 도에 대해 설명한다면, 유리 외부의 폴리실리콘 및 질화층은 그후 제거된다. 저항 컨택트(120…140) 및 금속부(142…162)는 활성영역 및 레지스터 접촉영역에 형성된다. 가급적, 저항 컨택트는 티타늄, 플래튬, 팔라듐, 금 조성물이다. 부가적인 전자 부품들(예컨대, 종래의 공기 브리지 접속부(166) 및 본드패드(168)는 금속부(158)가 가변적으로 형성 및 접속되어 장치의 활성영역(27)을 상호 접속하여 장치(10)의 전체 기능부를 구성하게 된다. 장치(10)는 그다음 질소 플라즈마(164) 및 폴리이미드 캡(172) 층으로 덮혀진다. 폴리이미드 캡(172)은 장치의 손상을 막고 그리고 공기 브리지 접속부(166)와 같은 지지구조를 돕는 역할을 한다.

마지막으로, 제 22 도에 도시한 바와 같이, 기판(4)의 백-사이드(74)는 기계적으로 그라운드되고 화학적으로 폴리시되어 기판(14)이 공동부를 채우는 유리층의 백-사이드부(190)를 노출되도록 제거하여서, 트랜지스터, 레지스터, 및 압력 및 출력 경로의 콜렉터 영역을 전기적으로 절연시키도록 한다. 그런 다음, 백-사이드 메탈 및/또는 전자구조, 부품, 및/또는 상호접속부(175, 176, 177, 178, 179) (예를 들면, 캐패시터, 또는 본드 패드)가 장치의 백-사이드(174)상에 형성된다. 백사이드 컨택트(175, 176, 177, 178, 179)는 장치(10)의 각종 부품들의 상호 접속을 완성시켜 장치(10)의 기능부에 표면장착형 구조로 변환시킨다. 유익하게도, 이 구성은 장치(10) 중에 전선-결합 접속부를 형성시킬 필요가 없게 하며, 그리고 백사이드 금속부도 바로 종래의 회로기판(도시하지 않았음)을 거쳐 외부회로(도시하지 않았음)에 결합될 수 있게 되어 장치(10)중에 전선결합 접속부를 포함하지 않는 상호접속부를 제공하게 된다. 물론, 이 금속부의 얼마 또는 모두가 경로의 상부중에 있는 장치(10)의 전방측(182)의 상부에도 형성될 수 있다. 활성 영역(100, 101, 102, 103 및 105)에 대한 금속부 및 상호 접속부는 부호 200으로 집합적으로 나타냈다. 유익하게도, 이 짙은 유리층은 전자장치의 트랜지스터들을 분리시키고 아울러 완전히 전기적으로 절연시킨다. 실제로, 본 발명은 종래기술에서 가능한 적어도 50이상의 인자들만큼 장치의 소자들간의 와류 RF커플링 특성을 감소시키는 것을 발견했다.

따라서, 앞서의 목적을 완전히 만족시키는 방법 및 제품이 마련될 수 있음이 증명되었다. 대표적인 구현예 및 그의 사용방법에 대해 본 발명의 범위를 벗어나지 않고서도 다양하게 변경가능할 것이다. 마찬가지로, 바람직한 기술들이 장치(10)를 형성하는데 설명되었지만, 기타 기술도 상기 특정한 각종 설계제한을 만족시키는 한 본 발명으로부터 이탈됨이 없이 장치(10)를 형성시키는데 사용될 수 있다. 부가적으로, 각종 형식의 재료, 도펀트, 두체, 및 도펀트 농도들은 예시적인 것으로 많은 변경예에 대해서도 가능할 수 있다. 아울러, 트랜지스터 구조들이 n-p-n 양극정션 트랜지스터로서 설명되었지만, 본 발명의 장치 및 방법이 당업자에게 명백히 적절히 변경가능하다면, 트랜지스터들은 p-n-p, 금속산화반도체, 또는 정션 필드 효과 트랜지스터를 포함하는 다른 형식의 트랜지스터일 수도 있다. 실제로, 다른 능동 및/수동 소자들이 본 발명의 제한 없이 전기적으로 절연될 수도 있다. 기타 변형예들도 역시 가능하다. 따라서, 본 발명은 그와 같은 모든 변형예들을 모두 포함하도록 의도한 것으로, 첨부된 특허청구의 범위로서 규정된다.

Claims (14)

1. 공동 콜렉터층, 에미터 영역, 기본 영역 및 적어도 하나의 공동부를 가지며, 상기 적어도 하나의 공동부에는 유전체가 배치되고, 상기 유전체는 절연용 유리인 것을 특징으로 하는 전자장치.
2. 제 1 항에 있어서, 상기 적어도 하나의 공동부는 상기 콜렉터층의 두께보다 큰 깊이를 가지는 것을 특징으로 하는 전자장치.
3. 전술한 항들 중 어느 항에 있어서, 상기 콜렉터층이 3미크론 정도의 두께를 가지는 것을 특징으로 하는 전자장치.
4. 전술한 항들 중 어느 항에 있어서, 상기 적어도 하나의 공동부가 적어도 50미크론 정도의 깊이를 가지는 것을 특징으로 하는 전자장치.
5. 전술한 항들 중 어느 항에 있어서, 상기 절연용 유리가 적어도 4.10의 유전상수를 가지는 것을 특징으로 하는 전자장치.
6. 전술한 항들 중 어느 항에 있어서, 상기 절연용 유리가 20℃ 및 1㎒에서 약 0.06%보다 크지 않은 손실 탄젠트를 가지는 것을 특징으로 하는 전자장치.
7. 전술한 항들 중 어느 항에 있어서, 상기 절연용 유리가 보로실리케이트인 것을 특징으로 하는 전자장치.
8. 공동 콜렉터층, 에미터 여역, 기본 영역 및 적어도 하나의 공동부를 가지며, 상기 적어도 하나의 공동부에는 유전체가 배치되고, 상기 적어도 하나의 공동부는 상기 콜렉터 층의 두께보다 큰 깊이를 가지는 것을 특징으로 하는 전자장치.
9. 전술한 항들 중 어느 항에 있어서, 상기 콜렉터층이 3미크론 정도의 두께를 가지는 것을 특징으로 하는 전자장치.
10. 전술한 항들 중 어느 항에 있어서, 상기 적어도 하나의 공동부가 적어도 50미크론 정도의 깊이를 가지는 것을 특징으로 하는 전자장치.
11. 전술한 항들 중 어느 항에 있어서, 상기 유전체 물질이 절연용 유리인 것을 특징으로 하는 전자장치.
12. 전술한 항들 중 어느 항에 있어서, 상기 유전체 물질 유리가 적어도 4.10의 유전상수를 가지는 것을 특징으로 하는 전자장치.
13. 전술한 항들 중 어느 항에 있어서, 상기 절연용 유리가 20℃ 및 1㎒에서 약 0.06%보다 크지 않은 손실 탄젠트를 가지는 것을 특징으로 하는 전자장치.
14. 전술한 항들 중 어느 항에 있어서, 상기 절연용 유리가 보로실리케이트인 것을 특징으로 하는 전자장치.