JPS6195565A - エミツタ直列抵抗を有するバイポーラトランジスタの製造方法 - Google Patents
エミツタ直列抵抗を有するバイポーラトランジスタの製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/7304—Bipolar junction transistors structurally associated with other devices the device being a resistive element, e.g. ballasting resistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、第１導電型のコレクタ領域にこれと反対の第
２導電型の少なくとも１つのベース領域を形成し、この
ベース領域内に第１導電型の多数のエミッタ領域を設け
、一方前記のベース領域のそばに第２導電型のエミッタ
直列抵抗を形成し、この抵抗を、少なくとも１つのエミ
ッタ電極とエミッタ接続部に導かれる接続導体とに接続
するようにしたバイポーラトランジスタを有する半導体
デバイスの製造方法に関するものである。
２導電型の少なくとも１つのベース領域を形成し、この
ベース領域内に第１導電型の多数のエミッタ領域を設け
、一方前記のベース領域のそばに第２導電型のエミッタ
直列抵抗を形成し、この抵抗を、少なくとも１つのエミ
ッタ電極とエミッタ接続部に導かれる接続導体とに接続
するようにしたバイポーラトランジスタを有する半導体
デバイスの製造方法に関するものである。
この種の方法は、本願人の米国特許明細書第３、８９６
．４７５号より知られている。
．４７５号より知られている。
高電圧で動作せねばならない電力用トランジスタの場合
には、所謂「２次ブレークダウン（ｓｅｃ。
には、所謂「２次ブレークダウン（ｓｅｃ。
１ｄ ｂｒｅａｋｄｏｗｎ） ｊを避けるためのエミッ
タ直列抵抗があることが必要である。この２次ブレーク
ダウン現象は、エミッタ領域の不均一な電流分布（ｃｕ
ｒｒｅｎｔ ｃｒｏｗｄｉｎｇ） によって温度が局
部的に高（なり、その結果なだれ効果が生じた時に起き
るもので、このなだれ効果は局部的な電流集中と最終的
にはトランジスタの破壊をきたす。
タ直列抵抗があることが必要である。この２次ブレーク
ダウン現象は、エミッタ領域の不均一な電流分布（ｃｕ
ｒｒｅｎｔ ｃｒｏｗｄｉｎｇ） によって温度が局
部的に高（なり、その結果なだれ効果が生じた時に起き
るもので、このなだれ効果は局部的な電流集中と最終的
にはトランジスタの破壊をきたす。
これを避けるために、エミッタ領域にバラスト即ち安定
抵抗として設計されたエミッタ直列抵抗が設けられる。
抵抗として設計されたエミッタ直列抵抗が設けられる。
これ等の抵抗は、エミッタ領域を通る電流が増加すると
抵抗の電圧降下が増し、この結果エミッタ領域を通る電
流が減少するという事実によって、種々のエミッタ領域
に亘って均一な電流分布を保証する。
抵抗の電圧降下が増し、この結果エミッタ領域を通る電
流が減少するという事実によって、種々のエミッタ領域
に亘って均一な電流分布を保証する。
前記のエミッタ直列抵抗をつくる方法は種々知られてい
る。前記の米国特許明細書に記載された方法はよく用い
られるが、この方法は、コレクタ領域とｐｎ接合を形成
するベース領域と同じ導電型の１つの共通な条帯状の半
導体抵抗領域を用いている。この場合、所定のエミッタ
領域と関係される直列抵抗は、関係のエミッタ電極との
接続部と接続導体との接続部の間にある抵抗領域材料に
よって形成される。
る。前記の米国特許明細書に記載された方法はよく用い
られるが、この方法は、コレクタ領域とｐｎ接合を形成
するベース領域と同じ導電型の１つの共通な条帯状の半
導体抵抗領域を用いている。この場合、所定のエミッタ
領域と関係される直列抵抗は、関係のエミッタ電極との
接続部と接続導体との接続部の間にある抵抗領域材料に
よって形成される。
この構造は、共通抵抗領域の大きな表面積のためにコレ
クターエミッタ間容量が大きいという欠点をもつ。これ
は、特に高周波用トランジスタ、更に詳しくいえば送信
機トランジスタにおいて好ましくない。この公知の構造
の別の欠点は、隣接のエミッタ電極間に並列抵抗が存す
るので、送信機の合成直列抵抗の実効値が正確に決めら
れないということである。
クターエミッタ間容量が大きいという欠点をもつ。これ
は、特に高周波用トランジスタ、更に詳しくいえば送信
機トランジスタにおいて好ましくない。この公知の構造
の別の欠点は、隣接のエミッタ電極間に並列抵抗が存す
るので、送信機の合成直列抵抗の実効値が正確に決めら
れないということである。
前記の並列抵抗は、反対導電型の分離された半導体抵抗
を例えばエミッタドーピングによって半導体領域中に設
ければ回避できる。けれども、この＋ａ造でもコレクタ
ーエミッタ間容量が大きいと９）う欠点はやはり残る。
を例えばエミッタドーピングによって半導体領域中に設
ければ回避できる。けれども、この＋ａ造でもコレクタ
ーエミッタ間容量が大きいと９）う欠点はやはり残る。
前記の欠点を避けるための分離されたエミッタ直列抵抗
を用いるその他の解決法も多かれ少なかれ複雑な付加工
程を必要とする。
を用いるその他の解決法も多かれ少なかれ複雑な付加工
程を必要とする。
本発明の目的は、特に、前記の欠点を除きまた付加的な
ドーピング工程や臨界的な付加的マスキングおよび位置
合せ工程を必要としない簡単な方法を（尋ることにある
。
ドーピング工程や臨界的な付加的マスキングおよび位置
合せ工程を必要としない簡単な方法を（尋ることにある
。
本発明は、冒頭に記載した種類の方法において次のよう
にしたことを特徴とするものである、即ち、コレクタ領
域上にデポジットされた酸化層内にベース窓と条帯状の
開口を互に並べて形成し、この条帯状の開口をマスキン
グ層で覆い、前記のベース窓を経てベース領域のドーピ
ングを行い、前記のマスキング層を除去したから略々同
じ厚さの酸化層をベース窓の条帯状の開口の範囲に形成
し、エミッタ窓を前記のベース領域の範囲内で酸化層内
に形成し、このエミッタ窓を経てのドーピングによって
エミッタ領域を形成し、次いで、エツチングマスクを用
いている間に、多数の互に分離された抵抗窓を条帯状の
開口の範囲内で酸化層にエッチしまた多数のベース接点
窓をベース領域の範囲内にエッチし、ベース接点窓およ
び互に分離された第２導電型のエミッタ直列抵抗をこれ
等の窓を経てのドーピングによって形成し、前記のエツ
チングマスクがこのドーピングをマスキングするように
し、次いで、金属化されたエミッタ電極、ベース電極、
接続導体および残余の部分を設ける。
にしたことを特徴とするものである、即ち、コレクタ領
域上にデポジットされた酸化層内にベース窓と条帯状の
開口を互に並べて形成し、この条帯状の開口をマスキン
グ層で覆い、前記のベース窓を経てベース領域のドーピ
ングを行い、前記のマスキング層を除去したから略々同
じ厚さの酸化層をベース窓の条帯状の開口の範囲に形成
し、エミッタ窓を前記のベース領域の範囲内で酸化層内
に形成し、このエミッタ窓を経てのドーピングによって
エミッタ領域を形成し、次いで、エツチングマスクを用
いている間に、多数の互に分離された抵抗窓を条帯状の
開口の範囲内で酸化層にエッチしまた多数のベース接点
窓をベース領域の範囲内にエッチし、ベース接点窓およ
び互に分離された第２導電型のエミッタ直列抵抗をこれ
等の窓を経てのドーピングによって形成し、前記のエツ
チングマスクがこのドーピングをマスキングするように
し、次いで、金属化されたエミッタ電極、ベース電極、
接続導体および残余の部分を設ける。
本発明の方法を用いることによって、コレクターエミッ
タ間容量は著しく低減され、また、分離されたエミッタ
直列抵抗間に寄生並列抵抗が生じることもない。
タ間容量は著しく低減され、また、分離されたエミッタ
直列抵抗間に寄生並列抵抗が生じることもない。
更に、これ等の利点は、極めて簡単な方法で付加工程な
しに得られる、即ち、前記の条帯状の開口を正しい時点
で非臨界（ｎｏｎ−ｃｒ ］ ｔ ＋ｃａ ｌ） ）
７スクによって覆い、一方窓は同じ厚さの酸化層内にす
べてエッチされる。このため、アンダーエツチング（ｕ
ｎｄｅｒ−ｅｔｃｈｉｎｇ）の危険は全くない。
しに得られる、即ち、前記の条帯状の開口を正しい時点
で非臨界（ｎｏｎ−ｃｒ ］ ｔ ＋ｃａ ｌ） ）
７スクによって覆い、一方窓は同じ厚さの酸化層内にす
べてエッチされる。このため、アンダーエツチング（ｕ
ｎｄｅｒ−ｅｔｃｈｉｎｇ）の危険は全くない。
本発明は、ベース、ベース接点およびエミッタのドーピ
ングがイオン注入によってつくられる場合に特に重要で
ある。この場合マスキング層としてフォトレジストを用
いることができる。ベース接点窓と抵抗窓のエツチング
の間、この時ホトレジストは除去されずに、既に注入さ
れたエミッタ領域を、ベース接点およびエミッタ直列抵
抗注入に対してマスクする。
ングがイオン注入によってつくられる場合に特に重要で
ある。この場合マスキング層としてフォトレジストを用
いることができる。ベース接点窓と抵抗窓のエツチング
の間、この時ホトレジストは除去されずに、既に注入さ
れたエミッタ領域を、ベース接点およびエミッタ直列抵
抗注入に対してマスクする。
以下本発明を図面の実施例で更に詳しく説明する。
図面は全く線図的なもので、寸法比は無視しである。図
面を見易くするために特に厚さ方向の寸法は可なり誇張
して示しである。断面の同方向の斜線形は同じ導電型を
示す。
面を見易くするために特に厚さ方向の寸法は可なり誇張
して示しである。断面の同方向の斜線形は同じ導電型を
示す。
第１図は本発明方法を使用してつくった半導体デバイス
の平面図を示す。第２Ｄ図と第３Ｄ図は夫々第１図の■
−■およびＩＩＩ−Ｉ［１における断面図を示し、第２
Ａ−２Ｃ図および第３Ａ−３Ｃ図は製造工程の各段階に
おけるデバイスの断面図を示す。
の平面図を示す。第２Ｄ図と第３Ｄ図は夫々第１図の■
−■およびＩＩＩ−Ｉ［１における断面図を示し、第２
Ａ−２Ｃ図および第３Ａ−３Ｃ図は製造工程の各段階に
おけるデバイスの断面図を示す。
この半導体デバイスは、第１導電型（この場合にはｎ型
）のコレクタ領域（１，２＞、第２導電型（したがって
この場合にはｐ型）のベース領域８およびこの領域内に
多数の第１導電型（ｎ型）のエミッタ領域１２を有する
。前記のベース領域の近くにｐ型のエミッタ直列抵抗Ｒ
があり、これ等の抵抗は、エミッタ電極１８とエミッタ
接続部已に導かれる接続導体２０とに夫々接続されてい
る。更に、ベース領域には高濃度にドープされたｐ摺接
点領域１７があり、この領域は、自身はベース接続部已
に接続されているベース電極１９と接触されて′７）る
。別の幾何形も可能ではあるが、この実施例ではエミッ
タ領域１２とベース接続領域１７は条帯状の形をとり、
一方ベースおよびエミッタ電極は通常の方法で集積され
ている。接点窓は第１図に対角線で示しである。
）のコレクタ領域（１，２＞、第２導電型（したがって
この場合にはｐ型）のベース領域８およびこの領域内に
多数の第１導電型（ｎ型）のエミッタ領域１２を有する
。前記のベース領域の近くにｐ型のエミッタ直列抵抗Ｒ
があり、これ等の抵抗は、エミッタ電極１８とエミッタ
接続部已に導かれる接続導体２０とに夫々接続されてい
る。更に、ベース領域には高濃度にドープされたｐ摺接
点領域１７があり、この領域は、自身はベース接続部已
に接続されているベース電極１９と接触されて′７）る
。別の幾何形も可能ではあるが、この実施例ではエミッ
タ領域１２とベース接続領域１７は条帯状の形をとり、
一方ベースおよびエミッタ電極は通常の方法で集積され
ている。接点窓は第１図に対角線で示しである。
この半導体デバイスは本発明の方法により次のようにし
てつくることができる。
てつくることができる。
出発材料（第２Ａ、３Ａ図参照）は、この実施例では、
例えば０．０１Ω・Ｃｍの抵抗率を有する高濃度にトー
プされたｎ型シリコンの基板１上に成長された厚さ７μ
ｍで抵抗率が約１Ω・ｃｍのｎ型シリコンのエピタキン
ヤル層２より成るｎ型シリコンであるっその他の享さお
よび／またはドーピングも可能であり、条件に応じて選
ぶことができる。
例えば０．０１Ω・Ｃｍの抵抗率を有する高濃度にトー
プされたｎ型シリコンの基板１上に成長された厚さ７μ
ｍで抵抗率が約１Ω・ｃｍのｎ型シリコンのエピタキン
ヤル層２より成るｎ型シリコンであるっその他の享さお
よび／またはドーピングも可能であり、条件に応じて選
ぶことができる。
コレクタ領域は前記の領域１と２で形成される。
前記のコレクタ領域上には、層２上に酸化層３が形成さ
れる。この酸化層は、この実施例では、例えば０．８μ
ｍの厚さを有し、例えば熱酸化によって形成された酸化
シリコン層である。
れる。この酸化層は、この実施例では、例えば０．８μ
ｍの厚さを有し、例えば熱酸化によって形成された酸化
シリコン層である。
次いで、ベース窓４と条帯状開口５がホトエツチングに
よって前記の酸化層３内に互に隣合って形成される（第
２Ａ、３Ａ図参照）っ第１図には前記の開口５は点線で
示されて・、する。最終製品てはこの点線は半導体区域
の境界を示すのではなくて酸化物の厚さ中の１つの段階
の面積を示す。
よって前記の酸化層３内に互に隣合って形成される（第
２Ａ、３Ａ図参照）っ第１図には前記の開口５は点線で
示されて・、する。最終製品てはこの点線は半導体区域
の境界を示すのではなくて酸化物の厚さ中の１つの段階
の面積を示す。
前記の開口５はこの実施例ではホトレジストのマスク層
６で覆われるが、このマスク層は、公知の露光および現
像技術によって所望のマスクの形に形成される。ここで
いうホトレジスト層というのは、可視光以外例えば紫外
線または電子線に感光する薯も意味する。このマスク（
ま臨界的なものでない。
６で覆われるが、このマスク層は、公知の露光および現
像技術によって所望のマスクの形に形成される。ここで
いうホトレジスト層というのは、可視光以外例えば紫外
線または電子線に感光する薯も意味する。このマスク（
ま臨界的なものでない。
硼票イオン７の注入（量７・１０１３イオンｌ’ Ｃｍ
２、エネルギ２５ＫｅＶ）によって、ベースがベース
窓４を経てドープされる。酸化層３とホトレジストマス
ク６は前記のイオン注入に抗する。
２、エネルギ２５ＫｅＶ）によって、ベースがベース
窓４を経てドープされる。酸化層３とホトレジストマス
ク６は前記のイオン注入に抗する。
次いて、約０．４μｍの厚さを有する酸化層９が熱分解
デポジションによってベース窓４と開口５内に形成され
る（第２Ｂ図、３Ｂ図参照）。エミッタ窓１０がベース
窓４の範囲内で前記層９内に形成される（第２Ｂ図参照
）。この層９：ま代わりに熱酸化によって形成してもよ
し）。若しこの層９が熱分解でデボンットされれば、こ
の層は酸化層３よにも形成される。
デポジションによってベース窓４と開口５内に形成され
る（第２Ｂ図、３Ｂ図参照）。エミッタ窓１０がベース
窓４の範囲内で前記層９内に形成される（第２Ｂ図参照
）。この層９：ま代わりに熱酸化によって形成してもよ
し）。若しこの層９が熱分解でデボンットされれば、こ
の層は酸化層３よにも形成される。
砒素イオン１１を６・１０１５イオン／ｃｍ２ の量と
５０Ｋｅ〜１のエネルギで注入することによって、エミ
ッタ領域１２が形成され、酸化層３と９はこのイオン注
入に対してマスクをする。
５０Ｋｅ〜１のエネルギで注入することによって、エミ
ッタ領域１２が形成され、酸化層３と９はこのイオン注
入に対してマスクをする。
しかる後、形成されるべきベース接続領域および抵抗の
範囲に開口を有するホトレジストマスク１３（第２Ｃ図
、３Ｃ図参照）が設けられる。このマスク１３をエツチ
ングマスクとして使用している間、ベース接点窓１４が
ベース区域８の範囲内でエッチされ、互に分離された多
数の抵抗窓１５が開口５の範囲内で酸化層９内にエッチ
される。１０”イオン／ａｍ２の景および４０ＫｅＶの
エネルギでの硼素イオン１６の注入によって、ベース接
点領域１７と相互に分離されたエミッタ直列抵抗Ｒとが
この時形成される。
範囲に開口を有するホトレジストマスク１３（第２Ｃ図
、３Ｃ図参照）が設けられる。このマスク１３をエツチ
ングマスクとして使用している間、ベース接点窓１４が
ベース区域８の範囲内でエッチされ、互に分離された多
数の抵抗窓１５が開口５の範囲内で酸化層９内にエッチ
される。１０”イオン／ａｍ２の景および４０ＫｅＶの
エネルギでの硼素イオン１６の注入によって、ベース接
点領域１７と相互に分離されたエミッタ直列抵抗Ｒとが
この時形成される。
このイオン注入の間、ホトレジストマスク１３はそのま
ま残ってエミッタ領域１２を前記イオン注入に対してマ
スクする３次′、）で、ホトレンストが除去され、接点
孔がディシブエツチング（ｄ＋ｐ−ｅｔｃｈ＋ｎｇ ｉ
によって形成された後、蒸着によって金属化され、エミ
ッタ電極１Ｂ、ベース電極１９、接続導体２０および残
余の導体パターンの形にエッチされる。
ま残ってエミッタ領域１２を前記イオン注入に対してマ
スクする３次′、）で、ホトレンストが除去され、接点
孔がディシブエツチング（ｄ＋ｐ−ｅｔｃｈ＋ｎｇ ｉ
によって形成された後、蒸着によって金属化され、エミ
ッタ電極１Ｂ、ベース電極１９、接続導体２０および残
余の導体パターンの形にエッチされる。
この方法で得られた相互に分離されたエミッタ直列抵抗
は、コレクタ領域と、領域５（第１図）の表面積より著
しく小さい全表面積を有するｐｎ接合を形成するので、
コレクターエミッタ間容量は、領域５が１つの共通の半
導体抵抗を形成する構造よりも著しく小さい。
は、コレクタ領域と、領域５（第１図）の表面積より著
しく小さい全表面積を有するｐｎ接合を形成するので、
コレクターエミッタ間容量は、領域５が１つの共通の半
導体抵抗を形成する構造よりも著しく小さい。
更に、抵抗Ｒは互に電気的に分離されているので、エミ
ッタ電極間に寄生抵抗が形成されることがない。
ッタ電極間に寄生抵抗が形成されることがない。
以上述べた本発明方法の実施例は最も好適な実施例であ
る。というのは、マスク６と１３は、容易に設けそして
除去することができまたイオン注入および／またはエツ
チングマスクとして使用することができるホトレジスト
マスクだからである。
る。というのは、マスク６と１３は、容易に設けそして
除去することができまたイオン注入および／またはエツ
チングマスクとして使用することができるホトレジスト
マスクだからである。
イオン注入の代わりに拡散ドーピングを用いても本発明
の方法はやはり実行可能である。けれども、この場合に
は、マスク６および１３に対し、それ自体はやはりホト
レジストマスクによって所望の形状に形づくられた耐熱
材料を使用せねばならない。
の方法はやはり実行可能である。けれども、この場合に
は、マスク６および１３に対し、それ自体はやはりホト
レジストマスクによって所望の形状に形づくられた耐熱
材料を使用せねばならない。
その上、これ等の材料は酸化層（３，９）に対して選択
エンチングが可能でな（ではならない。
エンチングが可能でな（ではならない。
更に、以上述べた本発明の方法の実施例の種々の変形が
可能である。例えば、種々の半導体領域の導電型を（全
部を同時に）反対導電型に代えてもよい。半導体材料は
シリコン以外の例えばガリウム砒素またはゲルマニウム
でもよい。酸化層３および９の材料は、熱酸化物、熱分
解酸化物、窒化ンリコンまたは他の適当な絶縁材料或は
その組合せでもよい。
可能である。例えば、種々の半導体領域の導電型を（全
部を同時に）反対導電型に代えてもよい。半導体材料は
シリコン以外の例えばガリウム砒素またはゲルマニウム
でもよい。酸化層３および９の材料は、熱酸化物、熱分
解酸化物、窒化ンリコンまたは他の適当な絶縁材料或は
その組合せでもよい。
以上説明したトランジスタは更に集積回路の一部を形成
することもできる。
することもできる。
第１図は本発明でつくられた半導体デバイスの線図的平
面図、 第２Ａ図から第２Ｄ図は本発明の方法の各工程における
第１図■−Ｈにおける断面図、第３Ａから３Ｄ図は本発
明の方法の各工程における第１図■−■における断面図
である。 １．２・・・コレクタ領域 ３．９・・・酸化層４・・
・ベース窓 ５・・・条帯状開口６．１３・・
・ホトレジストマスク ８・・ベース４ｉ 域１０・・エミッタ窓１２・・・エ
ミッタ領域 １４・・・接点窓１５・・・抵抗窓
１７・・・接点領域１８・・・エミッタ電極
１９・・・ベース電極２０・・・接続導体 Ｒ・・エミッタ直列抵抗
面図、 第２Ａ図から第２Ｄ図は本発明の方法の各工程における
第１図■−Ｈにおける断面図、第３Ａから３Ｄ図は本発
明の方法の各工程における第１図■−■における断面図
である。 １．２・・・コレクタ領域 ３．９・・・酸化層４・・
・ベース窓 ５・・・条帯状開口６．１３・・
・ホトレジストマスク ８・・ベース４ｉ 域１０・・エミッタ窓１２・・・エ
ミッタ領域 １４・・・接点窓１５・・・抵抗窓
１７・・・接点領域１８・・・エミッタ電極
１９・・・ベース電極２０・・・接続導体 Ｒ・・エミッタ直列抵抗
Claims (1)
- 【特許請求の範囲】 １、第１導電型のコレクタ領域にこれと反対の第２導電
型の少なくとも１つのベース領域を形成し、このベース
領域内に第１導電型の多数のエミッタ領域を設け、一方
前記のベース領域のそばに第２導電型のエミッタ直列抵
抗を形成し、この抵抗を、少なくとも１つのエミッタ電
極とエミッタ接続部に導かれる接続導体とに接続するよ
うにしたバイポーラトランジスタを有する半導体デバイ
スの製造方法において、コレクタ領域上にデポジットさ
れた酸化層内にベース窓と条帯状の開口を互に並べて形
成し、この条帯状の開口をマスキング層で覆い、前記の
ベース窓を経てベース領域のドーピングを行い、前記の
マスキング層を除去してから略々同じ厚さの酸化層をベ
ース窓と条帯状の開口の範囲内に形成し、エミッタ窓を
前記のベース領域の範囲内で酸化層内に形成し、このエ
ミッタ窓を経てのドーピングによってエミッタ領域を形
成し、次いで、エッチングマスクを用いている間に、多
数の互に分離された抵抗窓を条帯状の開口の範囲内で酸
化層にエッチしまた多数のベース接点窓をベース領域の
範囲内にエッチし、ベース接点窓および互に分離された
第２導電型のエミッタ直列抵抗をこれ等の窓を経てのド
ーピングによって形成し、前記のエッチングマスクがこ
のドーピングをマスキングするようにし、次いで、金属
化されたエミッタ電極、ベース電極、接続導体および残
余の部分を設けることを特徴とする半導体デバイスの製
造方法。 ２、エミッタドーピングだけでなくベースドーピング、
ベースの接点および抵抗ドーピングをすべてイオン注入
により行う特許請求の範囲第１項記載の方法。 ３、マスキング層とエッチングマスクはホトレジストよ
り成る特許請求の範囲第２項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8403111 | 1984-10-12 | ||
| NL8403111A NL8403111A (nl) | 1984-10-12 | 1984-10-12 | Werkwijze ter vervaardiging van een bipolaire transistor met emitterserieweerstanden, en transistor vervaardigd volgens de werkwijze. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6195565A true JPS6195565A (ja) | 1986-05-14 |
| JPH0620069B2 JPH0620069B2 (ja) | 1994-03-16 |
Family
ID=19844601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60223857A Expired - Lifetime JPH0620069B2 (ja) | 1984-10-12 | 1985-10-09 | エミツタ直列抵抗を有するバイポーラトランジスタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4762804A (ja) |
| EP (1) | EP0182400B1 (ja) |
| JP (1) | JPH0620069B2 (ja) |
| DE (1) | DE3572262D1 (ja) |
| NL (1) | NL8403111A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027225A (ja) * | 2005-07-13 | 2007-02-01 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262048A (ja) * | 1988-08-27 | 1990-03-01 | Fuji Electric Co Ltd | トランジスタ |
| EP0592157B1 (en) * | 1992-10-08 | 1998-11-25 | STMicroelectronics, Inc. | Integrated thin film approach to achieve high ballast levels for overlay structures |
| US6064109A (en) * | 1992-10-08 | 2000-05-16 | Sgs-Thomson Microelectronics, Inc. | Ballast resistance for producing varied emitter current flow along the emitter's injecting edge |
| US5684326A (en) * | 1995-02-24 | 1997-11-04 | Telefonaktiebolaget L.M. Ericsson | Emitter ballast bypass for radio frequency power transistors |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL164703C (nl) * | 1968-06-21 | 1981-01-15 | Philips Nv | Halfgeleiderinrichting, voorzien van een contact met ten minste twee gedeelten en een voor deze gedeelten gemeenschappelijk gedeelte, waarbij in elk der ver- bindingswegen tussen de gedeelten en het gemeenschappe- lijke gedeelte een serieweerstand is opgenomen. |
| US3896475A (en) * | 1972-01-28 | 1975-07-22 | Philips Corp | Semiconductor device comprising resistance region having portions lateral to conductors |
| JPS5846863B2 (ja) * | 1977-08-25 | 1983-10-19 | 松下電器産業株式会社 | 半導体集積回路装置 |
| JPS5459074A (en) * | 1977-10-20 | 1979-05-12 | Toshiba Corp | Semiconductor device |
| US4253107A (en) * | 1978-10-06 | 1981-02-24 | Sprague Electric Company | Integrated circuit with ion implanted hall-cell |
| JPS55138267A (en) * | 1979-04-12 | 1980-10-28 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit containing resistance element |
| JPS55140260A (en) * | 1979-04-16 | 1980-11-01 | Fujitsu Ltd | Semiconductor device |
| JPS5852347B2 (ja) * | 1980-02-04 | 1983-11-22 | 株式会社日立製作所 | 高耐圧半導体装置 |
| DE3165937D1 (en) * | 1981-04-14 | 1984-10-18 | Itt Ind Gmbh Deutsche | Method of making an integrated planar transistor |
| US4566176A (en) * | 1984-05-23 | 1986-01-28 | U.S. Philips Corporation | Method of manufacturing transistors |
| US4654687A (en) * | 1985-03-28 | 1987-03-31 | Francois Hebert | High frequency bipolar transistor structures |
-
1984
- 1984-10-12 NL NL8403111A patent/NL8403111A/nl not_active Application Discontinuation
-
1985
- 1985-10-09 JP JP60223857A patent/JPH0620069B2/ja not_active Expired - Lifetime
- 1985-10-09 DE DE8585201640T patent/DE3572262D1/de not_active Expired
- 1985-10-09 EP EP85201640A patent/EP0182400B1/en not_active Expired
-
1987
- 1987-01-23 US US07/008,111 patent/US4762804A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027225A (ja) * | 2005-07-13 | 2007-02-01 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620069B2 (ja) | 1994-03-16 |
| DE3572262D1 (en) | 1989-09-14 |
| EP0182400A1 (en) | 1986-05-28 |
| NL8403111A (nl) | 1986-05-01 |
| US4762804A (en) | 1988-08-09 |
| EP0182400B1 (en) | 1989-08-09 |
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