JP2002026030A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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Abstract
(57)【要約】
【課題】エッチングによるダメージや不純物のオートド
ープによる特性の変動が防止された、信頼性の高い半導
体装置およびその製造方法を提供する。 【解決手段】半導体基板１、２上に形成された第１の絶
縁膜９と、少なくとも一部が第１の絶縁膜９上に形成さ
れた半導体層１０と、半導体層１０上に形成されたノン
ドープドシリコン酸化膜からなる第２の絶縁膜１１ａ
と、第２の絶縁膜１１ａ上に形成された、少なくともリ
ンを含有するシリコン酸化膜からなる第３の絶縁膜１１
ｂと、第３の絶縁膜１１ｂ上に形成されたノンドープド
シリコン酸化膜からなる第４の絶縁膜１１ｃとを有する
半導体装置、およびその製造方法。
ープによる特性の変動が防止された、信頼性の高い半導
体装置およびその製造方法を提供する。 【解決手段】半導体基板１、２上に形成された第１の絶
縁膜９と、少なくとも一部が第１の絶縁膜９上に形成さ
れた半導体層１０と、半導体層１０上に形成されたノン
ドープドシリコン酸化膜からなる第２の絶縁膜１１ａ
と、第２の絶縁膜１１ａ上に形成された、少なくともリ
ンを含有するシリコン酸化膜からなる第３の絶縁膜１１
ｂと、第３の絶縁膜１１ｂ上に形成されたノンドープド
シリコン酸化膜からなる第４の絶縁膜１１ｃとを有する
半導体装置、およびその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、絶縁膜から導電体層、特に
ポリシリコン層への不純物のオートドープが防止され、
特性の変動が抑制された半導体装置およびその製造方法
に関する。
その製造方法に関し、特に、絶縁膜から導電体層、特に
ポリシリコン層への不純物のオートドープが防止され、
特性の変動が抑制された半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】種々のバイポーラトランジスタや容量素
子、あるいは抵抗素子は、半導体基板上に例えばポリシ
リコンからなる導電体層が形成され、その上層に絶縁膜
を介して配線が形成された構造を有する。図２１〜図２
４に、このような素子の断面構造の例を示す。図２１〜
図２４に示す素子はそれぞれ、ｐ型半導体基板１および
その上層に形成されたｎ型エピタキシャル層２に形成さ
れている。図２１〜図２４の素子に共通に、ｎ型エピタ
キシャル層２の表面には素子分離のためのＬＯＣＯＳ３
が形成されている。ＬＯＣＯＳ３の下部にはｐ型不純物
を含有する素子分離拡散層４が形成されており、素子分
離拡散層４はｐ型半導体基板１に達している。
子、あるいは抵抗素子は、半導体基板上に例えばポリシ
リコンからなる導電体層が形成され、その上層に絶縁膜
を介して配線が形成された構造を有する。図２１〜図２
４に、このような素子の断面構造の例を示す。図２１〜
図２４に示す素子はそれぞれ、ｐ型半導体基板１および
その上層に形成されたｎ型エピタキシャル層２に形成さ
れている。図２１〜図２４の素子に共通に、ｎ型エピタ
キシャル層２の表面には素子分離のためのＬＯＣＯＳ３
が形成されている。ＬＯＣＯＳ３の下部にはｐ型不純物
を含有する素子分離拡散層４が形成されており、素子分
離拡散層４はｐ型半導体基板１に達している。
【０００３】図２１は縦型ｎｐｎトランジスタ（Ｖｅｒ
ｔｉｃａｌ ｎｐｎトランジスタ；以下、Ｖ−ｎｐｎと
する。）を示し、図２２（ａ）は横型ｐｎｐトランジス
タ（Ｌａｔｅｒａｌ ｐｎｐトランジスタ；以下、Ｌ−
ｐｎｐとする。）を示す。図２２（ｂ）および図２３
（ａ）は共に縦型ｐｎｐトランジスタを示す。図２２
（ｂ）はｐ型コレクタ層とｐ型半導体基板との間を電気
的に分離するｎ型埋め込み層を有する縦型ｐｎｐトラン
ジスタであり、以下、Ｖ−ｐｎｐとする。一方、図２３
（ａ）はｐ型コレクタ層がｐ型半導体基板に達するよう
に形成されている縦型ｐｎｐトランジスタ（Ｓｕｂｓｔ
ｒａｔｅ ｐｎｐ）であり、以下、Ｓ−ｐｎｐとする。
図２３（ｂ）はＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏ
ｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の容量素子（以
下、ＭＩＳ−Ｃとする。）を示し、図２４はポリシリコ
ン抵抗素子（以下、Ｐｏｌｙ−Ｒとする。）を示す。
ｔｉｃａｌ ｎｐｎトランジスタ；以下、Ｖ−ｎｐｎと
する。）を示し、図２２（ａ）は横型ｐｎｐトランジス
タ（Ｌａｔｅｒａｌ ｐｎｐトランジスタ；以下、Ｌ−
ｐｎｐとする。）を示す。図２２（ｂ）および図２３
（ａ）は共に縦型ｐｎｐトランジスタを示す。図２２
（ｂ）はｐ型コレクタ層とｐ型半導体基板との間を電気
的に分離するｎ型埋め込み層を有する縦型ｐｎｐトラン
ジスタであり、以下、Ｖ−ｐｎｐとする。一方、図２３
（ａ）はｐ型コレクタ層がｐ型半導体基板に達するよう
に形成されている縦型ｐｎｐトランジスタ（Ｓｕｂｓｔ
ｒａｔｅ ｐｎｐ）であり、以下、Ｓ−ｐｎｐとする。
図２３（ｂ）はＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏ
ｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の容量素子（以
下、ＭＩＳ−Ｃとする。）を示し、図２４はポリシリコ
ン抵抗素子（以下、Ｐｏｌｙ−Ｒとする。）を示す。
【０００４】上記の各素子の構造について、以下に説明
する。図２１のＶ−ｎｐｎは、ｐ型半導体基板１の表層
にｎ型コレクタ埋め込み層５を有し、その上部のｎ型エ
ピタキシャル層２がｎ型コレクタ層となっている。ｎ型
コレクタ層であるｎ型エピタキシャル層２の表層にｐ型
ベース領域６が形成されている。ｐ型ベース領域６の周
囲にはグラフトベース６ａが形成されている。ｐ型ベー
ス領域６の表層にｎ型エミッタ領域７が形成されてい
る。また、ｎ型エピタキシャル層２にはｎ型コレクタ埋
め込み層５に接続するコレクタプラグ領域（ｎ+ シンカ
ー）８が形成されている。
する。図２１のＶ−ｎｐｎは、ｐ型半導体基板１の表層
にｎ型コレクタ埋め込み層５を有し、その上部のｎ型エ
ピタキシャル層２がｎ型コレクタ層となっている。ｎ型
コレクタ層であるｎ型エピタキシャル層２の表層にｐ型
ベース領域６が形成されている。ｐ型ベース領域６の周
囲にはグラフトベース６ａが形成されている。ｐ型ベー
ス領域６の表層にｎ型エミッタ領域７が形成されてい
る。また、ｎ型エピタキシャル層２にはｎ型コレクタ埋
め込み層５に接続するコレクタプラグ領域（ｎ+ シンカ
ー）８が形成されている。
【０００５】ｎ型エピタキシャル層２あるいはＬＯＣＯ
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。ｐ型ベース領域６上のシリコン
酸化膜９には開口部が設けられている。開口部内および
その周囲のシリコン酸化膜９上には、ｐ型ベース領域６
に接続してベース取り出し部分となる第１のポリシリコ
ン層（ｐ型ベース電極１０）が形成されている。ｎ型エ
ミッタ領域７上のｐ型ベース電極１０には開口部が設け
られている。
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。ｐ型ベース領域６上のシリコン
酸化膜９には開口部が設けられている。開口部内および
その周囲のシリコン酸化膜９上には、ｐ型ベース領域６
に接続してベース取り出し部分となる第１のポリシリコ
ン層（ｐ型ベース電極１０）が形成されている。ｎ型エ
ミッタ領域７上のｐ型ベース電極１０には開口部が設け
られている。
【０００６】ｐ型ベース電極１０あるいはシリコン酸化
膜９の上部には第２の絶縁膜として例えばシリコン酸化
膜１１が形成されている。ｎ型エミッタ領域７上のシリ
コン酸化膜１１には開口部が設けられ、その開口部内お
よび開口部周囲のシリコン酸化膜１１上にｎ型エミッタ
ポリシリコン層１２が形成されている。ｎ型エミッタポ
リシリコン層１２はｎ型エミッタ領域７に接続し、エミ
ッタ取り出し部分となる。ｐ型ベース電極１０の一部、
ｎ型エミッタポリシリコン層１２およびコレクタプラグ
領域８の上部にはそれぞれ電極１３が形成されている。
膜９の上部には第２の絶縁膜として例えばシリコン酸化
膜１１が形成されている。ｎ型エミッタ領域７上のシリ
コン酸化膜１１には開口部が設けられ、その開口部内お
よび開口部周囲のシリコン酸化膜１１上にｎ型エミッタ
ポリシリコン層１２が形成されている。ｎ型エミッタポ
リシリコン層１２はｎ型エミッタ領域７に接続し、エミ
ッタ取り出し部分となる。ｐ型ベース電極１０の一部、
ｎ型エミッタポリシリコン層１２およびコレクタプラグ
領域８の上部にはそれぞれ電極１３が形成されている。
【０００７】次に、図２２（ａ）に示すように、Ｌ−ｐ
ｎｐはｐ型半導体基板１の表層にｎ型ベース埋め込み層
１４を有し、その上部のｎ型エピタキシャル層２がｎ型
ベース層となっている。ｎ型ベース層であるｎ型エピタ
キシャル層２の表層に、ｐ型エミッタ領域１５とｐ型コ
レクタ領域１６が互いに離れて形成されている。また、
ｎ型エピタキシャル層２にはｎ型ベース埋め込み層１４
に接続するベースプラグ領域（ｎ+ シンカー）１７が形
成されている。
ｎｐはｐ型半導体基板１の表層にｎ型ベース埋め込み層
１４を有し、その上部のｎ型エピタキシャル層２がｎ型
ベース層となっている。ｎ型ベース層であるｎ型エピタ
キシャル層２の表層に、ｐ型エミッタ領域１５とｐ型コ
レクタ領域１６が互いに離れて形成されている。また、
ｎ型エピタキシャル層２にはｎ型ベース埋め込み層１４
に接続するベースプラグ領域（ｎ+ シンカー）１７が形
成されている。
【０００８】ｎ型エピタキシャル層２あるいはＬＯＣＯ
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。ｐ型エミッタ領域１５上および
ｐ型コレクタ領域１６上のシリコン酸化膜９には開口部
が設けられている。ｐ型エミッタ領域１５上の開口部に
はｐ型ポリシリコン層からなるエミッタ取り出し電極１
８が形成されている。ｐ型コレクタ領域１６上の開口部
には同様にｐ型ポリシリコン層からなるコレクタ取り出
し電極１９が形成されている。エミッタ取り出し電極１
８、コレクタ取り出し電極１９およびベースプラグ領域
１７の上部にはそれぞれ電極１３が形成されている。
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。ｐ型エミッタ領域１５上および
ｐ型コレクタ領域１６上のシリコン酸化膜９には開口部
が設けられている。ｐ型エミッタ領域１５上の開口部に
はｐ型ポリシリコン層からなるエミッタ取り出し電極１
８が形成されている。ｐ型コレクタ領域１６上の開口部
には同様にｐ型ポリシリコン層からなるコレクタ取り出
し電極１９が形成されている。エミッタ取り出し電極１
８、コレクタ取り出し電極１９およびベースプラグ領域
１７の上部にはそれぞれ電極１３が形成されている。
【０００９】図２２（ｂ）に示すように、Ｖ−ｐｎｐは
ｐ型半導体基板１の表層にｎ型埋め込み層２０を有し、
その上部にｐ型コレクタ領域２１となるｐウェルが形成
されている。ｎ型埋め込み層２０により、ｐ型コレクタ
領域２１とｐ型半導体基板１の間が電気的に分離されて
いる。ｐ型コレクタ領域２１の表層にはｎ型ベース領域
２２と、それに接続するグラフトベース２２ａが形成さ
れている。ｎ型ベース領域２２の表層にｐ型エミッタ領
域２３が形成されている。また、ｐ型コレクタ領域２１
の表層にはｎ型ベース領域２２およびグラフトベース２
２ａと隔てて、コレクタ取り出し部分２４が形成されて
いる。コレクタ取り出し部分２４はｐ型コレクタ領域２
１よりも高濃度のｐ型不純物を含有する。
ｐ型半導体基板１の表層にｎ型埋め込み層２０を有し、
その上部にｐ型コレクタ領域２１となるｐウェルが形成
されている。ｎ型埋め込み層２０により、ｐ型コレクタ
領域２１とｐ型半導体基板１の間が電気的に分離されて
いる。ｐ型コレクタ領域２１の表層にはｎ型ベース領域
２２と、それに接続するグラフトベース２２ａが形成さ
れている。ｎ型ベース領域２２の表層にｐ型エミッタ領
域２３が形成されている。また、ｐ型コレクタ領域２１
の表層にはｎ型ベース領域２２およびグラフトベース２
２ａと隔てて、コレクタ取り出し部分２４が形成されて
いる。コレクタ取り出し部分２４はｐ型コレクタ領域２
１よりも高濃度のｐ型不純物を含有する。
【００１０】ｎ型エピタキシャル層２あるいはＬＯＣＯ
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。ベース取り出し部分、ｐ型エミ
ッタ領域２３およびコレクタ取り出し部分２４の上部の
シリコン酸化膜９には開口部が形成されている。ｐ型エ
ミッタ領域２３上の開口部にはｐ型ポリシリコンからな
るエミッタ取り出し電極２５が形成されている。同様
に、コレクタ取り出し部分２４上の開口部にはｐ型ポリ
シリコンからなるコレクタ取り出し電極２６が形成され
ている。ベース取り出し部分、エミッタ取り出し電極２
５およびコレクタ取り出し電極２６の上部にはそれぞれ
電極１３が形成されている。
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。ベース取り出し部分、ｐ型エミ
ッタ領域２３およびコレクタ取り出し部分２４の上部の
シリコン酸化膜９には開口部が形成されている。ｐ型エ
ミッタ領域２３上の開口部にはｐ型ポリシリコンからな
るエミッタ取り出し電極２５が形成されている。同様
に、コレクタ取り出し部分２４上の開口部にはｐ型ポリ
シリコンからなるコレクタ取り出し電極２６が形成され
ている。ベース取り出し部分、エミッタ取り出し電極２
５およびコレクタ取り出し電極２６の上部にはそれぞれ
電極１３が形成されている。
【００１１】図２３（ａ）に示すように、Ｓ−ｐｎｐは
ｎ型エピタキシャル層２にｐ型コレクタ領域２１を有
し、ｐ型コレクタ領域２１の一部はｐ型半導体基板１の
表面に達している。また、ｎ型エピタキシャル層２にｎ
型ベース領域２２およびグラフトベース２２ａが形成さ
れ、ｎ型ベース領域２２の一部はｐ型コレクタ領域２１
の上部に形成されている。ｐ型コレクタ領域２１上部の
ｎ型ベース領域２２の表層にｐ型エミッタ領域２３が形
成されている。また、ｐ型コレクタ領域２１の表層には
コレクタ取り出し部分２４が形成されている。コレクタ
取り出し部分２４はｐ型コレクタ領域２１よりも高濃度
のｐ型不純物を含有する。
ｎ型エピタキシャル層２にｐ型コレクタ領域２１を有
し、ｐ型コレクタ領域２１の一部はｐ型半導体基板１の
表面に達している。また、ｎ型エピタキシャル層２にｎ
型ベース領域２２およびグラフトベース２２ａが形成さ
れ、ｎ型ベース領域２２の一部はｐ型コレクタ領域２１
の上部に形成されている。ｐ型コレクタ領域２１上部の
ｎ型ベース領域２２の表層にｐ型エミッタ領域２３が形
成されている。また、ｐ型コレクタ領域２１の表層には
コレクタ取り出し部分２４が形成されている。コレクタ
取り出し部分２４はｐ型コレクタ領域２１よりも高濃度
のｐ型不純物を含有する。
【００１２】ｎ型エピタキシャル層２あるいはＬＯＣＯ
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。図２２（ｂ）に示すＶ−ｐｎｐ
と同様に、ベース取り出し部分、ｐ型エミッタ領域２３
およびコレクタ取り出し部分２４の上部のシリコン酸化
膜９には開口部が形成されている。ｐ型エミッタ領域２
３上の開口部にはｐ型ポリシリコンからなるエミッタ取
り出し電極２５が形成されている。同様に、コレクタ取
り出し部分２４上の開口部にはｐ型ポリシリコンからな
るコレクタ取り出し電極２６が形成されている。ベース
取り出し部分、エミッタ取り出し電極２５およびコレク
タ取り出し電極２６の上部にはそれぞれ電極１３が形成
されている。
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。図２２（ｂ）に示すＶ−ｐｎｐ
と同様に、ベース取り出し部分、ｐ型エミッタ領域２３
およびコレクタ取り出し部分２４の上部のシリコン酸化
膜９には開口部が形成されている。ｐ型エミッタ領域２
３上の開口部にはｐ型ポリシリコンからなるエミッタ取
り出し電極２５が形成されている。同様に、コレクタ取
り出し部分２４上の開口部にはｐ型ポリシリコンからな
るコレクタ取り出し電極２６が形成されている。ベース
取り出し部分、エミッタ取り出し電極２５およびコレク
タ取り出し電極２６の上部にはそれぞれ電極１３が形成
されている。
【００１３】図２３（ｂ）に示すように、ＭＩＳ−Ｃは
ｎ型エピタキシャル層２に、ｎ型不純物が拡散された下
部電極層２７を有する。ｎ型エピタキシャル層２あるい
はＬＯＣＯＳ３の上部には第１の絶縁膜として例えばシ
リコン酸化膜９が形成されている。下部電極層２７上部
のシリコン酸化膜９に形成された開口部およびその周囲
のシリコン酸化膜９上に、例えばシリコン窒化膜からな
るキャパシタ誘電体層２８が形成されている。
ｎ型エピタキシャル層２に、ｎ型不純物が拡散された下
部電極層２７を有する。ｎ型エピタキシャル層２あるい
はＬＯＣＯＳ３の上部には第１の絶縁膜として例えばシ
リコン酸化膜９が形成されている。下部電極層２７上部
のシリコン酸化膜９に形成された開口部およびその周囲
のシリコン酸化膜９上に、例えばシリコン窒化膜からな
るキャパシタ誘電体層２８が形成されている。
【００１４】キャパシタ誘電体層２８の上層にはｐ型ポ
リシリコン層からなる上部電極２９が形成されている。
上部電極２９は第２の絶縁膜であるシリコン酸化膜１１
により被覆されている。上部電極２９上のシリコン酸化
膜１１には開口部が形成され、開口部内に上部電極２９
に接続する配線３０が形成されている。また、キャパシ
タ誘電体層２８や上部電極２９が形成されていない部分
の下部電極層２７上に、下部電極層２７に接続する配線
３０が形成されている。
リシリコン層からなる上部電極２９が形成されている。
上部電極２９は第２の絶縁膜であるシリコン酸化膜１１
により被覆されている。上部電極２９上のシリコン酸化
膜１１には開口部が形成され、開口部内に上部電極２９
に接続する配線３０が形成されている。また、キャパシ
タ誘電体層２８や上部電極２９が形成されていない部分
の下部電極層２７上に、下部電極層２７に接続する配線
３０が形成されている。
【００１５】図２４に示すようにＰｏｌｙ−Ｒは、ＬＯ
ＣＯＳ３上にシリコン酸化膜９を介してポリシリコン抵
抗層３１を有する。ポリシリコン抵抗層３１はｎ型不純
物を含有し、ポリシリコン抵抗層３１はシリコン酸化膜
１１により被覆されている。ポリシリコン抵抗層３１上
部のシリコン酸化膜１１には、ポリシリコン抵抗層３１
に接続する配線３０が形成されている。
ＣＯＳ３上にシリコン酸化膜９を介してポリシリコン抵
抗層３１を有する。ポリシリコン抵抗層３１はｎ型不純
物を含有し、ポリシリコン抵抗層３１はシリコン酸化膜
１１により被覆されている。ポリシリコン抵抗層３１上
部のシリコン酸化膜１１には、ポリシリコン抵抗層３１
に接続する配線３０が形成されている。
【００１６】以上の図２１〜図２４に示す素子におい
て、ポリシリコンからなる各層（図２１のｐ型ベース電
極１０、図２２（ａ）のエミッタ取り出し電極１８およ
びコレクタ取り出し電極１９、図２２（ｂ）、図２３
（ａ）のエミッタ取り出し電極２５およびコレクタ取り
出し電極２６、図２３（ｂ）の上部電極２９および図２
４のポリシリコン抵抗層３１）の上層にはシリコン酸化
膜１１が形成されている。
て、ポリシリコンからなる各層（図２１のｐ型ベース電
極１０、図２２（ａ）のエミッタ取り出し電極１８およ
びコレクタ取り出し電極１９、図２２（ｂ）、図２３
（ａ）のエミッタ取り出し電極２５およびコレクタ取り
出し電極２６、図２３（ｂ）の上部電極２９および図２
４のポリシリコン抵抗層３１）の上層にはシリコン酸化
膜１１が形成されている。
【００１７】これらのシリコン酸化膜１１としては、化
学気相成長（ＣＶＤ；ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ）により形成されたノンドープド
シリコン酸化膜（ＮＳＧ；ｎｏｎ−ｄｏｐｅｄ ｓｉｌ
ｉｃａｔｅ ｇｌａｓｓ）が通常用いられる。シリコン
酸化膜１１としてＮＳＧを用いた場合、オートドープが
発生しない。したがって、例えば図２１に示すＶ−ｎｐ
ｎにおいて、シリコン酸化膜１１としてＮＳＧ膜を用い
ると、ベース／エミッタ接合を安定化して浅い接合を形
成することが可能となる。
学気相成長（ＣＶＤ；ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ）により形成されたノンドープド
シリコン酸化膜（ＮＳＧ；ｎｏｎ−ｄｏｐｅｄ ｓｉｌ
ｉｃａｔｅ ｇｌａｓｓ）が通常用いられる。シリコン
酸化膜１１としてＮＳＧを用いた場合、オートドープが
発生しない。したがって、例えば図２１に示すＶ−ｎｐ
ｎにおいて、シリコン酸化膜１１としてＮＳＧ膜を用い
ると、ベース／エミッタ接合を安定化して浅い接合を形
成することが可能となる。
【００１８】また、図２２〜図２４に示す各素子は、図
２１に示すダブルポリシリコン構造のＶ−ｎｐｎと同一
の基板上に混載するのに適した構造を有する。例えばポ
リシリコン層や、その上層のシリコン酸化膜等を素子間
で共通のプロセスで形成することが可能である。
２１に示すダブルポリシリコン構造のＶ−ｎｐｎと同一
の基板上に混載するのに適した構造を有する。例えばポ
リシリコン層や、その上層のシリコン酸化膜等を素子間
で共通のプロセスで形成することが可能である。
【００１９】
【発明が解決しようとする課題】上記の図２１〜図２４
に示す各素子においては、素子の微細化を目的として、
すべてのポリシリコン層あるいは絶縁膜の加工が反応性
イオンエッチング（ＲＩＥ；ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ）により行われる。このＲＩＥ作業時
に、半導体基板表面あるいは熱酸化膜やＣＶＤ絶縁膜に
ＲＩＥによるダメージが加えられ、ＲＩＥによる反応生
成物が付着する。また、ＲＩＥを行うためのフォトリソ
グラフィ工程において、不要なレジストを除去する際
に、半導体基板あるいは熱酸化膜やＣＶＤ絶縁膜上の強
固なレジスト残存物を完全に除去するのは困難である。
に示す各素子においては、素子の微細化を目的として、
すべてのポリシリコン層あるいは絶縁膜の加工が反応性
イオンエッチング（ＲＩＥ；ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ）により行われる。このＲＩＥ作業時
に、半導体基板表面あるいは熱酸化膜やＣＶＤ絶縁膜に
ＲＩＥによるダメージが加えられ、ＲＩＥによる反応生
成物が付着する。また、ＲＩＥを行うためのフォトリソ
グラフィ工程において、不要なレジストを除去する際
に、半導体基板あるいは熱酸化膜やＣＶＤ絶縁膜上の強
固なレジスト残存物を完全に除去するのは困難である。
【００２０】これら反応生成物や強固なレジスト残存物
は製造過程における熱処理等により拡散したり、あるい
は拡散せずに素子にダメージを与えたりする。反応生成
物中に含有される極めてわずかな可動イオンは表面状態
を不安定にさせ、トランジスタ特性を低下させる。例え
ば、バイポーラトランジスタのジャンクションの信頼性
試験において電流増幅率ｈFEが低下する。ここで、ジャ
ンクションの信頼性試験とは、ジャンクションに一定の
逆バイアスを高温下で長時間印加して、トランジスタの
劣化状況を調べる試験である。また、キャパシタ素子や
抵抗素子においては、可動イオンの存在が容量特性や抵
抗値を不安定にする要因となる。
は製造過程における熱処理等により拡散したり、あるい
は拡散せずに素子にダメージを与えたりする。反応生成
物中に含有される極めてわずかな可動イオンは表面状態
を不安定にさせ、トランジスタ特性を低下させる。例え
ば、バイポーラトランジスタのジャンクションの信頼性
試験において電流増幅率ｈFEが低下する。ここで、ジャ
ンクションの信頼性試験とは、ジャンクションに一定の
逆バイアスを高温下で長時間印加して、トランジスタの
劣化状況を調べる試験である。また、キャパシタ素子や
抵抗素子においては、可動イオンの存在が容量特性や抵
抗値を不安定にする要因となる。
【００２１】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、エッチングによるダメ
ージや不純物のオートドープによる特性の変化が防止さ
れた、信頼性の高い半導体装置およびその製造方法を提
供することを目的とする。
のであり、したがって本発明は、エッチングによるダメ
ージや不純物のオートドープによる特性の変化が防止さ
れた、信頼性の高い半導体装置およびその製造方法を提
供することを目的とする。
【００２２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、半導体基板上に形成された
第１の絶縁膜と、少なくとも一部が前記第１の絶縁膜上
に形成された半導体層と、前記半導体層上に形成された
ノンドープドシリコン酸化膜からなる第２の絶縁膜と、
前記第２の絶縁膜上に形成された、少なくともリンを含
有するシリコン酸化膜からなる第３の絶縁膜と、前記第
３の絶縁膜上に形成されたノンドープドシリコン酸化膜
からなる第４の絶縁膜とを有することを特徴とする。
め、本発明の半導体装置は、半導体基板上に形成された
第１の絶縁膜と、少なくとも一部が前記第１の絶縁膜上
に形成された半導体層と、前記半導体層上に形成された
ノンドープドシリコン酸化膜からなる第２の絶縁膜と、
前記第２の絶縁膜上に形成された、少なくともリンを含
有するシリコン酸化膜からなる第３の絶縁膜と、前記第
３の絶縁膜上に形成されたノンドープドシリコン酸化膜
からなる第４の絶縁膜とを有することを特徴とする。
【００２３】本発明の半導体装置は、好適には、前記第
３の絶縁膜はＰＳＧ膜からなることを特徴とする。ある
いは、本発明の半導体装置は、好適には、前記第３の絶
縁膜はＢＰＳＧ膜からなることを特徴とする。本発明の
半導体装置は、好適には、前記半導体層はポリシリコン
からなることを特徴とする。
３の絶縁膜はＰＳＧ膜からなることを特徴とする。ある
いは、本発明の半導体装置は、好適には、前記第３の絶
縁膜はＢＰＳＧ膜からなることを特徴とする。本発明の
半導体装置は、好適には、前記半導体層はポリシリコン
からなることを特徴とする。
【００２４】本発明の半導体装置は、好適には、第１導
電型の前記半導体基板の表層に形成された第２導電型コ
レクタ領域と、前記第２導電型コレクタ領域の表層に形
成された第１導電型ベース領域と、前記第１導電型ベー
ス領域の表層に形成された第２導電型エミッタ領域と、
少なくとも前記第２導電型エミッタ領域上の前記第１の
絶縁膜に形成された第１の開口部と、前記第１の開口部
内およびその周囲の前記第１の絶縁膜上に形成された、
前記半導体層からなるベース電極と、前記第１の開口部
内の前記ベース電極、前記第２、第３および第４の絶縁
膜に形成された第２の開口部と、前記第２の開口部内お
よびその周囲の前記第４の絶縁膜上に形成された、第２
の半導体層からなるエミッタ取り出し部分とを有するこ
とを特徴とする。
電型の前記半導体基板の表層に形成された第２導電型コ
レクタ領域と、前記第２導電型コレクタ領域の表層に形
成された第１導電型ベース領域と、前記第１導電型ベー
ス領域の表層に形成された第２導電型エミッタ領域と、
少なくとも前記第２導電型エミッタ領域上の前記第１の
絶縁膜に形成された第１の開口部と、前記第１の開口部
内およびその周囲の前記第１の絶縁膜上に形成された、
前記半導体層からなるベース電極と、前記第１の開口部
内の前記ベース電極、前記第２、第３および第４の絶縁
膜に形成された第２の開口部と、前記第２の開口部内お
よびその周囲の前記第４の絶縁膜上に形成された、第２
の半導体層からなるエミッタ取り出し部分とを有するこ
とを特徴とする。
【００２５】本発明の半導体装置は、好適には、第１導
電型の前記半導体基板の表層に形成された第２導電型ベ
ース領域と、前記第２導電型ベース領域の表層に形成さ
れた第１導電型コレクタ領域と、前記第２導電型ベース
領域の表層に前記第１導電型コレクタ領域と隔てて形成
された第１導電型エミッタ領域と、前記第１導電型コレ
クタ領域上の前記第１の絶縁膜に形成されたコレクタ開
口部と、前記第１導電型エミッタ領域上の前記第１の絶
縁膜に形成されたエミッタ開口部と、前記コレクタ開口
部内およびその周囲の前記第１の絶縁膜上に形成され
た、前記半導体層からなるコレクタ取り出し電極と、前
記エミッタ開口部内およびその周囲の前記第１の絶縁膜
上に形成された、前記半導体層からなるエミッタ取り出
し電極と、前記第２導電型ベース領域上の前記第１、第
２、第３および第４の絶縁膜に形成されたコンタクトホ
ールと、前記コンタクトホールに形成されたベース電極
とを有することを特徴とする。
電型の前記半導体基板の表層に形成された第２導電型ベ
ース領域と、前記第２導電型ベース領域の表層に形成さ
れた第１導電型コレクタ領域と、前記第２導電型ベース
領域の表層に前記第１導電型コレクタ領域と隔てて形成
された第１導電型エミッタ領域と、前記第１導電型コレ
クタ領域上の前記第１の絶縁膜に形成されたコレクタ開
口部と、前記第１導電型エミッタ領域上の前記第１の絶
縁膜に形成されたエミッタ開口部と、前記コレクタ開口
部内およびその周囲の前記第１の絶縁膜上に形成され
た、前記半導体層からなるコレクタ取り出し電極と、前
記エミッタ開口部内およびその周囲の前記第１の絶縁膜
上に形成された、前記半導体層からなるエミッタ取り出
し電極と、前記第２導電型ベース領域上の前記第１、第
２、第３および第４の絶縁膜に形成されたコンタクトホ
ールと、前記コンタクトホールに形成されたベース電極
とを有することを特徴とする。
【００２６】本発明の半導体装置は、好適には、第１導
電型の前記半導体基板の表層に形成された第２導電型不
純物拡散層と、前記第２導電型不純物拡散層の表層に形
成された第１導電型コレクタ領域と、前記第１導電型コ
レクタ領域の表層に形成された第２導電型ベース領域
と、前記第２導電型ベース領域の表層に形成された第１
導電型エミッタ領域と、前記第１導電型コレクタ領域上
の前記第１の絶縁膜に形成されたコレクタ開口部と、前
記第１導電型エミッタ領域上の前記第１の絶縁膜に形成
されたエミッタ開口部と、前記コレクタ開口部内および
その周囲の前記第１の絶縁膜上に形成された、前記半導
体層からなるコレクタ取り出し電極と、前記エミッタ開
口部内およびその周囲の前記第１の絶縁膜上に形成され
た、前記半導体層からなるエミッタ取り出し電極と、前
記第２導電型ベース領域上の前記第１、第２、第３およ
び第４の絶縁膜に形成されたコンタクトホールと、前記
コンタクトホールに形成されたベース電極とを有するこ
とを特徴とする。
電型の前記半導体基板の表層に形成された第２導電型不
純物拡散層と、前記第２導電型不純物拡散層の表層に形
成された第１導電型コレクタ領域と、前記第１導電型コ
レクタ領域の表層に形成された第２導電型ベース領域
と、前記第２導電型ベース領域の表層に形成された第１
導電型エミッタ領域と、前記第１導電型コレクタ領域上
の前記第１の絶縁膜に形成されたコレクタ開口部と、前
記第１導電型エミッタ領域上の前記第１の絶縁膜に形成
されたエミッタ開口部と、前記コレクタ開口部内および
その周囲の前記第１の絶縁膜上に形成された、前記半導
体層からなるコレクタ取り出し電極と、前記エミッタ開
口部内およびその周囲の前記第１の絶縁膜上に形成され
た、前記半導体層からなるエミッタ取り出し電極と、前
記第２導電型ベース領域上の前記第１、第２、第３およ
び第４の絶縁膜に形成されたコンタクトホールと、前記
コンタクトホールに形成されたベース電極とを有するこ
とを特徴とする。
【００２７】本発明の半導体装置は、好適には、第１導
電型の前記半導体基板内に形成され、前記半導体基板の
表面に達するコレクタ取り出し部分を含む第１導電型コ
レクタ領域と、前記コレクタ取り出し部分以外の前記第
１導電型コレクタ領域上に形成された第２導電型ベース
領域と、前記第２導電型ベース領域の表層に形成された
第１導電型エミッタ領域と、前記コレクタ取り出し部分
上の前記第１の絶縁膜に形成されたコレクタ開口部と、
前記第１導電型エミッタ領域上の前記第１の絶縁膜に形
成されたエミッタ開口部と、前記コレクタ開口部内およ
びその周囲の前記第１の絶縁膜上に形成された、前記半
導体層からなるコレクタ取り出し電極と、前記エミッタ
開口部内およびその周囲の前記第１の絶縁膜上に形成さ
れた、前記半導体層からなるエミッタ取り出し電極と、
前記第２導電型ベース領域上の前記第１、第２、第３お
よび第４の絶縁膜に形成されたコンタクトホールと、前
記コンタクトホールに形成されたベース電極とを有する
ことを特徴とする。
電型の前記半導体基板内に形成され、前記半導体基板の
表面に達するコレクタ取り出し部分を含む第１導電型コ
レクタ領域と、前記コレクタ取り出し部分以外の前記第
１導電型コレクタ領域上に形成された第２導電型ベース
領域と、前記第２導電型ベース領域の表層に形成された
第１導電型エミッタ領域と、前記コレクタ取り出し部分
上の前記第１の絶縁膜に形成されたコレクタ開口部と、
前記第１導電型エミッタ領域上の前記第１の絶縁膜に形
成されたエミッタ開口部と、前記コレクタ開口部内およ
びその周囲の前記第１の絶縁膜上に形成された、前記半
導体層からなるコレクタ取り出し電極と、前記エミッタ
開口部内およびその周囲の前記第１の絶縁膜上に形成さ
れた、前記半導体層からなるエミッタ取り出し電極と、
前記第２導電型ベース領域上の前記第１、第２、第３お
よび第４の絶縁膜に形成されたコンタクトホールと、前
記コンタクトホールに形成されたベース電極とを有する
ことを特徴とする。
【００２８】本発明の半導体装置は、好適には、前記半
導体基板の表層に形成された下部電極層と、前記下部電
極層上の前記第１の絶縁膜に形成された開口部と、前記
開口部内およびその周囲の前記第１の絶縁膜上に形成さ
れたキャパシタ誘電体層と、前記キャパシタ誘電体層上
に形成された前記半導体層からなる上部電極と、前記上
部電極上の前記第２、第３および第４の絶縁膜に形成さ
れたコンタクトホールと、前記コンタクトホールに形成
された配線とを有することを特徴とする。本発明の半導
体装置は、好適には、前記第１の絶縁膜上に形成された
前記半導体層からなる抵抗層と、前記抵抗層上の前記第
２、第３および第４の絶縁膜に形成されたコンタクトホ
ールと、前記コンタクトホールに形成された配線とを有
することを特徴とする。
導体基板の表層に形成された下部電極層と、前記下部電
極層上の前記第１の絶縁膜に形成された開口部と、前記
開口部内およびその周囲の前記第１の絶縁膜上に形成さ
れたキャパシタ誘電体層と、前記キャパシタ誘電体層上
に形成された前記半導体層からなる上部電極と、前記上
部電極上の前記第２、第３および第４の絶縁膜に形成さ
れたコンタクトホールと、前記コンタクトホールに形成
された配線とを有することを特徴とする。本発明の半導
体装置は、好適には、前記第１の絶縁膜上に形成された
前記半導体層からなる抵抗層と、前記抵抗層上の前記第
２、第３および第４の絶縁膜に形成されたコンタクトホ
ールと、前記コンタクトホールに形成された配線とを有
することを特徴とする。
【００２９】これにより、半導体装置の製造プロセスに
おいてエッチングを行う際、ＰＳＧ膜またはＢＰＳＧ膜
などからなる第３の絶縁膜がダメージの緩衝材となり、
エッチングによる素子へのダメージが防止される。ま
た、第３の絶縁膜により不純物のゲッタリングを行い、
かつ、第２および第４の絶縁膜により第３の絶縁膜から
のオートドープを防止することができる。
おいてエッチングを行う際、ＰＳＧ膜またはＢＰＳＧ膜
などからなる第３の絶縁膜がダメージの緩衝材となり、
エッチングによる素子へのダメージが防止される。ま
た、第３の絶縁膜により不純物のゲッタリングを行い、
かつ、第２および第４の絶縁膜により第３の絶縁膜から
のオートドープを防止することができる。
【００３０】したがって、例えばバイポーラトランジス
タにおいては、ベース／エミッタ接合を安定化して浅い
接合を形成することが可能となる。あるいは、キャパシ
タ素子においては容量特性を安定化させ、抵抗素子にお
いては抵抗値を安定化させることができる。また、これ
らの素子を有する半導体装置の信頼性を向上させること
ができる。
タにおいては、ベース／エミッタ接合を安定化して浅い
接合を形成することが可能となる。あるいは、キャパシ
タ素子においては容量特性を安定化させ、抵抗素子にお
いては抵抗値を安定化させることができる。また、これ
らの素子を有する半導体装置の信頼性を向上させること
ができる。
【００３１】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜上に半導体層
を形成する工程と、前記半導体層上にノンドープドシリ
コン酸化膜からなる第２の絶縁膜を形成する工程と、前
記第２の絶縁膜上に少なくともリンを含有するシリコン
酸化膜からなる第３の絶縁膜を形成する工程と、前記第
３の絶縁膜上にノンドープドシリコン酸化膜からなる第
４の絶縁膜を形成する工程とを有することを特徴とす
る。
明の半導体装置の製造方法は、半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜上に半導体層
を形成する工程と、前記半導体層上にノンドープドシリ
コン酸化膜からなる第２の絶縁膜を形成する工程と、前
記第２の絶縁膜上に少なくともリンを含有するシリコン
酸化膜からなる第３の絶縁膜を形成する工程と、前記第
３の絶縁膜上にノンドープドシリコン酸化膜からなる第
４の絶縁膜を形成する工程とを有することを特徴とす
る。
【００３２】本発明の半導体装置の製造方法は、好適に
は、前記第２、第３および第４の絶縁膜を形成する工程
は、３回の異なる化学気相成長工程を含むことを特徴と
する。あるいは、本発明の半導体装置の製造方法は、好
適には、前記第２、第３および第４の絶縁膜を形成する
工程は、第３の絶縁膜形成工程の前後でリンの供給量を
変化させる１回の連続した化学気相成長工程を含むこと
を特徴とする。
は、前記第２、第３および第４の絶縁膜を形成する工程
は、３回の異なる化学気相成長工程を含むことを特徴と
する。あるいは、本発明の半導体装置の製造方法は、好
適には、前記第２、第３および第４の絶縁膜を形成する
工程は、第３の絶縁膜形成工程の前後でリンの供給量を
変化させる１回の連続した化学気相成長工程を含むこと
を特徴とする。
【００３３】本発明の半導体装置の製造方法は、好適に
は、第１導電型の前記半導体基板の表層に第２導電型コ
レクタ領域を形成する工程と、前記第２導電型コレクタ
領域の表層に第１導電型ベース領域を形成する工程と、
前記半導体基板上に前記第１の絶縁膜を形成し、前記第
１の絶縁膜に第１の開口部を形成する工程と、前記第１
の開口部内およびその周囲の前記第１の絶縁膜上に、前
記半導体層からなるベース電極を形成する工程と、前記
ベース電極およびその周囲の前記第１の絶縁膜上に前記
第２、第３および第４の絶縁膜を形成する工程と、前記
第１の開口部内の前記ベース電極、前記第２、第３およ
び第４の絶縁膜に第２の開口部を形成する工程と、前記
第２の開口部内およびその周囲の前記第４の絶縁膜上
に、第２の半導体層からなるエミッタ取り出し部分を形
成する工程と、前記エミッタ取り出し部分から不純物を
拡散させ、前記第１導電型ベース領域の表層に第２導電
型エミッタ領域を形成する工程とを有することを特徴と
する。
は、第１導電型の前記半導体基板の表層に第２導電型コ
レクタ領域を形成する工程と、前記第２導電型コレクタ
領域の表層に第１導電型ベース領域を形成する工程と、
前記半導体基板上に前記第１の絶縁膜を形成し、前記第
１の絶縁膜に第１の開口部を形成する工程と、前記第１
の開口部内およびその周囲の前記第１の絶縁膜上に、前
記半導体層からなるベース電極を形成する工程と、前記
ベース電極およびその周囲の前記第１の絶縁膜上に前記
第２、第３および第４の絶縁膜を形成する工程と、前記
第１の開口部内の前記ベース電極、前記第２、第３およ
び第４の絶縁膜に第２の開口部を形成する工程と、前記
第２の開口部内およびその周囲の前記第４の絶縁膜上
に、第２の半導体層からなるエミッタ取り出し部分を形
成する工程と、前記エミッタ取り出し部分から不純物を
拡散させ、前記第１導電型ベース領域の表層に第２導電
型エミッタ領域を形成する工程とを有することを特徴と
する。
【００３４】本発明の半導体装置の製造方法は、好適に
は、第１導電型の前記半導体基板の表層に第２導電型ベ
ース領域を形成する工程と、前記半導体基板上に前記第
１の絶縁膜を形成し、前記第１の絶縁膜にコレクタ開口
部とエミッタ開口部を形成する工程と、前記コレクタ開
口部内、前記エミッタ開口部内および前記第１の絶縁膜
上に前記半導体層を形成する工程と、前記半導体層にエ
ッチングを行い、前記コレクタ開口部内およびその周囲
の前記第１の絶縁膜上に前記半導体層からなるコレクタ
取り出し電極を形成する工程と、前記エッチングを行
い、前記エミッタ開口部内およびその周囲の前記第１の
絶縁膜上に前記半導体層からなるエミッタ取り出し電極
を形成する工程と、前記コレクタ取り出し電極、前記エ
ミッタ取り出し電極およびその周囲の前記第１の絶縁膜
上に前記第２、第３および第４の絶縁膜を形成する工程
と、前記コレクタ取り出し電極から不純物を拡散させ、
前記第２導電型ベース領域の表層に第１導電型コレクタ
領域を形成する工程と、前記エミッタ取り出し電極から
不純物を拡散させ、前記第２導電型ベース領域の表層に
第１導電型エミッタ領域を形成する工程と、前記第２導
電型ベース領域上の前記第１、第２、第３および第４の
絶縁膜にコンタクトホールを形成する工程と、前記コン
タクトホールにベース電極を形成する工程とを有するこ
とを特徴とする。
は、第１導電型の前記半導体基板の表層に第２導電型ベ
ース領域を形成する工程と、前記半導体基板上に前記第
１の絶縁膜を形成し、前記第１の絶縁膜にコレクタ開口
部とエミッタ開口部を形成する工程と、前記コレクタ開
口部内、前記エミッタ開口部内および前記第１の絶縁膜
上に前記半導体層を形成する工程と、前記半導体層にエ
ッチングを行い、前記コレクタ開口部内およびその周囲
の前記第１の絶縁膜上に前記半導体層からなるコレクタ
取り出し電極を形成する工程と、前記エッチングを行
い、前記エミッタ開口部内およびその周囲の前記第１の
絶縁膜上に前記半導体層からなるエミッタ取り出し電極
を形成する工程と、前記コレクタ取り出し電極、前記エ
ミッタ取り出し電極およびその周囲の前記第１の絶縁膜
上に前記第２、第３および第４の絶縁膜を形成する工程
と、前記コレクタ取り出し電極から不純物を拡散させ、
前記第２導電型ベース領域の表層に第１導電型コレクタ
領域を形成する工程と、前記エミッタ取り出し電極から
不純物を拡散させ、前記第２導電型ベース領域の表層に
第１導電型エミッタ領域を形成する工程と、前記第２導
電型ベース領域上の前記第１、第２、第３および第４の
絶縁膜にコンタクトホールを形成する工程と、前記コン
タクトホールにベース電極を形成する工程とを有するこ
とを特徴とする。
【００３５】本発明の半導体装置の製造方法は、好適に
は、第１導電型の前記半導体基板の表層に第２導電型不
純物拡散層を形成する工程と、前記第２導電型不純物拡
散層の表層に第１導電型コレクタ領域を形成する工程
と、前記第１導電型コレクタ領域の表層に第２導電型ベ
ース領域を形成する工程と、前記半導体基板上に前記第
１の絶縁膜を形成する工程と、前記第１導電型コレクタ
領域上の前記第１絶縁膜もコレクタ開口部を形成し、前
記第２導電型ベース領域上の前記第１の絶縁膜にエミッ
タ開口部を形成する工程と、前記コレクタ開口部内、前
記エミッタ開口部内および前記第１の絶縁膜上に前記半
導体層を形成する工程と、前記コレクタ開口部内および
その周囲の前記第１の絶縁膜上に前記半導体層からなる
コレクタ取り出し電極を形成する工程と、前記エミッタ
開口部内およびその周囲の前記第１の絶縁膜上に前記半
導体層からなるエミッタ取り出し電極を形成する工程
と、前記コレクタ取り出し電極、前記エミッタ取り出し
電極およびその周囲の前記第１の絶縁膜上に前記第２、
第３および第４の絶縁膜を形成する工程と、前記コレク
タ取り出し電極から不純物を拡散させ、前記第１導電型
コレクタ領域の表層にコレクタ取り出し部分を形成する
工程と、前記エミッタ取り出し電極から不純物を拡散さ
せ、前記第２導電型ベース領域の表層に第１導電型エミ
ッタ領域を形成する工程と、前記第２導電型ベース領域
上の前記第１、第２、第３および第４の絶縁膜にコンタ
クトホールを形成する工程と、前記コンタクトホールに
ベース電極を形成する工程とを有することを特徴とす
る。
は、第１導電型の前記半導体基板の表層に第２導電型不
純物拡散層を形成する工程と、前記第２導電型不純物拡
散層の表層に第１導電型コレクタ領域を形成する工程
と、前記第１導電型コレクタ領域の表層に第２導電型ベ
ース領域を形成する工程と、前記半導体基板上に前記第
１の絶縁膜を形成する工程と、前記第１導電型コレクタ
領域上の前記第１絶縁膜もコレクタ開口部を形成し、前
記第２導電型ベース領域上の前記第１の絶縁膜にエミッ
タ開口部を形成する工程と、前記コレクタ開口部内、前
記エミッタ開口部内および前記第１の絶縁膜上に前記半
導体層を形成する工程と、前記コレクタ開口部内および
その周囲の前記第１の絶縁膜上に前記半導体層からなる
コレクタ取り出し電極を形成する工程と、前記エミッタ
開口部内およびその周囲の前記第１の絶縁膜上に前記半
導体層からなるエミッタ取り出し電極を形成する工程
と、前記コレクタ取り出し電極、前記エミッタ取り出し
電極およびその周囲の前記第１の絶縁膜上に前記第２、
第３および第４の絶縁膜を形成する工程と、前記コレク
タ取り出し電極から不純物を拡散させ、前記第１導電型
コレクタ領域の表層にコレクタ取り出し部分を形成する
工程と、前記エミッタ取り出し電極から不純物を拡散さ
せ、前記第２導電型ベース領域の表層に第１導電型エミ
ッタ領域を形成する工程と、前記第２導電型ベース領域
上の前記第１、第２、第３および第４の絶縁膜にコンタ
クトホールを形成する工程と、前記コンタクトホールに
ベース電極を形成する工程とを有することを特徴とす
る。
【００３６】本発明の半導体装置の製造方法は、好適に
は、第１導電型の前記半導体基板内に第１導電型コレク
タ領域を形成する工程と、前記第１導電型コレクタ領域
上の前記半導体基板の一部に第２導電型ベース領域を形
成する工程と、前記半導体基板上に前記第１の絶縁膜を
形成する工程と、前記第１導電型コレクタ領域上の前記
第１の絶縁膜にコレクタ開口部を形成し、前記第２導電
型ベース領域上の絶縁膜にエミッタ開口部を形成する工
程と、前記コレクタ開口部内、前記エミッタ開口部内お
よび前記第１の絶縁膜上に前記半導体層を形成する工程
と、前記コレクタ開口部内およびその周囲の前記第１の
絶縁膜上に前記半導体層からなるコレクタ取り出し電極
を形成する工程と、前記エミッタ開口部内およびその周
囲の前記第１の絶縁膜上に前記半導体層からなるエミッ
タ取り出し電極を形成する工程と、前記コレクタ取り出
し電極、前記エミッタ取り出し電極およびその周囲の前
記第１の絶縁膜上に前記第２、第３および第４の絶縁膜
を形成する工程と、前記コレクタ取り出し電極から不純
物を拡散させ、前記第１導電型コレクタ領域の表層にコ
レクタ取り出し部分を形成する工程と、前記エミッタ取
り出し電極から不純物を拡散させ、前記第２導電型ベー
ス領域の表層に第１導電型エミッタ領域を形成する工程
と、前記第２導電型ベース領域上の前記第１、第２、第
３および第４の絶縁膜にコンタクトホールを形成する工
程と、前記コンタクトホールにベース電極を形成する工
程とを有することを特徴とする。
は、第１導電型の前記半導体基板内に第１導電型コレク
タ領域を形成する工程と、前記第１導電型コレクタ領域
上の前記半導体基板の一部に第２導電型ベース領域を形
成する工程と、前記半導体基板上に前記第１の絶縁膜を
形成する工程と、前記第１導電型コレクタ領域上の前記
第１の絶縁膜にコレクタ開口部を形成し、前記第２導電
型ベース領域上の絶縁膜にエミッタ開口部を形成する工
程と、前記コレクタ開口部内、前記エミッタ開口部内お
よび前記第１の絶縁膜上に前記半導体層を形成する工程
と、前記コレクタ開口部内およびその周囲の前記第１の
絶縁膜上に前記半導体層からなるコレクタ取り出し電極
を形成する工程と、前記エミッタ開口部内およびその周
囲の前記第１の絶縁膜上に前記半導体層からなるエミッ
タ取り出し電極を形成する工程と、前記コレクタ取り出
し電極、前記エミッタ取り出し電極およびその周囲の前
記第１の絶縁膜上に前記第２、第３および第４の絶縁膜
を形成する工程と、前記コレクタ取り出し電極から不純
物を拡散させ、前記第１導電型コレクタ領域の表層にコ
レクタ取り出し部分を形成する工程と、前記エミッタ取
り出し電極から不純物を拡散させ、前記第２導電型ベー
ス領域の表層に第１導電型エミッタ領域を形成する工程
と、前記第２導電型ベース領域上の前記第１、第２、第
３および第４の絶縁膜にコンタクトホールを形成する工
程と、前記コンタクトホールにベース電極を形成する工
程とを有することを特徴とする。
【００３７】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板の表層に下部電極層を形成する工程
と、前記半導体基板上に前記第１の絶縁膜を形成し、前
記下部電極層上の前記第１の絶縁膜に開口部を形成する
工程と、前記開口部内およびその周囲の前記第１の絶縁
膜上にキャパシタ誘電体層を形成する工程と、前記キャ
パシタ誘電体層上に、前記半導体層からなる上部電極を
形成する工程と、前記上部電極およびその周囲の前記第
１の絶縁膜上に前記第２、第３および第４の絶縁膜を形
成する工程と、前記上部電極上の前記第２、第３および
第４の絶縁膜にコンタクトホールを形成する工程と、前
記コンタクトホールに配線を形成する工程とを有するこ
とを特徴とする。
は、前記半導体基板の表層に下部電極層を形成する工程
と、前記半導体基板上に前記第１の絶縁膜を形成し、前
記下部電極層上の前記第１の絶縁膜に開口部を形成する
工程と、前記開口部内およびその周囲の前記第１の絶縁
膜上にキャパシタ誘電体層を形成する工程と、前記キャ
パシタ誘電体層上に、前記半導体層からなる上部電極を
形成する工程と、前記上部電極およびその周囲の前記第
１の絶縁膜上に前記第２、第３および第４の絶縁膜を形
成する工程と、前記上部電極上の前記第２、第３および
第４の絶縁膜にコンタクトホールを形成する工程と、前
記コンタクトホールに配線を形成する工程とを有するこ
とを特徴とする。
【００３８】本発明の半導体装置の製造方法は、好適に
は、前記第１の絶縁膜上に前記半導体層を形成後、前記
半導体層に不純物を拡散させる工程と、前記半導体層に
エッチングを行い、前記半導体層からなる抵抗層を形成
する工程と、前記抵抗層およびその周囲の前記第１の絶
縁膜上に前記第２、第３および第４の絶縁膜を形成する
工程と、前記抵抗層上の前記第２、第３および第４の絶
縁膜にコンタクトホールを形成する工程と、前記コンタ
クトホールに配線を形成する工程とを有することを特徴
とする。
は、前記第１の絶縁膜上に前記半導体層を形成後、前記
半導体層に不純物を拡散させる工程と、前記半導体層に
エッチングを行い、前記半導体層からなる抵抗層を形成
する工程と、前記抵抗層およびその周囲の前記第１の絶
縁膜上に前記第２、第３および第４の絶縁膜を形成する
工程と、前記抵抗層上の前記第２、第３および第４の絶
縁膜にコンタクトホールを形成する工程と、前記コンタ
クトホールに配線を形成する工程とを有することを特徴
とする。
【００３９】これにより、半導体装置の製造プロセスに
おいてエッチングを行う際、ＰＳＧ膜またはＢＰＳＧ膜
などからなる第３の絶縁膜をダメージの緩衝材として、
素子へのダメージを防止することが可能となる。また、
不純物のゲッタリング能力を有する第３の絶縁膜を、第
２の絶縁膜と第４の絶縁膜の間に挟んで形成することに
より、第３の絶縁膜からのオートドープが防止される。
おいてエッチングを行う際、ＰＳＧ膜またはＢＰＳＧ膜
などからなる第３の絶縁膜をダメージの緩衝材として、
素子へのダメージを防止することが可能となる。また、
不純物のゲッタリング能力を有する第３の絶縁膜を、第
２の絶縁膜と第４の絶縁膜の間に挟んで形成することに
より、第３の絶縁膜からのオートドープが防止される。
【００４０】したがって、例えば、ベース／エミッタ接
合に安定な浅い接合を有するバイポーラトランジスタ
や、容量特性が安定化されたキャパシタ素子、あるいは
抵抗値が安定化された抵抗素子を形成することが可能と
なる。また、このような素子を有する信頼性の高い半導
体装置を形成することが可能となる。
合に安定な浅い接合を有するバイポーラトランジスタ
や、容量特性が安定化されたキャパシタ素子、あるいは
抵抗値が安定化された抵抗素子を形成することが可能と
なる。また、このような素子を有する信頼性の高い半導
体装置を形成することが可能となる。
【００４１】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。本発明の半導体装置は、素子に形成される絶
縁膜としてＮＳＧ／ＰＳＧ／ＮＳＧのサンドイッチ構造
の積層膜を採用する。これにより、ＰＳＧのゲッタリン
グ能力を活用し、基板や基板上の絶縁膜あるいは導電体
層への不純物の拡散を防止することが可能となる。ま
た、ＰＳＧ膜がＮＳＧ膜に挟まれた構造とすることによ
り、ＰＳＧ膜からのリン等のオートドープが防止され
る。したがって、オートドープに起因する特性の変化等
が防止された信頼性の高い半導体装置が得られる。
びその製造方法の実施の形態について、図面を参照して
説明する。本発明の半導体装置は、素子に形成される絶
縁膜としてＮＳＧ／ＰＳＧ／ＮＳＧのサンドイッチ構造
の積層膜を採用する。これにより、ＰＳＧのゲッタリン
グ能力を活用し、基板や基板上の絶縁膜あるいは導電体
層への不純物の拡散を防止することが可能となる。ま
た、ＰＳＧ膜がＮＳＧ膜に挟まれた構造とすることによ
り、ＰＳＧ膜からのリン等のオートドープが防止され
る。したがって、オートドープに起因する特性の変化等
が防止された信頼性の高い半導体装置が得られる。
【００４２】（実施形態１）図１（ａ）は本実施形態の
半導体装置の断面図であり、縦型ｎｐｎトランジスタ
（Ｖ−ｎｐｎ）を示す。図１（ａ）に示すように、ｐ型
半導体基板１上にｎ型エピタキシャル層２が形成され、
ｎ型エピタキシャル層２の表面には素子分離のためのＬ
ＯＣＯＳ３が形成されている。ＬＯＣＯＳ３の下部には
ｐ型不純物を含有する素子分離拡散層４が形成されてお
り、素子分離拡散層４はｐ型半導体基板１に達してい
る。
半導体装置の断面図であり、縦型ｎｐｎトランジスタ
（Ｖ−ｎｐｎ）を示す。図１（ａ）に示すように、ｐ型
半導体基板１上にｎ型エピタキシャル層２が形成され、
ｎ型エピタキシャル層２の表面には素子分離のためのＬ
ＯＣＯＳ３が形成されている。ＬＯＣＯＳ３の下部には
ｐ型不純物を含有する素子分離拡散層４が形成されてお
り、素子分離拡散層４はｐ型半導体基板１に達してい
る。
【００４３】ｐ型半導体基板１の表層にはｎ型コレクタ
埋め込み層５が形成され、その上部のｎ型エピタキシャ
ル層２がｎ型コレクタ層となっている。ｎ型コレクタ層
であるｎ型エピタキシャル層２の表層にｐ型ベース領域
６が形成されている。ｐ型ベース領域６の周囲にはグラ
フトベース６ａが形成されている。ｐ型ベース領域６の
表層にｎ型エミッタ領域７が形成されている。また、ｎ
型エピタキシャル層２にはｎ型コレクタ埋め込み層５に
接続するコレクタプラグ領域（ｎ+ シンカー）８が形成
されている。
埋め込み層５が形成され、その上部のｎ型エピタキシャ
ル層２がｎ型コレクタ層となっている。ｎ型コレクタ層
であるｎ型エピタキシャル層２の表層にｐ型ベース領域
６が形成されている。ｐ型ベース領域６の周囲にはグラ
フトベース６ａが形成されている。ｐ型ベース領域６の
表層にｎ型エミッタ領域７が形成されている。また、ｎ
型エピタキシャル層２にはｎ型コレクタ埋め込み層５に
接続するコレクタプラグ領域（ｎ+ シンカー）８が形成
されている。
【００４４】ｎ型エピタキシャル層２あるいはＬＯＣＯ
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。ｐ型ベース領域６上のシリコン
酸化膜９には開口部が設けられている。開口部内および
その周囲のシリコン酸化膜９上には、ｐ型ベース領域６
に接続してベース取り出し部分となる第１のポリシリコ
ン層（ｐ型ベース電極１０）が形成されている。ｎ型エ
ミッタ領域７上のｐ型ベース電極１０には開口部が設け
られている。
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。ｐ型ベース領域６上のシリコン
酸化膜９には開口部が設けられている。開口部内および
その周囲のシリコン酸化膜９上には、ｐ型ベース領域６
に接続してベース取り出し部分となる第１のポリシリコ
ン層（ｐ型ベース電極１０）が形成されている。ｎ型エ
ミッタ領域７上のｐ型ベース電極１０には開口部が設け
られている。
【００４５】ｐ型ベース電極１０あるいはシリコン酸化
膜９の上部には第２〜第４の絶縁膜としてＮＳＧ膜１１
ａ、ＰＳＧ膜１１ｂおよびＮＳＧ膜１１ｃの積層膜が形
成されている。ｎ型エミッタ領域７上のＮＳＧ／ＰＳＧ
／ＮＳＧ積層膜１１ａ、１１ｂ、１１ｃには開口部が設
けられ、その開口部内および開口部周囲のＮＳＧ／ＰＳ
Ｇ／ＮＳＧ積層膜１１ａ、１１ｂ、１１ｃにｎ型エミッ
タポリシリコン層１２が形成されている。ｎ型エミッタ
ポリシリコン層１２はｎ型エミッタ領域７に接続し、エ
ミッタ取り出し部分となる。ｐ型ベース電極１０の一
部、ｎ型エミッタポリシリコン層１２およびコレクタプ
ラグ領域８の上部にはそれぞれ電極１３が形成されてい
る。
膜９の上部には第２〜第４の絶縁膜としてＮＳＧ膜１１
ａ、ＰＳＧ膜１１ｂおよびＮＳＧ膜１１ｃの積層膜が形
成されている。ｎ型エミッタ領域７上のＮＳＧ／ＰＳＧ
／ＮＳＧ積層膜１１ａ、１１ｂ、１１ｃには開口部が設
けられ、その開口部内および開口部周囲のＮＳＧ／ＰＳ
Ｇ／ＮＳＧ積層膜１１ａ、１１ｂ、１１ｃにｎ型エミッ
タポリシリコン層１２が形成されている。ｎ型エミッタ
ポリシリコン層１２はｎ型エミッタ領域７に接続し、エ
ミッタ取り出し部分となる。ｐ型ベース電極１０の一
部、ｎ型エミッタポリシリコン層１２およびコレクタプ
ラグ領域８の上部にはそれぞれ電極１３が形成されてい
る。
【００４６】次に、上記の本実施形態の半導体装置の製
造方法を説明する。まず、図１（ｂ）に示すように、ｐ
型半導体基板１の表層にｎ型コレクタ埋め込み層５を形
成する。ｎ型コレクタ埋め込み層５を形成するには、ま
ず、ｐ型半導体基板１の表面に熱酸化により例えば厚さ
３００ｎｍ程度の酸化膜（不図示）を形成する。ｎ型コ
レクタ埋め込み層５形成領域の酸化膜に開口部を形成
し、開口部を介してｐ型半導体基板１にＳｂを気相拡散
させる。この気相拡散は原料としてＳｂ2 Ｏ3 を用い、
約１２００℃で行う。その後、酸化膜を除去する。
造方法を説明する。まず、図１（ｂ）に示すように、ｐ
型半導体基板１の表層にｎ型コレクタ埋め込み層５を形
成する。ｎ型コレクタ埋め込み層５を形成するには、ま
ず、ｐ型半導体基板１の表面に熱酸化により例えば厚さ
３００ｎｍ程度の酸化膜（不図示）を形成する。ｎ型コ
レクタ埋め込み層５形成領域の酸化膜に開口部を形成
し、開口部を介してｐ型半導体基板１にＳｂを気相拡散
させる。この気相拡散は原料としてＳｂ2 Ｏ3 を用い、
約１２００℃で行う。その後、酸化膜を除去する。
【００４７】次に、図１（ｃ）に示すように、ｐ型半導
体基板１上に例えば抵抗率０．３〜５．０Ω・ｃｍ、厚
さ０．７〜２．０μｍ程度のｎ型エピタキシャル層２を
形成する。続いて、シリコン窒化膜（不図示）をマスク
としてｎ型エピタキシャル層２の表面にスチーム酸化を
行い、例えば厚さ０．８〜１．５μｍ程度のＬＯＣＯＳ
３を形成する。その後、ホットリン酸を用いたエッチン
グによりシリコン窒化膜を除去する。
体基板１上に例えば抵抗率０．３〜５．０Ω・ｃｍ、厚
さ０．７〜２．０μｍ程度のｎ型エピタキシャル層２を
形成する。続いて、シリコン窒化膜（不図示）をマスク
としてｎ型エピタキシャル層２の表面にスチーム酸化を
行い、例えば厚さ０．８〜１．５μｍ程度のＬＯＣＯＳ
３を形成する。その後、ホットリン酸を用いたエッチン
グによりシリコン窒化膜を除去する。
【００４８】次に、図２（ａ）に示すように、ｎ型エピ
タキシャル層２にコレクタプラグ領域８を形成する。コ
レクタプラグ領域８を形成するには、フォトレジストを
マスクとして例えばリンをイオンエネルギー４０〜１０
０ｋｅＶ、ドーズ量１×１０ 15〜１×１０16ａｔｏｍｓ
／ｃｍ2 の条件でイオン注入する。その後、例えば９０
０〜１０００℃、３０分程度の熱処理を行って不純物を
拡散させることにより、コレクタプラグ領域８が形成さ
れる。
タキシャル層２にコレクタプラグ領域８を形成する。コ
レクタプラグ領域８を形成するには、フォトレジストを
マスクとして例えばリンをイオンエネルギー４０〜１０
０ｋｅＶ、ドーズ量１×１０ 15〜１×１０16ａｔｏｍｓ
／ｃｍ2 の条件でイオン注入する。その後、例えば９０
０〜１０００℃、３０分程度の熱処理を行って不純物を
拡散させることにより、コレクタプラグ領域８が形成さ
れる。
【００４９】次に、図２（ｂ）に示すように、フォトレ
ジスト（不図示）をマスクとしたＲＩＥを行ってＬＯＣ
ＯＳ３のバーズヘッドをエッチングすることにより、Ｌ
ＯＣＯＳ３を平坦化する。さらに、ＬＯＣＯＳ３下部に
素子分離拡散層４を形成する。素子分離拡散層４を形成
するには、フォトレジストをマスクとして例えばホウ素
をイオンエネルギー２００〜５００ｋｅＶ、ドーズ量１
×１０13〜１×１０14ａｔｏｍｓ／ｃｍ2の条件でイオ
ン注入する。
ジスト（不図示）をマスクとしたＲＩＥを行ってＬＯＣ
ＯＳ３のバーズヘッドをエッチングすることにより、Ｌ
ＯＣＯＳ３を平坦化する。さらに、ＬＯＣＯＳ３下部に
素子分離拡散層４を形成する。素子分離拡散層４を形成
するには、フォトレジストをマスクとして例えばホウ素
をイオンエネルギー２００〜５００ｋｅＶ、ドーズ量１
×１０13〜１×１０14ａｔｏｍｓ／ｃｍ2の条件でイオ
ン注入する。
【００５０】次に、図２（ｃ）に示すように、ＣＶＤに
より全面に厚さ５０〜２００ｎｍ程度のシリコン酸化膜
９を形成する。続いて、シリコン酸化膜９に例えばＯ2
／ＣＨＦ3 ガス系を用いたＲＩＥを行って、開口部９ａ
を形成する。次に、図３（ａ）に示すように、開口部９
ａを含む全面にＣＶＤにより厚さ１００〜３００ｎｍ程
度のポリシリコン層１０ａを形成する。その後、ポリシ
リコン層１０ａに例えばＢＦ2 をイオンエネルギー３０
〜７０ｋｅＶ、ドーズ量１×１０14〜１×１０16ａｔｏ
ｍｓ／ｃｍ2 の条件でイオン注入し、ポリシリコン層１
０ａをｐ型ポリシリコン層とする。次に、図３（ｂ）に
示すように、フォトレジストをマスクとしてポリシリコ
ン層１０ａにＲＩＥを行い、ｐ型ベース電極１０を形成
する。ＲＩＥには例えばＣ 2 Ｃｌ3 Ｆ3 ／ＳＦ6 ガス系
を用いる。
より全面に厚さ５０〜２００ｎｍ程度のシリコン酸化膜
９を形成する。続いて、シリコン酸化膜９に例えばＯ2
／ＣＨＦ3 ガス系を用いたＲＩＥを行って、開口部９ａ
を形成する。次に、図３（ａ）に示すように、開口部９
ａを含む全面にＣＶＤにより厚さ１００〜３００ｎｍ程
度のポリシリコン層１０ａを形成する。その後、ポリシ
リコン層１０ａに例えばＢＦ2 をイオンエネルギー３０
〜７０ｋｅＶ、ドーズ量１×１０14〜１×１０16ａｔｏ
ｍｓ／ｃｍ2 の条件でイオン注入し、ポリシリコン層１
０ａをｐ型ポリシリコン層とする。次に、図３（ｂ）に
示すように、フォトレジストをマスクとしてポリシリコ
ン層１０ａにＲＩＥを行い、ｐ型ベース電極１０を形成
する。ＲＩＥには例えばＣ 2 Ｃｌ3 Ｆ3 ／ＳＦ6 ガス系
を用いる。
【００５１】次に、図３（ｃ）に示すように、全面にＮ
ＳＧ膜１１ａ、ＰＳＧ膜１１ｂおよびＮＳＧ膜１１ｃを
順次積層する。各層の厚さは例えばＮＳＧ膜１１ａを１
００ｎｍ、ＰＳＧ膜１１ｂを５０ｎｍ、ＮＳＧ膜１１ｃ
を２５０ｎｍとする。ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１
１ａ、１１ｂ、１１ｃは、例えば３回の異なるＣＶＤプ
ロセスを行って形成することができる。あるいは、リン
の供給量を途中で変化させながら１回のＣＶＤプロセス
を行って、所望のＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１
ａ、１１ｂ、１１ｃを連続的に形成することもできる。
ＳＧ膜１１ａ、ＰＳＧ膜１１ｂおよびＮＳＧ膜１１ｃを
順次積層する。各層の厚さは例えばＮＳＧ膜１１ａを１
００ｎｍ、ＰＳＧ膜１１ｂを５０ｎｍ、ＮＳＧ膜１１ｃ
を２５０ｎｍとする。ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１
１ａ、１１ｂ、１１ｃは、例えば３回の異なるＣＶＤプ
ロセスを行って形成することができる。あるいは、リン
の供給量を途中で変化させながら１回のＣＶＤプロセス
を行って、所望のＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１
ａ、１１ｂ、１１ｃを連続的に形成することもできる。
【００５２】ＰＳＧ膜１１ｂの膜厚は、ＰＳＧ膜１１ｂ
のゲッタリング能力が有効に働き、かつＰＳＧ膜１１ｂ
からのオートドープが防止される範囲、例えば１０ｎｍ
〜３００ｎｍの範囲で適宜調整する。また、ＰＳＧ膜１
１ｂをＢＰＳＧ膜に変更しても、同様なゲッタリング能
力によりオートドープを防止することができる。
のゲッタリング能力が有効に働き、かつＰＳＧ膜１１ｂ
からのオートドープが防止される範囲、例えば１０ｎｍ
〜３００ｎｍの範囲で適宜調整する。また、ＰＳＧ膜１
１ｂをＢＰＳＧ膜に変更しても、同様なゲッタリング能
力によりオートドープを防止することができる。
【００５３】次に、図４（ａ）に示すように、フォトレ
ジスト（不図示）をマスクとしてＮＳＧ／ＰＳＧ／ＮＳ
Ｇ積層膜１１ａ、１１ｂ、１１ｃおよびｐ型ベース電極
１０にＲＩＥを行い、エミッタ開口部３２を形成する。
ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１ｂ、１１ｃ
のエッチングには例えばＯ2 ／ＣＨＦ3 ガス系を用い、
ｐ型ベース電極１０のエッチングには例えばＣ2 Ｃｌ3
Ｆ3 ／ＳＦ6 ガス系を用いる。
ジスト（不図示）をマスクとしてＮＳＧ／ＰＳＧ／ＮＳ
Ｇ積層膜１１ａ、１１ｂ、１１ｃおよびｐ型ベース電極
１０にＲＩＥを行い、エミッタ開口部３２を形成する。
ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１ｂ、１１ｃ
のエッチングには例えばＯ2 ／ＣＨＦ3 ガス系を用い、
ｐ型ベース電極１０のエッチングには例えばＣ2 Ｃｌ3
Ｆ3 ／ＳＦ6 ガス系を用いる。
【００５４】次に、図４（ｂ）に示すように、エミッタ
開口部３２の底部のｎ型エピタキシャル層２に、ｐ型ベ
ース領域（真性ベース領域）６を形成する。ｐ型ベース
領域６を形成するには、まず、エミッタ開口部３２の底
部のｎ型エピタキシャル層２に熱酸化により厚さ５〜３
０ｎｍ程度の酸化膜（不図示）を形成する。この酸化膜
を介して例えばＢＦ2 をイオンエネルギー２０〜１００
ｋｅＶ、ドーズ量１×１０13〜１×１０14ａｔｏｍｓ／
ｃｍ2 の条件でイオン注入する。
開口部３２の底部のｎ型エピタキシャル層２に、ｐ型ベ
ース領域（真性ベース領域）６を形成する。ｐ型ベース
領域６を形成するには、まず、エミッタ開口部３２の底
部のｎ型エピタキシャル層２に熱酸化により厚さ５〜３
０ｎｍ程度の酸化膜（不図示）を形成する。この酸化膜
を介して例えばＢＦ2 をイオンエネルギー２０〜１００
ｋｅＶ、ドーズ量１×１０13〜１×１０14ａｔｏｍｓ／
ｃｍ2 の条件でイオン注入する。
【００５５】次に、図４（ｃ）に示すように、エミッタ
開口部３２のサイドウォールを形成するためのシリコン
酸化膜３３ａを、ＣＶＤにより全面に厚さ３００〜６０
０ｎｍ程度形成する。続いて、例えば８００〜９５０
℃、１０〜６０分のベースアニールを行ってｐ型ベース
電極１０からｎ型エピタキシャル層２にｐ型不純物を拡
散させ、グラフトベース６ａを形成する。また、真性ベ
ース領域６にイオン注入されたｐ型不純物も、このベー
スアニールによって拡散する。次に、図５（ａ）に示す
ように、シリコン酸化膜３３ａにＲＩＥを行ってエミッ
タ開口部３２にサイドウォール３３を形成する。このＲ
ＩＥには例えばＯ2 ／ＣＨＦ3 ガス系を用いることがで
きる。
開口部３２のサイドウォールを形成するためのシリコン
酸化膜３３ａを、ＣＶＤにより全面に厚さ３００〜６０
０ｎｍ程度形成する。続いて、例えば８００〜９５０
℃、１０〜６０分のベースアニールを行ってｐ型ベース
電極１０からｎ型エピタキシャル層２にｐ型不純物を拡
散させ、グラフトベース６ａを形成する。また、真性ベ
ース領域６にイオン注入されたｐ型不純物も、このベー
スアニールによって拡散する。次に、図５（ａ）に示す
ように、シリコン酸化膜３３ａにＲＩＥを行ってエミッ
タ開口部３２にサイドウォール３３を形成する。このＲ
ＩＥには例えばＯ2 ／ＣＨＦ3 ガス系を用いることがで
きる。
【００５６】次に、図５（ｂ）に示すように、ｎ型エミ
ッタポリシリコン層１２を形成するためのポリシリコン
層１２ａを、ＣＶＤにより全面に厚さ５０〜２００ｎｍ
程度形成する。その後、ポリシリコン層１２ａにｎ型不
純物として例えばヒ素をイオンエネルギー３０〜１００
ｋｅＶ、ドーズ量１×１０15〜１×１０16ａｔｏｍｓ／
ｃｍ2 の条件でイオン注入する。
ッタポリシリコン層１２を形成するためのポリシリコン
層１２ａを、ＣＶＤにより全面に厚さ５０〜２００ｎｍ
程度形成する。その後、ポリシリコン層１２ａにｎ型不
純物として例えばヒ素をイオンエネルギー３０〜１００
ｋｅＶ、ドーズ量１×１０15〜１×１０16ａｔｏｍｓ／
ｃｍ2 の条件でイオン注入する。
【００５７】次に、図５（ｃ）に示すように、例えば８
００℃以上で数１０分、あるいは９００〜１１００℃で
数秒〜数１０秒のエミッタアニールを行って、ポリシリ
コン層１２ａからｐ型ベース領域６にｎ型不純物を拡散
させ、ｎ型エミッタ領域７を形成する。次に、図６
（ａ）に示すように、ポリシリコン層１２ａにＲＩＥを
行ってｎ型エミッタポリシリコン層１２を形成する。こ
のＲＩＥには例えばＣ2 Ｃｌ3 Ｆ3／ＳＦ6 ガス系を用
いることができる。
００℃以上で数１０分、あるいは９００〜１１００℃で
数秒〜数１０秒のエミッタアニールを行って、ポリシリ
コン層１２ａからｐ型ベース領域６にｎ型不純物を拡散
させ、ｎ型エミッタ領域７を形成する。次に、図６
（ａ）に示すように、ポリシリコン層１２ａにＲＩＥを
行ってｎ型エミッタポリシリコン層１２を形成する。こ
のＲＩＥには例えばＣ2 Ｃｌ3 Ｆ3／ＳＦ6 ガス系を用
いることができる。
【００５８】次に、図６（ｂ）に示すように、ｐ型ベー
ス電極１０のベース取り出し部分およびコレクタプラグ
領域８の上部のＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、
１１ｂ、１１ｃにＲＩＥを行い、開口部３４を形成す
る。ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１ｂ、１
１ｃのエッチングには例えばＯ2 ／ＣＨＦ3 ガス系を用
いることができる。
ス電極１０のベース取り出し部分およびコレクタプラグ
領域８の上部のＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、
１１ｂ、１１ｃにＲＩＥを行い、開口部３４を形成す
る。ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１ｂ、１
１ｃのエッチングには例えばＯ2 ／ＣＨＦ3 ガス系を用
いることができる。
【００５９】次に、スパッタリングにより全面に例えば
チタンや窒化チタンからなるバリアメタル層と、アルミ
ニウムまたはアルミニウム合金等からなる金属層を積層
してからＲＩＥを行う。これにより、ベース取り出し部
分、ｎ型エミッタポリシリコン層１２およびコレクタプ
ラグ領域８の上部にそれぞれ電極１３が形成される。以
上の工程により、図１（ａ）に示す本実施形態の半導体
装置が得られる。その後、上層配線やパッシベーション
膜等が適宜形成される。
チタンや窒化チタンからなるバリアメタル層と、アルミ
ニウムまたはアルミニウム合金等からなる金属層を積層
してからＲＩＥを行う。これにより、ベース取り出し部
分、ｎ型エミッタポリシリコン層１２およびコレクタプ
ラグ領域８の上部にそれぞれ電極１３が形成される。以
上の工程により、図１（ａ）に示す本実施形態の半導体
装置が得られる。その後、上層配線やパッシベーション
膜等が適宜形成される。
【００６０】（実施形態２）図７（ａ）は本実施形態の
半導体装置の断面図であり、横型ｐｎｐトランジスタ
（Ｌ−ｐｎｐ）を示す。図７（ａ）に示すように、ｐ型
半導体基板１上にｎ型エピタキシャル層２が形成され、
ｎ型エピタキシャル層２の表面には素子分離のためのＬ
ＯＣＯＳ３が形成されている。ＬＯＣＯＳ３の下部には
ｐ型不純物を含有する素子分離拡散層４が形成されてお
り、素子分離拡散層４はｐ型半導体基板１に達してい
る。
半導体装置の断面図であり、横型ｐｎｐトランジスタ
（Ｌ−ｐｎｐ）を示す。図７（ａ）に示すように、ｐ型
半導体基板１上にｎ型エピタキシャル層２が形成され、
ｎ型エピタキシャル層２の表面には素子分離のためのＬ
ＯＣＯＳ３が形成されている。ＬＯＣＯＳ３の下部には
ｐ型不純物を含有する素子分離拡散層４が形成されてお
り、素子分離拡散層４はｐ型半導体基板１に達してい
る。
【００６１】ｐ型半導体基板１の表層にｎ型ベース埋め
込み層１４が形成され、その上部のｎ型エピタキシャル
層２がｎ型ベース層となっている。ｎ型ベース層である
ｎ型エピタキシャル層２の表層に、ｐ型エミッタ領域１
５とｐ型コレクタ領域１６が互いに離れて形成されてい
る。また、ｎ型エピタキシャル層２にはｎ型ベース埋め
込み層１４に接続するベースプラグ領域（ｎ+ シンカ
ー）１７が形成されている。
込み層１４が形成され、その上部のｎ型エピタキシャル
層２がｎ型ベース層となっている。ｎ型ベース層である
ｎ型エピタキシャル層２の表層に、ｐ型エミッタ領域１
５とｐ型コレクタ領域１６が互いに離れて形成されてい
る。また、ｎ型エピタキシャル層２にはｎ型ベース埋め
込み層１４に接続するベースプラグ領域（ｎ+ シンカ
ー）１７が形成されている。
【００６２】ｎ型エピタキシャル層２あるいはＬＯＣＯ
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。ｐ型エミッタ領域１５上および
ｐ型コレクタ領域１６上のシリコン酸化膜９には開口部
が設けられている。ｐ型エミッタ領域１５上の開口部に
はｐ型ポリシリコン層からなるエミッタ取り出し電極１
８が形成されている。ｐ型コレクタ領域１６上の開口部
には同様にｐ型ポリシリコン層からなるコレクタ取り出
し電極１９が形成されている。
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。ｐ型エミッタ領域１５上および
ｐ型コレクタ領域１６上のシリコン酸化膜９には開口部
が設けられている。ｐ型エミッタ領域１５上の開口部に
はｐ型ポリシリコン層からなるエミッタ取り出し電極１
８が形成されている。ｐ型コレクタ領域１６上の開口部
には同様にｐ型ポリシリコン層からなるコレクタ取り出
し電極１９が形成されている。
【００６３】エミッタ取り出し電極１８、コレクタ取り
出し電極１９あるいはシリコン酸化膜９の上部には、第
２〜第４の絶縁膜としてＮＳＧ膜１１ａ、ＰＳＧ膜１１
ｂおよびＮＳＧ膜１１ｃの積層膜が形成されている。エ
ミッタ取り出し電極１８、コレクタ取り出し電極１９お
よびベースプラグ領域１７上のＮＳＧ／ＰＳＧ／ＮＳＧ
積層膜１１ａ、１１ｂ、１１ｃには開口部が設けられ、
それぞれ電極１３が形成されている。
出し電極１９あるいはシリコン酸化膜９の上部には、第
２〜第４の絶縁膜としてＮＳＧ膜１１ａ、ＰＳＧ膜１１
ｂおよびＮＳＧ膜１１ｃの積層膜が形成されている。エ
ミッタ取り出し電極１８、コレクタ取り出し電極１９お
よびベースプラグ領域１７上のＮＳＧ／ＰＳＧ／ＮＳＧ
積層膜１１ａ、１１ｂ、１１ｃには開口部が設けられ、
それぞれ電極１３が形成されている。
【００６４】次に、上記の本実施形態の半導体装置の製
造方法を説明する。まず、図７（ｂ）に示すように、ｐ
型半導体基板１の表層にｎ型ベース埋め込み層１４を形
成する。ｎ型ベース埋め込み層１４を形成するには、フ
ォトレジスト（不図示）をマスクとして例えばリンをイ
オンエネルギー３００ｋｅＶ以上、ドーズ量１×１０13
〜１×１０15ａｔｏｍｓ／ｃｍ2 の条件でイオン注入す
る。その後、フォトレジストを除去する。
造方法を説明する。まず、図７（ｂ）に示すように、ｐ
型半導体基板１の表層にｎ型ベース埋め込み層１４を形
成する。ｎ型ベース埋め込み層１４を形成するには、フ
ォトレジスト（不図示）をマスクとして例えばリンをイ
オンエネルギー３００ｋｅＶ以上、ドーズ量１×１０13
〜１×１０15ａｔｏｍｓ／ｃｍ2 の条件でイオン注入す
る。その後、フォトレジストを除去する。
【００６５】次に、図８（ａ）に示すように実施形態１
と同様に、ｐ型半導体基板１上にｎ型エピタキシャル層
２を形成し、ｎ型エピタキシャル層２の表面にＬＯＣＯ
Ｓ３を形成する。さらに、ｎ型エピタキシャル層２にベ
ースプラグ領域１７を形成する。ベースプラグ領域１７
を形成するには、フォトレジストをマスクとして例えば
リンをイオンエネルギー４０〜１００ｋｅＶ、ドーズ量
１×１０15〜１×１０ 16ａｔｏｍｓ／ｃｍ2 の条件でイ
オン注入する。その後、例えば９００〜１０００℃、３
０分程度の熱処理を行って不純物を拡散させる。
と同様に、ｐ型半導体基板１上にｎ型エピタキシャル層
２を形成し、ｎ型エピタキシャル層２の表面にＬＯＣＯ
Ｓ３を形成する。さらに、ｎ型エピタキシャル層２にベ
ースプラグ領域１７を形成する。ベースプラグ領域１７
を形成するには、フォトレジストをマスクとして例えば
リンをイオンエネルギー４０〜１００ｋｅＶ、ドーズ量
１×１０15〜１×１０ 16ａｔｏｍｓ／ｃｍ2 の条件でイ
オン注入する。その後、例えば９００〜１０００℃、３
０分程度の熱処理を行って不純物を拡散させる。
【００６６】本実施形態のＬ−ｐｎｐを実施形態１のＶ
−ｎｐｎと同一基板上に混載する場合、Ｖ−ｎｐｎのコ
レクタプラグ領域８とＬ−ｐｎｐのベースプラグ領域１
７は同時に形成することが可能である。次に、実施形態
１と同様にＬＯＣＯＳ３のバーズヘッドにエッチングを
行い、ＬＯＣＯＳ３を平坦化する。その後、実施形態１
と同様にＬＯＣＯＳ３部分にｐ型不純物をイオン注入
し、素子分離拡散層４を形成する。
−ｎｐｎと同一基板上に混載する場合、Ｖ−ｎｐｎのコ
レクタプラグ領域８とＬ−ｐｎｐのベースプラグ領域１
７は同時に形成することが可能である。次に、実施形態
１と同様にＬＯＣＯＳ３のバーズヘッドにエッチングを
行い、ＬＯＣＯＳ３を平坦化する。その後、実施形態１
と同様にＬＯＣＯＳ３部分にｐ型不純物をイオン注入
し、素子分離拡散層４を形成する。
【００６７】次に、図８（ｂ）に示すように、ＣＶＤに
より全面に厚さ５０〜２００ｎｍ程度のシリコン酸化膜
９を形成する。続いて、エミッタ形成領域およびコレク
タ形成領域上のシリコン酸化膜９にＲＩＥを行って開口
部３５を形成する。開口部３５を形成するためのＲＩＥ
には、例えばＯ2 ／ＣＨＦ3 ガス系を用いることができ
る。その後、開口部３５内を含むシリコン酸化膜９上
に、ＣＶＤにより厚さ１００〜３００ｎｍ程度のポリシ
リコン層１０ａを形成する。
より全面に厚さ５０〜２００ｎｍ程度のシリコン酸化膜
９を形成する。続いて、エミッタ形成領域およびコレク
タ形成領域上のシリコン酸化膜９にＲＩＥを行って開口
部３５を形成する。開口部３５を形成するためのＲＩＥ
には、例えばＯ2 ／ＣＨＦ3 ガス系を用いることができ
る。その後、開口部３５内を含むシリコン酸化膜９上
に、ＣＶＤにより厚さ１００〜３００ｎｍ程度のポリシ
リコン層１０ａを形成する。
【００６８】次に、図９（ａ）に示すように、ポリシリ
コン層１０ａにフォトレジスト（不図示）をマスクとし
てＲＩＥを行い、エミッタ取り出し電極１８およびコレ
クタ取り出し電極１９を形成する。このＲＩＥには例え
ばＣ2 Ｃｌ3 Ｆ3 ／ＳＦ6 ガス系を用いることができ
る。本実施形態のＬ−ｐｎｐを実施形態１のＶ−ｎｐｎ
と同一基板上に混載する場合、Ｖ−ｎｐｎのｐ型ベース
電極１０と、Ｌ−ｐｎｐのエミッタ取り出し電極１８お
よびコレクタ取り出し電極１９は同時に形成することが
可能である。
コン層１０ａにフォトレジスト（不図示）をマスクとし
てＲＩＥを行い、エミッタ取り出し電極１８およびコレ
クタ取り出し電極１９を形成する。このＲＩＥには例え
ばＣ2 Ｃｌ3 Ｆ3 ／ＳＦ6 ガス系を用いることができ
る。本実施形態のＬ−ｐｎｐを実施形態１のＶ−ｎｐｎ
と同一基板上に混載する場合、Ｖ−ｎｐｎのｐ型ベース
電極１０と、Ｌ−ｐｎｐのエミッタ取り出し電極１８お
よびコレクタ取り出し電極１９は同時に形成することが
可能である。
【００６９】次に、図９（ｂ）に示すように、全面にＮ
ＳＧ膜１１ａ、ＰＳＧ膜１１ｂおよびＮＳＧ膜１１ｃを
順次積層する。各層の厚さは例えばＮＳＧ膜１１ａを１
００ｎｍ、ＰＳＧ膜１１ｂを５０ｎｍ、ＮＳＧ膜１１ｃ
を２５０ｎｍとする。ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１
１ａ、１１ｂ、１１ｃは、例えば３回の異なるＣＶＤプ
ロセスや、リンの供給量を途中で変化させる１回のＣＶ
Ｄプロセスにより形成することができる。また、ＰＳＧ
膜１１ｂをＢＰＳＧ膜に変更しても、同様なゲッタリン
グ能力によりオートドープを防止することができる。
ＳＧ膜１１ａ、ＰＳＧ膜１１ｂおよびＮＳＧ膜１１ｃを
順次積層する。各層の厚さは例えばＮＳＧ膜１１ａを１
００ｎｍ、ＰＳＧ膜１１ｂを５０ｎｍ、ＮＳＧ膜１１ｃ
を２５０ｎｍとする。ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１
１ａ、１１ｂ、１１ｃは、例えば３回の異なるＣＶＤプ
ロセスや、リンの供給量を途中で変化させる１回のＣＶ
Ｄプロセスにより形成することができる。また、ＰＳＧ
膜１１ｂをＢＰＳＧ膜に変更しても、同様なゲッタリン
グ能力によりオートドープを防止することができる。
【００７０】その後、例えば９００〜１０００℃、１０
〜６０分の熱処理を窒素雰囲気中で行うことにより、エ
ミッタ取り出し電極１８からｎ型エピタキシャル層２に
ｐ型不純物を拡散させ、ｐ型エミッタ領域１５を形成す
る。同時に、コレクタ取り出し電極１９からｎ型エピタ
キシャル層２にｐ型不純物を拡散させ、ｐ型コレクタ領
域１６を形成する。本実施形態のＬ−ｐｎｐを実施形態
１のＶ−ｎｐｎと同一基板上に混載する場合、Ｖ−ｎｐ
ｎのグラフトベース６ａと、Ｌ−ｐｎｐのｐ型エミッタ
領域１５およびｐ型コレクタ領域１６は同時に形成する
ことが可能である。
〜６０分の熱処理を窒素雰囲気中で行うことにより、エ
ミッタ取り出し電極１８からｎ型エピタキシャル層２に
ｐ型不純物を拡散させ、ｐ型エミッタ領域１５を形成す
る。同時に、コレクタ取り出し電極１９からｎ型エピタ
キシャル層２にｐ型不純物を拡散させ、ｐ型コレクタ領
域１６を形成する。本実施形態のＬ−ｐｎｐを実施形態
１のＶ−ｎｐｎと同一基板上に混載する場合、Ｖ−ｎｐ
ｎのグラフトベース６ａと、Ｌ−ｐｎｐのｐ型エミッタ
領域１５およびｐ型コレクタ領域１６は同時に形成する
ことが可能である。
【００７１】その後、エミッタ取り出し電極１８および
コレクタ取り出し電極１９上のＮＳＧ／ＰＳＧ／ＮＳＧ
積層膜１１ａ、１１ｂ、１１ｃにＲＩＥを行い、開口部
を形成する。一方、このＲＩＥによりベースプラグ領域
１７上のＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１
ｂ、１１ｃおよびシリコン酸化膜９にも開口部を形成す
る。これらの開口部に実施形態１と同様に、例えばバリ
アメタル層と金属層を含む電極１３を形成することによ
り、図７（ａ）に示す半導体装置が得られる。
コレクタ取り出し電極１９上のＮＳＧ／ＰＳＧ／ＮＳＧ
積層膜１１ａ、１１ｂ、１１ｃにＲＩＥを行い、開口部
を形成する。一方、このＲＩＥによりベースプラグ領域
１７上のＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１
ｂ、１１ｃおよびシリコン酸化膜９にも開口部を形成す
る。これらの開口部に実施形態１と同様に、例えばバリ
アメタル層と金属層を含む電極１３を形成することによ
り、図７（ａ）に示す半導体装置が得られる。
【００７２】（実施形態３）図１０（ａ）は本実施形態
の半導体装置の断面図であり、縦型ｐｎｐトランジスタ
（Ｖ−ｐｎｐ）を示す。図１０（ａ）に示すように、ｐ
型半導体基板１上にｎ型エピタキシャル層２が形成さ
れ、ｎ型エピタキシャル層２の表面には素子分離のため
のＬＯＣＯＳ３が形成されている。ＬＯＣＯＳ３の下部
にはｐ型不純物を含有する素子分離拡散層４が形成され
ており、素子分離拡散層４はｐ型半導体基板１に達して
いる。
の半導体装置の断面図であり、縦型ｐｎｐトランジスタ
（Ｖ−ｐｎｐ）を示す。図１０（ａ）に示すように、ｐ
型半導体基板１上にｎ型エピタキシャル層２が形成さ
れ、ｎ型エピタキシャル層２の表面には素子分離のため
のＬＯＣＯＳ３が形成されている。ＬＯＣＯＳ３の下部
にはｐ型不純物を含有する素子分離拡散層４が形成され
ており、素子分離拡散層４はｐ型半導体基板１に達して
いる。
【００７３】ｐ型半導体基板１の表層にｎ型埋め込み層
２０が形成され、その上部にｐ型コレクタ領域２１とな
るｐウェルが形成されている。ｎ型埋め込み層２０によ
り、ｐ型コレクタ領域２１とｐ型半導体基板１の間が電
気的に分離されている。ｐ型コレクタ領域２１の表層に
はｎ型ベース領域２２と、それに接続するグラフトベー
ス２２ａが形成されている。ｎ型ベース領域２２の表層
にｐ型エミッタ領域２３が形成されている。また、ｐ型
コレクタ領域２１の表層にはｎ型ベース領域２２および
グラフトベース２２ａと隔てて、コレクタ取り出し部分
２４が形成されている。コレクタ取り出し部分２４はｐ
型コレクタ領域２１よりも高濃度のｐ型不純物を含有す
る。
２０が形成され、その上部にｐ型コレクタ領域２１とな
るｐウェルが形成されている。ｎ型埋め込み層２０によ
り、ｐ型コレクタ領域２１とｐ型半導体基板１の間が電
気的に分離されている。ｐ型コレクタ領域２１の表層に
はｎ型ベース領域２２と、それに接続するグラフトベー
ス２２ａが形成されている。ｎ型ベース領域２２の表層
にｐ型エミッタ領域２３が形成されている。また、ｐ型
コレクタ領域２１の表層にはｎ型ベース領域２２および
グラフトベース２２ａと隔てて、コレクタ取り出し部分
２４が形成されている。コレクタ取り出し部分２４はｐ
型コレクタ領域２１よりも高濃度のｐ型不純物を含有す
る。
【００７４】ｎ型エピタキシャル層２あるいはＬＯＣＯ
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。ベース取り出し部分、ｐ型エミ
ッタ領域２３およびコレクタ取り出し部分２４の上部の
シリコン酸化膜９には開口部が形成されている。ｐ型エ
ミッタ領域２３上の開口部にはｐ型ポリシリコンからな
るエミッタ取り出し電極２５が形成されている。同様
に、コレクタ取り出し部分２４上の開口部にはｐ型ポリ
シリコンからなるコレクタ取り出し電極２６が形成され
ている。
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。ベース取り出し部分、ｐ型エミ
ッタ領域２３およびコレクタ取り出し部分２４の上部の
シリコン酸化膜９には開口部が形成されている。ｐ型エ
ミッタ領域２３上の開口部にはｐ型ポリシリコンからな
るエミッタ取り出し電極２５が形成されている。同様
に、コレクタ取り出し部分２４上の開口部にはｐ型ポリ
シリコンからなるコレクタ取り出し電極２６が形成され
ている。
【００７５】エミッタ取り出し電極２５およびコレクタ
取り出し電極２６あるいはシリコン酸化膜９の上部に
は、第２〜第４の絶縁膜としてＮＳＧ膜１１ａ、ＰＳＧ
膜１１ｂおよびＮＳＧ膜１１ｃの積層膜が形成されてい
る。ベース取り出し部分、エミッタ取り出し電極２５お
よびコレクタ取り出し電極２６上のＮＳＧ／ＰＳＧ／Ｎ
ＳＧ積層膜１１ａ、１１ｂ、１１ｃには開口部が設けら
れ、それぞれ電極１３が形成されている。
取り出し電極２６あるいはシリコン酸化膜９の上部に
は、第２〜第４の絶縁膜としてＮＳＧ膜１１ａ、ＰＳＧ
膜１１ｂおよびＮＳＧ膜１１ｃの積層膜が形成されてい
る。ベース取り出し部分、エミッタ取り出し電極２５お
よびコレクタ取り出し電極２６上のＮＳＧ／ＰＳＧ／Ｎ
ＳＧ積層膜１１ａ、１１ｂ、１１ｃには開口部が設けら
れ、それぞれ電極１３が形成されている。
【００７６】次に、上記の本実施形態の半導体装置の製
造方法を説明する。まず、図１０（ｂ）に示すように、
ｐ型半導体基板１の表層にｎ型埋め込み層２０を形成す
る。ｎ型埋め込み層２０を形成するには、実施形態１の
Ｖ−ｎｐｎのｎ型コレクタ埋め込み層５を形成する場合
と同様に、酸化膜をマスクとしてＳｂ2 Ｏ3 を約１２０
０℃で気相拡散させる。その後、酸化膜を除去する。本
実施形態のＶ−ｐｎｐを実施形態１のＶ−ｎｐｎと同一
基板上に混載する場合、Ｖ−ｎｐｎのｎ型コレクタ埋め
込み層５と、Ｖ−ｐｎｐのｎ型埋め込み層２０は同時に
形成することが可能である。
造方法を説明する。まず、図１０（ｂ）に示すように、
ｐ型半導体基板１の表層にｎ型埋め込み層２０を形成す
る。ｎ型埋め込み層２０を形成するには、実施形態１の
Ｖ−ｎｐｎのｎ型コレクタ埋め込み層５を形成する場合
と同様に、酸化膜をマスクとしてＳｂ2 Ｏ3 を約１２０
０℃で気相拡散させる。その後、酸化膜を除去する。本
実施形態のＶ−ｐｎｐを実施形態１のＶ−ｎｐｎと同一
基板上に混載する場合、Ｖ−ｎｐｎのｎ型コレクタ埋め
込み層５と、Ｖ−ｐｎｐのｎ型埋め込み層２０は同時に
形成することが可能である。
【００７７】次に、図１１（ａ）に示すように実施形態
１と同様に、ｐ型半導体基板１上にｎ型エピタキシャル
層２を形成し、ｎ型エピタキシャル層２の表面にＬＯＣ
ＯＳ３を形成する。さらに、ＬＯＣＯＳ３のバーズヘッ
ドにエッチングを行い、ＬＯＣＯＳ３を平坦化する。続
いて、ｎ型埋め込み層２０上部のｎ型エピタキシャル層
とＬＯＣＯＳ３部分に、フォトレジストをマスクとして
ｐ型不純物をイオン注入し、ｐ型コレクタ領域２１と素
子分離拡散層４を形成する。
１と同様に、ｐ型半導体基板１上にｎ型エピタキシャル
層２を形成し、ｎ型エピタキシャル層２の表面にＬＯＣ
ＯＳ３を形成する。さらに、ＬＯＣＯＳ３のバーズヘッ
ドにエッチングを行い、ＬＯＣＯＳ３を平坦化する。続
いて、ｎ型埋め込み層２０上部のｎ型エピタキシャル層
とＬＯＣＯＳ３部分に、フォトレジストをマスクとして
ｐ型不純物をイオン注入し、ｐ型コレクタ領域２１と素
子分離拡散層４を形成する。
【００７８】次に、図１１（ｂ）に示すように、ｐ型コ
レクタ領域２１の表層にｎ型ベース領域２２およびグラ
フトベース２２ａを形成する。その後、ＣＶＤにより全
面に厚さ５０〜２００ｎｍ程度のシリコン酸化膜９を形
成する。次に、図１２（ａ）に示すように、フォトレジ
スト（不図示）をマスクとしてシリコン酸化膜９にエッ
チングを行い、エミッタ形成領域とコレクタ取り出し部
分に開口部３６を形成する。続いて、開口部３６内を含
む全面に例えばＣＶＤによりポリシリコン層１０ａを形
成する。ポリシリコン層１０ａにはｐ型不純物として例
えばＢＦ2 をイオンエネルギー２０〜１００ｋｅＶ、ド
ーズ量１×１０15〜１×１０16ａｔｏｍｓ／ｃｍ2 の条
件でイオン注入する。
レクタ領域２１の表層にｎ型ベース領域２２およびグラ
フトベース２２ａを形成する。その後、ＣＶＤにより全
面に厚さ５０〜２００ｎｍ程度のシリコン酸化膜９を形
成する。次に、図１２（ａ）に示すように、フォトレジ
スト（不図示）をマスクとしてシリコン酸化膜９にエッ
チングを行い、エミッタ形成領域とコレクタ取り出し部
分に開口部３６を形成する。続いて、開口部３６内を含
む全面に例えばＣＶＤによりポリシリコン層１０ａを形
成する。ポリシリコン層１０ａにはｐ型不純物として例
えばＢＦ2 をイオンエネルギー２０〜１００ｋｅＶ、ド
ーズ量１×１０15〜１×１０16ａｔｏｍｓ／ｃｍ2 の条
件でイオン注入する。
【００７９】次に、図１２（ｂ）に示すように、ポリシ
リコン層１０ａにエッチングを行い、エミッタ取り出し
電極２５およびコレクタ取り出し電極２６を形成する。
本実施形態のＶ−ｐｎｐを実施形態１のＶ−ｎｐｎと同
一基板上に混載する場合、Ｖ−ｎｐｎのｐ型ベース電極
１０と、Ｖ−ｐｎｐのエミッタ取り出し電極２５および
コレクタ取り出し電極２６は同時に形成することが可能
である。また、本実施形態のＶ−ｐｎｐを実施形態２の
Ｌ−ｐｎｐと同一基板上に混載する場合、Ｌ−ｐｎｐの
エミッタ取り出し電極１８およびコレクタ取り出し電極
１９と、Ｖ−ｐｎｐのエミッタ取り出し電極２５および
コレクタ取り出し電極２６は同時に形成することが可能
である。
リコン層１０ａにエッチングを行い、エミッタ取り出し
電極２５およびコレクタ取り出し電極２６を形成する。
本実施形態のＶ−ｐｎｐを実施形態１のＶ−ｎｐｎと同
一基板上に混載する場合、Ｖ−ｎｐｎのｐ型ベース電極
１０と、Ｖ−ｐｎｐのエミッタ取り出し電極２５および
コレクタ取り出し電極２６は同時に形成することが可能
である。また、本実施形態のＶ−ｐｎｐを実施形態２の
Ｌ−ｐｎｐと同一基板上に混載する場合、Ｌ−ｐｎｐの
エミッタ取り出し電極１８およびコレクタ取り出し電極
１９と、Ｖ−ｐｎｐのエミッタ取り出し電極２５および
コレクタ取り出し電極２６は同時に形成することが可能
である。
【００８０】次に、図１３（ａ）に示すように、全面に
ＮＳＧ膜１１ａ、ＰＳＧ膜１１ｂおよびＮＳＧ膜１１ｃ
を順次積層する。各層の厚さは例えばＮＳＧ膜１１ａを
１００ｎｍ、ＰＳＧ膜１１ｂを５０ｎｍ、ＮＳＧ膜１１
ｃを２５０ｎｍとする。ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜
１１ａ、１１ｂ、１１ｃは、例えば３回の異なるＣＶＤ
プロセスや、リンの供給量を途中で変化させる１回のＣ
ＶＤプロセスにより形成することができる。また、ＰＳ
Ｇ膜１１ｂをＢＰＳＧ膜に変更しても、同様なゲッタリ
ング能力によりオートドープを防止することができる。
ＮＳＧ膜１１ａ、ＰＳＧ膜１１ｂおよびＮＳＧ膜１１ｃ
を順次積層する。各層の厚さは例えばＮＳＧ膜１１ａを
１００ｎｍ、ＰＳＧ膜１１ｂを５０ｎｍ、ＮＳＧ膜１１
ｃを２５０ｎｍとする。ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜
１１ａ、１１ｂ、１１ｃは、例えば３回の異なるＣＶＤ
プロセスや、リンの供給量を途中で変化させる１回のＣ
ＶＤプロセスにより形成することができる。また、ＰＳ
Ｇ膜１１ｂをＢＰＳＧ膜に変更しても、同様なゲッタリ
ング能力によりオートドープを防止することができる。
【００８１】次に、図１３（ｂ）に示すように、例えば
９００〜１０００℃、１０〜６０分の熱処理を窒素雰囲
気中で行うことにより、エミッタ取り出し電極２５から
ｎ型ベース領域２２にｐ型不純物を拡散させ、ｐ型エミ
ッタ領域２３を形成する。同時に、コレクタ取り出し電
極２６からｐ型コレクタ領域２１にｐ型不純物を拡散さ
せ、コレクタ取り出し部分２４を形成する。本実施形態
のＶ−ｐｎｐを実施形態１のＶ−ｎｐｎと同一基板上に
混載する場合、Ｖ−ｎｐｎのグラフトベース６ａと、Ｖ
−ｐｎｐのｐ型エミッタ領域２３およびコレクタ取り出
し部分２４は同時に形成することが可能である。
９００〜１０００℃、１０〜６０分の熱処理を窒素雰囲
気中で行うことにより、エミッタ取り出し電極２５から
ｎ型ベース領域２２にｐ型不純物を拡散させ、ｐ型エミ
ッタ領域２３を形成する。同時に、コレクタ取り出し電
極２６からｐ型コレクタ領域２１にｐ型不純物を拡散さ
せ、コレクタ取り出し部分２４を形成する。本実施形態
のＶ−ｐｎｐを実施形態１のＶ−ｎｐｎと同一基板上に
混載する場合、Ｖ−ｎｐｎのグラフトベース６ａと、Ｖ
−ｐｎｐのｐ型エミッタ領域２３およびコレクタ取り出
し部分２４は同時に形成することが可能である。
【００８２】その後、グラフトベース２２ａ、エミッタ
取り出し電極２５およびコレクタ取り出し電極２６上の
ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１ｂ、１１ｃ
にＲＩＥを行い、開口部を形成する。これらの開口部に
実施形態１と同様に、例えばバリアメタル層と金属層を
含む電極１３を形成することにより、図１０（ａ）に示
す半導体装置が得られる。
取り出し電極２５およびコレクタ取り出し電極２６上の
ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１ｂ、１１ｃ
にＲＩＥを行い、開口部を形成する。これらの開口部に
実施形態１と同様に、例えばバリアメタル層と金属層を
含む電極１３を形成することにより、図１０（ａ）に示
す半導体装置が得られる。
【００８３】（実施形態４）図１４（ａ）は本実施形態
の半導体装置の断面図であり、縦型ｐｎｐトランジスタ
（Ｓ−ｐｎｐ）を示す。図１４（ａ）に示すように、ｐ
型半導体基板１上にｎ型エピタキシャル層２が形成さ
れ、ｎ型エピタキシャル層２の表面には素子分離のため
のＬＯＣＯＳ３が形成されている。ＬＯＣＯＳ３の下部
にはｐ型不純物を含有する素子分離拡散層４が形成され
ており、素子分離拡散層４はｐ型半導体基板１に達して
いる。
の半導体装置の断面図であり、縦型ｐｎｐトランジスタ
（Ｓ−ｐｎｐ）を示す。図１４（ａ）に示すように、ｐ
型半導体基板１上にｎ型エピタキシャル層２が形成さ
れ、ｎ型エピタキシャル層２の表面には素子分離のため
のＬＯＣＯＳ３が形成されている。ＬＯＣＯＳ３の下部
にはｐ型不純物を含有する素子分離拡散層４が形成され
ており、素子分離拡散層４はｐ型半導体基板１に達して
いる。
【００８４】ｎ型エピタキシャル層２にｐ型コレクタ領
域２１が形成され、ｐ型コレクタ領域２１の一部はｐ型
半導体基板１の表面に達している。また、ｎ型エピタキ
シャル層２にｎ型ベース領域２２およびグラフトベース
２２ａが形成され、ｎ型ベース領域２２の一部はｐ型コ
レクタ領域２１の上部に形成されている。ｐ型コレクタ
領域２１上部のｎ型ベース領域２２の表層にｐ型エミッ
タ領域２３が形成されている。また、ｐ型コレクタ領域
２１の表層にはコレクタ取り出し部分２４が形成されて
いる。コレクタ取り出し部分２４はｐ型コレクタ領域２
１よりも高濃度のｐ型不純物を含有する。
域２１が形成され、ｐ型コレクタ領域２１の一部はｐ型
半導体基板１の表面に達している。また、ｎ型エピタキ
シャル層２にｎ型ベース領域２２およびグラフトベース
２２ａが形成され、ｎ型ベース領域２２の一部はｐ型コ
レクタ領域２１の上部に形成されている。ｐ型コレクタ
領域２１上部のｎ型ベース領域２２の表層にｐ型エミッ
タ領域２３が形成されている。また、ｐ型コレクタ領域
２１の表層にはコレクタ取り出し部分２４が形成されて
いる。コレクタ取り出し部分２４はｐ型コレクタ領域２
１よりも高濃度のｐ型不純物を含有する。
【００８５】ｎ型エピタキシャル層２あるいはＬＯＣＯ
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。図１０（ａ）に示すＶ−ｐｎｐ
と同様に、ベース取り出し部分、ｐ型エミッタ領域２３
およびコレクタ取り出し部分２４の上部のシリコン酸化
膜９には開口部が形成されている。ｐ型エミッタ領域２
３上の開口部にはｐ型ポリシリコンからなるエミッタ取
り出し電極２５が形成されている。同様に、コレクタ取
り出し部分２４上の開口部にはｐ型ポリシリコンからな
るコレクタ取り出し電極２６が形成されている。
Ｓ３の上部には第１の絶縁膜として例えばシリコン酸化
膜９が形成されている。図１０（ａ）に示すＶ−ｐｎｐ
と同様に、ベース取り出し部分、ｐ型エミッタ領域２３
およびコレクタ取り出し部分２４の上部のシリコン酸化
膜９には開口部が形成されている。ｐ型エミッタ領域２
３上の開口部にはｐ型ポリシリコンからなるエミッタ取
り出し電極２５が形成されている。同様に、コレクタ取
り出し部分２４上の開口部にはｐ型ポリシリコンからな
るコレクタ取り出し電極２６が形成されている。
【００８６】エミッタ取り出し電極２５およびコレクタ
取り出し電極２６あるいはシリコン酸化膜９の上部に
は、第２〜第４の絶縁膜としてＮＳＧ膜１１ａ、ＰＳＧ
膜１１ｂおよびＮＳＧ膜１１ｃの積層膜が形成されてい
る。ベース取り出し部分、エミッタ取り出し電極２５お
よびコレクタ取り出し電極２６上のＮＳＧ／ＰＳＧ／Ｎ
ＳＧ積層膜１１ａ、１１ｂ、１１ｃには開口部が設けら
れ、それぞれ電極１３が形成されている。
取り出し電極２６あるいはシリコン酸化膜９の上部に
は、第２〜第４の絶縁膜としてＮＳＧ膜１１ａ、ＰＳＧ
膜１１ｂおよびＮＳＧ膜１１ｃの積層膜が形成されてい
る。ベース取り出し部分、エミッタ取り出し電極２５お
よびコレクタ取り出し電極２６上のＮＳＧ／ＰＳＧ／Ｎ
ＳＧ積層膜１１ａ、１１ｂ、１１ｃには開口部が設けら
れ、それぞれ電極１３が形成されている。
【００８７】次に、上記の本実施形態の半導体装置の製
造方法を説明する。まず、図１４（ｂ）に示すように、
ｐ型半導体基板１上にｎ型エピタキシャル層２を形成
し、ｎ型エピタキシャル層２の表面にＬＯＣＯＳ３を形
成する。これらの部分は実施形態１と同様にして形成す
ることができる。
造方法を説明する。まず、図１４（ｂ）に示すように、
ｐ型半導体基板１上にｎ型エピタキシャル層２を形成
し、ｎ型エピタキシャル層２の表面にＬＯＣＯＳ３を形
成する。これらの部分は実施形態１と同様にして形成す
ることができる。
【００８８】次に、図１５（ａ）に示すように、ｐ型コ
レクタ領域２１および素子分離拡散層４を形成する。こ
れらの部分を形成するには、フォトレジスト（不図示）
をマスクとして例えばホウ素をイオンエネルギー２００
〜５００ｋｅＶ、ドーズ量１×１０13〜１×１０14ａｔ
ｏｍｓ／ｃｍ2 の条件でイオン注入する。その後、フォ
トレジストを除去する。
レクタ領域２１および素子分離拡散層４を形成する。こ
れらの部分を形成するには、フォトレジスト（不図示）
をマスクとして例えばホウ素をイオンエネルギー２００
〜５００ｋｅＶ、ドーズ量１×１０13〜１×１０14ａｔ
ｏｍｓ／ｃｍ2 の条件でイオン注入する。その後、フォ
トレジストを除去する。
【００８９】次に、図１５（ｂ）に示すように、ｎ型エ
ピタキシャル層２にｎ型ベース領域２２を形成する。ｎ
型ベース領域２２を形成するには、フォトレジスト（不
図示）をマスクとして例えばリンをイオン注入する。そ
の後、フォトレジストを除去する。続いて、グラフトベ
ースを形成するためのフォトレジスト（不図示）を形成
し、フォトレジストをマスクとして例えばヒ素をイオン
エネルギー３０〜７０ｋｅＶ、ドーズ量１×１０15〜１
×１０16ａｔｏｍｓ／ｃｍ2 の条件でイオン注入する。
これにより、ｎ型ベース領域２２に接続するグラフトベ
ース２２ａが形成される。その後、フォトレジストを除
去する。
ピタキシャル層２にｎ型ベース領域２２を形成する。ｎ
型ベース領域２２を形成するには、フォトレジスト（不
図示）をマスクとして例えばリンをイオン注入する。そ
の後、フォトレジストを除去する。続いて、グラフトベ
ースを形成するためのフォトレジスト（不図示）を形成
し、フォトレジストをマスクとして例えばヒ素をイオン
エネルギー３０〜７０ｋｅＶ、ドーズ量１×１０15〜１
×１０16ａｔｏｍｓ／ｃｍ2 の条件でイオン注入する。
これにより、ｎ型ベース領域２２に接続するグラフトベ
ース２２ａが形成される。その後、フォトレジストを除
去する。
【００９０】次に、図１５（ｃ）に示すように、ＣＶＤ
により全面に厚さ５０〜２００ｎｍ程度のシリコン酸化
膜９を形成する。さらに、フォトレジスト（不図示）を
マスクとしてシリコン酸化膜９にエッチングを行い、エ
ミッタ形成領域とコレクタ取り出し部分に開口部３６を
形成する。続いて、開口部３６内を含む全面に例えばＣ
ＶＤによりポリシリコン層１０ａを形成する。ポリシリ
コン層１０ａにはｐ型不純物として例えばＢＦ2 をイオ
ンエネルギー２０〜１００ｋｅＶ、ドーズ量１×１０15
〜１×１０16ａｔｏｍｓ／ｃｍ2 の条件でイオン注入す
る。
により全面に厚さ５０〜２００ｎｍ程度のシリコン酸化
膜９を形成する。さらに、フォトレジスト（不図示）を
マスクとしてシリコン酸化膜９にエッチングを行い、エ
ミッタ形成領域とコレクタ取り出し部分に開口部３６を
形成する。続いて、開口部３６内を含む全面に例えばＣ
ＶＤによりポリシリコン層１０ａを形成する。ポリシリ
コン層１０ａにはｐ型不純物として例えばＢＦ2 をイオ
ンエネルギー２０〜１００ｋｅＶ、ドーズ量１×１０15
〜１×１０16ａｔｏｍｓ／ｃｍ2 の条件でイオン注入す
る。
【００９１】次に、図１６（ａ）に示すように、ポリシ
リコン層１０ａにエッチングを行い、エミッタ取り出し
電極２５およびコレクタ取り出し電極２６を形成する。
本実施形態のＳ−ｐｎｐを実施形態１のＶ−ｎｐｎと同
一基板上に混載する場合、Ｖ−ｎｐｎのｐ型ベース電極
１０と、Ｓ−ｐｎｐのエミッタ取り出し電極２５および
コレクタ取り出し電極２６は同時に形成することが可能
である。また、本実施形態のＳ−ｐｎｐを実施形態２の
Ｌ−ｐｎｐと同一基板上に混載する場合、Ｌ−ｐｎｐの
エミッタ取り出し電極１８およびコレクタ取り出し電極
１９と、Ｓ−ｐｎｐのエミッタ取り出し電極２５および
コレクタ取り出し電極２６は同時に形成することが可能
である。
リコン層１０ａにエッチングを行い、エミッタ取り出し
電極２５およびコレクタ取り出し電極２６を形成する。
本実施形態のＳ−ｐｎｐを実施形態１のＶ−ｎｐｎと同
一基板上に混載する場合、Ｖ−ｎｐｎのｐ型ベース電極
１０と、Ｓ−ｐｎｐのエミッタ取り出し電極２５および
コレクタ取り出し電極２６は同時に形成することが可能
である。また、本実施形態のＳ−ｐｎｐを実施形態２の
Ｌ−ｐｎｐと同一基板上に混載する場合、Ｌ−ｐｎｐの
エミッタ取り出し電極１８およびコレクタ取り出し電極
１９と、Ｓ−ｐｎｐのエミッタ取り出し電極２５および
コレクタ取り出し電極２６は同時に形成することが可能
である。
【００９２】さらに、全面にＮＳＧ膜１１ａ、ＰＳＧ膜
１１ｂおよびＮＳＧ膜１１ｃを順次積層する。各層の厚
さは例えばＮＳＧ膜１１ａを１００ｎｍ、ＰＳＧ膜１１
ｂを５０ｎｍ、ＮＳＧ膜１１ｃを２５０ｎｍとする。Ｎ
ＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１ｂ、１１ｃ
は、例えば３回の異なるＣＶＤプロセスや、リンの供給
量を途中で変化させる１回のＣＶＤプロセスにより形成
することができる。また、ＰＳＧ膜１１ｂをＢＰＳＧ膜
に変更しても、同様なゲッタリング能力によりオートド
ープを防止することができる。
１１ｂおよびＮＳＧ膜１１ｃを順次積層する。各層の厚
さは例えばＮＳＧ膜１１ａを１００ｎｍ、ＰＳＧ膜１１
ｂを５０ｎｍ、ＮＳＧ膜１１ｃを２５０ｎｍとする。Ｎ
ＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１ｂ、１１ｃ
は、例えば３回の異なるＣＶＤプロセスや、リンの供給
量を途中で変化させる１回のＣＶＤプロセスにより形成
することができる。また、ＰＳＧ膜１１ｂをＢＰＳＧ膜
に変更しても、同様なゲッタリング能力によりオートド
ープを防止することができる。
【００９３】次に、図１６（ｂ）に示すように、例えば
９００〜１０００℃、１０〜６０分の熱処理を窒素雰囲
気中で行うことにより、エミッタ取り出し電極２５から
ｎ型ベース領域２２にｐ型不純物を拡散させ、ｐ型エミ
ッタ領域２３を形成する。同時に、コレクタ取り出し電
極２６からｎ型エピタキシャル層２にｐ型不純物を拡散
させ、ｐ型コレクタ領域２１をコレクタ取り出し電極２
６に接続させる。また、コレクタ取り出し電極２６の近
傍にコレクタ取り出し部分２４を形成する。本実施形態
のＳ−ｐｎｐを実施形態１のＶ−ｎｐｎと同一基板上に
混載する場合、Ｖ−ｎｐｎのグラフトベース６ａと、Ｓ
−ｐｎｐのｐ型エミッタ領域２３およびコレクタ取り出
し部分２４は同時に形成することが可能である。
９００〜１０００℃、１０〜６０分の熱処理を窒素雰囲
気中で行うことにより、エミッタ取り出し電極２５から
ｎ型ベース領域２２にｐ型不純物を拡散させ、ｐ型エミ
ッタ領域２３を形成する。同時に、コレクタ取り出し電
極２６からｎ型エピタキシャル層２にｐ型不純物を拡散
させ、ｐ型コレクタ領域２１をコレクタ取り出し電極２
６に接続させる。また、コレクタ取り出し電極２６の近
傍にコレクタ取り出し部分２４を形成する。本実施形態
のＳ−ｐｎｐを実施形態１のＶ−ｎｐｎと同一基板上に
混載する場合、Ｖ−ｎｐｎのグラフトベース６ａと、Ｓ
−ｐｎｐのｐ型エミッタ領域２３およびコレクタ取り出
し部分２４は同時に形成することが可能である。
【００９４】その後、グラフトベース２２ａ、エミッタ
取り出し電極２５およびコレクタ取り出し電極２６上の
ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１ｂ、１１ｃ
にＲＩＥを行い、開口部を形成する。これらの開口部に
実施形態１と同様に、例えばバリアメタル層と金属層を
含む電極１３を形成することにより、図１４（ａ）に示
す半導体装置が得られる。
取り出し電極２５およびコレクタ取り出し電極２６上の
ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１ｂ、１１ｃ
にＲＩＥを行い、開口部を形成する。これらの開口部に
実施形態１と同様に、例えばバリアメタル層と金属層を
含む電極１３を形成することにより、図１４（ａ）に示
す半導体装置が得られる。
【００９５】（実施形態５）図１７（ａ）は本実施形態
の半導体装置の断面図であり、ＭＩＳ構造の容量素子
（ＭＩＳ−Ｃ）を示す。図１７（ａ）に示すように、ｐ
型半導体基板１上にｎ型エピタキシャル層２が形成さ
れ、ｎ型エピタキシャル層２の表面には素子分離のため
のＬＯＣＯＳ３が形成されている。ＬＯＣＯＳ３の下部
にはｐ型不純物を含有する素子分離拡散層４が形成され
ており、素子分離拡散層４はｐ型半導体基板１に達して
いる。
の半導体装置の断面図であり、ＭＩＳ構造の容量素子
（ＭＩＳ−Ｃ）を示す。図１７（ａ）に示すように、ｐ
型半導体基板１上にｎ型エピタキシャル層２が形成さ
れ、ｎ型エピタキシャル層２の表面には素子分離のため
のＬＯＣＯＳ３が形成されている。ＬＯＣＯＳ３の下部
にはｐ型不純物を含有する素子分離拡散層４が形成され
ており、素子分離拡散層４はｐ型半導体基板１に達して
いる。
【００９６】ｎ型エピタキシャル層２に、ｎ型不純物が
拡散された下部電極層２７が形成されている。ｎ型エピ
タキシャル層２あるいはＬＯＣＯＳ３の上部には第１の
絶縁膜として例えばシリコン酸化膜９が形成されてい
る。下部電極層２７上部のシリコン酸化膜９に形成され
た開口部およびその周囲のシリコン酸化膜９上に、例え
ばシリコン窒化膜からなるキャパシタ誘電体層２８が形
成されている。
拡散された下部電極層２７が形成されている。ｎ型エピ
タキシャル層２あるいはＬＯＣＯＳ３の上部には第１の
絶縁膜として例えばシリコン酸化膜９が形成されてい
る。下部電極層２７上部のシリコン酸化膜９に形成され
た開口部およびその周囲のシリコン酸化膜９上に、例え
ばシリコン窒化膜からなるキャパシタ誘電体層２８が形
成されている。
【００９７】キャパシタ誘電体層２８の上層にはｐ型ポ
リシリコン層からなる上部電極２９が形成されている。
上部電極２９あるいはシリコン酸化膜９の上部には、第
２〜第４の絶縁膜としてＮＳＧ膜１１ａ、ＰＳＧ膜１１
ｂおよびＮＳＧ膜１１ｃの積層膜が形成されている。
リシリコン層からなる上部電極２９が形成されている。
上部電極２９あるいはシリコン酸化膜９の上部には、第
２〜第４の絶縁膜としてＮＳＧ膜１１ａ、ＰＳＧ膜１１
ｂおよびＮＳＧ膜１１ｃの積層膜が形成されている。
【００９８】上部電極２９上のＮＳＧ／ＰＳＧ／ＮＳＧ
積層膜１１ａ、１１ｂ、１１ｃには開口部が形成され、
開口部内には上部電極２９に接続する配線３０が形成さ
れている。また、キャパシタ誘電体層２８や上部電極２
９以外の部分の下部電極層２７上のＮＳＧ／ＰＳＧ／Ｎ
ＳＧ積層膜１１ａ、１１ｂ、１１ｃにも開口部が形成さ
れ、開口部内には下部電極層２７に接続する配線３０が
形成されている。
積層膜１１ａ、１１ｂ、１１ｃには開口部が形成され、
開口部内には上部電極２９に接続する配線３０が形成さ
れている。また、キャパシタ誘電体層２８や上部電極２
９以外の部分の下部電極層２７上のＮＳＧ／ＰＳＧ／Ｎ
ＳＧ積層膜１１ａ、１１ｂ、１１ｃにも開口部が形成さ
れ、開口部内には下部電極層２７に接続する配線３０が
形成されている。
【００９９】次に、上記の本実施形態の半導体装置の製
造方法を説明する。まず、図１７（ｂ）に示すように、
ｐ型半導体基板１上にｎ型エピタキシャル層２を形成
し、ｎ型エピタキシャル層２の表面にＬＯＣＯＳ３を形
成する。これらの部分は実施形態１と同様にして形成す
ることができる。
造方法を説明する。まず、図１７（ｂ）に示すように、
ｐ型半導体基板１上にｎ型エピタキシャル層２を形成
し、ｎ型エピタキシャル層２の表面にＬＯＣＯＳ３を形
成する。これらの部分は実施形態１と同様にして形成す
ることができる。
【０１００】次に、図１８（ａ）に示すように、ｎ型エ
ピタキシャル層２に下部電極層２７を形成する。下部電
極層２７を形成するには、フォトレジストをマスクとし
て例えばリンをイオンエネルギー５０ｋｅＶ、ドーズ量
５×１０15ａｔｏｍｓ／ｃｍ 2 の条件でイオン注入す
る。その後、例えば１０００℃、３０分程度の熱処理を
行って不純物を拡散させる。
ピタキシャル層２に下部電極層２７を形成する。下部電
極層２７を形成するには、フォトレジストをマスクとし
て例えばリンをイオンエネルギー５０ｋｅＶ、ドーズ量
５×１０15ａｔｏｍｓ／ｃｍ 2 の条件でイオン注入す
る。その後、例えば１０００℃、３０分程度の熱処理を
行って不純物を拡散させる。
【０１０１】本実施形態のＭＩＳ−Ｃを実施形態１のＶ
−ｎｐｎと同一基板上に混載する場合、Ｖ−ｎｐｎのコ
レクタプラグ領域８とＭＩＳ−Ｃの下部電極層２７は同
時に形成することが可能である。その後、実施形態１と
同様にＬＯＣＯＳ３のバーズヘッドにエッチングを行
い、ＬＯＣＯＳ３を平坦化する。
−ｎｐｎと同一基板上に混載する場合、Ｖ−ｎｐｎのコ
レクタプラグ領域８とＭＩＳ−Ｃの下部電極層２７は同
時に形成することが可能である。その後、実施形態１と
同様にＬＯＣＯＳ３のバーズヘッドにエッチングを行
い、ＬＯＣＯＳ３を平坦化する。
【０１０２】次に、図１８（ｂ）に示すように実施形態
１と同様に、ＬＯＣＯＳ３部分にｐ型不純物をイオン注
入し、素子分離拡散層４を形成する。次に、図１８
（ｃ）に示すように、ＣＶＤにより全面に厚さ５０〜２
００ｎｍ程度のシリコン酸化膜９を形成する。さらに、
フォトレジスト（不図示）をマスクとしてシリコン酸化
膜９にエッチングを行い、キャパシタ形成領域に開口部
３７を形成する。
１と同様に、ＬＯＣＯＳ３部分にｐ型不純物をイオン注
入し、素子分離拡散層４を形成する。次に、図１８
（ｃ）に示すように、ＣＶＤにより全面に厚さ５０〜２
００ｎｍ程度のシリコン酸化膜９を形成する。さらに、
フォトレジスト（不図示）をマスクとしてシリコン酸化
膜９にエッチングを行い、キャパシタ形成領域に開口部
３７を形成する。
【０１０３】次に、図１９（ａ）に示すように、開口部
３７内を含む全面にキャパシタ誘電体層としてシリコン
窒化膜２８ａを、例えば低圧ＣＶＤにより形成する。続
いて、図１９（ｂ）に示すように、フォトレジスト（不
図示）をマスクとしてシリコン窒化膜２８ａにエッチン
グを行い、キャパシタ誘電体層２８を形成する。さら
に、例えばＣＶＤにより全面にポリシリコン層１０ａを
形成する。ポリシリコン層１０ａにはｐ型不純物として
例えばＢＦ2 をイオンエネルギー２０〜１００ｋｅＶ、
ドーズ量１×１０15〜１×１０16ａｔｏｍｓ／ｃｍ2 の
条件でイオン注入する。
３７内を含む全面にキャパシタ誘電体層としてシリコン
窒化膜２８ａを、例えば低圧ＣＶＤにより形成する。続
いて、図１９（ｂ）に示すように、フォトレジスト（不
図示）をマスクとしてシリコン窒化膜２８ａにエッチン
グを行い、キャパシタ誘電体層２８を形成する。さら
に、例えばＣＶＤにより全面にポリシリコン層１０ａを
形成する。ポリシリコン層１０ａにはｐ型不純物として
例えばＢＦ2 をイオンエネルギー２０〜１００ｋｅＶ、
ドーズ量１×１０15〜１×１０16ａｔｏｍｓ／ｃｍ2 の
条件でイオン注入する。
【０１０４】次に、図１９（ｃ）に示すように、ポリシ
リコン層１０ａにエッチングを行い、上部電極２９を形
成する。本実施形態のＭＩＳ−Ｃを実施形態１のＶ−ｎ
ｐｎと同一基板上に混載する場合、Ｖ−ｎｐｎのｐ型ベ
ース電極１０と、ＭＩＳ−Ｃの上部電極２９は同時に形
成することが可能である。また、本実施形態のＭＩＳ−
Ｃを実施形態２のＬ−ｐｎｐと同一基板上に混載する場
合、Ｌ−ｐｎｐのエミッタ取り出し電極１８およびコレ
クタ取り出し電極１９と、ＭＩＳ−Ｃの上部電極２９は
同時に形成することが可能である。また、本実施形態の
ＭＩＳ−Ｃを実施形態３のＶ−ｐｎｐあるいは実施形態
４のＳ−ｐｎｐと同一基板上に混載する場合、Ｖ−ｐｎ
ｐあるいはＳ−ｐｎｐのエミッタ取り出し電極２５およ
びコレクタ取り出し電極２６と、ＭＩＳ−Ｃの上部電極
２９は同時に形成することが可能である。
リコン層１０ａにエッチングを行い、上部電極２９を形
成する。本実施形態のＭＩＳ−Ｃを実施形態１のＶ−ｎ
ｐｎと同一基板上に混載する場合、Ｖ−ｎｐｎのｐ型ベ
ース電極１０と、ＭＩＳ−Ｃの上部電極２９は同時に形
成することが可能である。また、本実施形態のＭＩＳ−
Ｃを実施形態２のＬ−ｐｎｐと同一基板上に混載する場
合、Ｌ−ｐｎｐのエミッタ取り出し電極１８およびコレ
クタ取り出し電極１９と、ＭＩＳ−Ｃの上部電極２９は
同時に形成することが可能である。また、本実施形態の
ＭＩＳ−Ｃを実施形態３のＶ−ｐｎｐあるいは実施形態
４のＳ−ｐｎｐと同一基板上に混載する場合、Ｖ−ｐｎ
ｐあるいはＳ−ｐｎｐのエミッタ取り出し電極２５およ
びコレクタ取り出し電極２６と、ＭＩＳ−Ｃの上部電極
２９は同時に形成することが可能である。
【０１０５】次に、図１９（ｃ）に示すように、全面に
ＮＳＧ膜１１ａ、ＰＳＧ膜１１ｂおよびＮＳＧ膜１１ｃ
を順次積層する。各層の厚さは例えばＮＳＧ膜１１ａを
１００ｎｍ、ＰＳＧ膜１１ｂを５０ｎｍ、ＮＳＧ膜１１
ｃを２５０ｎｍとする。ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜
１１ａ、１１ｂ、１１ｃは、例えば３回の異なるＣＶＤ
プロセスや、リンの供給量を途中で変化させる１回のＣ
ＶＤプロセスにより形成することができる。また、ＰＳ
Ｇ膜１１ｂをＢＰＳＧ膜に変更しても、同様なゲッタリ
ング能力によりオートドープを防止することができる。
ＮＳＧ膜１１ａ、ＰＳＧ膜１１ｂおよびＮＳＧ膜１１ｃ
を順次積層する。各層の厚さは例えばＮＳＧ膜１１ａを
１００ｎｍ、ＰＳＧ膜１１ｂを５０ｎｍ、ＮＳＧ膜１１
ｃを２５０ｎｍとする。ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜
１１ａ、１１ｂ、１１ｃは、例えば３回の異なるＣＶＤ
プロセスや、リンの供給量を途中で変化させる１回のＣ
ＶＤプロセスにより形成することができる。また、ＰＳ
Ｇ膜１１ｂをＢＰＳＧ膜に変更しても、同様なゲッタリ
ング能力によりオートドープを防止することができる。
【０１０６】その後、上部電極２９および下部電極層取
り出し部分の上部のＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１
ａ、１１ｂ、１１ｃにＲＩＥを行い、開口部を形成す
る。これらの開口部に実施形態１と同様に、例えばバリ
アメタル層と金属層を含む配線３０を形成することによ
り、図１７（ａ）に示す半導体装置が得られる。
り出し部分の上部のＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１
ａ、１１ｂ、１１ｃにＲＩＥを行い、開口部を形成す
る。これらの開口部に実施形態１と同様に、例えばバリ
アメタル層と金属層を含む配線３０を形成することによ
り、図１７（ａ）に示す半導体装置が得られる。
【０１０７】（実施形態６）図２０（ａ）は本実施形態
の半導体装置の断面図であり、ポリシリコン抵抗素子
（Ｐｏｌｙ−Ｒ）を示す。図２０（ａ）に示すように、
Ｐｏｌｙ−Ｒはｐ型半導体基板１上のＬＯＣＯＳ３部分
に形成される。ＬＯＣＯＳ３の下部にはｐ型不純物を含
有する素子分離拡散層４が形成されており、素子分離拡
散層４はｐ型半導体基板１に達している。
の半導体装置の断面図であり、ポリシリコン抵抗素子
（Ｐｏｌｙ−Ｒ）を示す。図２０（ａ）に示すように、
Ｐｏｌｙ−Ｒはｐ型半導体基板１上のＬＯＣＯＳ３部分
に形成される。ＬＯＣＯＳ３の下部にはｐ型不純物を含
有する素子分離拡散層４が形成されており、素子分離拡
散層４はｐ型半導体基板１に達している。
【０１０８】ＬＯＣＯＳ３上にシリコン酸化膜９を介し
てポリシリコン抵抗層３１が形成されている。ポリシリ
コン抵抗層３１はｎ型不純物を含有する。ポリシリコン
抵抗層３１はＮＳＧ膜１１ａ、ＰＳＧ膜１１ｂおよびＮ
ＳＧ膜１１ｃの積層膜により被覆されている。ポリシリ
コン抵抗層３１上のＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１
ａ、１１ｂ、１１ｃには開口部が形成され、開口部内に
はポリシリコン抵抗層３１に接続する配線３０が形成さ
れている。
てポリシリコン抵抗層３１が形成されている。ポリシリ
コン抵抗層３１はｎ型不純物を含有する。ポリシリコン
抵抗層３１はＮＳＧ膜１１ａ、ＰＳＧ膜１１ｂおよびＮ
ＳＧ膜１１ｃの積層膜により被覆されている。ポリシリ
コン抵抗層３１上のＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１
ａ、１１ｂ、１１ｃには開口部が形成され、開口部内に
はポリシリコン抵抗層３１に接続する配線３０が形成さ
れている。
【０１０９】次に、上記の本実施形態の半導体装置の製
造方法を説明する。まず、図２０（ｂ）に示すように、
ｐ型半導体基板１上にｎ型エピタキシャル層を形成し、
ｎ型エピタキシャル層の表面にＬＯＣＯＳ３を形成す
る。さらに、ＬＯＣＯＳ３下部に素子分離拡散層４を形
成する。次に、ＣＶＤにより全面に厚さ５０〜２００ｎ
ｍ程度のシリコン酸化膜９を形成する。その後、例えば
ＣＶＤにより全面にポリシリコン層１０ａを形成する。
これらの部分は実施形態１と同様にして形成することが
できる。ポリシリコン抵抗形成領域に開口を有するフォ
トレジスト３８を形成し、フォトレジスト３８をマスク
としてポリシリコン層１０ａに、例えばリンをイオン注
入する。その後、フォトレジスト３８を除去する。
造方法を説明する。まず、図２０（ｂ）に示すように、
ｐ型半導体基板１上にｎ型エピタキシャル層を形成し、
ｎ型エピタキシャル層の表面にＬＯＣＯＳ３を形成す
る。さらに、ＬＯＣＯＳ３下部に素子分離拡散層４を形
成する。次に、ＣＶＤにより全面に厚さ５０〜２００ｎ
ｍ程度のシリコン酸化膜９を形成する。その後、例えば
ＣＶＤにより全面にポリシリコン層１０ａを形成する。
これらの部分は実施形態１と同様にして形成することが
できる。ポリシリコン抵抗形成領域に開口を有するフォ
トレジスト３８を形成し、フォトレジスト３８をマスク
としてポリシリコン層１０ａに、例えばリンをイオン注
入する。その後、フォトレジスト３８を除去する。
【０１１０】次に、図２０（ｃ）に示すように、ポリシ
リコン層１０ａにエッチングを行って、ポリシリコン抵
抗層３１を形成する。続いて、全面にＮＳＧ膜１１ａ、
ＰＳＧ膜１１ｂおよびＮＳＧ膜１１ｃを順次積層する。
各層の厚さは例えばＮＳＧ膜１１ａを１００ｎｍ、ＰＳ
Ｇ膜１１ｂを５０ｎｍ、ＮＳＧ膜１１ｃを２５０ｎｍと
する。ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１ｂ、
１１ｃは、例えば３回の異なるＣＶＤプロセスや、リン
の供給量を途中で変化させる１回のＣＶＤプロセスによ
り形成することができる。また、ＰＳＧ膜１１ｂをＢＰ
ＳＧ膜に変更しても、同様なゲッタリング能力によりオ
ートドープを防止することができる。
リコン層１０ａにエッチングを行って、ポリシリコン抵
抗層３１を形成する。続いて、全面にＮＳＧ膜１１ａ、
ＰＳＧ膜１１ｂおよびＮＳＧ膜１１ｃを順次積層する。
各層の厚さは例えばＮＳＧ膜１１ａを１００ｎｍ、ＰＳ
Ｇ膜１１ｂを５０ｎｍ、ＮＳＧ膜１１ｃを２５０ｎｍと
する。ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１ｂ、
１１ｃは、例えば３回の異なるＣＶＤプロセスや、リン
の供給量を途中で変化させる１回のＣＶＤプロセスによ
り形成することができる。また、ＰＳＧ膜１１ｂをＢＰ
ＳＧ膜に変更しても、同様なゲッタリング能力によりオ
ートドープを防止することができる。
【０１１１】その後、ポリシリコン抵抗層３１上のＮＳ
Ｇ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１ｂ、１１ｃにＲ
ＩＥを行い、開口部を形成する。これらの開口部に実施
形態１と同様に、例えばバリアメタル層と金属層を含む
配線３０を形成することにより、図２０（ａ）に示す半
導体装置が得られる。
Ｇ／ＰＳＧ／ＮＳＧ積層膜１１ａ、１１ｂ、１１ｃにＲ
ＩＥを行い、開口部を形成する。これらの開口部に実施
形態１と同様に、例えばバリアメタル層と金属層を含む
配線３０を形成することにより、図２０（ａ）に示す半
導体装置が得られる。
【０１１２】上記の本発明の実施形態の半導体装置の製
造方法によれば、半導体装置の製造プロセスにおいてエ
ッチングを行う際、ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜をダ
メージの緩衝材として利用し、素子へのダメージを防止
することが可能となる。また、不純物のゲッタリング能
力を有するＰＳＧ膜を形成することにより、ポリシリコ
ン層への不純物のオートドープを防止することが可能と
なり、例えば、ベース／エミッタ接合に安定な浅い接合
を有するバイポーラトランジスタや、容量特性が安定化
されたキャパシタ素子、あるいは抵抗値が安定化された
抵抗素子を形成することが可能となる。一方、ＰＳＧ膜
がＮＳＧ膜に挟まれて形成されることにより、ＰＳＧ膜
からのオートドープは防止される。したがって、信頼性
の高い半導体装置を形成することが可能となる。
造方法によれば、半導体装置の製造プロセスにおいてエ
ッチングを行う際、ＮＳＧ／ＰＳＧ／ＮＳＧ積層膜をダ
メージの緩衝材として利用し、素子へのダメージを防止
することが可能となる。また、不純物のゲッタリング能
力を有するＰＳＧ膜を形成することにより、ポリシリコ
ン層への不純物のオートドープを防止することが可能と
なり、例えば、ベース／エミッタ接合に安定な浅い接合
を有するバイポーラトランジスタや、容量特性が安定化
されたキャパシタ素子、あるいは抵抗値が安定化された
抵抗素子を形成することが可能となる。一方、ＰＳＧ膜
がＮＳＧ膜に挟まれて形成されることにより、ＰＳＧ膜
からのオートドープは防止される。したがって、信頼性
の高い半導体装置を形成することが可能となる。
【０１１３】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、電界
効果トランジスタのゲート電極上に上記のＮＳＧ／ＰＳ
Ｇ／ＮＳＧ積層膜を形成することも可能である。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。
実施形態は、上記の説明に限定されない。例えば、電界
効果トランジスタのゲート電極上に上記のＮＳＧ／ＰＳ
Ｇ／ＮＳＧ積層膜を形成することも可能である。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。
【０１１４】
【発明の効果】本発明の半導体装置によれば、不純物の
オートドープによる素子特性の変動を防止することが可
能となる。また、本発明の半導体装置の製造方法によれ
ば、エッチングによるダメージや不純物のオートドープ
を防止して、信頼性の高い半導体装置を製造することが
可能となる。
オートドープによる素子特性の変動を防止することが可
能となる。また、本発明の半導体装置の製造方法によれ
ば、エッチングによるダメージや不純物のオートドープ
を防止して、信頼性の高い半導体装置を製造することが
可能となる。
【図１】（ａ）は本発明の実施形態１に係る半導体装置
（縦型ｎｐｎトランジスタの例）の断面図であり、
（ｂ）および（ｃ）は本発明の実施形態１に係る半導体
装置の製造方法の製造工程を示す断面図である。
（縦型ｎｐｎトランジスタの例）の断面図であり、
（ｂ）および（ｃ）は本発明の実施形態１に係る半導体
装置の製造方法の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は本発明の実施形態１に係る半
導体装置の製造方法の製造工程を示す断面図である。
導体装置の製造方法の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の実施形態１に係る半
導体装置の製造方法の製造工程を示す断面図である。
導体装置の製造方法の製造工程を示す断面図である。
【図４】（ａ）〜（ｃ）は本発明の実施形態１に係る半
導体装置の製造方法の製造工程を示す断面図である。
導体装置の製造方法の製造工程を示す断面図である。
【図５】（ａ）〜（ｃ）は本発明の実施形態１に係る半
導体装置の製造方法の製造工程を示す断面図である。
導体装置の製造方法の製造工程を示す断面図である。
【図６】（ａ）および（ｂ）は本発明の実施形態１に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。
る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図７】（ａ）は本発明の実施形態２に係る半導体装置
（横型ｐｎｐトランジスタの例）の断面図であり、
（ｂ）は本発明の実施形態２に係る半導体装置の製造方
法の製造工程を示す断面図である。
（横型ｐｎｐトランジスタの例）の断面図であり、
（ｂ）は本発明の実施形態２に係る半導体装置の製造方
法の製造工程を示す断面図である。
【図８】（ａ）および（ｂ）は本発明の実施形態２に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。
る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図９】（ａ）および（ｂ）は本発明の実施形態２に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。
る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図１０】（ａ）は本発明の実施形態３に係る半導体装
置（縦型ｐｎｐトランジスタの例）の断面図であり、
（ｂ）は本発明の実施形態３に係る半導体装置の製造方
法の製造工程を示す断面図である。
置（縦型ｐｎｐトランジスタの例）の断面図であり、
（ｂ）は本発明の実施形態３に係る半導体装置の製造方
法の製造工程を示す断面図である。
【図１１】（ａ）および（ｂ）は本発明の実施形態３に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図１２】（ａ）および（ｂ）は本発明の実施形態３に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図１３】（ａ）および（ｂ）は本発明の実施形態３に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図１４】（ａ）は本発明の実施形態４に係る半導体装
置（縦型ｐｎｐトランジスタの例）の断面図であり、
（ｂ）は本発明の実施形態４に係る半導体装置の製造方
法の製造工程を示す断面図である。
置（縦型ｐｎｐトランジスタの例）の断面図であり、
（ｂ）は本発明の実施形態４に係る半導体装置の製造方
法の製造工程を示す断面図である。
【図１５】（ａ）〜（ｃ）は本発明の実施形態４に係る
半導体装置の製造方法の製造工程を示す断面図である。
半導体装置の製造方法の製造工程を示す断面図である。
【図１６】（ａ）および（ｂ）は本発明の実施形態４に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図１７】（ａ）は本発明の実施形態５に係る半導体装
置（ＭＩＳ容量素子の例）の断面図であり、（ｂ）は本
発明の実施形態５に係る半導体装置の製造方法の製造工
程を示す断面図である。
置（ＭＩＳ容量素子の例）の断面図であり、（ｂ）は本
発明の実施形態５に係る半導体装置の製造方法の製造工
程を示す断面図である。
【図１８】（ａ）〜（ｃ）は本発明の実施形態５に係る
半導体装置の製造方法の製造工程を示す断面図である。
半導体装置の製造方法の製造工程を示す断面図である。
【図１９】（ａ）〜（ｃ）は本発明の実施形態５に係る
半導体装置の製造方法の製造工程を示す断面図である。
半導体装置の製造方法の製造工程を示す断面図である。
【図２０】（ａ）は本発明の実施形態６に係る半導体装
置（ポリシリコン抵抗素子の例）の断面図であり、
（ｂ）および（ｃ）は本発明の実施形態６に係る半導体
装置の製造方法の製造工程を示す断面図である。
置（ポリシリコン抵抗素子の例）の断面図であり、
（ｂ）および（ｃ）は本発明の実施形態６に係る半導体
装置の製造方法の製造工程を示す断面図である。
【図２１】従来の半導体装置（縦型ｎｐｎトランジスタ
の例）の断面図である。
の例）の断面図である。
【図２２】（ａ）は従来の半導体装置（横型ｐｎｐトラ
ンジスタの例）の断面図であり、（ｂ）は従来の半導体
装置（縦型ｐｎｐトランジスタの例）の断面図である。
ンジスタの例）の断面図であり、（ｂ）は従来の半導体
装置（縦型ｐｎｐトランジスタの例）の断面図である。
【図２３】（ａ）は従来の半導体装置（縦型ｐｎｐトラ
ンジスタの例）の断面図であり、（ｂ）は従来の半導体
装置（ＭＩＳ容量素子の例）の断面図である。
ンジスタの例）の断面図であり、（ｂ）は従来の半導体
装置（ＭＩＳ容量素子の例）の断面図である。
【図２４】従来の半導体装置（ポリシリコン抵抗素子の
例）の断面図である。
例）の断面図である。
１…ｐ型半導体基板、２…ｎ型エピタキシャル層、３…
ＬＯＣＯＳ、４…素子分離拡散層、５…（Ｖ−ｎｐｎ）
ｎ型コレクタ埋め込み層、６…（Ｖ−ｎｐｎ）ｐ型ベー
ス領域、６ａ…（Ｖ−ｎｐｎ）グラフトベース、７…
（Ｖ−ｎｐｎ）ｎ型エミッタ領域、８…（Ｖ−ｎｐｎ）
コレクタプラグ領域、９…シリコン酸化膜、９ａ…開口
部、１０…（Ｖ−ｎｐｎ）ｐ型ベース領域、１０ａ…ポ
リシリコン層、１１…シリコン酸化膜、１２…（Ｖ−ｎ
ｐｎ）ｎ型エミッタポリシリコン層、１３…電極、１４
…（Ｌ−ｐｎｐ）ｎ型ベース埋め込み層、１５…（Ｌ−
ｐｎｐ）ｐ型エミッタ領域、１６…（Ｌ−ｐｎｐ）ｐ型
コレクタ領域、１７…（Ｌ−ｐｎｐ）ベースプラグ領
域、１８…（Ｌ−ｐｎｐ）エミッタ取り出し電極、１９
…（Ｌ−ｐｎｐ）コレクタ取り出し電極、２０…（Ｖ−
ｐｎｐ）ｎ型埋め込み層、２１…（Ｖ−ｐｎｐ）ｐ型コ
レクタ領域、２２…（Ｖ−ｐｎｐ）ｎ型ベース領域、２
２ａ…（Ｖ−ｐｎｐ）グラフトベース、２３…（Ｖ−ｐ
ｎｐ）ｐ型エミッタ領域、２４…（Ｖ−ｐｎｐ）コレク
タ取り出し部分、２５…（Ｖ−ｐｎｐ）エミッタ電極、
２６…（Ｖ−ｐｎｐ）コレクタ取り出し電極、２７…
（ＭＩＳ−Ｃ）下部電極層、２８…（ＭＩＳ−Ｃ）キャ
パシタ誘電体層、２９…（ＭＩＳ−Ｃ）上部電極、３０
…配線、３１…ポリシリコン抵抗層、３２…エミッタ開
口部、３３…（Ｖ−ｎｐｎ）サイドウォール、９ａ、３
４〜３７…開口部、３８…フォトレジスト。
ＬＯＣＯＳ、４…素子分離拡散層、５…（Ｖ−ｎｐｎ）
ｎ型コレクタ埋め込み層、６…（Ｖ−ｎｐｎ）ｐ型ベー
ス領域、６ａ…（Ｖ−ｎｐｎ）グラフトベース、７…
（Ｖ−ｎｐｎ）ｎ型エミッタ領域、８…（Ｖ−ｎｐｎ）
コレクタプラグ領域、９…シリコン酸化膜、９ａ…開口
部、１０…（Ｖ−ｎｐｎ）ｐ型ベース領域、１０ａ…ポ
リシリコン層、１１…シリコン酸化膜、１２…（Ｖ−ｎ
ｐｎ）ｎ型エミッタポリシリコン層、１３…電極、１４
…（Ｌ−ｐｎｐ）ｎ型ベース埋め込み層、１５…（Ｌ−
ｐｎｐ）ｐ型エミッタ領域、１６…（Ｌ−ｐｎｐ）ｐ型
コレクタ領域、１７…（Ｌ−ｐｎｐ）ベースプラグ領
域、１８…（Ｌ−ｐｎｐ）エミッタ取り出し電極、１９
…（Ｌ−ｐｎｐ）コレクタ取り出し電極、２０…（Ｖ−
ｐｎｐ）ｎ型埋め込み層、２１…（Ｖ−ｐｎｐ）ｐ型コ
レクタ領域、２２…（Ｖ−ｐｎｐ）ｎ型ベース領域、２
２ａ…（Ｖ−ｐｎｐ）グラフトベース、２３…（Ｖ−ｐ
ｎｐ）ｐ型エミッタ領域、２４…（Ｖ−ｐｎｐ）コレク
タ取り出し部分、２５…（Ｖ−ｐｎｐ）エミッタ電極、
２６…（Ｖ−ｐｎｐ）コレクタ取り出し電極、２７…
（ＭＩＳ−Ｃ）下部電極層、２８…（ＭＩＳ−Ｃ）キャ
パシタ誘電体層、２９…（ＭＩＳ−Ｃ）上部電極、３０
…配線、３１…ポリシリコン抵抗層、３２…エミッタ開
口部、３３…（Ｖ−ｎｐｎ）サイドウォール、９ａ、３
４〜３７…開口部、３８…フォトレジスト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｐ 21/822 29/50 Ｂ 29/417 Ｆターム(参考） 4M104 AA01 BB01 BB40 CC01 DD55 DD78 DD81 DD92 EE06 EE12 EE15 FF13 GG06 GG09 GG13 HH20 5F003 BA12 BA97 BB06 BB07 BB08 BC08 BE07 BE08 BH93 BN01 BP09 BP12 BS06 BS08 BZ05 5F038 AC02 AC05 AC16 AC17 AR09 AR13 EZ12 5F058 BA11 BA20 BD02 BD04 BD06 BD07 BF02
Claims (19)
- 【請求項１】半導体基板上に形成された第１の絶縁膜
と、 少なくとも一部が前記第１の絶縁膜上に形成された半導
体層と、 前記半導体層上に形成されたノンドープドシリコン酸化
膜からなる第２の絶縁膜と、 前記第２の絶縁膜上に形成された、少なくともリンを含
有するシリコン酸化膜からなる第３の絶縁膜と、 前記第３の絶縁膜上に形成されたノンドープドシリコン
酸化膜からなる第４の絶縁膜とを有する半導体装置。 - 【請求項２】前記第３の絶縁膜はＰＳＧ（ｐｈｏｓｐｈ
ｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜からなる請求項１
記載の半導体装置。 - 【請求項３】前記第３の絶縁膜はＢＰＳＧ（ｂｏｒｏｐ
ｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜からな
る請求項１記載の半導体装置。 - 【請求項４】前記半導体層はポリシリコンからなる請求
項１記載の半導体装置。 - 【請求項５】第１導電型の前記半導体基板の表層に形成
された第２導電型コレクタ領域と、 前記第２導電型コレクタ領域の表層に形成された第１導
電型ベース領域と、 前記第１導電型ベース領域の表層に形成された第２導電
型エミッタ領域と、 少なくとも前記第２導電型エミッタ領域上の前記第１の
絶縁膜に形成された第１の開口部と、 前記第１の開口部内およびその周囲の前記第１の絶縁膜
上に形成された、前記半導体層からなるベース電極と、 前記第１の開口部内の前記ベース電極、前記第２、第３
および第４の絶縁膜に形成された第２の開口部と、 前記第２の開口部内およびその周囲の前記第４の絶縁膜
上に形成された、第２の半導体層からなるエミッタ取り
出し部分とを有する請求項１記載の半導体装置。 - 【請求項６】第１導電型の前記半導体基板の表層に形成
された第２導電型ベース領域と、 前記第２導電型ベース領域の表層に形成された第１導電
型コレクタ領域と、 前記第２導電型ベース領域の表層に前記第１導電型コレ
クタ領域と隔てて形成された第１導電型エミッタ領域
と、 前記第１導電型コレクタ領域上の前記第１の絶縁膜に形
成されたコレクタ開口部と、 前記第１導電型エミッタ領域上の前記第１の絶縁膜に形
成されたエミッタ開口部と、 前記コレクタ開口部内およびその周囲の前記第１の絶縁
膜上に形成された、前記半導体層からなるコレクタ取り
出し電極と、 前記エミッタ開口部内およびその周囲の前記第１の絶縁
膜上に形成された、前記半導体層からなるエミッタ取り
出し電極と、 前記第２導電型ベース領域上の前記第１、第２、第３お
よび第４の絶縁膜に形成されたコンタクトホールと、 前記コンタクトホールに形成されたベース電極とを有す
る請求項１記載の半導体装置。 - 【請求項７】第１導電型の前記半導体基板の表層に形成
された第２導電型不純物拡散層と、 前記第２導電型不純物拡散層の表層に形成された第１導
電型コレクタ領域と、 前記第１導電型コレクタ領域の表層に形成された第２導
電型ベース領域と、 前記第２導電型ベース領域の表層に形成された第１導電
型エミッタ領域と、 前記第１導電型コレクタ領域上の前記第１の絶縁膜に形
成されたコレクタ開口部と、 前記第１導電型エミッタ領域上の前記第１の絶縁膜に形
成されたエミッタ開口部と、 前記コレクタ開口部内およびその周囲の前記第１の絶縁
膜上に形成された、前記半導体層からなるコレクタ取り
出し電極と、 前記エミッタ開口部内およびその周囲の前記第１の絶縁
膜上に形成された、前記半導体層からなるエミッタ取り
出し電極と、 前記第２導電型ベース領域上の前記第１、第２、第３お
よび第４の絶縁膜に形成されたコンタクトホールと、 前記コンタクトホールに形成されたベース電極とを有す
る請求項１記載の半導体装置。 - 【請求項８】第１導電型の前記半導体基板内に形成さ
れ、前記半導体基板の表面に達するコレクタ取り出し部
分を含む第１導電型コレクタ領域と、 前記コレクタ取り出し部分以外の前記第１導電型コレク
タ領域上に形成された第２導電型ベース領域と、 前記第２導電型ベース領域の表層に形成された第１導電
型エミッタ領域と、 前記コレクタ取り出し部分上の前記第１の絶縁膜に形成
されたコレクタ開口部と、 前記第１導電型エミッタ領域上の前記第１の絶縁膜に形
成されたエミッタ開口部と、 前記コレクタ開口部内およびその周囲の前記第１の絶縁
膜上に形成された、前記半導体層からなるコレクタ取り
出し電極と、 前記エミッタ開口部内およびその周囲の前記第１の絶縁
膜上に形成された、前記半導体層からなるエミッタ取り
出し電極と、 前記第２導電型ベース領域上の前記第１、第２、第３お
よび第４の絶縁膜に形成されたコンタクトホールと、 前記コンタクトホールに形成されたベース電極とを有す
る請求項１記載の半導体装置。 - 【請求項９】前記半導体基板の表層に形成された下部電
極層と、 前記下部電極層上の前記第１の絶縁膜に形成された開口
部と、 前記開口部内およびその周囲の前記第１の絶縁膜上に形
成されたキャパシタ誘電体層と、 前記キャパシタ誘電体層上に形成された前記半導体層か
らなる上部電極と、 前記上部電極上の前記第２、第３および第４の絶縁膜に
形成されたコンタクトホールと、 前記コンタクトホールに形成された配線とを有する請求
項１記載の半導体装置。 - 【請求項１０】前記第１の絶縁膜上に形成された前記半
導体層からなる抵抗層と、 前記抵抗層上の前記第２、第３および第４の絶縁膜に形
成されたコンタクトホールと、 前記コンタクトホールに形成された配線とを有する請求
項１記載の半導体装置。 - 【請求項１１】半導体基板上に第１の絶縁膜を形成する
工程と、 前記第１の絶縁膜上に半導体層を形成する工程と、 前記半導体層上にノンドープドシリコン酸化膜からなる
第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に少なくともリンを含有するシリコ
ン酸化膜からなる第３の絶縁膜を形成する工程と、 前記第３の絶縁膜上にノンドープドシリコン酸化膜から
なる第４の絶縁膜を形成する工程とを有する半導体装置
の製造方法。 - 【請求項１２】前記第２、第３および第４の絶縁膜を形
成する工程は、３回の異なる化学気相成長（ＣＶＤ；ｃ
ｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）
工程を含む請求項１１記載の半導体装置の製造方法。 - 【請求項１３】前記第２、第３および第４の絶縁膜を形
成する工程は、第３の絶縁膜形成工程の前後でリンの供
給量を変化させる１回の連続した化学気相成長工程を含
む請求項１１記載の半導体装置の製造方法。 - 【請求項１４】第１導電型の前記半導体基板の表層に第
２導電型コレクタ領域を形成する工程と、 前記第２導電型コレクタ領域の表層に第１導電型ベース
領域を形成する工程と、 前記半導体基板上に前記第１の絶縁膜を形成し、前記第
１の絶縁膜に第１の開口部を形成する工程と、 前記第１の開口部内およびその周囲の前記第１の絶縁膜
上に、前記半導体層からなるベース電極を形成する工程
と、 前記ベース電極およびその周囲の前記第１の絶縁膜上に
前記第２、第３および第４の絶縁膜を形成する工程と、 前記第１の開口部内の前記ベース電極、前記第２、第３
および第４の絶縁膜に第２の開口部を形成する工程と、 前記第２の開口部内およびその周囲の前記第４の絶縁膜
上に、第２の半導体層からなるエミッタ取り出し部分を
形成する工程と、 前記エミッタ取り出し部分から不純物を拡散させ、前記
第１導電型ベース領域の表層に第２導電型エミッタ領域
を形成する工程とを有する請求項１１記載の半導体装置
の製造方法。 - 【請求項１５】第１導電型の前記半導体基板の表層に第
２導電型ベース領域を形成する工程と、 前記半導体基板上に前記第１の絶縁膜を形成し、前記第
１の絶縁膜にコレクタ開口部とエミッタ開口部を形成す
る工程と、 前記コレクタ開口部内、前記エミッタ開口部内および前
記第１の絶縁膜上に前記半導体層を形成する工程と、 前記半導体層にエッチングを行い、前記コレクタ開口部
内およびその周囲の前記第１の絶縁膜上に前記半導体層
からなるコレクタ取り出し電極を形成する工程と、 前記エッチングを行い、前記エミッタ開口部内およびそ
の周囲の前記第１の絶縁膜上に前記半導体層からなるエ
ミッタ取り出し電極を形成する工程と、 前記コレクタ取り出し電極、前記エミッタ取り出し電極
およびその周囲の前記第１の絶縁膜上に前記第２、第３
および第４の絶縁膜を形成する工程と、 前記コレクタ取り出し電極から不純物を拡散させ、前記
第２導電型ベース領域の表層に第１導電型コレクタ領域
を形成する工程と、 前記エミッタ取り出し電極から不純物を拡散させ、前記
第２導電型ベース領域の表層に第１導電型エミッタ領域
を形成する工程と、 前記第２導電型ベース領域上の前記第１、第２、第３お
よび第４の絶縁膜にコンタクトホールを形成する工程
と、 前記コンタクトホールにベース電極を形成する工程とを
有する請求項１１記載の半導体装置の製造方法。 - 【請求項１６】第１導電型の前記半導体基板の表層に第
２導電型不純物拡散層を形成する工程と、 前記第２導電型不純物拡散層の表層に第１導電型コレク
タ領域を形成する工程と、 前記第１導電型コレクタ領域の表層に第２導電型ベース
領域を形成する工程と、 前記半導体基板上に前記第１の絶縁膜を形成する工程
と、 前記第１導電型コレクタ領域上の前記第１絶縁膜もコレ
クタ開口部を形成し、前記第２導電型ベース領域上の前
記第１の絶縁膜にエミッタ開口部を形成する工程と、 前記コレクタ開口部内、前記エミッタ開口部内および前
記第１の絶縁膜上に前記半導体層を形成する工程と、 前記コレクタ開口部内およびその周囲の前記第１の絶縁
膜上に前記半導体層からなるコレクタ取り出し電極を形
成する工程と、 前記エミッタ開口部内およびその周囲の前記第１の絶縁
膜上に前記半導体層からなるエミッタ取り出し電極を形
成する工程と、 前記コレクタ取り出し電極、前記エミッタ取り出し電極
およびその周囲の前記第１の絶縁膜上に前記第２、第３
および第４の絶縁膜を形成する工程と、 前記コレクタ取り出し電極から不純物を拡散させ、前記
第１導電型コレクタ領域の表層にコレクタ取り出し部分
を形成する工程と、 前記エミッタ取り出し電極から不純物を拡散させ、前記
第２導電型ベース領域の表層に第１導電型エミッタ領域
を形成する工程と、 前記第２導電型ベース領域上の前記第１、第２、第３お
よび第４の絶縁膜にコンタクトホールを形成する工程
と、 前記コンタクトホールにベース電極を形成する工程とを
有する請求項１１記載の半導体装置の製造方法。 - 【請求項１７】第１導電型の前記半導体基板内に第１導
電型コレクタ領域を形成する工程と、 前記第１導電型コレクタ領域上の前記半導体基板の一部
に第２導電型ベース領域を形成する工程と、 前記半導体基板上に前記第１の絶縁膜を形成する工程
と、 前記第１導電型コレクタ領域上の前記第１の絶縁膜にコ
レクタ開口部を形成し、前記第２導電型ベース領域上の
絶縁膜にエミッタ開口部を形成する工程と、 前記コレクタ開口部内、前記エミッタ開口部内および前
記第１の絶縁膜上に前記半導体層を形成する工程と、 前記コレクタ開口部内およびその周囲の前記第１の絶縁
膜上に前記半導体層からなるコレクタ取り出し電極を形
成する工程と、 前記エミッタ開口部内およびその周囲の前記第１の絶縁
膜上に前記半導体層からなるエミッタ取り出し電極を形
成する工程と、 前記コレクタ取り出し電極、前記エミッタ取り出し電極
およびその周囲の前記第１の絶縁膜上に前記第２、第３
および第４の絶縁膜を形成する工程と、 前記コレクタ取り出し電極から不純物を拡散させ、前記
第１導電型コレクタ領域の表層にコレクタ取り出し部分
を形成する工程と、 前記エミッタ取り出し電極から不純物を拡散させ、前記
第２導電型ベース領域の表層に第１導電型エミッタ領域
を形成する工程と、 前記第２導電型ベース領域上の前記第１、第２、第３お
よび第４の絶縁膜にコンタクトホールを形成する工程
と、 前記コンタクトホールにベース電極を形成する工程とを
有する請求項１１記載の半導体装置の製造方法。 - 【請求項１８】前記半導体基板の表層に下部電極層を形
成する工程と、 前記半導体基板上に前記第１の絶縁膜を形成し、前記下
部電極層上の前記第１の絶縁膜に開口部を形成する工程
と、 前記開口部内およびその周囲の前記第１の絶縁膜上にキ
ャパシタ誘電体層を形成する工程と、 前記キャパシタ誘電体層上に、前記半導体層からなる上
部電極を形成する工程と、 前記上部電極およびその周囲の前記第１の絶縁膜上に前
記第２、第３および第４の絶縁膜を形成する工程と、 前記上部電極上の前記第２、第３および第４の絶縁膜に
コンタクトホールを形成する工程と、 前記コンタクトホールに配線を形成する工程とを有する
請求項１１記載の半導体装置の製造方法。 - 【請求項１９】前記第１の絶縁膜上に前記半導体層を形
成後、前記半導体層に不純物を拡散させる工程と、 前記半導体層にエッチングを行い、前記半導体層からな
る抵抗層を形成する工程と、 前記抵抗層およびその周囲の前記第１の絶縁膜上に前記
第２、第３および第４の絶縁膜を形成する工程と、 前記抵抗層上の前記第２、第３および第４の絶縁膜にコ
ンタクトホールを形成する工程と、 前記コンタクトホールに配線を形成する工程とを有する
請求項１１記載の半導体装置の製造方法。
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|---|---|---|---|
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-
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- 2001-07-05 US US09/899,331 patent/US6744115B2/en not_active Expired - Fee Related
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- 2004-04-01 US US10/816,307 patent/US7157320B2/en not_active Expired - Fee Related
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Legal Events
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070220 |
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| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20080826 |