JPS60234346A - 半導体装置 - Google Patents

半導体装置

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JPS60234346A
JPS60234346A JP59090376A JP9037684A JPS60234346A JP S60234346 A JPS60234346 A JP S60234346A JP 59090376 A JP59090376 A JP 59090376A JP 9037684 A JP9037684 A JP 9037684A JP S60234346 A JPS60234346 A JP S60234346A
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JP
Japan
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wiring
interlayer insulating
openings
insulating film
covered
Prior art date
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Pending
Application number
JP59090376A
Other languages
English (en)
Inventor
Kiyoshi Futagawa
二川　清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Priority to US06/730,181 priority patent/US4734754A/en
Publication of JPS60234346A publication Critical patent/JPS60234346A/ja
Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
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    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特にエレクトロマイグレー
ションによる配線の短絡を防止する多層配線の構造に関
する。
〔従来技術〕
近年、ＩＣ，ＬＳＩ等の半導体装置は集積化が進み、素
子間等の相互接続のだめの配線パターンは複雑となシ多
層配線構造が採用されてきている。
これは、複数の配線層を層間絶縁膜を介して形成し、絶
縁膜に設けた開孔部を利用し配線層相互の接続を行うも
のである。配線層としては主にアルミニウム（１）が、
そして層間絶縁膜としては酸化ケイ素（５ｉＯｚ）＋　
燐シリケートガラス（ＰＳＧ）、窒化ケイ素（ＳｉＮ　
）、　ポリイミド系樹脂等が用いられている。
１’は電気、熱の良導体であシ、半導体基板や８１０２
　等の絶縁膜に対する付着性に優れ、かつ加工性が良い
ことから配線材料として用いられているが、半導体装置
の動作時にエレクトロマイグレーションを起す性質を有
する。
エレクトロマイグレーションとは電子と配線構成原子と
の相互作用により原子が移動する現象であり、Ａｅ配線
においてこの現象が進行するとＡＩ３原子によシ丘状突
起（ヒロック）やひげ状結晶（ホイスカ）が発生する。
以下図面を用いて説明する。
第１図は従来の多層配線構造を有す半導体装置の一例の
断面図である。
半導体基板１上には第１の層間絶縁膜２をブ「して第１
のＡｅ配線３が、そして第２の層間絶縁膜４を介して第
２のＡｅ配線５がそれぞれ形成されており、その表面は
表面保護膜６によシ覆われた構造となっている。この半
導体装置を動作させると、電流密度の高い配線、例えば
第１のＡｅ配線３にホイスカ７やヒロック８が成長し、
絶縁膜の薄い部分や比較的密度の小さい部分等の機械的
強度の弱い部分を突き抜けて他のＡｅ配線に達し短絡不
良を起す欠点がある。
このようなエレクトロマイグレーションを抑制するため
に、　Ａ［中に少量のＣｕを入れたり、熱処理によりＡ
ｅの結晶を大きくして粒界密度を小さくした多してＡｅ
原子の移動量を少くする方法等が試みられており、一応
の成果をあげているが十分とは云えない。
〔発明の目的〕
本発明の目的は、上記欠点を除去し、エレクトロマイグ
レーションによシ発生したホイスカやヒロックによる短
絡不良を減少させ信頼性の向上した半導体装置を提供す
ることにある。
〔発明の構成〕
本発明の半導体装置は多層配線構造を有する半導体装置
であって、下層配線の上部に上層配線が存在しない部分
の下層配線の一部が、上部の絶縁膜に覆われていない部
分を有する構造となっている。
〔実施例の説明〕
エレクトロマイグレーションによるＡｅ配線中のｌ原子
の移動量はミクロ的にみると場所によシ異なる。このＡ
ｅ原子の移動量の違いはＡｅ配線中の内部応力の違いと
なシ、この内部応力がある程度以上になると絶縁層を突
き破ってホイスカやヒロックが発生する。
このようにホイスカやヒロックはＡｅ配線内の内部応力
の大きい場所、そしてそのＡｅ配線を覆う層間絶縁膜の
機械的強度が弱い部分に発生し易い。従って、動作時に
電流密度の高い配線、例えば電源用配線、バイポーラＩ
Ｃにおける高速ロジックのトランジスタのエミッタ配線
等、の上部の絶縁膜に適当な間隔で開孔部を設けると、
この開孔部の部分は機械的にＡｅ配線の内部応力に対抗
する外的な力がないためホイスカやヒロックは非常に発
生し易くなる。この開孔部にホイスカやヒロックが発生
するとその付近における内部応力は減少し、　Ａｅ配線
の他の部分に蓄積された内部応力も間接的に緩和される
ことになる。
第２図は本発明の一実施例の断面図である。
第２図において、半導体基板１０上には第１の層間絶縁
膜１１を介して第１のＡｅ配線１２が、第２のＮｌ！ｊ
絶縁膜１３を介して第２０Ａｅ配線１４が、そして第３
の層間絶縁膜１５を介して第３のＡｅ配線１６がそれぞ
れ形成されており、その表面は表面保護膜１７によシ覆
われている。
第１のｌ配線１２の上部に他の配線が存在しない部分の
一部には、その上部の層間絶縁膜１３゜１５および表面
保護層１７に覆われていない部分、すなわち開孔部１８
．１８が形成されている。この開孔部の幅および長さは
それぞれｌ’配線の幅程度でよく開孔部の間隔は３０〜
ｌＯＯμｍ　が望ましい。
開孔部１８の形成は各層間絶縁膜および表面保護膜の形
成ごとに、通常用いられる反応性イオンエツチング方法
によシ行った。全ての絶縁膜を形成したのちに開孔部を
形成すると、絶縁膜の厚さの異なる部分においてＡｅ配
線がオーバーエッチされる恐れがある。また、動作時に
電流密度が高くなるＡｅ配線を第３のＡｅ配線１６のよ
うに最上層に形成すれば開孔部の形成は極めて容易なも
のとなる。
このように動作時に電流密度が高くなるＡ［配線に開孔
部１８を設けておくと、この開孔部にホイスカ１９やヒ
ロック２０が発生するが、開孔部１８付近には他の配線
が存在しないので短絡不良を生ずることはない。一方、
開孔部近くのＡｅ配線には、Ａｅ原子の移動による応力
が蓄積されないためホイスカやヒロックは発生しない。
このようにｌ配線上に開孔部を設けた半導体装置は、例
えばセラミックパッケージやガラスシールパッケージを
用いてシールすることによシ、開孔部からの水分等の侵
入を防止することができる。
本発明では上述したように、構造的にホイスカやヒロッ
クによる短絡不良を防止したものであシ、ｌ中にＣｕを
含ませる等の手段によシＡｅ原子の移動を抑制する従来
の方法と併用すればよシ大きな効果をもたらすものであ
る。
〔発明の効果〕
以上詳細に説明したように、本発明によれば、上層配線
が形成されていない部分の下層配線の一部に絶縁膜に覆
われていない部分を設けることにより、エレクトロマイ
グレーションによシ発生したホイスカやヒロックによる
短絡不良を減少させ信頼性の向上した半導体装置が得ら
れるのでその効果は大きい。
【図面の簡単な説明】
第１図は従来の多層配線構造を有する半導体装置の断面
図、第２図は本発明の一実施例の断面図である。 １・・・・・−半導体基板、２・・・・・・第１の層間
絶縁膜、３・・・・・・第１のＡｅ配線、４・・・・・
・第２の層間絶縁膜、５・・・・・・第２のＡｅ配線、
６・山・・表面保護膜、７・・・・・・ホイスカ、８・
・・・・・ヒロック、１０・・・・・・半導体基板、１
１・・・・・・第１の層間絶縁膜、１２・・・・・・第
１のＡｅ配線、１３・・・・・・第２の層間絶縁膜、１
４・・・・・・第２のＡｅ配線、１５・・・・・・第３
の層間絶縁膜、１６・・・・・・第３のＡｅ配線、１７
・・・・・・表面保護膜、１８・・・・・・開孔部、１
９・・・・・・ホイスカ、２０・旧・・ヒロック。

Claims (1)

    【特許請求の範囲】
  1. 多層配線構造を有する半導体装置において、下層配線の
    上部に上層配線が存在しない部分の該下層配線の一部が
    、その上部の絶縁膜に覆われていない部分を有すること
    を特徴とする半導体装置。
JP59090376A 1984-05-07 1984-05-07 半導体装置 Pending JPS60234346A (ja)

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JP59090376A JPS60234346A (ja) 1984-05-07 1984-05-07 半導体装置
US06/730,181 US4734754A (en) 1984-05-07 1985-05-03 Semiconductor device having improved structure of multi-wiring layers

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ID=13996844

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JP59090376A Pending JPS60234346A (ja) 1984-05-07 1984-05-07 半導体装置

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Publication number Publication date
US4734754A (en) 1988-03-29

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