CN113963734A - 一种mram及其制造方法 - Google Patents

一种mram及其制造方法 Download PDF

Info

Publication number
CN113963734A
CN113963734A CN202111214073.7A CN202111214073A CN113963734A CN 113963734 A CN113963734 A CN 113963734A CN 202111214073 A CN202111214073 A CN 202111214073A CN 113963734 A CN113963734 A CN 113963734A
Authority
CN
China
Prior art keywords
magnetic tunnel
tunnel junction
read
substrate
control circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111214073.7A
Other languages
English (en)
Inventor
毕冲
刘明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN202111214073.7A priority Critical patent/CN113963734A/zh
Publication of CN113963734A publication Critical patent/CN113963734A/zh
Priority to PCT/CN2022/082503 priority patent/WO2023065596A1/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

本发明提供了一种MRAM及其制造方法，该MRAM包括第一基片和第二基片，第一基片上形成有读写控制电路，第二基片上形成有磁性隧道结阵列。第一基片与第二基片对接粘接；且读写控制电路与磁性隧道结阵列中的每个磁性隧道结均电连接，以向每个磁性隧道结通写入电流和读取电流。通过将磁性隧道结阵列和读写控制电路分别生长在两片不同的基片上，然后将第一基片和第二基片对接粘接，实现磁性隧道结阵列与读写控制电路的互连，实现MRAM的读写功能。使磁性隧道结阵列无需经受高温，减小磁性隧道结性能对材料的依赖度，避免CMOS后端工艺中高温对磁性隧道结性能的影响，解决现有MRAM制备过程中350摄氏度以上高温急剧降低磁性隧道结性能的问题，有利于MRAM的大规模集成。

Description

一种MRAM及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种MRAM及其制造方法。
背景技术
磁随机存储器(MRAM)是新型存储器中最有应用前景的存储技术之一，它有望替代动态随机存储器(DRAM)和静态随机存储器(SRAM)。MRAM的核心结构是磁性隧道结(MTJ)结构，它由两层铁磁层和一层隧穿层构成的三明治结构组成。两层铁磁层中，其中一层的磁化强度可以通过电流或磁场进行翻转，称为自由层；另一层的磁化强度则一直保持不变，称为参考层(固定层)。当自由层和参考层磁化方向平行时，MTJ处于低阻态；当它们反平行时，MTJ则处于高阻态。高低阻态可用于存储数据“0”和“1”。
MRAM制备方式目前主要分为以下三步：第一步，在硅片制备读写控制电路；第二步，在读写控制电路上生长MTJ；第三步，通过CMOS后端工艺生长金属互连线。以上三步紧密互连，需要传统的晶圆厂不仅具有逻辑控制电路的生产能力，同时也需要具备MTJ的生长设备和传统半导体设备互连的能力，这样大大提高了MRAM的制造和研发门槛。此外，CMOS后端工艺需要350摄氏度2小时以上的高温，此高温将引起MTJ多层膜之间不同材料的扩散，导致MTJ热稳定性和写入效率急剧降低，也限制MRAM在28纳米以下的集成度。另外，对于SOT-MRAM，为了实现在SOT层通入写入电流，MTJ必须采用顶端钉扎(Top Pin)的模式。这种顶端钉扎模式钉扎效果差，导致MRAM的读写错误率高和数据保持能力降低。
发明内容
本发明提供了一种MRAM及其制造方法，旨在解决现有MRAM制备过程中350摄氏度以上高温急剧降低磁性隧道结性能的问题。
第一方面，本发明提供了一种MRAM，该MRAM包括第一基片和第二基片，其中，第一基片上形成有读写控制电路，第二基片上形成有磁性隧道结阵列。第一基片与第二基片对接粘接；且读写控制电路与磁性隧道结阵列中的每个磁性隧道结均电连接，以向每个磁性隧道结通写入电流和读取电流。
在上述的方案中，通过将磁性隧道结阵列和读写控制电路分别生长在两片不同的基片上，然后将第一基片和第二基片对接粘接，实现磁性隧道结阵列与读写控制电路的互连，从而使读写控制电路能够向每个磁性隧道结通写入电流和读取电流，实现MRAM的读写功能。由于读写控制电路和磁性隧道结阵列分别生长的不同的基片上，在采用CMOS后端工艺中在第一基片上加工读写控制电路时，第二基片可以在另一个加工环境进行加工，从而使第二基片上的磁性隧道结阵列无需经受高温，也就减小磁性隧道结性能对材料的依赖度，避免了CMOS后端工艺中高温对磁性隧道结性能的影响，解决现有MRAM制备过程中350摄氏度以上高温急剧降低磁性隧道结性能的问题，有利于MRAM的大规模集成。且与现有关于MRAM的研究主要集中在扩散系数较小的材料选择、磁性隧道结多层膜的界面改进以及磁各向异性的提高的研究思路相比，本发明的设计思路明显不同于目前的研究集中在材料和磁性隧道结结构的改进的思路。
在一个具体的实施方式中，第一基片与所述第二基片键合互连，以使两个基片之间的Si原子和金属原子之间形成很强的键合能，能够提高读写控制电路和磁性隧道结的互连效果。
在一个具体的实施方式中，第一基片与第二基片低温键合互连，以在低温环境下实现两个基片的对接粘接，尽量减少在对接粘接过程中对第二基片上的磁性隧道结阵列的影响。
在一个具体的实施方式中，第一基片上形成有读写控制电路层，读写控制电路形成在读写控制电路层内；读写控制电路层的表面外露有多个第一电极接线端，且每个第一电极接线端均与读写控制电路电连接。第二基片上形成有磁性隧道结层，磁性隧道结阵列形成在磁性隧道结层内；磁性隧道结的表面外露有多个第二电极接线端，每个第二电极接线端均电连接磁性隧道结阵列中的至少一个磁性隧道结，且多个第一电极接线端与多个第二电极接线端一一对应。读写控制电路层的表面与磁性隧道结层的表面对接粘接，且每个第一电极接线端与对应的第二电极接线端对接粘接。通过仅将读写控制电路层表面和磁性隧道结层表面预留电极接线端，在对接时，只需将两个基片上的电极接线端对接即可实现相应的读写功能。
在一个具体的实施方式中，多个第二电极接线端划分为至少两组；每组第二电极接线端包括：与至少一个磁性隧道结的底电极电连接的第二底电极接线端、以及与至少一个磁性隧道结的顶电极电连接的第二顶电极接线端。多个第一电极接线端划分为至少两组，且至少两组第一电极接线端与至少两组第二电极接线端一一对应。每组第一电极接线端包括：与对应组第二电极接线端中的第二底电极接线端对应的第一底电极接线端、以及与对应组第二电极接线端中的第二顶电极接线端对应的第一底电极接线端。且每个第一底电极接线端与对应的第一顶电极接线端对接粘接，每个第一顶电极接线端与对应的第二顶电极接线端对接粘接。通过划分电极接线端的种类，使读写控制电路对每个磁性隧道结的读写控制逻辑更清晰。
在一个具体的实施方式中，该MRAM为STT-MRAM；每个磁性隧道结的自由层和参考层分别电连接一个第二底电极接线端和一个第二顶电极接线端，以解决现有STT-MRAM制备过程中350摄氏度以上高温急剧降低磁性隧道结性能的问题。
在一个具体的实施方式中，MRAM为SOT-MRAM，每个磁性隧道结的自由层层叠在一个SOT层上。每个SOT层电连接两个第二底电极接线端，每个磁性隧道结的参考层电连接一个第二顶电极接线端。或，每个SOT层电连接两个第二顶电极接线端，每个磁性隧道结的参考层电连接一个第二底电极接线端，以解决现有SOT-MRAM制备过程中350摄氏度以上高温急剧降低磁性隧道结性能的问题。
第二方面，本发明还提供了一种MRAM的制造方法，该制造方法包括：提供第一基片和第二基片；在第一基片上形成读写控制电路，在第二基片上形成磁性隧道结阵列；将第一基片和第二基片对接粘接，且读写控制电路与磁性隧道结阵列中的每个磁性隧道结均电连接，以向每个磁性隧道结通写入电流和读取电流。
在上述的方案中，通过将磁性隧道结阵列和读写控制电路分别生长在两片不同的基片上，然后将第一基片和第二基片对接粘接，实现磁性隧道结阵列与读写控制电路的互连，从而使读写控制电路能够向每个磁性隧道结通写入电流和读取电流，实现MRAM的读写功能。由于读写控制电路和磁性隧道结阵列分别生长的不同的基片上，在采用CMOS后端工艺中在第一基片上加工读写控制电路时，第二基片可以在另一个加工环境进行加工，从而使第二基片上的磁性隧道结阵列无需经受高温，也就减小磁性隧道结性能对材料的依赖度，避免了CMOS后端工艺中高温对磁性隧道结性能的影响，解决现有MRAM制备过程中350摄氏度以上高温急剧降低磁性隧道结性能的问题，有利于MRAM的大规模集成。且与现有关于MRAM的研究主要集中在扩散系数较小的材料选择、磁性隧道结多层膜的界面改进以及磁各向异性的提高的研究思路相比，本发明的设计思路明显不同于目前的研究集中在材料和磁性隧道结结构的改进的思路。
在一个具体的实施方式中，在第一基片上形成读写控制电路，在第二基片上形成磁性隧道结阵列包括：在第一基片上形成读写控制电路层，其中，读写控制电路形成在读写控制电路层内，读写控制电路层的表面外露多个第一电极接线端，且每个第一电极接线端均与读写控制电路电连接；在第二基片上形成磁性隧道结层，其中，磁性隧道结阵列形成在磁性隧道结层内，磁性隧道结层的表面外露多个第二电极接线端，每个第二电极接线端均电连接磁性隧道结中的至少一个磁性隧道结，且多个第一电极接线端与多个第二电极接线端一一对应。将第一基片与第二基片对接粘接，且读写控制电路与磁性隧道结阵列中的每个磁性隧道结均电连接，以向每个磁性隧道结通写入电流和读取电流包括：将读写控制电路层的表面与磁性隧道结层的表面对接粘接，且每个第一电极接线端与对应的第二电极接线端对接粘接。通过仅将读写控制电路层表面和磁性隧道结层表面预留电极接线端，在对接时，只需将两个基片上的电极接线端对接即可实现相应的读写功能。
在一个具体的实施方式中，将读写控制电路层的表面与磁性隧道结层的表面对接粘接，且每个第一电极接线端与对应的第二电极接线端对接粘接包括：对准读写控制电路层表面的每个第一电极接线端、和磁性隧道结层表面的对应的第二电极接线端；采用低温键合技术，将读写控制电路层表面与磁性隧道结层的表面对接粘接，使每个第一电极接线端与对应的第二电极接线端对接粘接。以在低温环境下实现两个基片的对接粘接，尽量减少在对接粘接过程中对第二基片上的磁性隧道结阵列的影响；同时使两个基片之间的Si原子和金属原子之间形成很强的键合能，能够提高读写控制电路和磁性隧道结的互连效果。
在一个具体的实施方式中，在将读写控制电路层的表面与磁性隧道结层的表面对接粘接之前，该制造方法还包括：将读写控制电路层表面和磁性隧道结层表面打磨光滑；采用化学或离子刻蚀预处理，除去读写控制电路层表面和磁性隧道结层表面的氧化层以及吸附的杂质。以防止出现读写控制电路层表面和磁性隧道结层表面的氧化层或杂质，影响读写控制电路和磁性隧道结电连接的性能，提高电连接的稳定性和可靠性。
附图说明
图1为本发明实施例提供的一种MRAM的结构示意图；
图2为本发明实施例提供的一种STT-MRAM共用底电极的磁性隧道结的结构示意图；
图3为本发明实施例提供的一种STT-MRAM具有单独底电极的MTJ结构的示意图；
图4为本发明实施例提供的一种SOT-MRAM采用顶部钉扎的磁性隧道结的结构示意图；
图5为本发明实施例提供的一种SOT-MRAM采用底部钉扎的磁性隧道结的结构示意图；
图6为本发明实施例提供的一种MRAM制备的流程图；
图7为本发明实施例提供的一种制备MRAM过程中第一次曝光刻蚀后，磁性隧道结的结构示意图；
图8为本发明实施例提供的一种制备MRAM过程中第二次曝光刻蚀后，磁性隧道结的结构示意图；
图9为本发明实施例提供的一种填充SiO2后，第二基片上形成的STT-MRAM的最终结构示意图；
图10为本发明实施例提供的一种制备MRAM过程中第二次曝光刻蚀后，顶电极的溅射示意图；
图11为本发明实施例提供的一种制备MRAM过程中顶电极进一步图形化后的结构示意图；
图12为本发明实施例提供的一种再次填充SiO2后，第二基片上形成的SOT-MRAM的顶电极和底电极引出示意图。
附图标记：
11-第一基片12-读写控制电路层
21-第二基片22-磁性隧道结层
23-磁性隧道结24-底电极25-顶电极
26-SOT层27-底电极引出线28-顶电极引出线
29-介质层31-第二底电极接线端32-第二顶电极接线端
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了方便理解本发明实施例提供的MRAM，下面首先说明一下本发明实施例提供的MRAM的应用场景，该MRAM作为一种磁存储器件，应用于使用存储器的电子设备上。下面结合附图对该MRAM进行详细的叙述。
参考图1，本发明实施例提供的MRAM包括第一基片11和第二基片21，其中，第一基片11上形成有读写控制电路，第二基片21上形成有磁性隧道结23阵列。第一基片11与第二基片21对接粘接；且读写控制电路与磁性隧道结23阵列中的每个磁性隧道结23均电连接，以向每个磁性隧道结23通写入电流和读取电流。
在上述的方案中，通过将磁性隧道结23阵列和读写控制电路分别生长在两片不同的基片上，然后将第一基片11和第二基片21对接粘接，实现磁性隧道结23阵列与读写控制电路的互连，从而使读写控制电路能够向每个磁性隧道结23通写入电流和读取电流，实现MRAM的读写功能。由于读写控制电路和磁性隧道结23阵列分别生长的不同的基片上，在采用CMOS后端工艺中在第一基片11上加工读写控制电路时，第二基片21可以在另一个加工环境进行加工，从而使第二基片21上的磁性隧道结23阵列无需经受高温，也就减小磁性隧道结23性能对材料的依赖度，避免了CMOS后端工艺中高温对磁性隧道结23性能的影响，解决现有MRAM制备过程中350摄氏度以上高温急剧降低磁性隧道结23性能的问题，有利于MRAM的大规模集成。且与现有关于MRAM的研究主要集中在扩散系数较小的材料选择、磁性隧道结23多层膜的界面改进以及磁各向异性的提高的研究思路相比，本发明的设计思路明显不同于目前的研究集中在材料和磁性隧道结23结构的改进的思路。下面结合附图对上述各个结构进行详细的介绍。
在设置第一基片11及第二基片21时，参考图1，第一基片11和第二基片21可以均为晶圆基片，即作为设置读写控制电路及磁性隧道结23阵列中的各个微电路结构的载体，可以采用晶圆作为两个基片。
在第一基片11上形成读写控制电路时，如图1所示，第一基片11上可以形成有读写控制电路层12，读写控制电路形成在读写控制电路层12内。具体的，可以将读写控制电路中的行译码器、列译码器、字线、位线、驱动电路、灵敏放大器和逻辑控制电路等电路结构形成在读写控制电路层12的内部，在读写控制电路层12的表面并不露出这些电路结构，以保护读写控制电路中的各个电路结构。当然，可以在读写控制电路层12的表面外露有多个第一电极接线端，且每个第一电极接线端均与读写控制电路电连接，使读写控制电路能够通过外露的第一电极接线端传输写入电流、读取电流等电流信号。即这些外露在读写控制电路层12表面的第一电极接线端，作为预留电极接线端，在对接时，用于与第二基片21上的磁性隧道结23电连接，以实现相应的读写功能。具体设计及制造过程中，可以先在第一基片11上设计读写控制电路，并在读写控制电路设计完成后，通过晶圆厂代工生产。
在第二基片21上形成磁性隧道结23阵列时，参考图1、图9及图12，第二基片21上可以形成有磁性隧道结层22，将磁性隧道结23阵列形成在磁性隧道结层22内，即诸如自由层、参考层、底电极24、顶电极25等的结构并不外露于磁性隧道结层22的表面，以保护这些结构。可以在磁性隧道结23的表面外露有多个第二电极接线端，且每个第二电极接线端均电连接磁性隧道结23阵列中的至少一个磁性隧道结23，即每个磁性隧道结23通过外露的第二电极接线端接收读写控制电路传输过来的写入电流、读取电流等电流信号。且多个第一电极接线端与多个第二电极接线端一一对应，即每个第一电极接线端均对应一个第二电极接线端，以在两个基片对接粘接时，通过使每个第一电极接线端与对应的第二电极接线端对接粘接，以实现位于第一基片11上的读取控制电路对位于第二基片21上的磁性隧道结23阵列进行读写控制。且在两个基片对接粘接时，需要保证读写控制电路层12的表面与磁性隧道结层22的表面对接粘接，且每个第一电极接线端与对应的第二电极接线端对接粘接。通过仅将读写控制电路层12表面和磁性隧道结层22表面预留电极接线端，在对接时，只需将两个基片上的电极接线端对接即可实现相应的读写功能。
具体在磁性隧道结层22表面设置第二电极接线端时，可以将多个第二电极接线端划分为至少两组。其中，每组第二电极接线端包括：与至少一个磁性隧道结23的底电极24电连接的第二底电极接线端31、以及与至少一个磁性隧道结23的顶电极25电连接的第二顶电极接线端32。即每组第二电极接线端中既包含有与至少一个磁性隧道结23的底电极24电连接的第二底电极接线端31，又包含有与至少一个磁性隧道结23的顶电极25电连接的第二顶电极接线端32，以通过一组第二电极接线端，能够至少控制一个磁性隧道结23的读写。
此时，同样可以将多个第一电极接线端也划分为至少两组，且至少两组第一电极接线端与至少两组第二电极接线端一一对应，即每组第一电极接线端均对应有一组第二电极接线端。其中的每组第一电极接线端包括：与对应组第二电极接线端中的第二底电极接线端31对应的第一底电极24接线端、以及与对应组第二电极接线端中的第二顶电极接线端32对应的第一底电极24接线端。即每组第一电极接线端中同样具有第一底电极24接线端，以与对应组第二电极接线端中的第二底电极接线端31对接粘接；每组第一电极接线端中同样具有第一顶电极25接线端，以与对应组第二顶电极接线端32中的第二顶电极接线端32对接粘接。且在两个基片对接粘接时，需要保证每个第一底电极24接线端与对应的第一顶电极25接线端对接粘接，每个第一顶电极25接线端与对应的第二顶电极接线端32对接粘接。通过划分电极接线端的种类，使读写控制电路对每个磁性隧道结23的读写控制逻辑更清晰。
具体在磁性隧道结层22形成磁性隧道结23阵列中的每个磁性隧道结23时，每个磁性隧道结23至少包括自由层、绝缘层、参考层层叠形成的类似三明治的三个层结构。其中的自由层和参考层的材料为诸如CoFeB等的铁磁材料，其中的绝缘层的材料为诸如MgO等的绝缘材料。其中的自由层和参考层的厚度在0.5nm至15nm之间，绝缘层的厚度在0.5nm至5nm之间。另外根据不同类型的MRAM，其内部具体结构的形状、位置、电极个数及互连线方式等可以进行适应性调整。
例如，在MRAM为STT-MRAM时，每个磁性隧道结23的自由层连接一个底电极24或顶电极25即可，而参考层同样也是连接一个顶电极25或底电极24即可。在自由层连接底电极24时，参考层连接顶电极25；在自由层连接顶电极25时，参考层连接底电极24。因此，使每个磁性隧道结23的自由层和参考层分别电连接一个第二底电极接线端31和一个第二顶电极接线端32，即可实现对每个磁性隧道结23通写入电流或读取电流，以解决现有STT-MRAM制备过程中350摄氏度以上高温急剧降低磁性隧道结23性能的问题。
在具体设置STT-MRAM中的每个磁性隧道结23的底电极24或顶电极25时，如图2所示出的多个磁性隧道结23共用一个底电极24，而每个磁性隧道结23的顶电极25需要单独引出。如图3所示出的每个磁性隧道结23均单独引出一个底电极24的方式，同样每个磁性隧道结23的顶电极25需要单独引出。之后，参考图1、图3及图9，底电极24和顶电极25分别通过由过孔、互连线等导电结构形成的底电极引出线27和顶电极引出线28引出到磁性隧道结层22的表面，分别与位于磁性隧道结层22表面的第二底电极接线端31和第二顶电极接线端32电连接，而诸如底电极24、磁性隧道结23等的其他结构均被磁性隧道结层22内的介质层29填充隔离和覆盖。
在MRAM为SOT-MRAM时，每个磁性隧道结23的自由层层叠在一个SOT层26上，通过SOT层26的两端通写入电流，以实现自由层的磁化方向的翻转。因此，对于SOT-MRAM，每个SOT层26需要电连接一个底电极24或一个顶电极25，而一个磁性隧道结23的参考层只需电连接一个底电极24或一个顶电极25即可。但是，由于SOT层26需要从一端通入写入电流，而从另一端流出以形成回路，因此，一个SOT层26的两端需要分别电连接一个底电极24接线端或顶电极25接线端，从而使每组第二电极接线端中需要有两个第二底电极接线端31和一个第二顶电极接线端32，或者，需要有两个第二顶电极接线端32和一个第二底电极接线端31。
在采用顶部钉扎的磁性隧道结23时，参考图4，使SOT层26电连接一个底电极24时，参考层电连接一个顶电极25。该底电极24的两端分别通过由过孔、互连线等导电结构形成的底电极引出线27电连接到位于磁性隧道结层22表面的一个第二底电极接线端31；顶电极25也通过过孔、互连线等导电结构电连接到位于磁性隧道结层22表面的第二顶电极接线端32。在采用底部钉扎，参考图5，使SOT层26电连接一个顶电极25，参考层电连接一个底电极24。对应的，参考图12，该顶电极25的两端分别通过过孔、互连线等导电结构电连接到位于磁性隧道结层22表面的一个第二顶电极接线端32；底电极24也通过过孔、互连线等导电结构形成的底电极引出线27电连接到位于磁性隧道结层22表面的第二底电极接线端31。即，每个SOT层26电连接两个第二底电极接线端31，每个磁性隧道结23的参考层电连接一个第二顶电极接线端32。或者，每个SOT层26电连接两个第二顶电极接线端32，每个磁性隧道结23的参考层电连接一个第二底电极接线端31，而诸如底电极24、磁性隧道结23等的其他结构均被磁性隧道结层22内的介质层29填充隔离和覆盖，以解决现有SOT-MRAM制备过程中350摄氏度以上高温急剧降低磁性隧道结23性能的问题。
另外，需要注意的是，上述仅仅示出了个别在磁性隧道结层22形成磁性隧道结23阵列的方式，除此之外，还可以采用其他的方式。
在具体实现两个基片的对接粘接时，参考图1，可以使第一基片11与第二基片21之间键合互连，即读写控制电路层12的表面与磁性隧道结层22的表面之间键合互连，以使两个基片之间的Si原子和金属原子之间形成很强的键合能，能够提高读写控制电路和磁性隧道结23的互连效果。具体实现键合互连时，可以将第一基片11与第二基片21低温键合互连，即读写控制电路层12的表面与磁性隧道结层22的表面之间低温键合互连，以在低温环境下实现两个基片的对接粘接，尽量减少在对接粘接过程中对第二基片21上的磁性隧道结23阵列的影响。应当理解的是，两个基片之间对接粘接的方式并不限于上述示出的键合互连的方式，除此之外，还可以采用其他对接互连的方式，使第一基片11上的读写控制电路能够向第二基片21上的磁性隧道结23通写入电流及读取电流即可。
通过将磁性隧道结23阵列和读写控制电路分别生长在两片不同的基片上，然后将第一基片11和第二基片21对接粘接，实现磁性隧道结23阵列与读写控制电路的互连，从而使读写控制电路能够向每个磁性隧道结23通写入电流和读取电流，实现MRAM的读写功能。由于读写控制电路和磁性隧道结23阵列分别生长的不同的基片上，在采用CMOS后端工艺中在第一基片11上加工读写控制电路时，第二基片21可以在另一个加工环境进行加工，从而使第二基片21上的磁性隧道结23阵列无需经受高温，也就减小磁性隧道结23性能对材料的依赖度，避免了CMOS后端工艺中高温对磁性隧道结23性能的影响，解决现有MRAM制备过程中350摄氏度以上高温急剧降低磁性隧道结23性能的问题，有利于MRAM的大规模集成。且与现有关于MRAM的研究主要集中在扩散系数较小的材料选择、磁性隧道结23多层膜的界面改进以及磁各向异性的提高的研究思路相比，本发明的设计思路明显不同于目前的研究集中在材料和磁性隧道结23结构的改进的思路。
另外，本发明实施例还提供了一种MRAM的制造方法，参考图1及图6，该制造方法包括：
S10：提供第一基片11和第二基片21；
S20：在第一基片11上形成读写控制电路，在第二基片21上形成磁性隧道结23阵列；
S30：将第一基片11和第二基片21对接粘接，且读写控制电路与磁性隧道结23阵列中的每个磁性隧道结23均电连接，以向每个磁性隧道结23通写入电流和读取电流。
在上述的方案中，通过将磁性隧道结23阵列和读写控制电路分别生长在两片不同的基片上，然后将第一基片11和第二基片21对接粘接，实现磁性隧道结23阵列与读写控制电路的互连，从而使读写控制电路能够向每个磁性隧道结23通写入电流和读取电流，实现MRAM的读写功能。由于读写控制电路和磁性隧道结23阵列分别生长的不同的基片上，在采用CMOS后端工艺中在第一基片11上加工读写控制电路时，第二基片21可以在另一个加工环境进行加工，从而使第二基片21上的磁性隧道结23阵列无需经受高温，也就减小磁性隧道结23性能对材料的依赖度，避免了CMOS后端工艺中高温对磁性隧道结23性能的影响，解决现有MRAM制备过程中350摄氏度以上高温急剧降低磁性隧道结23性能的问题，有利于MRAM的大规模集成。且与现有关于MRAM的研究主要集中在扩散系数较小的材料选择、磁性隧道结23多层膜的界面改进以及磁各向异性的提高的研究思路相比，本发明的设计思路明显不同于目前的研究集中在材料和磁性隧道结23结构的改进的思路。下面结合附图对上述各个步骤进行详细的介绍。
首先，参考图1及图6，提供一个第一基片11和一个第二基片21，即提供两个基片。参考图1，第一基片11和第二基片21可以均为晶圆基片，即作为设置读写控制电路及磁性隧道结23阵列中的各个微电路结构的载体，可以采用晶圆作为两个基片。
接下来，继续参考图1及图6，在第一基片11上形成读写控制电路，在第二基片21上形成磁性隧道结23阵列。具体可以采用半导体制造工艺中的所有工艺在一个基片上形成读写控制电路的方式，诸如CMOS工艺等。同样可以采用半导体制造工艺中的所有工艺在一个基片上形成磁性隧道结23阵列的方式。
例如，在第一基片11上形成读写控制电路时，参加图1，在第一基片11上形成读写控制电路层12，其中，读写控制电路形成在读写控制电路层12内，读写控制电路层12的表面外露多个第一电极接线端，且每个第一电极接线端均与读写控制电路电连接。具体的，可以将读写控制电路中的行译码器、列译码器、字线、位线、驱动电路、灵敏放大器和逻辑控制电路等电路结构形成在读写控制电路层12的内部，在读写控制电路层12的表面并不露出这些电路结构，以保护读写控制电路中的各个电路结构。当然，可以在读写控制电路层12的表面外露有多个第一电极接线端，且每个第一电极接线端均与读写控制电路电连接，使读写控制电路能够通过外露的第一电极接线端传输写入电流、读取电流等电流信号。即这些外露在读写控制电路层12表面的第一电极接线端，作为预留电极接线端，在对接时，用于与第二基片21上的磁性隧道结23电连接，以实现相应的读写功能。具体设计及制造过程中，可以先在第一基片11上设计读写控制电路，并在读写控制电路设计完成后，通过晶圆厂代工生产。
在第二基片21上形成磁性隧道结23阵列时，参考图1、图9及图12，第二基片21上可以形成有磁性隧道结层22，将磁性隧道结23阵列形成在磁性隧道结层22内，即诸如自由层、参考层、底电极24、顶电极25等的结构并不外露于磁性隧道结层22的表面，以保护这些结构。可以在磁性隧道结23的表面外露有多个第二电极接线端，且每个第二电极接线端均电连接磁性隧道结23阵列中的至少一个磁性隧道结23，即每个磁性隧道结23通过外露的第二电极接线端接收读写控制电路传输过来的写入电流、读取电流等电流信号。且多个第一电极接线端与多个第二电极接线端一一对应，即每个第一电极接线端均对应一个第二电极接线端，以在两个基片对接粘接时，通过使每个第一电极接线端与对应的第二电极接线端对接粘接，以实现位于第一基片11上的读取控制电路对位于第二基片21上的磁性隧道结23阵列进行读写控制。且在两个基片对接粘接时，需要保证读写控制电路层12的表面与磁性隧道结层22的表面对接粘接，且每个第一电极接线端与对应的第二电极接线端对接粘接。通过仅将读写控制电路层12表面和磁性隧道结层22表面预留电极接线端，在对接时，只需将两个基片上的电极接线端对接即可实现相应的读写功能。
具体如何划分第一电极接线端和第二电极接线端、以及如何在磁性隧道结层22设置磁性隧道结23阵列，参考前述结构部分的描述，在此不再赘述。
接下来，参考图1及图6，将第一基片11和第二基片21对接粘接，且读写控制电路与磁性隧道结23阵列中的每个磁性隧道结23均电连接，以向每个磁性隧道结23通写入电流和读取电流。在两个基片对接粘接时，需要保证读写控制电路层12的表面与磁性隧道结层22的表面对接粘接，且每个第一电极接线端与对应的第二电极接线端对接粘接。通过仅将读写控制电路层12表面和磁性隧道结层22表面预留电极接线端，在对接时，只需将两个基片上的电极接线端对接即可实现相应的读写功能。
在具体实现两个基片的对接粘接时，参考图1，可以采用键合工艺使读写控制电路层12表面与磁性隧道结层22表面之间键合互连，使两个基片之间的Si原子和金属原子之间形成很强的键合能，能够提高读写控制电路和磁性隧道结23的互连效果。具体实现键合互连时，可以将第一基片11与第二基片21低温键合互连，即读写控制电路层12的表面与磁性隧道结层22的表面之间低温键合互连，以在低温环境下实现两个基片的对接粘接，尽量减少在对接粘接过程中对第二基片21上的磁性隧道结23阵列的影响。
在具体采用低温键合工艺将读写控制电路层12表面与磁性隧道结层22表面之间键合互连时，可以先对准读写控制电路层12表面的每个第一电极接线端、和磁性隧道结层22表面的对应的第二电极接线端；之后采用低温键合技术，将读写控制电路层12表面与磁性隧道结层22的表面对接粘接，使每个第一电极接线端与对应的第二电极接线端对接粘接。以在低温环境下实现两个基片的对接粘接，尽量减少在对接粘接过程中对第二基片21上的磁性隧道结23阵列的影响；同时使两个基片之间的Si原子和金属原子之间形成很强的键合能，能够提高读写控制电路和磁性隧道结23的互连效果。
应当理解的是，两个基片之间对接粘接的方式并不限于上述示出的键合互连的方式，除此之外，还可以采用其他对接互连的方式，使第一基片11上的读写控制电路能够向第二基片21上的磁性隧道结23通写入电流及读取电流即可。
另外，在将读写控制电路层12的表面与磁性隧道结层22的表面对接粘接之前，还可以对读写控制电路层12表面和磁性隧道结层22表面进行处理，以使读写控制电路层12的表面能够与磁性隧道结23的表面进行较好的对接粘接。在具体进行处理时，可以先将读写控制电路层12表面和磁性隧道结层22表面打磨光滑；之后，采用化学或离子刻蚀预处理，除去读写控制电路层12表面和磁性隧道结层22表面的氧化层以及吸附的杂质，还需要除去每个第一电极接线端和第二电极接线端的外露端面上的很薄的氧化层以及端面的杂质，之后在将生长有读写控制电路的第一基片11和生长有磁性隧道结23阵列的第二基片21进行简化，以防止出现读写控制电路层12表面和磁性隧道结层22表面的氧化层或杂质，影响读写控制电路和磁性隧道结23电连接的性能，提高电连接的稳定性和可靠性。并在封装后制备出MRAM芯片。
下面结合图7～图12介绍两种在磁性隧道结层22中形成磁性隧道结23阵列的方式。
如图7、图8、图9示出的是一种在磁性隧道结层22中制备STT-MRAM的一个存储单元的加工步骤示意图。对于STT-MRAM，可以首先在第二基片21上溅射Ta 1nm/Pt 3nm/(Co0.7nm/Pt 0.9nm)4/Co 0.7nm/Ru 0.8nm/W 0.3nm/CoFeB 0.8nm/MgO 1nm/CoFeB1.2nm/W15nm/Ru 50nm，作为制备磁性隧道结23等结构的多层膜。第一步，通过电子束曝光和刻蚀制备出如图7所示的长方形形状的器件结构，其中宽度为100nm，长度为500nm，刻蚀深度为整个磁性隧道结23的金属层全部刻尽，直至第二基片21上的SiO2层。第二步，通过电子束第二次曝光和刻蚀，在第一步长方形的基础上，制备出磁性隧道结23的形状，如图8所示，其中小的磁性隧道结23的宽度约为60nm，大的磁性隧道结23的宽度约为340nm，两个磁性隧道结23之间相距约为100nm，刻蚀深度截止到W 0.3nm。其中，60nm×100nm的磁性隧道结23作为存储单元，340nm×100nm的磁性隧道结23作为底电极引出线27。第三步，在器件的其他区域填充SiO2形成介质层29，并通过第三步光刻，溅射Ti 15nm/Cu100nm/Au 50nm的顶电极25并图形化。如图9所示，制备好的磁性隧道结23的第二基片21上仅有第二底电极接线端31和第二顶电极接线端32露出。
如图7、图8、图10、图11、图12示出的是一种在磁性隧道结层22中制备SOT-MRAM的一个存储单元的加工步骤示意图。对于SOT-MRAM，可以采用底部钉扎的方式，首先在第二基片21上溅射Ta 1nm/Pt 3nm/(Co 0.7nm/Pt 0.9nm)4/Co 0.7nm/Ru 0.8nm/W 0.3nm/CoFeB0.8nm/MgO 1nm/CoFeB 1.2nm/W 6nm/SiO2 15nm作为制备磁性隧道结23的多层膜。第一步，通过电子束曝光和刻蚀制备出如图7所示的长方形形状的器件结构，其中宽度为100nm，长度为500nm，刻蚀深度为整个磁性隧道结23的金属层全部刻尽，直至第二基片21上的SiO2层，刻蚀完成后填充20nm的SiO2，形成如图10所示的介质层29。第二步，通过电子束第二次曝光和刻蚀，在第一步长方形的基础上，制备出磁性隧道结23的形状，如图8所示，其中小的磁性隧道结23的宽度约为60nm，大的磁性隧道结23的宽度约为340nm，两个磁性隧道结23之间相距约为100nm，刻蚀深度截止到W 0.3nm，并在刻蚀后的区域填充约5nm厚的SiO2。其中，60nm×100nm的磁性隧道结23作为存储单元，340nm×100nm的磁性隧道结23作为底电极引出线27。第三步，在保持光刻胶未去除的情况下，沿着100nm宽度的方向，通过45度溅射Ti 10nm/Ru 20nm，如图10所示。第四步，去除光刻胶，再次对顶电极25图形化，并通过离子刻蚀，形成宽100nm、长500nm的顶电极25，如图11所示。第五步，在整个样品区域溅射50nm的SiO2形成介质层29，并在作为底电极引出线27的磁性隧道结23和作为存储单元的磁性隧道结23的区域开直径约100nm的孔，如图12所示，并生长Ti 15nm/Cu 100nm/Au 50nm作为顶电极25的顶电极引出线28，和作为底电极24的底电极引出线27，引出顶电极25和底电极24。如图12所示，制备好的磁性隧道结23的第二基片21上仅有第二底电极接线端31和第二顶电极接线端32露出。
通过将磁性隧道结23阵列和读写控制电路分别生长在两片不同的基片上，然后将第一基片11和第二基片21对接粘接，实现磁性隧道结23阵列与读写控制电路的互连，从而使读写控制电路能够向每个磁性隧道结23通写入电流和读取电流，实现MRAM的读写功能。由于读写控制电路和磁性隧道结23阵列分别生长的不同的基片上，在采用CMOS后端工艺中在第一基片11上加工读写控制电路时，第二基片21可以在另一个加工环境进行加工，从而使第二基片21上的磁性隧道结23阵列无需经受高温，也就减小磁性隧道结23性能对材料的依赖度，避免了CMOS后端工艺中高温对磁性隧道结23性能的影响，解决现有MRAM制备过程中350摄氏度以上高温急剧降低磁性隧道结23性能的问题，有利于MRAM的大规模集成。且与现有关于MRAM的研究主要集中在扩散系数较小的材料选择、磁性隧道结23多层膜的界面改进以及磁各向异性的提高的研究思路相比，本发明的设计思路明显不同于目前的研究集中在材料和磁性隧道结23结构的改进的思路。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (11)

1.一种MRAM，其特征在于，包括：
第一基片；
形成在所述第一基片上的读写控制电路；
第二基片；
形成在所述第二基片上的磁性隧道结阵列；
其中，所述第一基片与所述第二基片对接粘接；且所述读写控制电路与所述磁性隧道结阵列中的每个磁性隧道结均电连接，以向每个磁性隧道结通写入电流和读取电流。
2.如权利要求1所述的MRAM，其特征在于，所述第一基片与所述第二基片键合互连。
3.如权利要求2所述的MRAM，其特征在于，所述第一基片与所述第二基片低温键合互连。
4.如权利要求1所述的MRAM，其特征在于，所述第一基片上形成有读写控制电路层，所述读写控制电路形成在所述读写控制电路层内；所述读写控制电路层的表面外露有多个第一电极接线端，且每个第一电极接线端均与所述读写控制电路电连接；
所述第二基片上形成有磁性隧道结层，所述磁性隧道结阵列形成在所述磁性隧道结层内；所述磁性隧道结层的表面外露有多个第二电极接线端，每个第二电极接线端均电连接所述磁性隧道结中的至少一个磁性隧道结，且所述多个第一电极接线端与所述多个第二电极接线端一一对应；
所述读写控制电路层的表面与所述磁性隧道结层的表面对接粘接，且每个第一电极接线端与对应的第二电极接线端对接粘接。
5.如权利要求4所述的MRAM，其特征在于，所述多个第二电极接线端划分为至少两组；每组第二电极接线端包括：与至少一个磁性隧道结的底电极电连接的第二底电极接线端、以及与至少一个磁性隧道结的顶电极电连接的第二顶电极接线端；
所述多个第一电极接线端划分为至少两组，且所述至少两组第一电极接线端与所述至少两组第二电极接线端一一对应；
每组第一电极接线端包括：与对应组第二电极接线端中的第二底电极接线端对应的第一底电极接线端、以及与对应组第二电极接线端中的第二顶电极接线端对应的第一底电极接线端；
且每个第一底电极接线端与对应的第一顶电极接线端对接粘接，每个第一顶电极接线端与对应的第二顶电极接线端对接粘接。
6.如权利要求5所述的MRAM，其特征在于，所述MRAM为STT-MRAM；
每个磁性隧道结的自由层和参考层分别电连接一个所述第二底电极接线端和一个所述第二顶电极接线端。
7.如权利要求5所述的MRAM，其特征在于，所述MRAM为SOT-MRAM；每个磁性隧道结的自由层层叠在一个SOT层上；
每个SOT层电连接有两个所述第二底电极接线端，每个磁性隧道结的参考层电连接一个所述第二顶电极接线端；或，每个SOT层电连接有两个所述第二顶电极接线端，每个磁性隧道结的参考层电连接有一个所述第二底电极接线端。
8.一种MRAM的制造方法，其特征在于，包括：
提供第一基片和第二基片；
在第一基片上形成读写控制电路，在第二基片上形成磁性隧道结阵列；
将第一基片与第二基片对接粘接；且所述读写控制电路与所述磁性隧道结阵列中的每个磁性隧道结均电连接，以向每个磁性隧道结通写入电流和读取电流。
9.如权利要求8所述的制造方法，其特征在于，所述在第一基片上形成读写控制电路，在第二基片上形成磁性隧道结阵列包括：
在所述第一基片上形成读写控制电路层；其中，所述读写控制电路形成在所述读写控制电路层内，所述读写控制电路层的表面外露有多个第一电极接线端，且每个第一电极接线端均与所述读写控制电路电连接；
在所述第二基片上形成有磁性隧道结层；其中，所述磁性隧道结阵列形成在所述磁性隧道结层内，所述磁性隧道结层的表面外露有多个第二电极接线端，每个第二电极接线端均电连接所述磁性隧道结中的至少一个磁性隧道结，且所述多个第一电极接线端与所述多个第二电极接线端一一对应；
所述将第一基片与第二基片对接粘接，且所述读写控制电路与所述磁性隧道结阵列中的每个磁性隧道结均电连接，以向每个磁性隧道结通写入电流和读取电流包括：
将所述读写控制电路层的表面与所述磁性隧道结层的表面对接粘接，且每个第一电极接线端与对应的第二电极接线端对接粘接。
10.如权利要求9所述的制造方法，其特征在于，所述将所述读写控制电路层的表面与所述磁性隧道结层的表面对接粘接，且每个第一电极接线端与对应的第二电极接线端对接粘接包括：
对准所述读写控制电路层表面的每个第一电极接线端、和磁性隧道结层表面的对应的第二电极接线端；
采用低温键合技术，将所述读写控制电路层表面与所述磁性隧道结层的表面对接粘接，使每个第一电极接线端与对应的第二电极接线端对接粘接。
11.如权利要求10所述的制造方法，其特征在于，在所述将所述读写控制电路层的表面与所述磁性隧道结层的表面对接粘接之前，所述制造方法还包括：
将所述读写控制电路层表面和所述磁性隧道结层表面打磨光滑；
采用化学或离子刻蚀预处理，除去所述读写控制电路层表面和所述磁性隧道结层表面的氧化层和吸附的杂质。
CN202111214073.7A 2021-10-18 2021-10-18 一种mram及其制造方法 Pending CN113963734A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111214073.7A CN113963734A (zh) 2021-10-18 2021-10-18 一种mram及其制造方法
PCT/CN2022/082503 WO2023065596A1 (zh) 2021-10-18 2022-03-23 一种mram及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111214073.7A CN113963734A (zh) 2021-10-18 2021-10-18 一种mram及其制造方法

Publications (1)

Publication Number Publication Date
CN113963734A true CN113963734A (zh) 2022-01-21

Family

ID=79465125

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111214073.7A Pending CN113963734A (zh) 2021-10-18 2021-10-18 一种mram及其制造方法

Country Status (2)

Country Link
CN (1) CN113963734A (zh)
WO (1) WO2023065596A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023065596A1 (zh) * 2021-10-18 2023-04-27 中国科学院微电子研究所 一种mram及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826077B2 (en) * 2002-05-15 2004-11-30 Hewlett-Packard Development Company, L.P. Magnetic random access memory with reduced parasitic currents
CN108417574B (zh) * 2018-03-12 2020-05-12 复旦大学 基于soi的铁电存储器的制造方法
US20190043868A1 (en) * 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with control circuitry and array in separately processed and bonded wafers
KR20200094529A (ko) * 2019-01-30 2020-08-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN112186096B (zh) * 2019-07-01 2023-03-21 上海磁宇信息科技有限公司 一种磁性随机存储器及其制备方法
CN112652706B (zh) * 2019-10-12 2023-01-06 中国科学院半导体研究所 一种无需外部磁场的自旋轨道矩存储单元
KR20220005200A (ko) * 2020-07-06 2022-01-13 에스케이하이닉스 주식회사 수직형 구조를 갖는 메모리 장치
CN113963734A (zh) * 2021-10-18 2022-01-21 中国科学院微电子研究所 一种mram及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023065596A1 (zh) * 2021-10-18 2023-04-27 中国科学院微电子研究所 一种mram及其制造方法

Also Published As

Publication number Publication date
WO2023065596A1 (zh) 2023-04-27

Similar Documents

Publication Publication Date Title
RU2469441C2 (ru) Ячейка запоминающего устройства и способ формирования магнитного туннельного перехода (mtj) ячейки запоминающего устройства
JP6316474B1 (ja) 磁気メモリ
US6653703B2 (en) Semiconductor memory device using magneto resistive element and method of manufacturing the same
US7009266B2 (en) Method and system for providing a magnetic element including passivation structures
US20100109085A1 (en) Memory device design
US9412935B1 (en) Method for fabricating magnetic tunnel junction and 3-D magnetic tunnel junction array
KR20040005640A (ko) 자기 메모리 장치 및 그 제조 방법
CN112750856A (zh) 半导体器件及其形成方法
JP2005150739A (ja) 薄膜デバイスおよび該薄膜デバイスにおいて熱による補助を実施する方法
TW583779B (en) Information storage device and manufacturing method thereof
CN107527994B (zh) 一种磁性隧道结双层侧墙及其形成方法
WO2023065596A1 (zh) 一种mram及其制造方法
JP2001284679A (ja) 磁気素子およびその製造方法
US11854589B2 (en) STT-SOT hybrid magnetoresistive element and manufacture thereof
US20220045267A1 (en) Magnetoresistive element having a sidewall-current-channel structure
US6465262B2 (en) Method for manufacturing a semiconductor device
US7151652B2 (en) Top-pinned magnetoresistive device having adjusted interface property
JP4516004B2 (ja) 磁気記憶装置の製造方法
WO2003081672A1 (en) Magnetic memory device and manufacturing method thereof
CN114447216A (zh) 一种磁阻式随机存取存储器及其制造方法
US10608047B1 (en) Magnetic memory element with voltage controlled magnetic anistropy
JP2008294056A (ja) 磁気記録装置
CN112086555B (zh) 一种制备磁性隧道结单元阵列的方法
JP2002124717A (ja) 磁気抵抗効果素子及びその製造方法並びにその磁気抵抗効果素子を用いた磁気薄膜メモリ
CN116916660A (zh) 磁存储器结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination