KR20200094529A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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KR20200094529A
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conductive contact
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conductive
upper insulating
insulating film
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이건영
김태경
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    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8114—Guiding structures outside the body
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    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
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    • H01L2224/81538—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

본 기술은 홈들(grooves)을 갖는 제1 상부 절연막을 사이에 두고 마주하는 주변회로 및 메모리 셀 어레이; 상기 홈들에 중첩된 상태로 서로 마주하고, 상기 주변회로 및 상기 메모리 셀 어레이 중 하나에 접속된 제1 도전성 콘택패턴들 및 나머지 하나에 접속되고 상기 홈들 내부로 돌출된 돌출부들을 갖는 제2 도전성 콘택패턴들; 및 상기 제2 도전성 콘택패턴들이 상기 제1 도전성 콘택패턴들에 각각 연결되도록, 상기 홈들을 채우는 도전성 점착패턴들을 포함하는 반도체 메모리 장치 및 그 제조방법을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 메모리 장치의 집적도 향상을 위하여, 3차원 반도체 메모리 장치가 제안된 바 있다.
3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치를 제조함에 있어서, 제조 공정의 안정성을 향상시킬 수 있는 기술이 요구된다.
본 발명의 실시 예들은 제조공정의 안정성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 주변회로를 구성하는 트랜지스터들, 상기 트랜지스터들에 접속된 제1 도전성 콘택패턴들, 상기 제1 도전성 콘택패턴들을 개구하는 홈들(grooves)을 가지고 상기 트랜지스터들상에 배치된 제1 상부 절연막을 포함하는 제1 기판; 상기 제1 상부 절연막에 마주하는 제2 상부 절연막, 상기 제2 상부 절연막 내부로부터 상기 홈들 내부로 돌출된 제2 도전성 콘택패턴들, 및 상기 제2 도전성 콘택패턴들에 접속되고 상기 제2 상부 절연막에 중첩된 메모리 셀 어레이를 포함하는 제2 기판; 및 상기 제2 도전성 콘택패턴들이 상기 제1 도전성 콘택패턴들에 각각 접속되도록, 상기 홈들을 채우는 도전성 점착패턴들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 홈들(grooves)을 갖는 제1 상부 절연막을 사이에 두고 마주하는 주변회로 및 메모리 셀 어레이; 상기 홈들에 중첩된 상태로 서로 마주하고, 상기 주변회로 및 상기 메모리 셀 어레이 중 하나에 접속된 제1 도전성 콘택패턴들 및 나머지 하나에 접속되고 상기 홈들 내부로 돌출된 돌출부들을 갖는 제2 도전성 콘택패턴들; 및 상기 제2 도전성 콘택패턴들이 상기 제1 도전성 콘택패턴들에 각각 연결되도록, 상기 홈들을 채우는 도전성 점착패턴들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 주변회로를 구성하는 트랜지스터들, 상기 트랜지스터들에 접속된 제1 도전성 콘택패턴들, 및 상기 트랜지스터들 상에 배치되고 상기 제1 도전성 콘택패턴들을 노출하는 홈들(grooves)을 갖는 제1 상부 절연막을 포함하는 제1 구조를, 제1 기판 상에 형성하는 단계; 메모리 셀 어레이, 상기 메모리 셀 어레이 상에 배치된 제2 상부 절연막, 및 상기 제2 상부 절연막을 관통하고 상기 메모리 셀 어레이에 접속되고 상기 제2 상부 절연막보다 돌출된 돌출부들을 갖는 제2 도전성 콘택패턴들을 포함하는 제2 구조를, 제2 기판 상에 형성하는 단계; 상기 홈들 각각의 내부에 도전성 점착물질을 형성하는 단계; 상기 제1 상부 절연막 및 상기 제2 상부 절연막이 서로 마주하고, 상기 제2 도전성 콘택패턴들의 상기 돌출부들이 상기 홈들 내부에 정렬되도록, 상기 제1 구조 상에 상기 제2 구조를 배치하는 단계; 및 상기 도전성 점착물질을 경화시켜서, 상기 제1 도전성 콘택패턴들을 상기 제2 도전성 콘택패턴들의 상기 돌출부들에 연결시키는 도전성 점착패턴들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 메모리 셀 어레이, 상기 메모리 셀 어레이에 접속된 제1 도전성 콘택패턴들, 및 상기 제1 도전성 콘택패턴들을 개구하는 홈들(grooves)을 포함하고 상기 메모리 셀 어레이 상에 배치된 제1 상부 절연막을 포함하는 제1 구조를, 제1 기판 상에 형성하는 단계; 주변회로를 구성하는 트랜지스터들, 상기 트랜지스터들 상에 배치된 제2 상부 절연막, 및 상기 제2 상부 절연막을 관통하고 상기 트랜지스터들에 접속되고 상기 제2 상부 절연막보다 돌출된 돌출부들을 갖는 제2 도전성 콘택패턴들을 포함하는 제2 구조를, 제2 기판 상에 형성하는 단계; 상기 홈들 각각의 내부에 도전성 점착물질을 채우는 단계; 상기 제1 상부 절연막 및 상기 제2 상부 절연막이 서로 마주하고, 상기 제2 도전성 콘택패턴들의 상기 돌출부들이 상기 홈들 내부에 정렬되도록, 상기 제1 구조 상에 상기 제2 구조를 배치하는 단계; 및 상기 도전성 점착물질을 경화시켜서, 상기 제1 도전성 콘택패턴들을 상기 제2 도전성 콘택패턴들의 돌출부들에 연결시키는 도전성 점착패턴들을 형성하는 단계를 포함할 수 있다.
본 기술의 실시 예는 절연막의 홈(groove)과 홈을 채우는 도전성 점착물질을 이용하여, 제1 도전성 콘택패턴과 제2 도전성 콘택패턴을 서로 연결시킴으로써, 메모리 셀 어레이와 주변회로를 서로 연결할 수 있다.
홈은 제2 도전성 콘택패턴의 돌출부가 삽입될 수 있는 공간을 제공하여, 제2 도전성 콘택패턴의 정렬 안정성을 높일 수 있다.
도전성 점착물질은 점성 제어를 통해 유동성을 가질 수 있다. 이에 따라, 제2 도전성 콘택패턴과 제1 도전성 콘택패턴이 직접 접촉되지 않더라도, 홈을 채우는 도전성 점착물질의 경화물을 통해, 홈 내에 배치된 제2 도전성 콘택패턴에 제1 도전성 콘택패턴을 안정적으로 연결시킬 수 있다.
상술한 바와 같이, 본 기술의 실시 예는 절연막의 홈과 도전성 점착물질을 이용하여 반도체 메모리 장치의 제조공정의 안정성을 높일 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 2a 내지 도 2c는 본 발명의 변형 실시 예들을 나타내는 단면도들이다.
도 3a 내지 도 3c는 도 1a에 도시된 제1 상부 절연막의 홈 내부에 도전성 점착물질을 형성하는 공정의 일 실시 예를 나타내는 단면도들이다.
도 4는 도 1a에 도시된 제1 상부 절연막의 홈 내부에 도전성 점착물질을 형성하는 공정의 일 실시 예를 나타내는 순서도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 6a 내지 도 6c, 도 7a 내지 도 7c, 및 도 8은 도 5에 도시된 반도체 메모리 장치의 제조방법의 일 실시 예를 나타내는 단면도들이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 1a를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 기판(101) 상에 제1 구조(A)를 형성하는 단계, 제2 기판(121) 상에 제2 구조(B)를 형성하는 단계, 제1 구조(A)에 의해 정의되는 홈들(grooves: 109) 각각의 내부에 도전성 점착물질(111A)을 형성하는 단계, 및 제1 구조(A) 상에 제2 구조(B)를 배치하는 단계를 포함할 수 있다.
제1 기판(101) 상에 제1 구조(A)를 형성하는 단계는, 제1 기판(101) 상에 제1 하부구조(103)를 형성하는 단계, 제1 하부구조(103) 상에 제1 도전성 콘택패턴들(105)을 형성하는 단계, 및 제1 도전성 콘택패턴들(105)에 중첩된 홈들(109)을 포함하고 제1 하부구조(103)를 덮는 제1 상부 절연막(107)을 형성하는 단계를 포함할 수 있다.
제1 기판(101)은 단결정 반도체막일 수 있다. 예를 들어, 제1 기판(101)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
제1 하부구조(103)는 메모리 셀 어레이를 포함하거나, 주변회로를 구성하는 트랜지스터들을 포함할 수 있다. 메모리 셀 어레이의 일 예 및 주변회로를 구성하는 트랜지스터들의 일 예는 도 5를 참조하여 구체적으로 후술한다.
제1 도전성 콘택패턴들(105)은 제1 하부구조(103)에 전기적으로 연결될 수 있다. 일 실시 예로, 제1 하부구조(103)가 메모리 셀 어레이를 포함하는 경우, 제1 도전성 콘택패턴들(105)은 메모리 셀 어레이에 접속될 수 있다. 다른 실시 예로, 제1 하부구조(103)가 주변회로를 구성하는 트랜지스터들을 포함하는 경우, 제1 도전성 콘택패턴들(105)은 트랜지스터들에 접속될 수 있다. 제1 도전성 콘택패턴들(105)은 다양한 도전물로 형성될 수 있다. 예를 들어, 제1 도전성 콘택패턴들(105)은 구리, 알루미늄 등으로 형성될 수 있다.
제1 상부 절연막(107)은 산화막으로 형성될 수 있다. 제1 상부 절연막(107)에 형성된 홈들(109)은 제1 도전성 콘택패턴들(105)의 상면들을 각각 개구한다. 제1 도전성 콘택패턴들(105) 각각의 상면은 후속공정에서 제2 도전성 콘택패턴들(127)을 향하도록 배치될 수 있다. 홈들(109) 각각의 횡단면 형상은 원형, 타원형, 직사각형, 정사각형 등 다양한 형상을 가질 수 있다.
제2 기판(121) 상에 제2 구조(B)를 형성하는 단계는, 제2 기판(121) 상에 제2 하부구조(123)를 형성하는 단계, 및 제2 하부구조(123) 상에 제2 도전성 콘택패턴들(127)에 의해 관통되고 제2 하부구조(123)를 덮는 제2 상부 절연막(125)을 형성하는 단계를 포함할 수 있다.
제2 기판(121)은 단결정 반도체막일 수 있다. 예를 들어, 제2 기판(121)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
제2 하부구조(123)는 메모리 셀 어레이를 포함하거나, 주변회로를 구성하는 트랜지스터들을 포함할 수 있다. 일 실시 예로서, 제1 하부구조(103)가 메모리 셀 어레이를 포함하는 경우, 제2 하부구조(123)는 주변회로를 구성하는 트랜지스터들을 포함할 수 있다. 다른 실시 예로서, 제1 하부구조(103)가 주변회로를 구성하는 트랜지스터들을 포함하는 경우, 제2 하부구조(123)는 메모리 셀 어레이를 포함할 수 있다.
제2 도전성 콘택패턴들(127)은 제2 하부구조(123)에 전기적으로 연결될 수 있다. 일 실시 예로, 제2 하부구조(123)가 메모리 셀 어레이를 포함하는 경우, 제2 도전성 콘택패턴들(127)은 메모리 셀 어레이에 접속될 수 있다. 다른 실시 예로, 제2 하부구조(123)가 주변회로를 구성하는 트랜지스터들을 포함하는 경우, 제2 도전성 콘택패턴들(127)은 트랜지스터들에 접속될 수 있다. 제2 도전성 콘택패턴들(127)은 제2 상부절연막(125)보다 돌출된 돌출부들(127P)을 포함한다. 제2 도전성 콘택패턴들(127)은 다양한 도전물로 형성될 수 있다. 예를 들어, 제2 도전성 콘택패턴들(127)은 텅스텐, 알루미늄등으로 형성될 수 있다. 제2 도전성 콘택패턴들(127) 각각의 표면은 베리어 메탈막(미도시)으로 덮힐 수 있다. 예를 들어, 베리어메탈막은 티타늄 질화막을 포함할 수 있다.
제2 상부 절연막(125)은 산화막을 포함할 수 있다.
제1 도전성 콘택패턴들(105)보다 돌출된 제1 상부 절연막(107)의 제1 높이(H1)는 제2 상부 절연막(125)보다 돌출된 제2 도전성 콘택패턴들(127)의 돌출부들(127P) 각각의 제2 높이(H2)보다 크게 형성될 수 있다(H1>H2). 이 경우, 후속 공정에서 제1 도전성 콘택패턴들(105)과 제2 도전성 콘택패턴들(127)간 직접적인 접촉이 방지될 수 있다. 그 결과, 후속공정에서 제2 도전성 콘택패턴들(127)의 돌출부들(127P)에 가해지는 스트레스를 줄일 수 있다.
홈들(109) 각각의 제1 폭(W1)은 그에 대응하는 제2 도전성 콘택패턴(127)의 제2 폭(W2) 보다 넓게 형성된다(W1>W2). 이를 통해, 후속공정에서 제2 도전성 콘택패턴들(127)을 홈들(109) 내부에 용이하게 정렬시킬 수 있다.
상술한 바와 같이, 제1 기판(101) 상에 제1 구조(A)을 형성하는 단계와 제2 기판(121) 상에 제2 구조(B)를 형성하는 단계를 개별적으로 진행함으로써, 제1 구조(A)를 형성하는 동안 발생하는 고온으로부터 제2 구조(B)를 보호하거나, 제2 구조(B)를 형성하는 동안 발생하는 고온으로부터 제1 구조(A)를 보호할 수 있다. 예를 들어, 메모리 셀 어레이를 형성하는 동안 발생하는 고온으로부터 주변회로의 특성이 열화되는 현상을 방지할 수 있다.
도전성 점착물질(111A)은 홈들(109) 각각의 내부에서 제1 도전성 콘택패턴들(105) 각각의 상부에 코팅된다. 도전성 점착물질(111A)은 아세톤, 알코올등과 같은 용매를 통해 점성 제어가 가능한 유동성 물질이다. 예를 들어, 도전성 점착물질(111A)은 은 에폭시 수지를 포함하거나, 은나노입자, 질화붕소 및 에폭시를 갖는 복합체를 포함할 수 있다. 유동성을 갖는 도전성 점착물질(111A)은 후속공정에서 홈들(109) 외부로 흘러넘치지 않도록 그 높이가 제어될 수 있다. 예를 들어, 도전성 점착물질(111A)의 높이는 제1 높이(H1)보다 낮게 제어된다.
제1 구조(A) 상에 제2 구조(B)를 배치함에 있어서, 제1 상부 절연막(107)에 제2 상부 절연막(125)이 마주하고 제2 도전성 콘택패턴들(127)의 돌출부들(127P)이 홈들(109) 각각에 정렬되도록, 제1 기판(101) 상에 제2 기판(121)을 배치한다.
도 1b를 참조하면, 제2 도전성 콘택패턴들(127)의 돌출부들(127P)이 홈들(109) 내부에 정렬되도록, 제1 상부 절연막(107) 및 제2 상부 절연막(125)을 서로 밀착시킨다. 이 후, 도 1a에 도시된 도전성 점착물질(111A)을 경화시킴으로써, 제1 도전성 콘택패턴들(105)을 제2 도전성 콘택패턴들(127)에 전기적으로 연결하는 도전성 점착패턴들(111B)을 형성한다.
도전성 점착패턴들(111B)은 홈들(109) 내부에 각각 배치된다. 도전성 점착패턴들(111B)을 형성하기 위한 경화공정은 열 공정을 포함할 수 있다. 예를 들어, 도전성 점착패턴들(111B)은 100℃ 내지 150℃의 온도에서 2시간 이상 실시되는 열 공정에 의해 형성될 수 있다. 본 발명의 실시 예에 따른 경화공정은 이에 제한되지 않으며, 도전성 점착물질의 조성에 따라 열 공정의 온도 및 열 공정 유지 시간은 변경될 수 있다.
도 1a를 참조하여 상술한 바와 같이, 제1 상부 절연막(107)의 제1 높이(H1)가 제2 도전성 콘택패턴들(127)의 돌출부들(127P) 각각의 제2 높이(H2)보다 크게 형성되는 경우(H1>H2), 제2 도전성 콘택패턴들(127)이 제1 도전성 콘택패턴들(105)에 직접 접촉되지 않을 수 있다. 이 경우, 제1 상부 절연막(107) 및 제2 상부 절연막(125)을 서로 밀착시키는 동안, 제2 도전성 콘택패턴들(127)에 가해지는 스트레스를 줄일 수 있다.
본 발명의 실시 예에 따르면, 도 1a를 참조하여 상술한 바와 같이 홈들(109) 내부에 배치된 도전성 점착물질(111A)이 유동성을 가진다. 이에 따라, 도전성 점착물질(111A)은 제1 도전성 콘택패턴들(105)과 제2 도전성 콘택패턴들(127) 사이의 이격공간을 완전히 채운 상태에서 경화될 수 있다. 따라서, 제1 도전성 콘택패턴들(105)은 도전성 점착패턴들(111B)을 경유하여 제2 도전성 콘택패턴들(127)에 전기적으로 연결될 수 있다.
도 1a를 참조하여 상술한 바와 같이, 홈들(109) 각각의 제1 폭(W1)이 그에 대응하는 제2 도전성 콘택패턴(127)의 제2 폭(W2)보다 넓게 형성되는 경우(W1>W2), 제2 도전성 콘택패턴들(127)을 홈들(109) 내부에 정렬하는 과정에서 오버레이 마진을 증가시킬 수 있다. 이에 따라, 제2 도전성 콘택패턴들(127) 각각의 제2 폭(W2)을 정렬마진을 증가시키기 위해 넓히지 않아도 되므로, 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
도 2a 내지 도 2c는 본 발명의 변형 실시 예들을 나타내는 단면도들이다.
도 2a를 참조하면, 홈들(109) 내부에 형성된 도전성 점착패턴들(111B1) 각각은, 홈들(109) 각각보다 낮은 높이로 형성될 수 있다. 이에 따라, 제1 상부 절연막(107)과 제2 상부 절연막(125)이 서로 밀착되도록 제1 기판(101)과 제2 기판(121)을 정렬한 상태에서, 제2 상부 절연막(125)과 도전성 점착패턴들(111B1) 각각의 사이에 갭(G)이 형성될 수 있다. 도전성 점착패턴들(111B1)은 제1 도전성 콘택패턴들(105)과 제2 도전성 콘택패턴들(127)의 돌출부들(127P) 사이를 공간을 완전히 채우도록 형성된다. 따라서, 갭(G)이 형성되더라도 제1 도전성 콘택패턴들(105)은 도전성 점착패턴들(111B1)을 경유하여 제2 도전성 콘택패턴들(127)에 전기적으로 연결될 수 있다.
도 2b를 참조하면, 제2 도전성 콘택패턴들(127)의 돌출부들(127P1)은 제1 도전성 콘택패턴들(105)보다 돌출된 제1 상부 절연막(107)의 제1 높이와 동일하게 형성될 수 있다. 이에 따라, 제1 상부 절연막(107)과 제2 상부 절연막(125)이 서로 밀착되도록 제1 기판(101)과 제2 기판(121)을 정렬한 상태에서, 제2 도전성 콘택패턴들(127)은 제1 도전성 콘택패턴들(105)에 직접 접촉될 수 있다. 제1 상부 절연막(107)에 의해 정의된 홈들(109)은 도전성 점착패턴들(111B)로 채워질 수 있다.
도 2c를 참조하면, 제2 도전성 콘택패턴들(127)을 지지하는 제2 기판(121)은 공정 진행과정에서 휘어질 수 있다. 이 경우, 제2 상부 절연막(125)보다 제1 도전성 콘택패턴들(105)을 향하여 돌출된 제2 도전성 콘택패턴들(127)의 돌출부들(127P1, 127P2)이 균일하게 형성되지 않을 수 있다. 예를 들어, 제1 도전성 콘택패턴들(105)을 향하는 돌출부들(127P1, 127P2)의 상면들은 동일선상에 배열되지 않을 수 있다.
본 발명의 실시 예에 따르면, 도 1a를 참조하여 상술한 바와 같이 홈들(109) 내부에 배치된 도전성 점착물질(111A)이 유동성을 가지므로, 돌출부들(127P1, 127P2)의 상면들이 동일 선상에 배치되지 않더라도 제2 도전성 콘택패턴들(127) 주위를 도전성 점착패턴들(111B)로 감쌀 수 있다. 이에 따라, 본 발명의 실시 예는 제2 기판(121)의 밴딩 현상이 발생하더라도, 도전성 점착패턴들(111B)을 통해 제1 도전성 콘택패턴들(105)과 제2 도전성 콘택패턴들(127)을 안정적으로 연결할 수 있다.
제2 기판(121)이 공정 진행과정에서 휘어진 경우, 돌출부들(127P1, 127P2) 중 일부(127P1)는 제1 도전성 콘택패턴들(105)보다 돌출된 제1 상부 절연막(107)의 제1 높이와 동일하게 형성되고, 나머지 일부(127P2)는 제1 높이보다 낮게 형성될 수 있다. 또한, 돌출부들(127P1, 127P2) 중 일부(127P1)는 제1 도전성 콘택패턴들(105)에 직접 접촉될 수 있고, 나머지 일부(127P2)는 도전성 점착패턴들(111B)을 경유하여 제1 도전성 콘택패턴들(105)에 전기적으로 연결될 수 있다.
도 2b 및 도 2c에 도시된 도전성 점착패턴들(111B)은 제2 상부 절연막(125)에 접촉되도록 그 높이가 제어되거나, 도 2a를 참조하여 상술한 바와 같이 갭(G)을 사이에 두고 제2 상부 절연막(125)으로부터 이격될 수 있다.
도 3a 내지 도 3c는 도 1a에 도시된 제1 상부 절연막(107)의 홈(109) 내부에 도전성 점착물질(111A)을 형성하는 공정의 일 실시 예를 나타내는 단면도들이다.
도 3a를 참조하면, 제1 기판(101) 상에 제1 하부구조(103) 및 제1 도전성 콘택패턴들(105)을 형성한 후, 제1 상부 절연막(107)을 형성할 수 있다. 제1 상부 절연막(107)을 관통하는 홈들(109)을 형성하기 전, 제1 상부 절연막(107) 상에 보호막(161)을 형성할 수 있다. 보호막(161)은 후속에서 형성되는 도전성 점착물질(111)과의 결합력이 제1 상부 절연막(107)보다 약한 물질로 형성될 수 있다. 예를 들어, 보호막(161)은 포토레지스트막 또는 카본막을 포함할 수 있다.
이어서, 포토리소그래피 공정 및 식각공정을 통해, 보호막(161) 및 제1 상부 절연막(107)을 관통하는 홈들(109)을 형성할 수 있다. 홈들(109)은 제1 도전성 콘택패턴들(105)을 개구할 수 있다. 보호막(161)은 제1 상부 절연막(107)의 식각 공정 동안 식각 베리어 역할을 할 수 있다.
이 후, 홈들(109) 각각의 내부를 도전성 점착물질(111)로 채운다. 도전성 점착물질(111)은 도 1a를 참조하여 상술한 도전성 점착물질(111A)과 동일하다. 도전성 점착물질(111)은 상대적으로 결합력이 약한 보호막(161) 주위에 잔류되지 않고, 홈들(109) 내부에 채워질 수 있다. 도전성 점착물질(111)은 스핀 코팅 방식으로 형성될 수 있으며, 본 발명의 실시 예는 이에 제한되지 않는다.
도 3b를 참조하면, 홈들(109) 각각의 상부가 노출되도록 도 3a에 도시된 도전성 점착물질(111)의 일부를 제거한다. 이로써, 타겟 높이를 갖는 도전성 점착물질(111A)이 홈들(109) 각각의 내부에 형성된다. 도전성 점착물질(111)의 제거 높이는 린싱타임을 조절하여 제어할 수 있다.
도 3c를 참조하면, 도 1a를 참조하여 상술한 바와 같이, 제1 구조(A) 상에 제2 구조(B)를 배치하기 전, 도 3b에 도시된 보호막(161)이 제거될 수 있다. 이로써, 제1 상부 절연막(107)의 상면이 노출될 수 있다.
도 4는 도 1a에 도시된 제1 상부 절연막(107)의 홈(109) 내부에 도전성 점착물질(111A)을 형성하는 공정의 일 실시 예를 나타내는 순서도이다.
도 4를 참조하면, 제1 상부 절연막을 관통하는 홈들을 형성한 후, 도전성 점착물질로 홈들을 채우기 전, ST1 단계에서 제1 상부 절연막의 상면을 표면처리 할 수 있다. 제1 상부 절연막의 표면처리 공정은 도전성 점착물질의 용매 특성에 따라 변경될 수 있다. 일 실시 예로서, 도전성 점착물질이 친수성인 경우, 제1 상부 절연막의 표면은 소수성 처리될 수 있다. 다른 실시 예로서, 도전성 점착물질이 소수성인 경우, 제1 상부 절연막의 표면은 친수성 처리될 수 있다.
이어서, ST3 단계에서 제1 상부 절연막을 관통하는 홈들을 채우는 도전성 점착물질을 형성할 수 있다. 도전성 점착물질은 도 1a를 참조하여 상술한 도전성 점착물질(111A)과 동일하다. 도전성 점착물질은 표면처리된 제1 상부 절연막의 상면과 결합력이 약하므로, 제1 상부 절연막의 상면에 잔류되지 않고, 홈들 내부를 채울 수 있다.
이 후, ST5 단계에서, 홈들 각각의 일부가 노출되도록 도전성 점착물질의 일부를 제거한다. 이로써, 도 1a에 도시된 바와 같이 타겟 높이를 갖는 도전성 점착물질(111A)이 홈들(109) 각각의 내부에 형성된다.
이하, 도 1a를 참조하여 상술한 제1 하부구조(103) 및 제2 하부구조(123)의 다양한 실시 예에 대해 보다 구체적으로 설명한다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도이다. 도 5는 제1 하부구조(200)가 주변회로를 구성하는 트랜지스터들을 포함하고, 제2 하부구조(300)가 메모리 셀 어레이를 포함하는 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 5를 참조하면, 제1 기판(201) 상에 형성된 제1 하부구조(200)는 주변회로를 구성하는 트랜지스터들(TR) 및 트랜지스터들(TR)을 덮는 제1 다중층 절연막(MI1), 제1 다중층 절연막(MI1)을 관통하는 연결구조들(221, 223, 225)을 포함할 수 있다.
트랜지스터들(TR)은 제1 기판(201) 내부에 배치된 소자 분리막들(isolation layer: 203)에 의해 서로 분리될 수 있다. 트랜지스터들(TR) 각각은 소자 분리막들(203)에 의해 구획된 활성영역 상에 형성된 게이트 절연막(211), 게이트 절연막(211) 상에 형성된 게이트 전극(213), 및 게이트 전극(213) 양측의 제1 기판(201) 내에 형성된 불순물영역들(205)을 포함할 수 있다. 불순물영역들(205)은 n형 또는 p형 도펀트를 포함하는 영역으로서, 소스 영역 또는 드레인 영역으로 이용될 수 있다. 트랜지스터들(TR)은 메모리 셀 어레이(CAR)에 접속되고, 메모리 셀 어레이(CAR)의 동작을 제어할 수 있다.
제1 다중층 절연막(MI1)은 2이상의 절연막들(215, 227)을 포함할 수 있다. 경우에 따라, 제1 다중층 절연막(MI1)은 적어도 하나의 제1 식각 정지막(231)을 포함할 수 있다. 예를 들어, 제1 다중층 절연막(MI1)은 트랜지스터들(TR)을 덮도록 제1 기판(201) 상에 형성된 제1 산화막(215), 제1 산화막(215) 상에 형성된 제2 산화막(227), 및 제2 산화막(227) 상에 형성된 제1 식각 정지막(231)을 포함할 수 있다. 제1 다중층 절연막(MI1)의 적층 구조는 도 5에 도시된 예로 제한되지 않고, 다양하게 변경될 수 있다. 제1 식각 정지막(231)은 산화막과 다른 식각률을 갖는 물질로 형성될 수 있고, 예를 들어 질화막을 포함할 수 있다.
연결구조들(221, 223, 225)은 제1 다중층 절연막(MI1)을 관통하는 콘택플러그들(221, 225) 및 도전패드들(223)을 포함할 수 있다. 예를 들어, 연결구조들(221, 223, 225)은 제1 콘택 플러그들(221), 제1 콘택 플러그들(221)보다 넓은 폭으로 형성된 제1 도전패드들(223), 및 제1 도전패드들(223)에 접속된 제2 콘택 플러그들(225)을 포함할 수 있다. 제1 콘택 플러그들(221)은 제1 산화막(215)을 관통하여 트랜지스터들(TR)의 불순물 영역들(205) 및 게이트 전극(213)에 접속될 수 있다. 제1 도전패드들(223)은 제2 산화막(227) 내부에서 제1 콘택 플러그들(221) 몇몇에 연결될 수 있다. 제2 콘택 플러그들(225)은 제2 산화막(227)을 관통하여 제1 도전패드들(223) 중 몇몇에 연결될 수 있다. 연결구조들(221, 223, 225)은 도 5에 도시된 예로 제한되지 않고, 다양하게 변경될 수 있다. 연결구조들(221, 223, 225)은 다양한 도전물로 형성될 수 있다.
제1 도전성 콘택패턴들(233, 235) 및 제1 상부 절연막(237)은 제1 하부구조(200)를 사이에 두고 제1 기판(201) 상에 배치된다.
제1 도전성 콘택패턴들(233, 235)은 연결구조들(221, 223, 225)에 전기적으로 연결될 수 있다. 예를 들어, 제1 도전성 콘택패턴들(233, 235)은 제1 식각 정지막(231)을 관통하여 제2 콘택 플러그들(225)에 연결될 수 있다.
제1 도전성 콘택패턴들(233, 235) 각각은 하부 도전패턴(233) 및 상부 도전패턴(235) 중 적어도 어느 하나를 포함할 수 있다. 하부 도전패턴(233)은 제2 콘택 플러그들(225) 중 그에 대응하는 하나에 연결되도록 제1 식각 정지막(231)을 관통할 수 있다. 하부 도전패턴(233)은 그에 대응하는 제2 콘택 플러그(225)보다 넓은 폭으로 형성될 수 있다. 상부 도전패턴(235)은 하부 도전패턴(233) 상에 배치될 수 있다. 상부 도전패턴(235)은 하부 도전패턴(233)보다 좁은 폭으로 형성될 수 있다. 상부 도전패턴(235)은 경우에 따라 생략될 수 있다.
제1 도전성 콘택패턴들(233, 235)은 도 1a를 참조하여 상술한 제1 도전성 콘택패턴들과 동일한 물질로 형성될 수 있다. 제1 도전성 콘택패턴들(233, 235)은 연결구조들(221, 223, 225)을 경유하여 트랜지스터들(TR)에 접속될 수 있다. 예를 들어, 제1 도전성 콘택패턴들(233, 235) 각각은 적어도 하나의 연결구조를 경유하여 트랜지스터들(TR) 중 그에 대응하는 하나에 연결될 수 있다. 일 실시 예로서, 서로 대응되는 제1 도전성 콘택패턴과 트랜지스터는 적어도 하나의 콘택 플러그 및 적어도 하나의 도전패드를 경유하여 서로 전기적으로 연결될 수 있다. 도 5에 도시된 예에 따르면, 서로 대응되는 한 쌍의 제1 도전성 콘택패턴과 트랜지스터의 전기적인 연결을 위해, 제1 콘택플러그들(221) 중 하나, 제1 도전패드들(223) 중 하나, 및 제2 콘택 플러그들(225) 중 하나가 이용될 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 서로 대응되는 한 쌍의 제1 도전성 콘택패턴과 트랜지스터의 전기적 연결을 위해 제1 다중층 절연막(MI1)을 관통하는 연결구조들의 배열 및 개수는 다양하게 변경될 수 있다.
제1 상부 절연막(237)은 제1 도전성 콘택패턴들(233, 235)에 중첩된 홈들(239)을 포함할 수 있다. 홈들(239)은 제1 도전성 콘택패턴들(233, 235)을 각각 개구한다. 제1 상부 절연막(237)은 산화막으로 형성될 수 있다. 제1 상부 절연막(237)은 제1 다중층 절연막(MI1)을 사이에 두고 트랜지스터들(TR) 상에 형성된다.
제2 기판(301) 상에 형성된 제2 하부구조(300)는 다수의 메모리 스트링들(STR)을 포함하는 메모리 셀 어레이(CAR), 메모리 셀 어레이(CAR)에 중첩된 제2 다중층 절연막(MI2), 제2 다중층 절연막(MI2) 내에 매립된 비트라인들(BL), 제2 다중층 절연막(MI2)을 관통하는 연결구조들(345, 347, 363, 355, 357), 지지대들(321), 소스콘택구조(SCT), 및 슬릿 절연막(331)을 포함할 수 있다.
제2 도전성 콘택패턴들(375) 및 제2 상부 절연막(370)은 제2 하부구조(300)를 사이에 두고 제2 기판(301) 상에 배치된다.
메모리 셀 어레이(CAR)는 소스영역(303)과 비트라인들(BL) 사이에 연결된 메모리 스트링들(STR)을 포함할 수 있다. 소스영역(303)은 제2 기판(301) 내부에 형성되고, 불순물을 포함할 수 있다. 소스영역(303)의 불순물은 n형 도펀트를 포함할 수 있다.
메모리 스트링들(STR)은 제2 기판(301)과 제2 상부 절연막(370) 사이에 배치될 수 있다. 메모리 스트링들(STR)의 게이트 전극들은 게이트 적층체(GST)의 도전패턴들(313)에 연결될 수 있다.
게이트 적층체(GST)는 제2 기판(301)과 제2 다중층 절연막(MI2) 사이에 교대로 적층된 층간 절연막들(311) 및 도전패턴들(313)을 포함할 수 있다. 게이트 적층체(GST)는 채널구조들(CH)에 의해 관통된다.
채널구조들(CH)은 메모리 스트링들(STR)의 채널영역들로 이용된다. 채널구조들(CH)은 반도체막으로 형성될 수 있다. 채널구조들(CH) 각각의 중심 영역은 코어 절연막(CO)으로 채워질 수 있다. 채널구조들(CH) 각각의 일단은 소스영역(303)에 연결될 수 있다. 채널구조들(CH) 각각의 타단은 코어 절연막(CO)에 중첩된 도프트 패턴(DP)에 연결될 수 있다. 도프트 패턴(DP)은 불순물을 포함하며, 예를 들어 n형 도펀트를 포함할 수 있다. 도프트 패턴(DP)은 드레인 영역으로 이용될 수 있다.
메모리막(ML)은 도전패턴들(313) 각각과 채널구조들(CH) 각각의 사이에 배치되고, 데이터를 저장할 수 있다. 메모리막(ML)은 채널구조들(CH) 각각의 측벽으로부터 게이트 적층체(GST)의 측벽을 향하여 적층된 터널 절연막, 데이터 저장막, 및 블로킹 절연막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화물을 포함할 수 있다. 데이터 저장막은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막은 전하 트랩이 가능한 실리콘 질화물로 형성될 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화물을 포함할 수 있다.
도전패턴들(313)과 채널구조들(CH)의 교차부들에 메모리 스트링들(STR) 각각을 구성하는 소스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터들이 정의될 수 있다. 소스 셀렉트 트랜지스터의 게이트 전극은 도전패턴들(313) 중 소스 영역(303)에 인접한 소스측 도전패턴에 연결되고, 드레인 셀렉트 트랜지스터의 게이트 전극은 도전패턴들(313) 중 비트라인들(BL) 각각에 인접한 비트라인측 도전패턴에 연결된다. 메모리 셀들의 게이트 전극들은 도전패턴들(313) 중 중간 도전패턴들에 연결된다. 중간 도전패턴들은 소스측 도전패턴과 비트라인측 도전패턴 사이에 배치된 도전패턴들이다.
게이트 적층체(GST)는 게이트 적층체(GST)를 관통하는 슬릿 절연막(331)에 의해 다수의 메모리 블록들로 분리될 수 있다. 소스콘택구조(SCT)는 게이트 적층체(GST)를 관통하여 소스 영역(303)에 전기적인 신호를 전송할 수 있다. 소스콘택구조(SCT)는 단일 도전막으로 형성되거나, 2이상의 도전막들로 형성될 수 있다. 소스콘택구조(SCT)과 게이트 적층체(GST)는 그들 사이에 배치된 측벽 절연막(333)에 의해 서로 절연될 수 있다.
게이트 적층체(GST)의 도전패턴들(313)은 계단구조로 형성된 콘택영역을 포함할 수 있다. 계단구조로 형성된 콘택영역은 다수의 지지대들(321)에 의해 관통될 수 있다.
제2 다중층 절연막(MI2)은 메모리 셀 어레이(CAR)와 제2 상부 절연막(370) 사이에 배치되고, 2이상의 절연막들(341, 343, 361)을 포함할 수 있다. 경우에 따라, 제2 다중층 절연막(MI2)은 적어도 하나의 제2 식각 정지막(351)을 포함할 수 있다. 예를 들어, 제2 다중층 절연막(MI2)은 제3 산화막(341), 제4 산화막(343), 제2 식각 정지막(351), 및 제5 산화막(361)을 포함할 수 있다. 제3 산화막(341)은 게이트 적층체(GST)의 계단구조를 덮도록 제2 기판(301)의 일면 상에 배치될 수 있다. 제4 산화막(343), 제2 식각 정지막(351), 및 제5 산화막(361)은 제3 산화막(341)으로부터 제2 상부 절연막(370)을 향하여 순차적으로 배치될 수 있다. 제2 다중층 절연막(MI2)의 적층 구조는 도 5에 도시된 예로 제한되지 않고, 다양하게 변경될 수 있다. 제2 식각 정지막(351)은 산화막과 다른 식각률을 갖는 물질로 형성될 수 있고, 예를 들어 질화막을 포함할 수 있다.
소스콘택구조(SCT)는 제4 산화막(343)을 관통하도록 연장될 수 있다.
비트라인들(BL)은 제2 식각 정지막(351) 및 제5 산화막(361) 내에 매립될 수 있다.
연결구조들(345, 347, 363, 355, 357)은 제2 다중층 절연막(MI2)을 관통하는 콘택플러그들(345, 347, 363) 및 도전패드들(355, 357)을 포함할 수 있다. 예를 들어, 연결구조들(345, 347, 363, 355, 357)은 드레인 콘택 플러그들(345), 게이트 콘택 플러그들(347), 소스콘택구조(SCT)보다 넓은 폭으로 형성된 소스패드(355), 게이트 콘택 플러그들(347)보다 넓은 폭으로 형성된 게이트 패드들(357), 및 상부 콘택 플러그들(363)을 포함할 수 있다. 드레인 콘택 플러그들(345)은 제4 산화막(343)을 관통하여 채널구조들(CH)을 비트라인들(BL)에 연결시킬 수 있다. 게이트 콘택 플러그들(347)은 도전패턴들(313)에 접촉되고, 제3 산화막(341) 및 제4 산화막(343)을 관통하도록 연장될 수 있다. 소스패드(355)는 소스콘택구조(SCT)에 접촉되고, 제2 식각 정지막(351) 및 제5 산화막(361)의 일부를 관통하도록 연장될 수 있다. 게이트 패드들(357)은 게이트 콘택 플러그들(347)에 접촉되고, 제2 식각 정지막(351) 및 제5 산화막(361)의 일부를 관통하도록 연장될 수 있다. 상부 콘택 플러그들(363)은 비트라인들(BL), 소스패드(355), 게이트 패드들(357)에 접촉되고, 제5 산화막(361)을 관통하도록 연장될 수 있다. 연결구조들(345, 347, 363, 355, 357)은 도 5에 도시된 예로 제한되지 않고, 다양하게 변경될 수 있다. 연결구조들(345, 347, 363, 355, 357)은 다양한 도전물로 형성될 수 있다.
제2 상부 절연막(370)은 제2 다중층 절연막(MI2)과 제1 기판(201) 사이에 배치되고, 제1 상부 절연막(237)에 마주한다. 제2 상부 절연막(370)은 제1 상부 절연막(237)에 직접 접촉된다. 제2 상부 절연막(370)은 산화막(371) 및 식각 정지막(373)의 적층구조로 형성될 수 있다. 제2 상부 절연막(370)의 적층 구조는 이에 제한되지 않고, 다양하게 변경될 수 있으며, 산화막의 단일층 구조로 형성될 수 있다.
제2 도전성 콘택패턴들(375)은 상부 콘택 플러그들(363)에 접촉되고, 제2 상부 절연막(370)을 관통하도록 연장된다. 제2 도전성 콘택패턴들(375)은 홈들(239) 내부로 돌출된 돌출부들(375P)을 갖는다. 제2 도전성 콘택패턴들(375)은 도 1a를 참조하여 상술한 제2 도전성 콘택패턴들과 동일한 물질로 형성될 수 있다. 제2 도전성 콘택패턴들(375)은 연결구조들(345, 347, 363, 355, 357)을 경유하여 메모리 셀 어레이(CAR)에 접속될 수 있다. 예를 들어, 제2 도전성 콘택패턴들(375) 각각은 적어도 하나의 연결구조를 경유하여 도전패턴들(313), 비트라인들(BL) 및 소스콘택구조(SCT) 중 그에 대응하는 하나에 연결될 수 있다. 도 5에 도시된 실시 예에 따르면, 서로 대응되는 한 쌍의 비트라인과 제2 도전성 콘택패턴은 상부 콘택 플러그들(363) 중 하나를 경유하여 전기적으로 연결될 수 있고, 서로 대응되는 한 쌍의 도전패턴과 제2 도전성 콘택패턴은 게이트 콘택 플러그들(347) 중 하나, 게이트 패드들(357) 중 하나, 및 상부 콘택 플러그(363) 중 하나를 경유하여 전기적으로 연결될 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 제2 도전성 콘택패턴들(375) 각각을 도전패턴들(313), 비트라인들(BL) 및 소스콘택구조(SCT) 중 그에 대응하는 하나에 연결하기 위해, 제2 다중층 절연막(MI2)을 관통하는 연결구조들의 배열 및 개수는 다양하게 변경될 수 있다.
제2 도전성 콘택패턴들(375)의 돌출부들(375P)과 제1 상부 절연막(237)의 홈들(239)의 배열, 폭들, 및 높이들은 도 1a를 참조하여 상술한 바와 동일할 수 있다. 이에 따라, 제2 도전성 콘택패턴들(375)은 제1 도전성 콘택패턴들(235)로부터 이격될 수 있다. 또는 제2 도전성 콘택패턴들(375)의 돌출부들(375P)과 제1 상부 절연막(237)의 홈들(239)의 배열, 폭들, 및 높이들은 도 2b 또는 도 2c를 참조하여 상술한 바와 동일할 수 있다. 제2 도전성 콘택패턴들(375)은 홈들(239) 각각을 채우는 도전성 점착패턴들(241B)에 의해 제1 도전성 콘택패턴들(235)에 전기적으로 연결될 수 있다. 도전성 점착패턴들(241B)은 제2 도전성 콘택패턴들(375)과 제1 도전성 콘택패턴들(235) 사이로 연장될 수 있다. 도전성 점착패턴들(241B)은 은 에폭시 수지의 경화물을 포함하거나, 은나노입자, 질화붕소 및 에폭시를 갖는 복합체의 경화물을 포함할 수 있다. 도전성 점착패턴들(241B) 각각은 도 2a를 참조하여 상술한 바와 같이, 갭(G)을 사이에 두고 제2 상부 절연막(370)으로부터 이격될 수 있다.
도 6a 내지 도 6c, 도 7a 내지 도 7c, 및 도 8은 도 5에 도시된 반도체 메모리 장치의 제조방법의 일 실시 예를 나타내는 단면도들이다. 이하의 도면에서 제1 하부구조와 제2 하부구조에 대한 구체적인 구조에 대한 설명은 도 5를 참조하여 상술한 바와 동일하므로 생략한다.
도 6a 내지 도 6c는 제1 기판 상에 제1 구조를 형성하는 단계를 나타내는 단면도들이다.
도 6a를 참조하면, 제1 기판(201) 상에 도 5를 참조하여 상술한 제1 하부구조(200)를 형성한다.
도 6b를 참조하면, 제1 하부구조(200) 상에 제1 도전성 콘택패턴들(233, 235)을 형성한다. 제1 도전성 콘택패턴들(233, 235)은 도 5를 참조하여 상술한 바와 같이, 제1 하부구조(200)의 트랜지스터들(TR)에 연결된다.
이어서, 제1 하부구조(200) 상에 제1 도전성 콘택패턴들(233, 235)을 덮는 제1 상부 절연막(237)을 형성할 수 있다. 이 후, 포토리소그래피 공정 및 식각 공정을 이용하여 제1 도전성 콘택패턴들(233, 235)을 각각 노출하는 홈들(239)을 형성할 수 있다. 예를 들어, 제1 도전성 콘택패턴들의 상부 패턴들(235)이 홈들(239)을 통해 노출될 수 있다. 상부 패턴들(235)이 생략된 경우, 제1 도전성 콘택패턴들의 하부패턴들(233)이 홈들(239)을 통해 노출될 수 있다.
제1 상부 절연막(237)에 홈들(239)을 형성하는 과정에서 도 3a를 참조하여 상술한 바와 같이 보호막(161)이 형성될 수 있다. 또는, 제1 상부 절연막(237)의 상면은 도 4를 참조하여 상술한 ST1 단계에서 표면 처리될 수 있다.
도 6c를 참조하면, 제1 도전성 콘택패턴들의 노출된 면을 보호하기 위하여, 산화 방지막(290)을 형성할 수 있다. 예를 들어, 산화 방지막(290)은 상부 패턴들(235)의 노출된 면을 덮도록 제1 상부 절연막(237)의 표면 상에 컨포멀하게 형성될 수 있다. 산화 방지막(290)은 제1 상부 절연막(237)을 손상을 줄이고 선택적으로 제거가능하도록 제1 상부 절연막(237)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 산화 방지막(290)은 질화물을 포함할 수 있다.
도 7a 내지 도 7c는 제2 기판 상에 제2 구조를 형성하는 단계를 나타내는 단면도들이다.
도 7a를 참조하면, 제2 기판(301) 상에 도 5를 참조하여 상술한 제2 하부구조(300)를 형성한다.
도 7b를 참조하면, 제2 하부구조(300) 상에 적어도 한층의 산화막을 형성할 수 있다. 일 실시 예로서, 제2 하부구조(300) 상에 산화막(371), 식각 정지막(373) 및 산화막(374)이 적층된 구조를 형성할 수 있다. 식각 정지막(373)은 질화막을 포함할 수 있다.
이어서, 산화막(371), 식각 정지막(373) 및 산화막(374)이 적층된 구조를 관통하는 제2 도전성 콘택패턴들(375)을 형성할 수 있다. 제2 도전성 콘택패턴들(375)은 도 5를 참조하여 상술한 바와 같이, 제2 하부구조(300)의 메모리 셀 어레이(CAR)에 접속될 수 있다. 예를 들어, 제2 도전성 콘택패턴들(375)은 제2 하부구조(300)의 비트라인들(BL), 소스콘택구조(SCT) 및 도전패턴들(313)을 경유하여 메모리 셀 어레이(CAR)에 전기적으로 연결될 수 있다.
도 7c를 참조하면, 도 7b에 도시된 산화막(374)을 제거함으로써, 식각 정지막(373)을 노출시킬 수 있다. 이로써, 산화막(371) 및 식각 정지막(373)을 포함하는 제2 상부 절연막(370)이 형성될 수 있다. 또한, 제2 상부 절연막(370) 보다 돌출된 제2 도전성 콘택패턴들(375)의 돌출부들(375P)이 노출될 수 있다.
도 8은 제1 구조 상에 제2 구조를 배치하는 단계를 나타내는 단면도이다.
도 8을 참조하면, 제1 구조 상에 제2 구조를 배치하기 전, 도 8c를 참조하여 설명한 산화 방지막(290)을 제거하여 제1 도전성 콘택패턴들을 노출시킨다. 예를 들어, 산화 방지막(290)이 제거되어 제1 도전성 콘택패턴들의 상부 패턴들(235)이 노출될 수 있다. 이 후, 홈들(239) 각각의 내부에 도전성 점착물질(241A)을 형성할 수 있다. 도전성 점착물질(241A)은 도 3a 내지 도 3c를 참조하여 상술한 방법들을 이용하여 형성하거나, 도 4를 참조하여 상술한 방법들을 이용하여 형성할 수 있다.
이어서, 제1 상부 절연막(237)이 제2 상부 절연막(370)에 마주하도록 제1 기판(201) 상에 제2 기판(301)을 배치한다. 이 때, 제2 상부 절연막(370)보다 돌출된 제2 도전성 콘택패턴들(375)의 돌출부들(375P) 각각이 홈들(239)에 중첩되도록 제1 기판(201) 상에 제2 기판(301)을 정렬한다.
이 후, 도 1b를 참조하여 상술한 바와 같이, 제2 도전성 콘택패턴들(375)의 돌출부들(375P)이 홈들(239) 내부에 정렬되도록 제1 상부 절연막(237)과 제2 상부 절연막(370)을 서로 밀착시킨 후, 도전성 점착물질(241A)을 경화시킨다. 이로써, 도 5를 참조하여 상술한 바와 같이 도전성 점착패턴들(241B)에 의해 제1 도전성 콘택패턴들의 상부 패턴들(235)이 제2 도전성 콘택패턴들(375)에 전기적으로 연결될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도이다. 도 9는 제1 하부구조(400)가 메모리 셀 어레이를 포함하고, 제2 하부구조(500)가 주변회로를 구성하는 트랜지스터들을 포함하는 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 9를 참조하면, 제1 기판(401) 상에 형성된 제1 하부구조(400)는 도 5를 참조하여 상술한 제2 하부구조(300)와 동일한 구조로 형성된다. 다시 말해, 제1 기판(401) 상에 메모리 셀 어레이(CAR)가 형성될 수 있다. 제1 도전성 콘택패턴들(435) 및 제1 상부 절연막(437)은 제1 하부구조(400)를 사이에 두고 제1 기판(401) 상에 배치된다.
제1 도전성 콘택패턴들(435)은 도 5에 도시된 연결구조들(345, 347, 363, 355, 357)과 동일한 연결구조들을 통해 제1 하부구조(400)의 메모리 셀 어레이(CAR)에 접속될 수 있다. 예를 들어, 제1 도전성 콘택패턴들(435)은 도 5에 도시된 연결구조들(345, 347, 363, 355, 357)과 동일한 연결구조들을 통해 제1 하부구조(400)의 비트라인들(BL), 소스콘택구조(SCT) 및 도전패턴들(413)을 경유하여 메모리 셀 어레이(CAR)에 연결될 수 있다.
제1 상부 절연막(437)은 도 5를 참조하여 상술한 제1 상부 절연막(237)과 동일한 구조 및 동일한 물질로 형성될 수 있다. 다시 말해, 제1 상부 절연막(437)은 제1 도전성 콘택패턴들(435)에 중첩된 홈들(439)을 포함할 수 있다.
제2 기판(501) 상에 형성된 제2 하부구조(500)는 도 5를 참조하여 상술한 제1 하부구조(200)와 동일한 구조로 형성된다. 다시 말해, 제2 기판(501) 상에 주변회로를 구성하는 트랜지스터들(TR)이 형성될 수 있다. 제2 도전성 콘택패턴들(575) 및 제2 상부 절연막(570)은 제2 하부구조(500)를 사이에 두고 제2 기판(501) 상에 형성될 수 있다.
제2 도전성 콘택패턴들(575)은 도 5에 도시된 연결구조들(221, 223, 225)과 동일한 연결구조들을 통해 제2 하부구조(500)의 트랜지스터들(TR)에 연결될 수 있다. 제2 도전성 콘택패턴들(575)은 도 5에 도시된 제2 도전성 콘택패턴들(375)과 동일한 물질 및 동일한 구조로 형성될 수 있다. 다시 말해, 제2 도전성 콘택패턴들(575)은 제2 상부 절연막(570)보다 돌출된 돌출부들(575P)을 포함할 수 있다. 제2 도전성 콘택패턴들(375)은 하부패턴들(533) 상에 형성될 수 있다. 하부패턴들(533)은 도 5를 참조하여 상술한 하부패턴들(233)과 동일한 구조로 형성될 수 있다.
제2 상부 절연막(570)은 도 5를 참조하여 상술한 제2 상부 절연막(370)과 동일한 구조 및 동일한 물질로 형성될 수 있다.
제1 도전성 콘택패턴들(435)과 제2 도전성 콘택패턴들(575)은 홈들(439)을 채우는 도전성 점착패턴들(441B)에 의해 전기적으로 연결될 수 있다. 도전성 점착패턴들(441B)은 도 5를 참조하여 상술한 도전성 점착패턴들(241B)과 동일한 물질로 형성될 수 있다.
도 9를 참조하여 상술한 반도체 메모리 장치는 도 6a 내지 도 6c, 도 7a 내지 도 7c, 및 도 8을 참조하여 상술한 반도체 메모리 장치의 제조방법을 이용하여 형성될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 5 및 도 9에 도시된 반도체 메모리 장치들 중 어느 하나를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
101, 201, 401: 제1 기판 121, 301, 501: 제2 기판
A: 제1 구조 103, 200, 400: 제1 하부구조
B: 제2 구조 123, 300, 500: 제2 하부구조
105, 235, 435: 제1 도전성 콘택패턴 127, 375, 575: 제2 도전성 콘택패턴
107, 237, 437: 제1 상부 절연막 125, 370, 570: 제2 상부 절연막
109, 239, 439: 홈 127P, 375P, 575P: 돌출부
111B, 241B, 441B: 도전성 점착패턴 111, 111A, 241A: 도전성 점착물질
161: 보호막 MI1, MI2: 다층 절연막
221, 223, 225, 345, 347, 363, 355, 357: 연결구조
TR: 트랜지스터 CAR: 메모리 셀 어레이
BL: 비트라인 313, 413: 도전패턴
CH: 채널구조 ML: 메모리막

Claims (28)

  1. 주변회로를 구성하는 트랜지스터들, 상기 트랜지스터들에 접속된 제1 도전성 콘택패턴들, 상기 제1 도전성 콘택패턴들을 개구하는 홈들(grooves)을 가지고 상기 트랜지스터들상에 배치된 제1 상부 절연막을 포함하는 제1 기판;
    상기 제1 상부 절연막에 마주하는 제2 상부 절연막, 상기 제2 상부 절연막 내부로부터 상기 홈들 내부로 돌출된 제2 도전성 콘택패턴들, 및 상기 제2 도전성 콘택패턴들에 접속되고 상기 제2 상부 절연막에 중첩된 메모리 셀 어레이를 포함하는 제2 기판; 및
    상기 제2 도전성 콘택패턴들이 상기 제1 도전성 콘택패턴들에 각각 접속되도록, 상기 홈들을 채우는 도전성 점착패턴들을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 트랜지스터들과 상기 제1 상부 절연막 사이에 배치된 다중층 절연막; 및
    상기 다중층 절연막을 관통하여 상기 제1 도전성 콘택패턴들 각각을 상기 트랜지스터들 중 그에 대응하는 하나에 전기적으로 연결하는 적어도 하나의 연결구조를 더 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 셀 어레이는,
    상기 제2 기판과 상기 제2 상부 절연막 사이에 배치되고, 교대로 적층된 도전패턴들 및 층간 절연막들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하는 채널구조들; 및
    상기 도전패턴들 각각과 상기 채널구조들 각각의 사이에 배치된 메모리막을 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메모리 셀 어레이와 상기 제2 상부 절연막 사이에 배치된 다중층 절연막;
    상기 다중층 절연막 내부에 매립되어 상기 채널구조들에 연결된 비트라인들; 및
    상기 다중층 절연막을 관통하여 상기 제2 도전성 콘택패턴들 각각을 상기 도전패턴들 및 상기 비트라인들 중 그에 대응하는 하나에 전기적으로 연결하는 적어도 하나의 연결구조를 더 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 도전성 점착패턴들 각각은,
    은 에폭시 수지의 경화물을 포함하거나,
    은나노입자, 질화붕소 및 에폭시를 갖는 복합체의 경화물을 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 도전성 콘택패턴들보다 돌출된 상기 제1 상부 절연막의 높이는 상기 제2 상부 절연막보다 돌출된 상기 제2 도전성 콘택패턴들 각각의 돌출부의 높이보다 큰 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 도전성 점착패턴들은 상기 제1 도전성 콘택패턴들과 상기 제2 도전성 콘택패턴들 사이로 연장된 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 홈들 각각의 폭은 상기 제2 도전성 콘택패턴들 중 그에 대응하는 제2 도전성 콘택패턴의 폭보다 넓게 형성된 반도체 메모리 장치.
  9. 홈들(grooves)을 갖는 제1 상부 절연막을 사이에 두고 마주하는 주변회로 및 메모리 셀 어레이;
    상기 홈들에 중첩된 상태로 서로 마주하고, 상기 주변회로 및 상기 메모리 셀 어레이 중 하나에 접속된 제1 도전성 콘택패턴들 및 나머지 하나에 접속되고 상기 홈들 내부로 돌출된 돌출부들을 갖는 제2 도전성 콘택패턴들; 및
    상기 제2 도전성 콘택패턴들이 상기 제1 도전성 콘택패턴들에 각각 연결되도록, 상기 홈들을 채우는 도전성 점착패턴들을 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제1 상부 절연막은 상기 홈들을 정의하도록 상기 제1 도전성 콘택패턴들보다 제1 높이로 돌출되고,
    상기 제2 도전성 콘택패턴들의 상기 돌출부들은 상기 제1 높이와 동일하거나 낮은 높이로 형성된 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 도전성 점착패턴들은 상기 제1 도전성 콘택패턴들과 상기 제2 도전성 콘택패턴들 사이로 연장된 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 홈들 각각의 폭은 상기 제2 도전성 콘택패턴들 중 그에 대응하는 제2 도전성 콘택패턴의 폭보다 넓게 형성된 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 도전성 점착패턴들 각각은,
    은 에폭시 수지의 경화물을 포함하거나,
    은나노입자, 질화붕소 및 에폭시를 갖는 복합체의 경화물을 포함하는 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 메모리 셀 어레이 및 상기 주변회로는 제1 기판과 제2 기판 사이에 형성되고,
    상기 제1 도전성 콘택패턴들은 상기 제1 기판 상에 배치된 상기 메모리 셀 어레이에 접속되고,
    상기 제2 도전성 콘택패턴들은 상기 제2 기판 상에 배치된 상기 주변회로를 구성하는 트랜지스터들에 접속된 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 메모리 셀 어레이는,
    상기 제1 기판 상에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하는 채널구조들; 및
    상기 도전패턴들 각각과 상기 채널구조들 각각의 사이에 배치된 메모리막을 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 메모리 셀 어레이와 상기 제1 상부 절연막 사이에 배치된 다중층 절연막;
    상기 다중층 절연막 내에 매립되어 상기 채널구조들에 연결된 비트라인들; 및
    상기 다중층 절연막을 관통하여, 상기 제1 도전성 콘택패턴들 각각을 상기 도전패턴들 및 상기 비트라인들 중 그에 대응하는 하나에 전기적으로 연결하는 적어도 하나의 연결구조를 더 포함하고,
    상기 제1 도전성 콘택패턴들은, 상기 제1 상부 절연막 내부에 매립되되, 상기 제2 도전성 콘택패턴들을 향하고 상기 홈들에 의해 개구된 표면들을 갖는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 트랜지스터들과 상기 제2 상부 절연막 사이에 배치된 다중층 절연막; 및
    상기 다중층 절연막을 관통하여 상기 제2 도전성 콘택패턴들 각각을 상기 트랜지스터들 중 그에 대응하는 하나에 전기적으로 연결하는 적어도 하나의 연결구조를 더 포함하는 반도체 메모리 장치.
  18. 주변회로를 구성하는 트랜지스터들, 상기 트랜지스터들에 접속된 제1 도전성 콘택패턴들, 및 상기 트랜지스터들 상에 배치되고 상기 제1 도전성 콘택패턴들을 노출하는 홈들(grooves)을 갖는 제1 상부 절연막을 포함하는 제1 구조를, 제1 기판 상에 형성하는 단계;
    메모리 셀 어레이, 상기 메모리 셀 어레이 상에 배치된 제2 상부 절연막, 및 상기 제2 상부 절연막을 관통하고 상기 메모리 셀 어레이에 접속되고 상기 제2 상부 절연막보다 돌출된 돌출부들을 갖는 제2 도전성 콘택패턴들을 포함하는 제2 구조를, 제2 기판 상에 형성하는 단계;
    상기 홈들 각각의 내부에 도전성 점착물질을 형성하는 단계;
    상기 제1 상부 절연막 및 상기 제2 상부 절연막이 서로 마주하고, 상기 제2 도전성 콘택패턴들의 상기 돌출부들이 상기 홈들 내부에 정렬되도록, 상기 제1 구조 상에 상기 제2 구조를 배치하는 단계; 및
    상기 도전성 점착물질을 경화시켜서, 상기 제1 도전성 콘택패턴들을 상기 제2 도전성 콘택패턴들의 상기 돌출부들에 연결시키는 도전성 점착패턴들을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 홈들 각각의 내부에 상기 도전성 점착물질을 형성하는 단계는
    상기 홈들 각각의 내부에 상기 도전성 점착물질을 채우는 단계; 및
    상기 홈들 각각의 일부가 노출되도록 상기 도전성 점착물질의 일부를 제거하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 홈들 각각의 내부를 상기 도전성 점착물질로 채우는 단계 이전,
    상기 제1 상부 절연막의 상면이 소수성 또는 친수성을 갖도록, 상기 제1 상부 절연막의 상기 상면을 표면처리하는 단계를 더 포함하거나,
    상기 제1 상부 절연막에 비해 상기 도전성 점착물질과의 결합력이 약한 보호막을 상기 제1 상부 절연막 상에 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  21. 제 18 항에 있어서,
    상기 도전성 점착물질은,
    은 에폭시 수지를 포함하거나,
    은나노입자, 질화붕소 및 에폭시를 갖는 복합체를 포함하는 반도체 메모리 장치의 제조방법.
  22. 제 18 항에 있어서,
    상기 제1 구조는,
    상기 제1 기판과 제1 상부 절연막 사이에 배치되고, 상기 트랜지스터들을 덮는 다중층 절연막; 및
    상기 다중층 절연막을 관통하여 상기 제1 도전성 콘택패턴들 각각을 상기 트랜지스터들 중 그에 대응하는 하나에 전기적으로 연결하는 적어도 하나의 연결구조를 더 포함하는 반도체 메모리 장치의 제조방법.
  23. 제 18 항에 있어서,
    상기 메모리 셀 어레이는,
    상기 제2 기판과 상기 제2 상부 절연막 사이에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하는 채널구조들; 및
    상기 도전패턴들 각각과 상기 채널구조들 각각의 사이에 배치된 메모리막을 포함하는 반도체 메모리 장치의 제조방법.
  24. 제 23 항에 있어서,
    상기 제2 구조는,
    상기 메모리 셀 어레이와 상기 제2 상부 절연막 사이에 배치된 다중층 절연막;
    상기 다중층 절연막 내에 매립되어 상기 채널구조들에 연결된 비트라인들; 및
    상기 다중층 절연막을 관통하여 상기 제2 도전성 콘택패턴들 각각을 상기 도전패턴들 및 상기 비트라인들 중 그에 대응하는 하나에 전기적으로 연결하는 적어도 하나의 연결구조를 더 포함하는 반도체 메모리 장치의 제조방법.
  25. 제 18 항에 있어서,
    상기 제1 상부 절연막은 상기 홈들을 정의하도록 상기 제1 도전성 콘택패턴들보다 제1 높이로 돌출되고,
    상기 제2 도전성 콘택패턴들의 상기 돌출부들은 상기 제1 높이와 동일하거나 낮은 높이로 형성된 반도체 메모리 장치의 제조방법.
  26. 제 18 항에 있어서,
    상기 도전성 점착패턴들은 상기 제1 도전성 콘택패턴들과 상기 제2 도전성 콘택패턴들 사이로 연장된 반도체 메모리 장치의 제조방법.
  27. 제 18 항에 있어서,
    상기 홈들 각각의 폭은 상기 제2 도전성 콘택패턴들 중 그에 대응하는 제2 도전성 콘택패턴의 폭보다 넓게 형성되는 반도체 메모리 장치의 제조방법.
  28. 메모리 셀 어레이, 상기 메모리 셀 어레이에 접속된 제1 도전성 콘택패턴들, 및 상기 제1 도전성 콘택패턴들을 개구하는 홈들(grooves)을 포함하고 상기 메모리 셀 어레이 상에 배치된 제1 상부 절연막을 포함하는 제1 구조를, 제1 기판 상에 형성하는 단계;
    주변회로를 구성하는 트랜지스터들, 상기 트랜지스터들 상에 배치된 제2 상부 절연막, 및 상기 제2 상부 절연막을 관통하고 상기 트랜지스터들에 접속되고 상기 제2 상부 절연막보다 돌출된 돌출부들을 갖는 제2 도전성 콘택패턴들을 포함하는 제2 구조를, 제2 기판 상에 형성하는 단계;
    상기 홈들 각각의 내부에 도전성 점착물질을 채우는 단계;
    상기 제1 상부 절연막 및 상기 제2 상부 절연막이 서로 마주하고, 상기 제2 도전성 콘택패턴들의 상기 돌출부들이 상기 홈들 내부에 정렬되도록, 상기 제1 구조 상에 상기 제2 구조를 배치하는 단계; 및
    상기 도전성 점착물질을 경화시켜서, 상기 제1 도전성 콘택패턴들을 상기 제2 도전성 콘택패턴들의 돌출부들에 연결시키는 도전성 점착패턴들을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US10892269B2 (en) 2014-09-12 2021-01-12 Toshiba Memory Corporation Semiconductor memory device having a bonded circuit chip including a solid state drive controller connected to a control circuit
CN113053802A (zh) 2019-12-27 2021-06-29 台湾积体电路制造股份有限公司 半导体器件的形成方法
US11404316B2 (en) * 2019-12-27 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. System, device and methods of manufacture
JP2022044428A (ja) * 2020-09-07 2022-03-17 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
CN113963734A (zh) * 2021-10-18 2022-01-21 中国科学院微电子研究所 一种mram及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5611140A (en) * 1989-12-18 1997-03-18 Epoxy Technology, Inc. Method of forming electrically conductive polymer interconnects on electrical substrates
JP2002016112A (ja) * 2000-06-26 2002-01-18 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007299929A (ja) * 2006-04-28 2007-11-15 Matsushita Electric Ind Co Ltd 光学デバイス装置とそれを用いた光学デバイスモジュール
JP5018270B2 (ja) * 2007-06-22 2012-09-05 パナソニック株式会社 半導体積層体とそれを用いた半導体装置
KR100885924B1 (ko) * 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
KR100962022B1 (ko) 2010-01-12 2010-06-08 (주) 유니크코리아엔아이 정전용량형 압력센서 및 그 제조방법
KR20150066789A (ko) * 2013-12-09 2015-06-17 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20150100325A (ko) * 2014-02-25 2015-09-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN105754515B (zh) * 2014-12-19 2018-11-27 广东生益科技股份有限公司 一种可降解回收的环氧导电胶及其制备和降解回收方法
KR101899949B1 (ko) 2016-07-01 2018-09-19 이창규 복수의 셀 영역들이 구비된 전기화학 에너지 소자 및 그 제조 방법
CN107658315B (zh) 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
JP7304335B2 (ja) * 2017-08-21 2023-07-06 長江存儲科技有限責任公司 Ｎａｎｄメモリデバイスおよびｎａｎｄメモリデバイスを形成するための方法

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