TWI668697B - Semiconductor memory device and memory system - Google Patents

Semiconductor memory device and memory system Download PDF

Info

Publication number
TWI668697B
TWI668697B TW107127308A TW107127308A TWI668697B TW I668697 B TWI668697 B TW I668697B TW 107127308 A TW107127308 A TW 107127308A TW 107127308 A TW107127308 A TW 107127308A TW I668697 B TWI668697 B TW I668697B
Authority
TW
Taiwan
Prior art keywords
chip
signal
correction operation
dqs
duty
Prior art date
Application number
TW107127308A
Other languages
English (en)
Other versions
TW201933367A (zh
Inventor
山本健介
渡邊郁弥
尾崎正一
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Application granted granted Critical
Publication of TWI668697B publication Critical patent/TWI668697B/zh
Publication of TW201933367A publication Critical patent/TW201933367A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)

Abstract

本發明之實施形態提供根據電源通入以後之占空比之變動而校正輸出信號的半導體記憶裝置及記憶體系統。 一實施形態之半導體記憶裝置具備第1晶片及第2晶片，其等包含能夠記憶資料之記憶胞，且能夠接收同一觸變信號。上述第1晶片若接收到第1指令，則於根據上述觸變信號而自上述第2晶片讀出資料時執行第1校正動作。上述第1校正動作係對根據上述觸變信號而於上述第1晶片產生之輸出信號之占空比進行校正。

Description

半導體記憶裝置及記憶體系統
實施形態係關於半導體記憶裝置及記憶體系統。
眾所周知的是如下記憶體系統，其具備作為半導體記憶裝置之NAND型快閃記憶體、及控制該NAND型快閃記憶體之控制器。
實施形態提供根據電源通入以後之占空比之變動而對輸出信號進行校正之半導體記憶裝置及記憶體系統。
實施形態之半導體記憶裝置具備第1晶片及第2晶片，其等包含能夠記憶資料之記憶胞，且能夠接收同一觸變信號。上述第1晶片若接收到第1指令，則於根據上述觸變信號而自上述第2晶片讀出資料時執行第1校正動作。上述第1校正動作係對根據上述觸變信號而於上述第1晶片產生之輸出信號之占空比進行校正。
以下，參照圖式對實施形態進行說明。再者，以下說明中，對具有相同功能及構成之構成要素附上共通之參照符號。
再者，以下說明中，信號X＜n：0＞(n為自然數)係指(n＋1)位元之信號，且係指分別為1位元之信號即信號X＜0＞、X＜1＞、…、及X＜n＞之集合。又，構成要素Y＜n：0＞係指與信號X＜n：0＞之輸入或輸出一一對應之構成要素Y＜0＞、Y＜1＞、…、及Y＜n＞之集合。
又，以下說明中，信號/Z表示信號Z之反轉信號。又，「信號Z及/Z之占空比」表示信號Z之脈衝自上升至下降為止的時間相對於信號Z之脈衝之1週期的比率(即，信號/Z之脈衝自下降至上升為止的時間相對於信號/Z之脈衝之1週期的比率)。
1.第1實施形態 對第1實施形態之記憶體系統進行說明。第1實施形態之記憶體系統例如包含作為半導體記憶裝置之NAND型快閃記憶體、及控制該NAND型快閃記憶體之記憶體控制器。
1.1構成 1.1.1關於記憶體系統之全體構成 使用圖1及圖2對第1實施形態之記憶體系統之全體構成進行說明。記憶體系統1例如與外部之未圖示之主機機器通信。記憶體系統1記憶來自主機機器之資料，又將資料讀出至主機機器。
圖1係用以對第1實施形態之記憶體系統之電源系統進行說明之方框圖。如圖1所示，記憶體系統1具備控制器2、NAND封裝體3、電源管理器4、及基準電阻9。NAND封裝體3包含例如複數個半導體記憶裝置5～8。圖1例中，表示NAND封裝體3中包含4個晶片之情形。再者，以下說明中，半導體記憶裝置5～8分別亦可視為晶片A～D。
電源管理器4為用以管理對控制器2及NAND封裝體3供給之電壓之IC(Integrated circuit，積體電路)。電源管理器4例如將電壓即電壓VCCQ供給至控制器2及NAND封裝體3。電壓VCCQ係作為用於控制器2與NAND封裝體3之間之輸入輸出信號之電壓的基準電壓來使用。又，電源管理器4例如對NAND封裝體3供給電壓VCC。電壓VCC作為於NAND封裝體3內使用之其他電壓之基準電壓來使用。
又，NAND封裝體3能夠經由基準電阻9與電壓VSS連接地構成。基準電阻9例如用於對NAND封裝體3內之半導體記憶裝置5～8之各者之輸出阻抗進行校正。電壓VSS為接地電壓，例如定義為記憶體系統1內之接地(0 V)。
圖2係用以對第1實施形態之記憶體系統之信號系統進行說明之方框圖。如圖2所示，控制器2控制半導體記憶裝置5～8。具體而言，控制器2將資料寫入至半導體記憶裝置5～8，且自半導體記憶裝置5～8讀出資料。控制器2藉由NAND匯流排連接於半導體記憶裝置5～8。
半導體記憶裝置5～8之各者具備複數個記憶胞，非揮發地記憶資料。半導體記憶裝置5～8之各者例如為藉由預先分配晶片位址而能夠識別為唯一之半導體晶片，且能夠藉由控制器2之指示而獨立動作地構成。
於與半導體記憶裝置5～8之各者連接之NAND匯流排上收發同種信號。NAND匯流排包含複數個信號線，進行依照NAND介面之信號/CE0～/CE3、CLE、ALE、/WE、RE、/RE、/WP、/RB0～/RB3、DQ＜7：0＞、DQS、及/DQS之收發。信號CLE、ALE、/WE、RE、/RE、及/WP由半導體記憶裝置5～8接收，信號/RB0～/RB3由控制器2接收。又，信號/CE0～/CE3分別由半導體記憶裝置5～8接收。
信號/CE0～/CE3分別為用以對半導體記憶裝置5～8使能之信號。信號CLE於信號CLE為“H(High，高)”位準之期間對半導體記憶裝置5～8通知流經半導體記憶裝置5～8之信號DQ＜7：0＞為指令。信號ALE於信號ALE為“H”位準之期間對半導體記憶裝置5～8通知流經半導體記憶裝置5～8之信號DQ＜7：0＞為位址。信號/WE於信號/WE為“L(Low，低)”位準之期間指示將流經半導體記憶裝置5～8之信號 DQ＜7：0＞取入至半導體記憶裝置5～8。信號RE及/RE指示對半導體記憶裝置5～8輸出信號DQ＜7：0＞，例如用以控制輸出信號DQ＜7：0＞時之半導體記憶裝置5～8之動作時序。信號/WP對半導體記憶裝置5～8指示禁止資料之寫入及刪除。信號/RB0～/RB3分別表示半導體記憶裝置5～8為就緒狀態(受理來自外部之命令之狀態)或為忙碌狀態(不受理來自外部之命令之狀態)。信號DQ＜7：0＞例如為8位元之信號。信號DQ＜7：0＞為於半導體記憶裝置5～8與控制器2之間收發之資料之實體，包含指令、位址、及資料。信號DQS及/DQS例如可基於信號RE及/RE而產生，用於控制涉及信號DQ＜7：0＞之半導體記憶裝置5～8之動作時序。
1.1.2控制器之構成 繼而，使用圖2對第1實施形態之記憶體系統之控制器進行說明。控制器2具備處理器(CPU：Central Processing Unit，中央處理單元)11、內置記憶體(RAM：Random Access Memory，隨機存取記憶體)12、NAND介面電路13、緩衝記憶體14、及主機介面電路15。
處理器11對控制器2全體之動作進行控制。處理器11例如響應於自外部接收之資料之寫入命令，對半導體記憶裝置5～8發行基於NAND介面之寫入命令。該動作於讀出、刪除、及校正動作等其他動作之情形時亦相同。
內置記憶體12例如為DRAM(Dynamic(動態) RAM)等半導體記憶體，作為處理器11之作業區域來使用。內置記憶體12記憶用以管理半導體記憶裝置5～8之韌體、及各種管理表等。
NAND介面電路13經由上述NAND匯流排與半導體記憶裝置5～8連接，負責與半導體記憶裝置5～8之通信。NAND介面電路13藉由處理器11之指示而將指令、位址及寫入資料發送至半導體記憶裝置5～8。又，NAND介面電路13自半導體記憶裝置5～8接收狀態、及讀出資料。
緩衝記憶體14暫時記憶控制器10自半導體記憶裝置5～8及外部接收之資料等。
主機介面電路15與外部之未圖示之主機機器連接，負責與主機機器之通信。主機介面電路15例如將自主機機器接收之命令及資料分別傳送至處理器11及緩衝記憶體14。
1.1.3關於半導體記憶裝置之構成 接下來，使用圖3對第1實施形態之半導體記憶裝置之構成例進行說明。再者，半導體記憶裝置5～8例如具有相同構成。因此，以下說明中，對半導體記憶裝置5～8中之半導體記憶裝置5之構成進行說明，至於半導體記憶裝置6～8之構成則省略其說明。
如圖3所示，半導體記憶裝置5具備記憶胞陣列21、輸入輸出電路22、ZQ校正電路23、邏輯控制電路24、溫度感測器25、暫存器26、定序器27、電壓產生電路28、驅動器組29、列解碼器30、感測放大器31、輸入輸出用焊墊群32、ZQ校正用焊墊33、及邏輯控制用焊墊群34。
記憶胞陣列21包含與字元線及位元線建立關聯之複數個非揮發性記憶胞(未圖示)。
輸入輸出電路22於與控制器2之間收發信號DQ＜7：0＞。輸入輸出電路22將信號DQ＜7：0＞內之指令及位址傳送至暫存器26。輸入輸出電路22於與感測放大器31之間收發寫入資料及讀出資料。
ZQ校正電路23經由ZQ校正用焊墊33，基於基準電阻9對半導體記憶裝置5之輸出阻抗進行校正。
邏輯控制電路24自控制器2接收信號/CE0、CLE、ALE、/WE、RE、/RE、及/WP。又，邏輯控制電路24將信號/RB0傳送至控制器2並將半導體記憶裝置5之狀態通知給外部。
溫度感測器25具有能夠測定半導體記憶裝置5內之溫度之功能。溫度感測器25將與測定之溫度相關之資訊送出至定序器27。再者，溫度感測器25於能夠測定可視為記憶胞陣列21之溫度之溫度的範圍，可設置於半導體記憶裝置5內之任意場所。
暫存器26保持指令及位址。暫存器26將位址傳送至列解碼器30及感測放大器31，並且將指令傳送至定序器27。
定序器27接收指令，依照基於所接收之指令之序列對半導體記憶裝置5全體進行控制。又，定序器27將與自溫度感測器25接收之溫度相關之資訊經由輸入輸出電路22送出至控制器2。
電壓產生電路28基於來自定序器27之指示而產生資料之寫入、讀出、及刪除等動作所必需之電壓。電壓產生電路28將產生之電壓供給至驅動器組29。
驅動器組29包含複數個驅動器，基於來自暫存器26之位址而將來自電壓產生電路28之各種電壓供給至列解碼器30及感測放大器31。驅動器組29例如基於位址中之列位址對列解碼器30供給各種電壓。
列解碼器30自暫存器26接收位址中之列位址，選擇基於該列位址之列之記憶胞。然後，對所選擇之列之記憶胞經由列解碼器30傳送來自驅動器組29之電壓。
感測放大器31於資料讀出時，對自記憶胞讀出至位元線之讀出資料進行感測，且將感測之讀出資料傳送至輸入輸出電路22。感測放大器31於資料寫入時，將經由位元線寫入之寫入資料傳送至記憶胞。又，感測放大器31自暫存器26接收位址中之行位址，且輸出基於該行位址之行之資料。
輸入輸出用焊墊群32將自控制器2接收之信號DQ＜7：0＞ 、DQS、及/DQS傳送至輸入輸出電路22。又，輸入輸出用焊墊群32將自輸入輸出電路22發送之信號DQ＜7：0＞傳送至半導體記憶裝置5之外部。
ZQ校正用焊墊33之一端連接於基準電阻9，且另一端連接於ZQ校正電路23。
邏輯控制用焊墊群34將自控制器2接收之信號/CE0、CLE、ALE、/WE、RE、/RE、及/WP傳送至邏輯控制電路24。又，邏輯控制用焊墊群34將自邏輯控制電路24發送之/RB0傳送至半導體記憶裝置5之外部。
1.1.4輸入輸出電路及邏輯控制電路之構成 接下來，對第1實施形態之半導體記憶裝置之輸入輸出電路及邏輯控制電路之構成進行說明。
1.1.4.1與占空比校正功能相關之構成 使用圖4對第1實施形態之半導體記憶裝置之輸入輸出電路及邏輯控制電路中之與占空比校正功能相關之構成進行說明。圖4係用以對第1實施形態之半導體記憶裝置之輸入輸出電路及邏輯控制電路中之與占空比校正功能相關之構成進行說明之方框圖。
如圖4所示，輸入輸出電路22包含與信號DQ＜7：0＞對應之輸入電路221＜7：0＞及輸出電路222＜7：0＞之組。對1個輸入電路221＜k＞及輸出電路222＜k＞之組例如分配同種信號DQ＜k＞(0≦k≦7)。即，輸入電路221＜k＞及輸出電路222＜k＞之組能夠經由輸入輸出用焊墊群32內之焊墊32＜k＞與外部之控制器2通信信號DQ＜k＞。
又，輸入輸出電路22包含與信號DQS對應之輸入電路221＿dqs及輸出電路222＿dqs之組。即，輸入電路221＿dqs及輸出電路222＿dqs之組，能夠經由輸入輸出用焊墊群32內之焊墊32＿dqs與外部之控制器2通信信號DQS。又，輸入輸出電路22包含與信號/DQS對應之輸入電路221＿bdqs及輸出電路222＿bdqs之組。即，輸入電路221＿bdqs及輸出電路222＿bdqs之組，能夠經由輸入輸出用焊墊群32內之焊墊32＿bdqs與外部之控制器2通信信號/DQS。
輸入輸出電路22進而包含輸出控制電路223、Ron控制電路224、及檢測電路225。輸出控制電路223產生成為信號DQ＜7：0＞、DQS、及/DQS之基礎之信號DQ＜7：0＞＿in、DQS＿in、及/DQS＿in，且分別送出至輸出電路222＜7：0＞、222＿dqs、及222＿bdqs。Ron控制電路224控制輸出電路222＜7：0＞、222＿dqs、及222＿bdqs內之輸出阻抗。
檢測電路225對自輸出控制電路223送出之信號DQS＿in、及/DQS＿in進行監視，藉此檢測信號DQS＿in及/DQS＿in之占空比。檢測電路225基於檢測結果而產生表示是否需要占空比之校正之信號FLG並送出至定序器27。
定序器27當自檢測電路225接收到信號FLG時，基於該信號FLG而產生控制信號DAC1及DAC2並送出至邏輯控制電路24。
邏輯控制電路24包含修正電路241。修正電路241具有對經由邏輯控制用焊墊群34內之焊墊34＿re及34＿bre分別輸入之信號RE及/RE之占空比進行修正之功能。修正電路241基於來自定序器27之控制信號DAC1及DAC2而對信號RE及/RE之占空比進行修正，產生信號RE＿c及/RE＿c。信號RE＿c及/RE＿c例如送出至輸出控制電路223，作為於該輸出控制電路223產生之信號DQS及/DQS之觸變時序之基礎來使用。更具體而言，信號DQS及/DQS之占空比係根據信號RE＿c及/RE＿c之占空比來決定。例如，信號DQS及/DQS之占空比與信號RE＿c及/RE＿c之占空比相同，或相互具有相關關係。
再者，圖4例中，表示自修正電路241將信號RE＿c及/RE＿c直接送出至輸出控制電路223之情形，但並不限定於此。例如，亦可為修正電路241將信號RE＿c及/RE＿c送出至其他電路(例如定序器27)之後，於該其他電路產生基於信號RE＿c及/RE＿c之占空比之時序信號。而且，亦可藉由於輸出控制電路223產生該時序信號，而產生與信號RE＿c及/RE＿c之占空比具有相關關係之信號DQS＿in及/DQS＿in。
藉由如上述般構成，可藉由檢測電路225檢測信號DQS＿in及/DQS＿in之占空比偏離所期望值，且基於該檢測結果而藉由修正電路241對信號RE及/RE之占空比進行修正。而且，可藉由將該修正結果反饋至輸出控制電路223而對信號DQS＿in及/DQS＿in之占空比進行校正，進而，可輸出具有所期望值之占空之信號DQS及/DQS。
1.1.4.2關於修正電路之構成 使用圖5對第1實施形態之輸入輸出電路中之修正電路之詳細構成進行說明。圖5係用以對第1實施形態之半導體記憶裝置之修正電路之構成進行說明之電路圖。
如圖5所示，修正電路241包含反相器INV1、INV2、INV3、及INV4、可變電容器C1、C2、C3、及C4、及邏輯電路NAND1、NAND2、NAND3、NAND4、NAND5、NAND6、NAND7、NAND8、NAND9、及NAND10。
反相器INV1包含被輸入信號RE之輸入端、及與節點N5連接之輸出端。反相器INV2包含與節點N5連接之輸入端、及與節點RE＿d連接之輸出端。
可變電容器C1包含與節點N5連接之第1端、及被供給電壓VSS之第2端。可變電容器C2包含與節點RE＿d連接之第1端、及被供給電壓VSS之第2端。可變電容器C1及C2係能夠基於自定序器27送出之控制信號DAC1而變更其容量地構成。更具體而言，例如，可變電容器C1及C2之各者具有如下構成，即，包含複數個串聯連接之電容器及開關之組(未圖示)，且該複數個組並聯連接。控制信號DAC1為能夠將例如可變電容器C1及C2內之任意數量之開關設定為接通狀態或斷開狀態之信號。藉由如上述般構成，可變電容器C1及C2可根據控制信號DAC1，於某範圍內階段性地切換容量之大小。即，根據設定於可變電容器C1及C2之容量，對節點RE＿d供給僅延遲某量之信號。
反相器INV3包含被輸入信號/RE之輸入端、及與節點N6連接之輸出端。反相器INV4包含與節點N6連接之輸入端、及與節點/RE＿d連接之輸出端。
可變電容器C3包含與節點N6連接之第1端、及被供給電壓VSS之第2端。可變電容器C4包含與節點/RE＿d連接之第1端、及被供給電壓VSS之第2端。可變電容器C3及C4能夠基於自定序器27送出之控制信號DAC2而變更其容量地構成。更具體而言，例如，可變電容器C3及C4之各者具有如下構成，即，包含複數個串聯連接之電容器及開關之組(未圖示)，且該複數個組並聯連接。控制信號DAC2為能夠將例如可變電容器C3及C4內之任意數量之開關設定為接通狀態或斷開狀態之信號。藉由如上述般構成，可變電容器C3及C4可根據控制信號DAC2，於某範圍內階段性地切換容量之大小。即，根據設定於可變電容器C3及C4之容量，對節點/RE＿d供給僅延遲某量之信號。
再者，控制信號DAC1及DAC2能夠相互獨立地設定。因此，節點RE＿d中之自信號RE之延遲量與節點/RE＿d中之自信號/RE之延遲量被相互獨立控制。因此，根據控制信號DAC1及DAC2，對節點RE＿d及/RE＿d供給相對於一者而另一者僅延遲任意時間之延遲信號。
邏輯電路NAND1～NAND10輸出2個輸入信號之NAND運算結果。
邏輯電路NAND1包含與節點RE＿d連接之第1輸入端、被供給電壓VSS之第2輸入端、及與邏輯電路NAND2之第1輸入端連接之輸出端。邏輯電路NAND2包含被供給電壓VSS之第2輸入端、及與邏輯電路NAND3之第1輸入端連接之輸出端。邏輯電路NAND3包含被供給電壓VSS之第2輸入端、及與邏輯電路NAND4之第1輸入端連接之輸出端。邏輯電路NAND4包含與節點RE＿d連接之第2輸入端、及與邏輯電路NAND5之第1輸入端連接之輸出端。邏輯電路NAND5包含與節點/RE＿c連接之第2輸入端、及與節點RE＿c連接之輸出端。
邏輯電路NAND6包含與節點/RE＿d連接之第1輸入端、被供給電壓VSS之第2輸入端、及與邏輯電路NAND7之第1輸入端連接之輸出端。邏輯電路NAND7包含被供給電壓VSS之第2輸入端、及與邏輯電路NAND8之第1輸入端連接之輸出端。邏輯電路NAND8包含被供給電壓VSS之第2輸入端、及與邏輯電路NAND9之第1輸入端連接之輸出端。邏輯電路NAND9包含與節點/RE＿d連接之第2輸入端、及與邏輯電路NAND10之第1輸入端連接之輸出端。邏輯電路NAND10包含與節點RE＿c連接之第2輸入端、及與節點/RE＿c連接之輸出端。
邏輯電路NAND5及NAND10構成RS(Reset/Set，重置/設置)正反器電路。藉此，節點RE＿c之電壓位準於節點RE＿d及/RE＿d之電壓位準自“L”位準變化為“H”位準之時序，自“L”位準變化為“H”位準，或自“H”位準變化為“L”位準。即，節點RE＿c輸出根據節點RE＿d及/RE＿d之脈衝之上升(Rising edge，上升邊沿)而電壓位準變化的信號。又，於節點/RE＿c之電壓位準，輸出節點RE＿d之反轉信號。
1.1.4.3關於輸出電路之詳細構成 接下來，使用圖6對第1實施形態之輸入輸出電路中之輸出電路之詳細構成進行說明。圖6係用以對第1實施形態之半導體記憶裝置之輸出電路之構成進行說明之電路圖。圖6中，表示輸出電路222＿dqs及222＿bdqs與輸出控制電路223、Ron控制電路224、及焊墊32＿dqs及32＿bdqs之連接關係之一例。
如圖6所示，輸出電路222＿dqs包含邏輯電路NANDa ＜m：0＞及NORa＜m：0＞、以及電晶體Ta＿p＜m：0＞及Ta＿n＜m：0＞ 。又，輸出電路222＿bdqs包含邏輯電路NANDb＜m：0＞及 NORb＜m：0＞、以及電晶體Tb＿p＜m：0＞及Tb＿n＜m：0＞。此處，m為任意自然數。
邏輯電路NANDa＜m：0＞及NANDb＜m：0＞輸出2個輸入信號之NAND運算結果。邏輯電路NORa＜m：0＞及NORb＜m：0＞輸出2個輸入信號之NOR運算結果。電晶體Ta＿p＜m：0＞及Tb＿p＜m：0＞具有p型極性，電晶體Ta＿n＜m：0＞及Tb＿n＜m：0＞具有n型極性。
如上述般，輸出控制電路223送出基於自修正電路241送出之信號RE＿c及/RE＿c之占空比而產生之信號DQS＿in及/DQS＿in。又，Ron控制電路224送出信號SELa＿p＜m：0＞及SELa＿n＜m：0＞、以及信號SELb＿p＜m：0＞及SELb＿n＜m：0＞。
首先，對輸出電路222＿dqs之構成進行說明。
邏輯電路NANDa＜m：0＞包含被共通地供給信號DQS＿in之第1輸入端，且包含分別被供給信號SELa＿p＜m：0＞之第2輸入端。又，邏輯電路NANDa＜m：0＞分別連接於電晶體Ta＿p＜m：0＞之閘極。
電晶體Ta＿p＜m：0＞包含被共通地供給電壓VCCQ之第1端、及與焊墊32＿dqs共通地連接之第2端。
邏輯電路NORa＜m：0＞包含被共通地供給信號DQS＿in之第1輸入端、及分別被供給信號SELa＿n＜m：0＞之第2輸入端。又，邏輯電路NORa＜m：0＞分別與電晶體Ta＿n＜m：0＞之閘極連接。
電晶體Ta＿n＜m：0＞包含被共通地供給電壓VSS之第1端、及與焊墊32＿dqs共通地連接之第2端。
藉由如上述般構成，輸出電路222＿dqs於信號DQS＿in為“H”位準之情形時，可將電晶體Ta＿p＜m：0＞中藉由信號SELa＿p ＜m：0＞以成為接通電阻之方式選擇之電晶體的合成電阻設定為信號DQS之上拉側之輸出阻抗。又，輸出電路222＿dqs於信號DQS＿in為“L”位準之情形時，可將電晶體Ta＿n＜m：0＞中藉由信號SELa＿n ＜m：0＞以成為接通電阻之方式選擇之電晶體的合成電阻設定為信號DQS之下拉側之輸出阻抗。
接下來，對輸出電路222＿bdqs之構成進行說明。
邏輯電路NANDb＜m：0＞包含被共通地供給信號/DQS＿in之第1輸入端、及分別被供給信號SELb＿p＜m：0＞之第2輸入端。又，邏輯電路NANDb＜m：0＞分別與電晶體Tb＿p＜m：0＞之閘極連接。
電晶體Tb＿p＜m：0＞包含被共通地供給電壓VCCQ之第1端、及與焊墊32＿bdqs共通地連接之第2端。
邏輯電路NORb＜m：0＞包含被共通地供給信號/DQS＿in之第1輸入端、及分別被供給信號SELb＿n＜m：0＞之第2輸入端。又，邏輯電路NORb＜m：0＞分別與電晶體Tb＿n＜m：0＞之閘極連接。
電晶體Tb＿n＜m：0＞包含被共通地供給電壓VSS之第1端、及與焊墊32＿bdqs共通地連接之第2端。
藉由如上述般構成，輸出電路222＿bdqs於信號/DQS＿in為“H”位準之情形時，將電晶體Tb＿p＜m：0＞中藉由信號SELb＿p ＜m：0＞以成為接通電阻之方式選擇之電晶體的合成電阻設定為信號/DQS之上拉側之輸出阻抗。又，輸出電路222＿bdqs於信號/DQS＿in為“L”位準之情形時，將電晶體Tb＿n＜m：0＞中藉由信號SELb＿n ＜m：0＞以成為接通電阻之方式選擇之電晶體的合成電阻設定為信號/DQS之下拉側之輸出阻抗。
如上述般，輸出電路222＿dqs及222＿bdqs基於信號DQS＿in及/DQS＿in而產生信號DQS及/DQS。因此，於未適當設定信號DQS＿in及/DQS＿in之占空比之情形時，有可能亦未適當設定信號DQS及/DQS之占空比。因此，檢測電路225對信號DQS＿in及/DQS＿in進行監視，以檢測是否適當設定信號DQS＿in及/DQS＿in之占空比。
1.1.4.4關於檢測電路之構成 接下來，使用圖7對第1實施形態之輸入輸出電路中之檢測電路之詳細構成進行說明。圖7係用以對第1實施形態之半導體記憶裝置之檢測電路之構成進行說明之電路圖。
如圖7所示，檢測電路225包含電晶體Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、Tr7、Tr8、Tr9、Tr10及Tr11、電阻R1、R2、R3及R4、電容器C5及C6、及比較器COMP。電晶體Tr1～Tr4例如具有p型極性，電晶體Tr5～Tr11例如具有n型極性。
電晶體Tr1包含被供給電壓VDD之第1端、及與節點N1連接之第2端及閘極。電壓VDD為具有特定值之電源，具有可使電晶體Tr1～Tr11為接通狀態之(“H”位準之)電壓位準。又，電壓VDD/2具有可使電晶體Tr1～Tr11為斷開狀態之(“L”位準之)電壓位準。電晶體Tr2包含被供給電壓VDD之第1端、與節點N1連接之第2端、及與節點N2連接之閘極。電晶體Tr3包含被供給電壓VDD之第1端、與節點N2連接之第2端、及與節點N1連接之閘極。電晶體Tr4包含被供給電壓VDD之第1端、及與節點N2連接之第2端及閘極。
電晶體Tr5包含與節點N1連接之第1端、與節點N3連接之第2端、及被供給信號DQS＿in之閘極。電晶體Tr6包含與節點N2連接之第1端、與節點N3連接之第2端、及被供給信號/DQS＿in之閘極。電晶體Tr7包含與節點N3連接之第1端、與電晶體Tr8之第1端連接之第2端、及被供給信號ENB之閘極。電晶體Tr8包含被供給電壓VSS之第2端、及被供給信號BIAS1之閘極。
電阻R1包含與節點N1連接之第1端、及與節點DQS＿pre連接之第2端。電容器C5包含與節點DQS＿pre連接之第1端、及被供給電壓VSS之第2端。
電阻R2包含與節點N2連接之第1端、及與節點/DQS＿pre連接之第2端。電容器C6包含與節點/DQS＿pre連接之第1端、及被供給電壓VSS之第2端。
藉由如上述般構成，可根據信號DQS＿in及/DQS＿in之占空比，將節點DQS＿pre及/DQS＿pre之電壓設定為“H”位準或“L”位準。具體而言，於信號DQS＿in及/DQS＿in之占空比大於50%之情形時，節點DQS＿pre及/DQS＿pre分別成為“H”位準及“L”位準。又，於信號DQS＿in及/DQS＿in之占空比小於50%之情形時，節點DQS＿pre及/DQS＿pre分別成為“L”位準及“H”位準。
電阻R3包含被供給電壓VDD之第1端、及與節點/DQS＿o連接之第1端。電晶體Tr9包含與節點/DQS＿o連接之第1端、與節點N4連接之第2端、及與節點DQS＿pre連接之閘極。
電阻R4包含被供給電壓VDD之第1端、及與節點DQS＿o連接之第1端。電晶體Tr10包含與節點DQS＿o連接之第1端、與節點N4連接之第2端、及與節點/DQS＿pre連接之閘極。
電晶體Tr11包含與節點N4連接之第1端、被供給電壓VSS之第2端、及被供給信號BIAS2之閘極。
藉由如上述般構成，可根據供給至節點DQS＿pre及/DQS＿pre之電壓位準而設定節點DQS＿o及/DQS＿pre之電壓位準。即，於對節點DQS＿pre及/DQS＿pre分別供給“H”位準電壓及“L”位準電壓之情形時，對節點DQS＿o及/DQS＿o分別供給“H”位準電壓及“L”位準電壓。又，於對節點DQS＿pre及/DQS＿pre分別供給“L”位準電壓及“H”位準電壓之情形時，對節點DQS＿o及/DQS＿o分別供給“L”位準電壓及“H”位準電壓。
比較器COMP包含與節點DQS＿o連接之第1輸入端、與節點/DQS＿o連接之第2輸入端、及輸出信號FLG之輸出端。比較器COMP藉由自信號TRIG供給之電壓驅動。比較器COMP根據節點DQS＿o及/DQS＿o之電壓位準之大小關係，將信號FLG之電壓位準切換為“H”位準或“L”位準。具體而言，比較器COMP於節點DQS＿o及/DQS＿o分別為“H”位準及“L”位準之情形時，輸出“H”位準之信號FLG。又，比較器COMP於節點DQS＿o及/DQS＿o分別為“L”位準及“H”位準之情形時，輸出“L”位準之信號FLG。
藉由如上述般構成，檢測電路225於信號DQS＿in及/DQS＿in之占空比大於50%之情形時，輸出“H”位準之信號FLG，且於信號DQS＿in及/DQS＿in之占空比小於50%之情形時，輸出“L”位準之信號FLG。
1.2關於動作 接下來，對第1實施形態之記憶體系統之動作進行說明。
1.2.1關於占空比校正動作之概要 使用圖8所示之流程圖對第1實施形態之記憶體系統之占空比校正動作之概要進行說明。圖8中，表示於記憶體系統1內之各半導體記憶裝置5～8執行之2種占空比校正動作。再者，以下說明中，半導體記憶裝置5～8分別作為晶片A～D來說明。
如圖8所示，於步驟ST1中，對記憶體系統1通入電源。電源管理器4對控制器2及NAND封裝體3供給電壓VCCQ，進而對NAND封裝體3供給電壓VCC。
於步驟ST2中，控制器2及NAND封裝體3隨著步驟ST1中之電源之通入，執行獨立於自其他晶片之資料之讀出動作的占空比校正動作。以下說明中，方便起見，亦將獨立於其他晶片讀出動作之占空比校正動作稱為「第1占空比校正動作」。
於步驟ST3中，控制器2及NAND封裝體3與自其他晶片之資料之讀出動作並行地執行占空比校正動作。以下說明中，方便起見，亦將其他晶片讀出動作中之占空比校正動作稱為「第2占空比校正動作」。
藉由以上步驟而結束占空比校正動作。
圖9係用以對第1實施形態之記憶體系統之占空比校正動作之晶片內之動作進行說明之流程圖。圖9所示之動作於第1占空比校正動作及第2占空比校正動作共通。即，圖9中表示修正電路241、輸出控制電路223、檢測電路225、及定序器27基於信號RE及/RE對信號DQS＿in及/DQS＿in之占空比進行校正之前之動作。
如圖9所示，於步驟ST11中，修正電路241自控制器2接收信號RE及/RE。該信號RE及/RE之占空比例如偏離50%。
於步驟ST12中，修正電路241基於來自定序器27之控制信號DAC1及DAC2而產生信號RE＿c及/RE＿c。信號RE＿c及/RE＿c係對在步驟ST11接收之信號RE及/RE之占空根據控制信號DAC1及DAC2之DAC值進行修正而得之信號。該信號RE＿c及/RE＿c送出至輸出控制電路223。下文對產生信號RE＿c及/RE＿c之動作(修正動作)之詳情進行說明。
於步驟ST13中，輸出控制電路223基於信號RE＿c及/RE＿c之占空比而產生信號DQS＿in及/DQS＿in。信號RE＿c及/RE＿c之占空比與信號DQS＿in及/DQS＿in之占空比例如具有相關關係。因此，檢測電路225可藉由監視該信號DQS＿in及/DQS＿in，而產生判定信號RE＿c及/RE＿c之占空比是否得以適當修正之信號FLG。
於步驟ST14中，檢測電路225檢測信號DQS＿in及/DQS＿in之占空比而產生信號FLG。信號FLG例如根據該信號DQS＿in及/DQS＿in之占空比為50%以上或低於50%而反轉。下文對檢測信號DQS＿in及/DQS＿in之占空比之動作(檢測動作)之詳情進行說明。
於步驟ST15中，定序器27根據信號FLG而設定下次搜索之DAC值。作為DAC值之搜索方法，可應用任意方法。具體而言，例如能夠應用基於信號FLG之二分搜索(二分搜尋)。更具體而言，於占空比為50%以上之情形時，定序器27將使占空比變小之側之搜索範圍之中間值設定為下次搜索之DAC值。又，於占空比低於50%之情形時，定序器27將使占空比變大之側之搜索範圍之中間值設定為下次搜索之DAC值。DAC值之搜索範圍以成為之前設定之DAC值之間的方式逐次更新。藉此，定序器27可藉由進行數次迭代搜索而決定最佳DAC值。
於步驟ST16中，定序器27判定是否已藉由本次搜索而搜索到最佳DAC值。於判定為搜索到最佳DAC值之情形時(步驟ST16；yes(是))，前進至步驟ST17。另一方面，於判定為未搜索到最佳DAC值之情形時(步驟ST16；no(否))，重複步驟ST12～ST15之動作。
於步驟ST17中，定序器27將判定為最佳之DAC值應用於以後之產生信號RE＿c及/RE＿c之動作(修正動作)。
藉由如上述般動作，當接收到偏離50%之信號RE及/RE時，可產生對該占空比進行修正而得之信號RE＿c及/RE＿c。而且，可基於該信號RE＿c及/RE＿c而產生對占空比進行修正而得之信號DQS＿in及/DQS＿in。
1.2.2關於獨立於其他晶片讀出動作之占空比校正動作 接下來，對第1實施形態之記憶體系統之第1占空比校正動作進行說明。
圖10係用以對第1實施形態之記憶體系統之第1占空比校正動作進行說明之流程圖。圖10係對應於圖8中所說明之步驟ST2之一部分，而表示對晶片A～D中之晶片A及B之第1占空比校正動作之流程圖。
如圖10所示，於步驟ST21中，控制器2對晶片A發行第1占空比校正動作執行指令。於步驟ST22中，晶片A執行第1占空比校正動作。
於步驟ST23中，控制器2對晶片B發行第1占空比校正動作執行指令。於步驟ST24中，晶片B執行第1占空比校正動作。
以後，藉由對晶片C及D進行相同動作而結束第1占空比校正動作。
如此，於第1占空比校正動作中，晶片A～D於其他晶片未執行讀出動作之時間段執行占空比校正動作。
圖11係用以對第1實施形態之記憶體系統之第1占空比校正動作進行說明之指令序列。圖11中，表示於晶片A執行第1占空比校正動作時之指令序列。即，圖11對應於圖10中所說明之步驟ST21及ST22。
如圖11所示，控制器2使信號/CE0為“L”位準而對晶片A～D使能。信號/CE1～/CE3維持於“H”位準。
控制器2發行指令“XXh”。指令“XXh”為命令執行獨立於其他晶片讀出動作之占空比校正動作之指令(第1占空比校正動作執行指令)。繼而，控制器2例如遍及1週期發行位址ADD。
繼而，控制器2使信號RE及/RE觸變。當將指令“XXh”及位址ADD之組(以下，亦稱為「第1占空比校正動作執行指令」)儲存於晶片A之暫存器26時，晶片A之定序器27基於信號RE及/RE而控制輸入輸出電路22、及邏輯控制電路24等，開始第1占空比校正動作。
再者，於第1占空比校正動作中，信號RE及/RE僅使用於占空比校正。因此，第1占空比校正動作中不會自其他晶片(圖11例中為晶片B～D)讀出資料。
控制器2例如發行取得特徵指令(未圖示)，判定晶片A中之第1占空比校正動作是否結束。當晶片A中之第1占空比校正動作結束時，控制器2使信號/CE0為“H”位準而對晶片A去能。以後，藉由對晶片B～D亦同樣地應用上述動作，而結束NAND封裝體3全體之第1占空比校正動作。
1.2.3關於在其他晶片讀出動作中執行之占空比校正動作 接下來，對第1實施形態之記憶體系統之第2占空比校正動作進行說明。
圖12係用以對第1實施形態之記憶體系統之第2占空比校正動作進行說明之流程圖。圖12係對應於圖8中說明之步驟ST3之一部分，而表示對晶片A～D中之晶片B及C之第2占空比校正動作之流程圖。
如圖12所示，於步驟ST31中，控制器2對晶片B發行第2占空比校正動作執行指令。
繼而，於步驟ST32中，控制器2對晶片A發行讀出資料之意旨之指令。
於步驟ST33中，晶片A根據步驟ST32中之資料讀出指令而執行資料之讀出動作。於步驟ST34中，晶片B根據步驟ST31中之第2占空比校正動作執行指令，而與步驟ST33並行地執行第2占空比校正動作。
繼而，於步驟ST35中，控制器2對晶片C發行第2占空比校正動作執行指令。
於步驟ST36中，控制器2對晶片B發行讀出資料之意旨之指令。於步驟ST37中，晶片B根據步驟ST36中之資料讀出指令而執行資料之讀出動作。於步驟ST38中，晶片C根據步驟ST35中之第2占空比校正動作執行指令，而與步驟ST37並行地執行第2占空比校正動作。
以後，藉由對晶片D及A亦進行相同動作而結束第2占空比校正動作。
如此，於第2占空比校正動作中，晶片A～D於其他晶片執行讀出動作中之時間段執行占空比校正動作。
圖13係用以對第1實施形態之記憶體系統之第2占空比校正動作進行說明之指令序列。圖13中表示於晶片B執行第2占空比校正動作時之指令序列。即，圖13對應於圖12中說明之步驟ST31～ST34。
如圖13所示，控制器2使信號/CE1為“L”位準而對晶片A～D使能。信號/CE0、/CE2、及/CE3維持於“H”位準。
控制器2發行指令“YYh”並發送至晶片B。指令“YYh”係命令於其他晶片讀出動作中執行占空比校正動作之指令(第2占空比校正動作執行指令)。繼而，控制器2例如遍及1週期發行位址ADD並發送至晶片B。
繼而，控制器2使信號/CE1為“H”位準而對晶片B去能，並且使信號/CE0為“L”位準而對晶片A使能。
控制器2發行第1讀出指令“00h”，繼而例如遍及5週期發行位址ADD。其後，控制器2發行第2讀出指令“30h”。
當將指令“30h”儲存於晶片A之暫存器26時，晶片A之定序器27控制電壓產生電路28、驅動器組29、列解碼器30及感測放大器31等而開始讀出動作。
繼而，控制器2再次使信號/CE1為“L”位準而對晶片B使能之後，重複交替斷定信號RE及/RE。每當觸變信號RE及/RE時，將自晶片A之記憶胞陣列21讀出之資料發送至控制器2。
又，與自晶片A之資料之讀出動作並行地，晶片B之定序器27基於信號RE及/RE而控制輸入輸出電路22、及邏輯控制電路24等，開始第2占空比校正動作。
當晶片A中之讀出動作、及晶片B中之第2占空比校正動作結束時，控制器2使信號/CE0及/CE1為“H”位準而對晶片A及晶片B去能。以後，藉由對其他晶片相同地應用上述動作而結束NAND封裝體3全體之第2占空比校正動作。
1.2.4關於校正動作 接下來，使用圖14及圖15對第1實施形態之記憶體系統之修正動作進行說明。圖14及圖15係用以對第1實施形態之修正電路中之占空比之修正動作進行說明之時序圖。圖14及圖15係對應於圖9中說明之步驟ST12。圖14中表示信號RE及/RE之占空比大於50%之情形之修正動作，圖15中表示信號RE及/RE之占空比小於50%之情形時之修正動作。
首先，使用圖14對信號RE及/RE之占空比大於50%之情形之修正動作進行說明。
如圖14所示，於時刻T11，信號RE及/RE開始觸變。如上述般，信號RE及/RE之占空比偏離為較50%大之狀態。圖14例中，信號RE之脈衝自上升至下降為止之時間(信號/RE之脈衝自下降至上升為止之時間)以D1表示。又，信號RE之脈衝自下降至上升為止之時間(信號/RE之脈衝自上升至下降為止之時間)以D2(＜D1)表示。
於時刻T12，時刻T11之信號/RE之脈衝之下降傳達至節點/RE＿d。另一方面，時刻T11之信號RE之脈衝之上升於時刻T12之時點未傳達至節點RE＿d。其原因在於，對於信號RE，於信號RE及/RE之占空比大於50%之情形時，定序器27藉由調整控制信號DAC1而變更修正電路241內之可變電容器C1及C2之容量，使信號RE＿d之延遲量增加。
更具體而言，定序器27基於控制信號DAC1而對節點RE＿d賦予進一步之延遲量d。藉此，於時刻T12＋d，時刻T11之信號RE之脈衝之上升傳達至節點RE＿d。即，節點RE＿d及/RE＿d於如上述般相互僅偏移延遲量d之狀態下，一面維持信號RE及/RE之占空比(D1/(D1＋D2))一面觸變。
於時刻T13，時刻T12＋d之信號RE之脈衝之上升傳達至節點RE＿c。對應於節點RE＿c之脈衝之上升，節點/RE＿c之脈衝上升。以後，節點RE＿c及/RE＿c之脈衝對應於節點RE＿d及/RE＿d之脈衝之上升而變化。圖14例中，節點RE＿d之脈衝自上升至下降為止之時間(節點/RE＿d之脈衝自下降至上升為止之時間)以D1'表示。又，節點RE＿d之脈衝自下降至上升為止之時間(節點/RE＿d之脈衝自上升至下降為止之時間)以D2'表示。
如上述般，節點RE＿d及/RE＿d僅偏移延遲量d，因此自節點RE＿d之脈衝之上升至節點/RE＿d之脈衝之上升為止之時間D1'成為(D1－d)。又，自節點/RE＿d之脈衝之上升至節點RE＿d之脈衝之上升為止之時間D2'成為(D2＋d)。
因此，定序器27可藉由以延遲量d滿足D1'＝D2'(即，d＝(D1－D2)/2)之方式調整控制信號DAC1，而將節點RE＿c及/RE＿c之占空比修正為50%。
接下來，使用圖15對信號RE及/RE之占空比小於50%之情形之修正動作進行說明。
如圖15所示，於時刻T21，信號RE及/RE開始觸變。如上述般，信號RE及/RE之占空比偏移為小於50%之狀態。圖15例中，信號RE之脈衝自上升至下降為止之時間(信號/RE之脈衝自下降至上升為止之時間)以D3表示。又，信號RE之脈衝自下降至上升為止之時間(信號/RE之脈衝自上升至下降為止之時間)以D4(＞D3)表示。
於時刻T22，時刻T21之信號RE之脈衝之上升傳達至節點RE＿d。另一方面，時刻T21之信號/RE之脈衝之下降於時刻T22之時點未傳達至節點/RE＿d。其原因在於，對於信號RE，於信號RE及/RE之占空比小於50%之情形時，定序器27藉由調整控制信號DAC2而變更修正電路241內之可變電容器C3及C4之容量，使信號/RE＿d之延遲量增加。
更具體而言，定序器27基於控制信號DAC2而對節點/RE＿d賦予進一步之延遲量d。藉此，於時刻T22＋d，時刻T21之信號/RE之脈衝之下降傳達至節點/RE＿d。即，節點RE＿d及/RE＿d於如上述般相互僅偏移延遲量d之狀態下，一面維持信號RE及/RE之占空比(D3/(D3＋D4))一面觸變。
於時刻T23，時刻T22之信號RE之脈衝之上升傳達至節點RE＿c。對應於節點RE＿c之脈衝之上升而節點/RE＿c之脈衝上升。以後，節點RE＿c及/RE＿c之脈衝對應於節點RE＿d及/RE＿d之脈衝之上升而變化。圖15例中，節點RE＿d之脈衝自上升至下降為止之時間(節點/RE＿d之脈衝自下降至上升為止之時間)以D3'表示。又，節點RE＿d之脈衝自下降至上升為止之時間(節點/RE＿d之脈衝自上升至下降為止之時間)以D4'表示。
如上述般，節點RE＿d及/RE＿d僅偏移延遲量d，因此自節點RE＿d之脈衝之上升至節點/RE＿d之脈衝之上升為止之時間D3'成為(D3＋d)。又，自節點/RE＿d之脈衝之上升至節點RE＿d之脈衝之上升為止之時間D4'成為(D4－d)。
因此，定序器27可藉由以延遲量d滿足D3'＝D4'(即，d＝(D4－D3)/2)之方式調整控制信號DAC2，而將節點RE＿c及/RE＿c之占空比修正為50%。
藉由以上步驟而結束修正電路241之修正動作。
1.2.5檢測動作 接下來，使用圖16及圖17對第1實施形態之記憶體系統之占空比之檢測動作進行說明。圖16及圖17係用以對第1實施形態之檢測電路中之占空比之檢測動作進行說明的時序圖。圖16及圖17對應於圖9說明之步驟ST14。圖16中表示信號DQS＿in及/DQS＿in之占空比大於50%之情形之檢測動作，圖17中表示信號DQS＿in及/DQS＿in之占空比小於50%之情形之檢測動作。
首先，使用圖16對信號DQS＿in及/DQS＿in之占空比大於50%之情形之檢測動作進行說明。
如圖16所示，於時刻T31之前，節點DQS＿pre及/DQS＿pre例如具有電壓VDD/2左右之電壓。即，節點DQS＿pre及/DQS＿pre之電壓位準不固定。伴隨此，節點DQS＿o及/DQS＿o之電壓位準同樣亦不固定。又，由於信號TRIG設定為“L”位準，因此比較器COMP不驅動。
當輸入在占空比大於50%之狀態下觸變之信號DQS＿in及/DQS＿in時，藉由上升時間較長之信號DQS＿pre而對電容器C5充電，且藉由上升時間較短之信號/DQS＿pre而對電容器C6放電。藉此，信號DQS＿pre之電壓慢慢自電壓VDD/2上升，信號/DQS＿pre之電壓慢慢自電壓VDD/2下降。
於時刻T31，信號DQS＿pre及/DQS＿pre之電壓差有意義地變大。即，信號DQS＿pre及/DQS＿pre之電壓位準分別成為“H”位準及“L”位準。藉此，電晶體Tr9及Tr10分別成為接通狀態及斷開狀態，對節點DQS＿o及/DQS＿o分別供給“H”位準電壓及“L”位準電壓。
於時刻T32，對信號TRIG供給“H”位準電壓，比較器COMP驅動。伴隨此，比較器COMP對節點DQS＿o及/DQS＿o之電壓位準進行比較，並將其比較結果輸出為信號FLG。圖16例中，節點DQS＿o及/DQS＿o分別為“H”位準及“L”位準，因此，比較器COMP輸出“H”位準之信號FLG。
藉由如上述般動作，定序器27藉由接收“H”位準之信號FLG，可判定信號DQS＿in及/DQS＿in之占空比大於50%。
接下來，使用圖17對信號DQS＿in及/DQS＿in之占空比小於50%之情形之檢測動作進行說明。
如圖17所示，時刻T41之前之狀態與圖14之時刻T31之前之狀態相同。
當輸入在占空比小於50%之狀態下觸變之信號DQS＿in及/DQS＿in時，藉由上升時間較短之信號DQS＿pre對電容器C5放電，且藉由上升時間較長之信號/DQS＿pre對電容器C6充電。藉此，信號DQS＿pre之電壓慢慢自電壓VDD/2下降，信號/DQS＿pre之電壓慢慢自電壓VDD/2上升。
於時刻T41，信號DQS＿pre及/DQS＿pre之電壓差有意義地變大。即，信號DQS＿pre及/DQS＿pre之電壓位準分別成為“L”位準及“H”位準。藉此，電晶體Tr9及Tr10分別成為斷開狀態及接通狀態，對節點DQS＿o及/DQS＿o分別供給“L”位準電壓及“H”位準電壓。
於時刻T42，對信號TRIG供給“H”位準電壓，比較器COMP驅動。伴隨此，比較器COMP對節點DQS＿o及/DQS＿o之電壓位準進行比較，將其比較結果輸出為信號FLG。圖17例中，節點DQS＿o及/DQS＿o分別成為“L”位準及“H”位準，因此，比較器COMP輸出“L”位準之信號FLG。
藉由如上述般動作，定序器27藉由接收“L”位準之信號FLG，可判定信號DQS＿in及/DQS＿in之占空比小於50%。
以上，檢測電路225對占空比之檢測動作結束。
1.3本實施形態之效果 根據第1實施形態，可根據電源通入以後之占空比之變動而校正輸出信號。以下對本效果進行說明。
控制器2對晶片A～D共通地發送信號RE及/RE等，且共通地收發信號DQ＜7：0＞、DQS、/DQS等。晶片A當自控制器2接收到讀出指令及信號RE及/RE時，每當信號RE及/RE觸變時便讀出保持於該晶片A內之資料。晶片B當進而自控制器2接收到指令“YYh”時，利用自晶片A之資料讀出中使用之信號RE及/RE，對根據該信號RE及/RE而在晶片A內產生之信號DQS及/DQS之占空比進行校正。藉此，可將信號DQS及/DQS之占空比校正動作與其他晶片讀出資料之動作並行地執行。因此，可將單獨執行信號DQS及/DQS之占空比校正動作所需之時間分配給其他動作。因此，可抑制記憶體系統1之動作性能之降低。
若補充說明，則控制器2於電源通入後立即發行指令“XXh”，使晶片A～D之各者獨立於資料讀出動作而執行占空比之校正。然而其後，例如因記憶體系統1內之溫度或電壓變動，占空比有可能自適當狀態變化。於獨立於資料讀出動作而執行占空比之校正之情形時，於該構成動作中，因其他晶片無法動作，故有可能使記憶體系統1之性能降低。再者，亦能夠藉由使用PLL(Phase lock loop，鎖相迴路)電路或DLL(Delay lock loop，延遲鎖定迴路)電路(皆未圖示)等電路而以更短時間進行校正。然而，由於該等電路所占面積較大，因此有可能對記憶體系統1之設計賦予影響。
根據第1實施形態，如上述般，與自其他晶片之資料讀出動作並行地對占空比進行校正，因此不需要確保占空比校正動作本身所需之時間。藉此，可於自其他晶片讀出資料之任意時序執行占空比校正動作。因此，即便於在電源通入後因某些原因導致溫度或電壓變動從而使得占空比變化之情形時，亦不會使記憶體系統1之動作性能降低，且無需使用PLL電路等即可對占空比進行校正。因此，可根據電源通入以後之占空比之變動而對輸出信號進行校正。
2.第2實施形態 接下來，對第2實施形態之記憶體系統進行說明。第2實施形態之記憶體系統於在如下兩種情形時動作所需之時間不同之點與第1實施形態之記憶體系統不同，所述情形係獨立於其他晶片讀出動作而執行占空比校正動作之情形，及於其他晶片讀出動作中執行占空比校正動作之情形。即，第2實施形態之記憶體系統以較獨立於其他晶片讀出動作而執行占空比校正動作之情形短之時間，於其他晶片讀出動作中執行占空比校正動作。
再者，第2實施形態之記憶體系統具備與第1實施形態之記憶體系統相同之構成。以下，對與第1實施形態相同之構成要素附上相同符號並省略其說明，僅對與第1實施形態不同之部分進行說明。
2.1占空比校正動作之概要 使用圖18所示之流程圖對第2實施形態之記憶體系統之占空比校正動作之概要進行說明。圖18對應於第1實施形態中說明之圖8。
如圖18所示，於步驟ST1對記憶體系統1通入電源。電源管理器4對控制器2及NAND封裝體3供給電壓VCCQ，且進而對NAND封裝體3供給電壓VCC。
於步驟ST2A，控制器2及NAND封裝體3伴隨步驟ST1之電源之通入，執行獨立於自其他晶片之資料之讀出動作的占空比校正動作(第1占空比校正動作)。再者，第2實施形態之第1占空比校正動作較以後之步驟ST3A所示之第2占空比校正動作，動作所需之時間較長。因此，第2實施形態之第1占空比校正動作亦稱為「長期占空比校正動作」。
於步驟ST3A，控制器2及NAND封裝體3與自其他晶片之資料之讀出動作並行地執行占空比校正動作(第2占空比校正動作)。再者，第2實施形態之第2占空比校正動作如上述般較步驟ST2A所示之第1占空比校正動作，動作所需之時間較短。因此，第2實施形態之第2占空比校正動作亦稱為「短期占空比校正動作」。
藉由以上步驟而結束占空比校正動作。
2.2關於控制信號之搜索範圍 接下來，使用圖19所示之模式圖對第2實施形態之記憶體系統之在占空比校正動作中產生之控制信號的搜索範圍進行說明。圖19中，模式性表示長期占空比校正動作、及短期占空比校正動作中之控制信號DAC1及DAC2之搜索範圍。
如圖19所示，控制信號DAC1及DAC2可取得之值之範圍例如分配有6位元。該情形時，控制信號DAC1及DAC2可取得最大64DAC(Digital to analog convertor，數位類比比較器)值之範圍。
於長期占空比校正動作時，定序器27搜索分配給控制信號DAC1或DAC2之全部範圍。藉此，修正電路241可自可變電容器C1及C2、或C3及C4能取得之合成容量之全部範圍選擇最佳合成容量，從而可產生與該最佳合成容量對應之最佳延遲量d。因此，修正電路241可將節點RE＿c及/RE＿c之占空比修正為所期望值。
另一方面，於短期占空比校正動作時，定序器27搜索分配給控制信號DAC1或DAC2之範圍中之當前設定值之前後數DAC值量(圖19例中，±4DAC值量)。藉此，修正電路241可藉由搜索較長期占空比校正動作小之範圍而將節點RE＿c及/RE＿c之占空比修正為所期望值。
2.3本實施形態之效果 根據第2實施形態之記憶體系統，獨立於自其他晶片之讀出動作而執行之占空比校正動作，與於自其他晶片之讀出動作中執行之占空比校正動作於動作所需之時間不同。藉此，可將於自其他晶片之讀出動作中執行之占空比校正動作所需之時間縮短。若補充說明，則於因溫度或電壓之變動而占空比變動之情形時，控制信號DAC1或DAC2之最佳設定值存在於不極端偏離當前設定值之範圍的可能性較高。第2實施形態中，於在自其他晶片之讀出動作中執行之占空比校正動作中，搜索控制信號DAC1或DAC2之能夠搜索之範圍中之自當前設定值算起的數個DAC值量。藉此，較之搜索全部範圍之情形，可縮短搜索所需之時間。此外，藉由重點搜索當前設定值之附近，可有效率地搜索存在最佳設定值之可能性較高之範圍。
再者，短期占空比校正動作並不限定於上述例，能夠設定任意搜索方法。例如，獨立於自其他晶片之讀出動作而執行之占空比校正動作，與於自其他晶片之讀出動作中執行之占空比校正動作亦可校正精度不同。具體而言，短期占空比校正動作亦可對分配給控制信號DAC1或DAC2之全部範圍，以較長期占空比校正動作時大之搜索間隔(例如，數個DAC值間隔)搜索。藉此，即便於控制信號DAC1或DAC2之最佳設定值存在於極端偏離於當前設定值之範圍之情形時，亦可於短時間掌握最佳設定值之大致位置。
3.第3實施形態 接下來，對第3實施形態之記憶體系統進行說明。第3實施形態之記憶體系統於不使用專用指令而是藉由設置特徵指令來指示占空比校正動作之執行之點，與第1實施形態之記憶體系統不同。
再者，第3實施形態之記憶體系統具備與第1實施形態之記憶體系統相同之構成。以下，對與第1實施形態相同之構成要素附上相同符號並省略其說明，僅對與第1實施形態不同之部分進行說明。
3.1關於指令序列 圖20係用以對第3實施形態之記憶體系統之第2占空比校正動作進行說明之指令序列。圖20對應於第1實施形態中說明之圖13。
如圖20所示，控制器2使信號/CE1為“L”位準而對晶片B使能。信號/CE0、/CE2、及/CE3維持於“H”位準。
控制器2發行指令“EFh”並發送至晶片B。指令“EFh”係指示各種動作之設定變更之設置特徵指令。繼而，控制器2例如遍及1週期發行位址ADD並發送至晶片B。位址ADD指定儲存例如上述各種動作之設定中之與占空比校正動作相關之設定的暫存器26內之位址。繼而，控制器2遍及數週期(例如3週期)發行資料B0～B2並發送至晶片B。資料B0～B2包含指定所執行之占空比校正動作之種類(例如執行第1占空比校正動作或第2占空比校正動作之任一者等)之意旨之資訊。圖20例中，控制器2藉由該指令“EFh”、位址ADD、及資料B0～B2，而對晶片B指定於以後之自其他晶片之讀出動作時執行第2占空比校正動作之意旨。
繼而，控制器2使信號/CE1為“H”位準而對晶片B去能，並且使信號/CE0為“L”位準而對晶片A使能。
控制器2發行第1讀出指令“00h”，繼而例如遍及5週期發行位址ADD。該位址ADD包含晶片A之晶片位址。其後，控制器2發行第2讀出指令“30h”。
當將指令“30h”儲存於晶片A之暫存器26時，晶片A之定序器27控制電壓產生電路28、驅動器組29、列解碼器30、及感測放大器31等而開始讀出動作。
繼而，控制器2再次使信號/CE1為“L”位準而對晶片B使能。
控制器2重複交替地斷定信號RE及/RE。每當觸變信號RE及/RE時，將自晶片A之記憶胞陣列21讀出之資料發送至控制器2。
與自晶片A之資料之讀出動作並行地，晶片B之定序器27基於信號RE及/RE而控制輸入輸出電路22、及邏輯控制電路24等，開始第2占空比校正動作。
當晶片A中之讀出動作、及晶片B中之第2占空比校正動作結束時，控制器2再次發行指令“EFh”、位址ADD、及資料B0～B2並發送至晶片B。藉此，控制器2對晶片B指定於以後之自其他晶片之讀出動作時不執行第2占空比校正動作之意旨。
繼而，控制器2使信號/CE0及/CE1為“H”位準而對晶片A及晶片B去能。以後，藉由將上述讀出指令發行以後之動作同樣應用於其他晶片，而結束NAND封裝體3全體之第2占空比校正動作。
圖21係用以對第3實施形態之記憶體系統之與占空比校正動作相關之設定進行說明之表格。圖21對應於圖20中說明之資料B0～B2。
如圖21所示，資料B0～B2例如分別為8位元之資料，包含用以選擇占空比校正動作之種類之資訊。即，於資料B0中最低階(第1個)位元保持有設定是否執行第1占空比校正動作之資訊。具體而言，資料B0中最低階位於執行第1占空比校正動作之情形時成為“1”，於不執行之情形時成為“0”。
又，於資料B0之第2個位元保持有設定是否執行使用PLL等其他電路之占空比校正動作之資訊。具體而言，資料B0之第2個位於執行使用PLL等其他電路之占空比校正動作之情形時成為“1”，於不執行之情形時成為“0”。
又，於資料B0中第3個位元保持有設定是否執行第2占空比校正動作之資訊。具體而言，資料B0中第3個位於執行第2占空比校正動作之情形時成為“1”，於不執行之情形時成為“0”。
又，於資料B0中第4個位元保持有設定執行長期占空比校正動作或執行短期占空比校正動作之資訊。具體而言，資料B0中第4個位於執行長期占空比校正動作之情形時成為“1”，於執行短期占空比校正動作之情形時成為“0”。
用以選擇上述占空比校正動作之種類之資訊例如自最高階位元依序與信號DQ＜0＞～DQ＜7＞建立對應，使用該等信號輸出至晶片A～D。再者，圖21例中，設為未使用資料B0之第5位元至第7位元、及資料B1及B2，但亦可於該等位元包含其他資訊。
3.2本實施形態之效果 第3實施形態之記憶體系統接收設置特徵指令而選擇占空比校正動作之種類。藉此，藉由事先進行該設定而可於接收到讀出指令時，選擇是否於自其他晶片之資料讀出動作中執行占空比校正動作。因此，不使用專用之指令“YYh”即可執行占空比校正動作。因此，可減輕控制器2側之負擔。
4.第4實施形態 接下來，對第4實施形態之記憶體系統進行說明。第4實施形態之記憶體系統偵測到於一晶片結束第2占空比校正動作後，則由其他晶片接著執行第2占空比校正動作。
再者，第4實施形態之記憶體系統具備與第1實施形態之記憶體系統相同之構成。以下，對與第1實施形態相同之構成要素附上相同符號並省略其說明，僅對與第1實施形態不同之部分進行說明。
4.1關於半導體記憶裝置間之信號系統之構成 使用圖22之方框圖對第4實施形態之記憶體系統之半導體記憶裝置間之信號系統之構成進行說明。圖22對應於第1實施形態中說明之圖2。
如圖22所示，晶片A～D係能夠相互收發信號DCC＿DONE地連接。信號DCC＿DONE為例如自完成占空比校正動作之晶片對其他晶片送出之脈衝信號。
4.2關於在其他晶片讀出動作中執行之占空比校正動作 接下來，對第4實施形態之記憶體系統中之第2占空比校正動作進行說明。
圖23係用以對第4實施形態之記憶體系統中之第2占空比校正動作進行說明之流程圖。圖23對應於第1實施形態之圖8中說明之步驟ST3之一部分。具體而言，圖23中，表示於針對晶片A～D中之晶片B之第2占空比校正動作之後，判定是否繼續於晶片C及D執行第2占空比校正動作之流程圖。
如圖23所示，於步驟ST41，控制器2對晶片A～D發行針對晶片B之第2占空比校正動作執行指令。
繼而，於步驟ST42，控制器2對晶片A發行讀出資料之意旨之指令。
於步驟ST43，晶片A根據步驟ST42之資料讀出指令而執行資料之讀出動作。以後之步驟ST44～ST49與步驟ST43並行執行。
於步驟ST44，晶片B根據步驟ST41之第2占空比校正動作執行指令，與步驟ST43並行地執行第2占空比校正動作。
當第2占空比校正動作結束時，於步驟ST45，晶片B將信號DCC＿DONE送出至其他晶片A、C及D。
於步驟ST46，晶片C基於在步驟ST45中1次送出之信號DCC＿DONE而判定下一修正動作對象為晶片C，與步驟ST43並行地執行第2占空比校正動作。
當第2占空比校正動作結束時，於步驟ST47，晶片C將信號DCC＿DONE送出至其他晶片A、B及D。
於步驟ST48，晶片D基於在步驟ST45及ST47中2次送出之信號DCC＿DONE而判定下一修正動作對象為晶片D，與步驟ST43並行地執行第2占空比校正動作。
當第2占空比校正動作結束時，於步驟ST49，晶片D將校正動作結束脈衝送出至其他晶片A～C。
藉由如上述般動作而結束對除晶片A以外之晶片B～D之第2占空比校正動作。
再者，晶片A～D亦可預先共有與以何種順序執行第2占空比校正動作相關之資訊。例如，於晶片B接收到最先執行第2占空比校正動作之意旨之指令之情形時，晶片C於1次接收到信號DCC＿DONE時，可識別出自己為下一修正動作對象。又，晶片D於2次接收到信號DCC＿DONE時，可識別出自己為下一修正動作對象。
圖24係用以對第4實施形態之記憶體系統中之第2占空比校正動作進行說明之指令序列。圖24對應於圖23中說明之步驟ST41～ST49。
如圖24所示，控制器2使信號/CE0～/CE3為“L”位準而對晶片A～D使能。
控制器2發行指令“YYh”並發送至晶片A～D。繼而，控制器2例如遍及1週期發行位址ADD並發送至晶片A～D。位址ADD指定例如晶片A～D中最先執行第2占空比校正動作之晶片之晶片位址。即，圖24例中，於位址ADD指定有晶片B之晶片位址。
繼而，控制器2使信號/CE1～/CE3為“H”位準而對晶片B去能。
控制器2發行第1讀出指令“00h”，繼而例如遍及5週期發行位址ADD。其後，控制器2發行第2讀出指令“30h”。
當將指令“30h”儲存於晶片A之暫存器26時，晶片A之定序器27控制電壓產生電路28、驅動器組29、列解碼器30及感測放大器31等而開始讀出動作。
繼而，控制器2於再次使信號/CE1～/CE3為“L”位準而對晶片B～D使能之後，重複交替地斷定信號RE及/RE。每當觸變信號RE及/RE時，將自晶片A之記憶胞陣列21讀出之資料發送至控制器2。
又，與自晶片A之資料之讀出動作並行地，晶片B～D之定序器27基於信號RE及/RE而控制輸入輸出電路22、及邏輯控制電路24等，開始第2占空比校正動作。
當晶片A中之讀出動作、及晶片B～D中之第2占空比校正動作結束時，控制器2使信號/CE0～/CE3為“H”位準而對晶片A～D去能。
藉由如上述般動作而結束對晶片B～D之第2占空比校正動作。
4.3本實施形態之效果 根據第4實施形態之記憶體系統，晶片B～D自控制器2同時接收指令“YYh”。晶片B～D基於預先規定之順序而執行第2占空比校正動作，當校正動作結束時，將信號DCC＿DONE送出至其他晶片。其他晶片基於接收信號DCC＿DONE之次數而判定下一校正對象晶片是否為自己。於判定之結果係自己為下一校正對象晶片之情形時，於晶片A之讀出動作中，連續執行第2占空比校正動作。
藉此，於相對於讀出動作所需之時間而第2占空比校正動作所需之時間較短之情形時，於1次讀出動作中，可於複數個晶片執行第2占空比校正動作。
5.變化例等 實施形態並不限定於上述第1實施形態～第4實施形態述中所述之形態，能夠進行各種變化。例如，於上述第1實施形態～第4實施形態中，第2占空比校正動作亦可於滿足各種條件之情形時執行。
以下說明中，對與第1實施形態相同之構成要素附上相同符號並省略其說明，僅對與第1實施形態不同之部分進行說明。
5.1第1變化例 圖25係用以對第1變化例之記憶體系統之占空比校正動作之概要進行說明之流程圖。圖25所示之步驟ST1～ST3與例如第1實施形態中說明之圖8之步驟ST1～ST3相同。
如圖25所示，於步驟ST4，控制器2監視自於步驟ST2執行之第1占空比校正動作之經過時間，且判定該經過時間是否為特定閾值以上。於自第1占空比校正動作之經過時間為特定閾值以上之情形時(步驟ST4；yes(是))，記憶體系統1前進至步驟ST3，執行第2占空比校正動作。於自第1占空比校正動作之經過時間低於特定閾值之情形時(步驟ST4；no(否))，記憶體系統1不執行第2占空比校正動作而結束占空比校正動作。
藉由如上述般動作，可抑制如下情形時之占空比校正動作之執行，該情形係占空比校正後未充分經過時間，占空比並未有意義地變動。又，於根據充分經過時間而認為占空比有意義地變動之情形時，可適當執行占空比校正動作。因此，可適當管理記憶體系統1中之動作之執行頻率，並且可抑制電力消耗量。
再者，上述第1變化例中，對控制器2監視執行第1占空比校正動作後之經過時間之情形進行了說明，但並不限定於此。例如，控制器2亦可同樣地監視執行第2占空比校正動作後之經過時間，判定是否需要進一步執行第2占空比校正動作。即，控制器2亦可監視自上次執行校正動作後之經過時間。
5.2第2變化例 圖26係用以對第2變化例之記憶體系統之占空比校正動作之概要進行說明之流程圖。圖26所示之步驟ST1～ST3與例如第1實施形態中說明之圖8之步驟ST1～ST3相同。
如圖26所示，於步驟ST4A，控制器2監視各晶片A～D之溫度，判定自步驟ST2之第1占空比校正動作時起之溫度變化量是否為特定閾值以上。控制器2例如可藉由定期取得由各晶片A～D內之溫度感測器25測定之溫度資訊而監視溫度變化量。於溫度變化量為特定閾值以上之情形時(步驟ST4A；yes(是))，記憶體系統1前進至步驟ST3，執行第2占空比校正動作。於溫度變化量低於特定閾值之情形時(步驟ST4A；no(否))，記憶體系統1不執行第2占空比校正動作而結束占空比校正動作。
藉由如上述般動作，於占空比之變動原因之一之溫度變化量較小之情形時，可抑制占空比校正動作之執行。又，於因晶片內之溫度較大地變動而認為占空比有意義地變動之情形時，可適當執行占空比校正動作。因此，可適當管理記憶體系統1內之動作之執行頻率，並且可抑制電力消耗量。
再者，上述第2變化例中，對控制器2監視自第1占空比校正動作後之溫度變化量之情形進行了說明，但並不限定於此。例如，控制器2亦可同樣地監視自第2占空比校正動作後之溫度變化量，判定是否需要進一步執行第2占空比校正動作。即，控制器2亦可監視自上次校正動作後之溫度變化量。
又，上述第2變化例中，對控制器2監視各晶片A～D內之溫度之情形進行了說明，但並不限定於此。例如，於控制器2及NAND封裝體3設置於同一封裝體內之情形時，該同一封裝體內之溫度有可能與測定部位無關而可視為大致固定。該情形時，控制器2並不限於各晶片A～D內之溫度感測器25，亦可基於由設置於該同一封裝體內之任意位置之溫度感測器(未圖示)測定之資訊而執行步驟ST4A。
5.3第3變化例 圖27係用以對第3變化例之記憶體系統之占空比校正動作之概要進行說明之流程圖。圖27所示之步驟ST1～ST3與例如第1實施形態中說明之圖8之步驟ST1～ST3相同。
如圖27所示，於步驟ST4B，控制器2對自電源管理器4供給之電壓VCCQ進行監視，判定自步驟ST2之第1占空比校正動作時起之電壓VCCQ之變化量是否為特定閾值以上。於電壓VCCQ之變化量為特定閾值以上之情形時(步驟ST4B；yes(是))，記憶體系統1前進至步驟ST3，執行第2占空比校正動作。於電壓VCCQ之變化量低於特定閾值之情形時(步驟ST4B；no(否))，記憶體系統1不執行第2占空比校正動作而結束占空比校正動作。
藉由如上述般動作，於占空比之變動原因之一之電壓VCCQ之變化量較小之情形時，抑制占空比校正動作之執行。又，於因供給至控制器2及NAND封裝體3之電壓VCCQ較大地變動而認為占空比有意義地變動之情形時，可適當執行占空比校正動作。因此，可適當管理記憶體系統1內之動作之執行頻率，並且可抑制電力消耗量。
再者，上述第3變化例中，對控制器2監視自執行第1占空比校正動作時起之電壓VCCQ之變化量之情形進行了說明，但並不限定於此。例如，控制器2亦可同樣地監視自第2占空比校正動作後之電壓VCCQ之變化量，判定是否需要進一步執行第2占空比校正動作。即，控制器2亦可監視自上次校正動作後之電壓VCCQ之變化量。
又，上述第3變化例中，對監視供給至控制器2之電壓VCCQ之變化量之情形進行了說明，但並不限定於此。例如，控制器2亦可監視供給至NAND封裝體3之電壓VCCQ之變化量。又，控制器2亦可監視供給至NAND封裝體3之電壓VCC。
5.4第4變化例 圖28係用以對第4變化例之記憶體系統之占空比校正動作之概要進行說明之流程圖。圖28所示之步驟ST1～ST3與例如第1實施形態中說明之圖8之步驟ST1～ST3相同。
如圖28所示，於步驟ST4C，控制器2判定對各晶片A～D是否執行了使用ZQ校正電路23之輸出阻抗之校正動作。於已執行輸出阻抗之校正動作之情形時(步驟ST4C；yes(是))，記憶體系統1前進至步驟ST3，執行第2占空比校正動作。於未執行輸出阻抗之校正動作之情形時(步驟ST4C；no(否))，記憶體系統1不執行第2占空比校正動作而結束占空比校正動作。
藉由如上述般動作，可使占空比校正動作與輸出阻抗之校正動作連動地執行。一般而言，占空比之變動原因與輸出阻抗之變動原因有可能重疊。因此，於需要輸出阻抗之校正之情形時，占空比有可能亦以需要校正之程度變動。因此，可適當管理記憶體系統1內之動作之執行頻率，並且可抑制電力消耗量。
5.5第5變化例 圖29係用以對第5變化例之記憶體系統之第2占空比校正動作進行說明之流程圖。圖29對應於第1實施形態中說明之圖12。圖29中，除圖12之步驟ST31～ST38以外，於步驟ST34與步驟ST35之間進而追加有步驟ST51～ST53。
如圖29所示，於在步驟ST34晶片B執行第2占空比校正動作之後，於步驟ST51，控制器2對晶片B發行收集第2占空比校正動作之執行結果之意旨的取得特徵指令。
於步驟ST52，晶片B根據步驟ST51中之取得特徵指令，將步驟ST34中執行之第2占空比校正動作之執行結果發送至控制器2。
於步驟ST53，控制器2基於來自晶片B之執行結果，判定是否藉由晶片B中之第2占空比校正動作而使控制信號DAC1及DAC2之DAC值變化特定閾值以上。控制器2於晶片B之控制信號DAC1及DAC2之DAC值之變化為特定閾值以上的情形時(步驟ST53；yes(是))，前進至步驟ST35。該情形時，與圖12之步驟ST36～ST38相同，執行以後之步驟ST36～ST38。
另一方面，控制器2於晶片B之控制信號DAC1及DAC2之DAC值之變化低於特定閾值的情形時(步驟ST53；no(否))，不執行步驟ST35而前進至步驟ST36。該情形時，於步驟ST36，控制器2發行自晶片B讀出資料之意旨之指令，於步驟ST37，晶片B根據步驟ST36中之資料讀出指令而執行資料之讀出動作。然而，由於晶片C並未接收第2占空比校正動作執行指令，因此於步驟ST37之讀出動作中不執行步驟ST38。
藉由如上述般動作，於在1個晶片未觀察到占空比之變動之情形時，可視為於剩餘之其他晶片中占空比變動之可能性亦較低，藉此可抑制多餘動作之執行。又，於在1個晶片中占空比變動之情形時，可視為於剩餘之其他晶片中占空比變動之可能性亦較高，藉此可適當執行占空比校正動作。因此，可適當管理記憶體系統1內之動作之執行頻率，並且可抑制電力消耗量。
圖30係用以對第6變化例之記憶體系統之取得特徵動作進行說明之表格。
如圖30所示，資料DAT例如為8位元之資料，包含作為占空比校正動作之執行結果送出之資訊。即，於資料DAT中最低階(第1個)位元，保持有用以判定占空比校正動作是否完成之資訊。具體而言，資料DAT中最低階位於完成占空比校正動作之情形時成為“1”，於未完成之情形時成為“0”。
又，於資料DAT之第2個位元，保持有用以判定在占空比校正動作之前後控制信號DAC1及DAC2之DAC值是否變化閾值以上之資訊。具體而言，資料DAT之第2個位於DAC值之變化量為閾值以上之情形時成為“1”，於低於閾值之情形時成為“0”。
作為上述占空比校正動作之執行結果送出之資訊例如自最高階位元依序與信號DQ＜0＞～DQ＜7＞建立對應，且使用該等信號輸出至控制器2。再者，圖30例中，設為未使用資料DAT之第3位元至第7位元(DQ＜5：0＞)，但該等位元中亦可包含其他資訊。
5.6第6變化例 圖31係用以對第6變化例之記憶體系統之占空比校正動作之概要進行說明之流程圖。圖31對應於第1實施形態中說明之圖12。圖31中，除圖12之步驟ST31～ST38以外，於步驟ST31之前進而追加有步驟ST54及ST55。
如圖31所示，於執行步驟ST31之前，於步驟ST54，控制器2對晶片A發行第1占空比校正動作執行指令。於步驟ST55，晶片A執行第1占空比校正動作。
步驟ST31～ST38之動作與圖12相同，因此省略說明。
藉由如上述所述般動作，對最先讀出資料之晶片A，於讀出資料之前執行第1占空比校正動作。藉此，對於晶片A，亦可於適當校正占空比之狀態下讀出資料。因此，可基於適當之占空比而執行自所有晶片之資料讀出動作。
6.此外 此外，實施形態能夠應用以下變化。
例如，上述第1實施形態～第3實施形態、及第1變化例～第6變化例中，對將占空比校正為50%之情形進行了說明。然而，作為目標之占空比並不限定於50%，可設定為任意值。
又，上述第1實施形態～第3實施形態、及第1變化例～第6變化例中，對第1占空比校正動作及第2占空比校正動作逐一晶片地執行之情形進行了說明。然而，並不限定於此，第1占空比校正動作及第2占空比校正動作亦可於複數個晶片並列執行。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例提出者，並未意圖限定發明之範圍。該等實施形態能夠以其他各種形態實施，且可於不脫離發明要旨之範圍進行各種省略、替換、變更。該等實施形態或其變化包含在發明之範圍或要旨中，同樣包含在申請專利範圍中所記載之發明及其均等範圍內。
[相關申請案] 本申請案享有以日本專利申請案2018－10660號(申請日：2018年1月25日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
00h‧‧‧第1讀出指令
1‧‧‧記憶體系統
2‧‧‧控制器
3‧‧‧NAND封裝體
4‧‧‧電源管理器
5‧‧‧半導體記憶裝置
6‧‧‧半導體記憶裝置
7‧‧‧半導體記憶裝置
8‧‧‧半導體記憶裝置
9‧‧‧基準電阻
11‧‧‧處理器
12‧‧‧內置記憶體
13‧‧‧NAND介面電路
14‧‧‧緩衝記憶體
15‧‧‧主機介面電路
21‧‧‧記憶胞陣列
22‧‧‧輸入輸出電路
23‧‧‧ZQ校正電路
24‧‧‧邏輯控制電路
25‧‧‧溫度感測器
26‧‧‧暫存器
27‧‧‧定序器
28‧‧‧電壓產生電路
29‧‧‧驅動器組
30‧‧‧列解碼器
30h‧‧‧第2讀出指令
31‧‧‧感測放大器
32‧‧‧輸入輸出用焊墊群
32＿bdqs‧‧‧焊墊
32＿dqs‧‧‧焊墊
33‧‧‧ZQ校正用焊墊
34‧‧‧邏輯控制用焊墊群
34＿bre‧‧‧焊墊
34＿re‧‧‧焊墊
221‧‧‧輸入電路
221＜7 0＞‧‧‧輸入電路
221＿bdqs ‧‧‧輸入電路
221＿dqs‧‧‧輸入電路
222‧‧‧輸出電路
222＜7 0＞‧‧‧輸出電路
222＿bdqs‧‧‧輸出電路
222＿dqs‧‧‧輸出電路
223‧‧‧輸出控制電路
224‧‧‧Ron控制電路
225‧‧‧檢測電路
241‧‧‧修正電路
/CE0‧‧‧信號
/CE1‧‧‧信號
/CE2‧‧‧信號
/CE3‧‧‧信號
/DQS‧‧‧信號
/DQS＿in‧‧‧信號
/DQS＿in‧‧‧信號
/DQS＿o‧‧‧節點
/DQS＿pre‧‧‧節點
/RB0‧‧‧信號
/RB1‧‧‧信號
/RB2‧‧‧信號
/RB3‧‧‧信號
/RE‧‧‧信號
/RE＿c‧‧‧信號
/RE＿d‧‧‧節點
/WE‧‧‧信號
/WP‧‧‧信號
“H”‧‧‧位準
“L”‧‧‧位準
ADD‧‧‧位址
ALE‧‧‧信號
B0‧‧‧資料
B1‧‧‧資料
B2‧‧‧資料
C1‧‧‧可變電容器
C2‧‧‧可變電容器
C3‧‧‧可變電容器
C4‧‧‧可變電容器
C5‧‧‧可變電容器
C6‧‧‧可變電容器
CLE‧‧‧信號
COMP‧‧‧比較器
d‧‧‧延遲量
D1‧‧‧脈衝自上升至下降為止之時間
D1'‧‧‧脈衝自下降至上升為止之時間
D2‧‧‧脈衝自上升至下降為止之時間
D2'‧‧‧脈衝自下降至上升為止之時間
DAC1‧‧‧控制信號
DAC2‧‧‧控制信號
DAT‧‧‧資料
DCC＿DONE‧‧‧信號
DQ＜0＞‧‧‧信號
DQ＜1＞‧‧‧信號
DQ＜2＞‧‧‧信號
DQ＜3＞‧‧‧信號
DQ＜4＞‧‧‧信號
DQ＜5＞‧‧‧信號
DQ＜6＞‧‧‧信號
DQ＜7＞‧‧‧信號
DQ＜7：0＞‧‧‧信號
DQ＜7：0＞＿in‧‧‧信號
DQS‧‧‧信號
DQS＿in‧‧‧信號
DQS＿o‧‧‧節點
DQS＿pre‧‧‧節點
EFh‧‧‧EFh
ENB‧‧‧信號
FLG‧‧‧信號
INV1‧‧‧反相器
INV2‧‧‧反相器
INV3‧‧‧反相器
INV4‧‧‧反相器
N1‧‧‧節點
N2‧‧‧節點
N3‧‧‧節點
N4‧‧‧節點
N5‧‧‧節點
N6‧‧‧節點
NAND1‧‧‧邏輯電路
NAND2‧‧‧邏輯電路
NAND3‧‧‧邏輯電路
NAND4‧‧‧邏輯電路
NAND5‧‧‧邏輯電路
NAND6‧‧‧邏輯電路
NAND7‧‧‧邏輯電路
NAND8‧‧‧邏輯電路
NAND9‧‧‧邏輯電路
NAND10‧‧‧邏輯電路
NANDa＜0＞‧‧‧邏輯電路
NANDa＜m＞‧‧‧邏輯電路
NANDb＜0＞‧‧‧邏輯電路
NANDb＜m＞‧‧‧邏輯電路
NORa＜0＞‧‧‧邏輯電路
NORa＜m＞‧‧‧邏輯電路
NORb＜0＞‧‧‧邏輯電路
NORb＜m＞‧‧‧邏輯電路
R1‧‧‧電阻
R2‧‧‧電阻
R3‧‧‧電阻
R4‧‧‧電阻
RE‧‧‧信號
RE＿c‧‧‧信號
RE＿d‧‧‧節點
SELa＿n＜0＞‧‧‧信號
SELa＿n＜m 0＞‧‧‧信號
SELa＿n＜m＞‧‧‧信號
SELa＿p＜0＞‧‧‧信號
SELa＿p＜m 0＞‧‧‧信號
SELa＿p＜m＞‧‧‧信號
SELb＿n＜0＞‧‧‧信號
SELb＿n＜m 0＞‧‧‧信號
SELb＿n＜m＞‧‧‧信號
SELb＿p＜0＞‧‧‧信號
SELb＿p＜m 0＞‧‧‧信號
SELb＿p＜m＞‧‧‧信號
ST1‧‧‧步驟
ST11‧‧‧步驟
ST12‧‧‧步驟
ST13‧‧‧步驟
ST14‧‧‧步驟
ST15‧‧‧步驟
ST16‧‧‧步驟
ST17‧‧‧步驟
ST2‧‧‧步驟
ST21‧‧‧步驟
ST22‧‧‧步驟
ST23‧‧‧步驟
ST24‧‧‧步驟
ST2A‧‧‧步驟
ST3‧‧‧步驟
ST31‧‧‧步驟
ST32‧‧‧步驟
ST33‧‧‧步驟
ST34‧‧‧步驟
ST35‧‧‧步驟
ST36‧‧‧步驟
ST37‧‧‧步驟
ST38‧‧‧步驟
ST3A‧‧‧步驟
ST41‧‧‧步驟
ST42‧‧‧步驟
ST43‧‧‧步驟
ST44‧‧‧步驟
ST45‧‧‧步驟
ST46‧‧‧步驟
ST47‧‧‧步驟
ST48‧‧‧步驟
ST49‧‧‧步驟
ST4A‧‧‧步驟
ST4B‧‧‧步驟
ST4C‧‧‧步驟
ST51‧‧‧步驟
ST52‧‧‧步驟
ST53‧‧‧步驟
ST54‧‧‧步驟
T21‧‧‧時刻
T22‧‧‧時刻
T23‧‧‧時刻
T31‧‧‧時刻
T32‧‧‧時刻
T41‧‧‧時刻
T42‧‧‧時刻
Ta＿n＜0＞‧‧‧電晶體
Ta＿n＜m＞‧‧‧電晶體
Ta＿p＜0＞‧‧‧電晶體
Ta＿p＜m＞‧‧‧電晶體
Tb＿n＜0＞‧‧‧電晶體
Tb＿n＜m＞‧‧‧電晶體
Tb＿p＜0＞‧‧‧電晶體
Tb＿p＜m＞‧‧‧電晶體
Tr1‧‧‧電晶體
Tr2‧‧‧電晶體
Tr3‧‧‧電晶體
Tr4‧‧‧電晶體
Tr5‧‧‧電晶體
Tr6‧‧‧電晶體
Tr7‧‧‧電晶體
Tr8‧‧‧電晶體
Tr9‧‧‧電晶體
Tr10‧‧‧電晶體
Tr11‧‧‧電晶體
TRIG‧‧‧信號
VCC‧‧‧電壓
VCCQ‧‧‧電壓
VDD‧‧‧電壓
VSS‧‧‧電壓
XXh‧‧‧指令
YYh‧‧‧指令
圖1係用以對第1實施形態之記憶體系統之電源系統之構成進行說明之方框圖。 圖2係用以對第1實施形態之記憶體系統之信號系統之構成進行說明之方框圖。 圖3係用以對第1實施形態之半導體記憶裝置之構成進行說明之方框圖。 圖4係用以對第1實施形態之半導體記憶裝置之輸入輸出電路及邏輯控制電路之構成進行說明之方框圖。 圖5係用以對第1實施形態之半導體記憶裝置之修正電路之構成進行說明之電路圖。 圖6係用以對第1實施形態之半導體記憶裝置之輸出電路之構成進行說明之電路圖。 圖7係用以對第1實施形態之半導體記憶裝置之檢測電路之構成進行說明之電路圖。 圖8係用以對第1實施形態之記憶體系統之占空比校正動作之概要進行說明之流程圖。 圖9係用以對第1實施形態之記憶體系統之占空比校正動作之概要進行說明之流程圖。 圖10係用以對第1實施形態之記憶體系統之獨立於其他晶片讀出動作之占空比校正動作進行說明之流程圖。 圖11係用以對第1實施形態之記憶體系統之獨立於其他晶片讀出動作之占空比校正動作進行說明之指令序列。 圖12係用以對第1實施形態之記憶體系統之在其他晶片讀出動作中執行之占空比校正動作進行說明之流程圖。 圖13係用以對第1實施形態之記憶體系統之在其他晶片讀出動作中執行之占空比校正動作進行說明之指令序列。 圖14係用以對第1實施形態之記憶體系統之修正動作進行說明之時序圖。 圖15係用以對第1實施形態之記憶體系統之修正動作進行說明之時序圖。 圖16係用以對第1實施形態之記憶體系統之檢測動作進行說明之時序圖。 圖17係用以對第1實施形態之記憶體系統之檢測動作進行說明之時序圖。 圖18係用以對第2實施形態之記憶體系統之占空比校正動作之概要進行說明之流程圖。 圖19係用以對第2實施形態之記憶體系統之控制信號之搜索範圍進行說明之模式圖。 圖20係用以對第3實施形態之記憶體系統之在其他晶片讀出動作中執行之占空比校正動作進行說明之指令序列。 圖21係用以對與第3實施形態之記憶體系統之占空比校正動作相關之設定進行說明之表格。 圖22係用以對第4實施形態之記憶體系統之信號系統之構成進行說明之方框圖。 圖23係用以對第4實施形態之記憶體系統之在其他晶片讀出動作中執行之占空比校正動作進行說明之流程圖。 圖24係用以對第4實施形態之記憶體系統之在其他晶片讀出動作中執行之占空比校正動作進行說明之指令序列。 圖25係用以對第1變化例之記憶體系統之占空比校正動作之概要進行說明之流程圖。 圖26係用以對第2變化例之記憶體系統之占空比校正動作之概要進行說明之流程圖。 圖27係用以對第3變化例之記憶體系統之占空比校正動作之概要進行說明之流程圖。 圖28係用以對第4變化例之記憶體系統之占空比校正動作之概要進行說明之流程圖。 圖29係用以對第5變化例之記憶體系統之在其他晶片讀出動作中執行之占空比校正動作進行說明之流程圖。 圖30係用以對與第5變化例之記憶體系統之占空比校正動作之校正結果相關之資訊進行說明之表格。 圖31係用以對第6變化例之記憶體系統之在其他晶片讀出動作中執行之占空比校正動作進行說明之流程圖。

Claims (16)

  1. 一種半導體記憶裝置，其具備第1晶片及第2晶片，該等第1晶片及第2晶片包含能夠記憶資料之記憶胞，且能夠接收同一觸變(toggle)信號，上述第1晶片若接收到第1指令，則於根據上述觸變信號而自上述第2晶片讀出資料時執行第1校正動作，上述第1校正動作係對根據上述觸變信號而於上述第1晶片產生之輸出信號之占空比進行校正。
  2. 如請求項1之半導體記憶裝置，其中上述第1晶片進而具備：檢測電路，其檢測上述輸出信號之占空比；定序器，其產生基於由上述檢測電路檢測出之占空比之控制信號；及修正電路，其產生基於上述控制信號將上述觸變信號之占空比修正後之信號。
  3. 如請求項1之半導體記憶裝置，其中若上述第1晶片接收到第2指令，則上述第1晶片獨立於上述第2晶片之動作而執行對上述輸出信號之占空比進行校正之第2校正動作。
  4. 如請求項3之半導體記憶裝置，其中上述第1校正動作及上述第2校正動作進行上述占空比之校正所需之時間互不相同。
  5. 如請求項3之半導體記憶裝置，其中上述第1校正動作及上述第2校正動作係上述占空比之校正精度互不相同。
  6. 如請求項1之半導體記憶裝置，其進而具備第3晶片，該第3晶片包含能夠記憶資料之記憶胞，且能夠與上述第1晶片及上述第2晶片一起接收上述觸變信號，若上述第3晶片與上述第1晶片一起進而接收到上述第1指令，則於根據上述觸變信號而自上述第2晶片讀出資料時，上述第1晶片執行上述第1校正動作，上述第3晶片執行第3校正動作，該第3校正動作係對根據上述觸變信號而於上述第3晶片產生之輸出信號之占空比進行校正。
  7. 一種記憶體系統，其具備：半導體記憶裝置，其包含第1晶片及第2晶片，該等第1晶片及第2晶片包含能夠記憶資料之記憶胞，且能夠接收同一觸變信號；及控制器；且上述第1晶片係若上述第1晶片自上述控制器接收到第1指令，則於根據上述觸變信號而自上述第2晶片讀出資料時執行第1校正動作，上述第1校正動作係對根據上述觸變信號而於上述第1晶片產生之輸出信號之占空比進行校正。
  8. 如請求項7之記憶體系統，其中若上述第1晶片自上述控制器接收到第2指令，則上述第1晶片獨立於上述第2晶片之動作而執行對上述輸出信號之占空比進行校正之第2校正動作。
  9. 如請求項8之記憶體系統，其中上述控制器係監視上述第1指令或上述第2指令之發行後之經過時間，且於上述經過時間經過特定閾值以上之情況下，發行上述第1指令。
  10. 如請求項8之記憶體系統，其中上述控制器係監視上述記憶體系統內之溫度，且在上述第1指令或上述第2指令之發行後上述溫度變化特定閾值以上之情況下，發行上述第1指令。
  11. 如請求項8之記憶體系統，其中上述控制器係監視供給至上述控制器及上述半導體記憶裝置之電壓，於上述第1指令或上述第2指令之發行後上述電壓變化特定閾值以上之情況下，發行上述第1指令。
  12. 如請求項7之記憶體系統，其中上述控制器係監視上述第1晶片或上述第2晶片之輸出阻抗是否已校正，且於已校正上述輸出阻抗之情況下，發行上述第1指令。
  13. 如請求項7之記憶體系統，其中上述控制器係監視上述第1校正動作中之上述第1晶片之上述占空比之變化量，且於上述第1晶片之上述占空比之變化量為特定閾值以上之情況下，對上述第2晶片發行上述第1指令。
  14. 如請求項7之記憶體系統，其中上述半導體記憶裝置進而包含第3晶片，該第3晶片包含能夠記憶資料之記憶胞，且能夠與上述第1晶片及上述第2晶片一起接收上述觸變信號，若上述第3晶片與上述第1晶片一起進而接收到上述第1指令，則於根據上述觸變信號而自上述第2晶片讀出資料時，上述第1晶片執行上述第1校正動作，上述第3晶片執行第3校正動作，該第3校正動作係對根據上述觸變信號而於上述第3晶片產生之輸出信號之占空比進行校正。
  15. 一種半導體記憶裝置，其具備第1晶片及第2晶片，該等第1晶片及第2晶片包含能夠記憶資料之記憶胞，且能夠接收同一觸變信號，上述第1晶片若於第1晶片控制信號之第1狀態時接收到第1指令，則於第2晶片控制信號之第1狀態時根據上述觸變信號而自上述第2晶片讀出資料時執行第1校正動作，上述第1校正動作係對根據上述觸變信號而於上述第1晶片產生之輸出信號之占空比進行校正。
  16. 一種記憶體系統，其具備：半導體記憶裝置，其包含第1晶片及第2晶片，該等第1晶片及第2晶片包含能夠記憶資料之記憶胞，且能夠接收同一觸變信號；及控制器；且上述控制器可對第1晶片輸出第1控制信號，上述控制器可對第2晶片輸出第2控制信號；上述第1晶片係若上述第1晶片於上述第1晶片控制信號之第1狀態時自上述控制器接收到第1指令，則於上述第2晶片控制信號之第1狀態時根據上述觸變信號而自上述第2晶片讀出資料時執行第1校正動作，上述第1校正動作係對根據上述觸變信號而於上述第1晶片產生之輸出信號之占空比進行校正。
TW107127308A 2018-01-25 2018-08-06 Semiconductor memory device and memory system TWI668697B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018010660A JP2019128829A (ja) 2018-01-25 2018-01-25 半導体記憶装置及びメモリシステム
JP2018-010660 2018-01-25

Publications (2)

Publication Number Publication Date
TWI668697B true TWI668697B (zh) 2019-08-11
TW201933367A TW201933367A (zh) 2019-08-16

Family

ID=67299486

Family Applications (2)

Application Number Title Priority Date Filing Date
TW107127308A TWI668697B (zh) 2018-01-25 2018-08-06 Semiconductor memory device and memory system
TW108116319A TWI791112B (zh) 2018-01-25 2018-08-06 記憶體系統、半導體記憶裝置及用於在記憶體系統中執行校正動作之方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW108116319A TWI791112B (zh) 2018-01-25 2018-08-06 記憶體系統、半導體記憶裝置及用於在記憶體系統中執行校正動作之方法

Country Status (4)

Country Link
US (2) US10720221B2 (zh)
JP (1) JP2019128829A (zh)
CN (1) CN110085274B (zh)
TW (2) TWI668697B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019128829A (ja) * 2018-01-25 2019-08-01 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP2021043536A (ja) * 2019-09-06 2021-03-18 キオクシア株式会社 半導体装置、及び半導体装置の制御方法
JP2021047562A (ja) 2019-09-18 2021-03-25 キオクシア株式会社 半導体集積回路、送信装置、およびメモリシステム
JP2021135820A (ja) 2020-02-27 2021-09-13 キオクシア株式会社 不揮発性半導体記憶装置
JP2021149659A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体集積回路、メモリコントローラ、およびメモリシステム
JP2021152779A (ja) 2020-03-24 2021-09-30 キオクシア株式会社 半導体記憶装置
JP2022038392A (ja) * 2020-08-26 2022-03-10 キオクシア株式会社 半導体記憶装置及び半導体記憶装置におけるコマンド処理方法
JP2023039342A (ja) 2021-09-08 2023-03-20 キオクシア株式会社 半導体装置及び半導体装置の出力信号のデューティ比の補正方法
KR102481649B1 (ko) * 2021-12-01 2022-12-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법
CN117316233A (zh) * 2022-06-22 2023-12-29 长鑫存储技术有限公司 存储器器件和zq校准方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6314530B1 (en) * 1997-04-08 2001-11-06 Advanced Micro Devices, Inc. Processor having a trace access instruction to access on-chip trace memory
JP2006134334A (ja) * 2004-11-04 2006-05-25 Samsung Electronics Co Ltd データストローブバスラインの効率を向上させることができるメモリ装置、それを備えるメモリシステム及びデータストローブ信号の制御方法
TW201602900A (zh) * 2014-06-13 2016-01-16 桑迪士克科技公司 記憶體模組

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU1726795A (en) * 1994-02-15 1995-08-29 Rambus Inc. Amplifier with active duty cycle correction
KR100278653B1 (ko) * 1998-01-23 2001-02-01 윤종용 이중 데이터율 모드 반도체 메모리 장치
KR100715158B1 (ko) 2005-12-13 2007-05-10 삼성전자주식회사 동작특성 및 동작전압을 개선하는 듀티보정 증폭회로
KR101285218B1 (ko) 2006-07-25 2013-07-11 삼성전자주식회사 듀티 사이클 보정 회로와 듀티 사이클 보정 방법
WO2008076790A2 (en) * 2006-12-14 2008-06-26 Rambus Inc. Multi-die memory device
CN101365273B (zh) * 2007-08-08 2012-06-27 群康科技(深圳)有限公司 背光调节电路
CN102187400A (zh) * 2008-10-20 2011-09-14 国立大学法人东京大学 集成电路装置
JP2012068873A (ja) * 2010-09-22 2012-04-05 Toshiba Corp メモリシステムおよびｄｒａｍコントローラ
US8760945B2 (en) * 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
US8836394B2 (en) * 2012-03-26 2014-09-16 Rambus Inc. Method and apparatus for source-synchronous signaling
US9910623B2 (en) 2013-03-15 2018-03-06 Teradata Us, Inc. Training of storage devices in computing systems and environments
US9998125B2 (en) * 2013-11-19 2018-06-12 Intel Corporation Clock calibration using asynchronous digital sampling
JP6545786B2 (ja) * 2015-03-06 2019-07-17 東芝メモリ株式会社 メモリデバイスの制御方法、及び、メモリデバイス
US9806919B2 (en) * 2015-10-15 2017-10-31 Futurewei Technologies, Inc. System and method for clock spur artifact correction
KR102451996B1 (ko) * 2016-03-31 2022-10-07 삼성전자주식회사 기준 전압의 셀프 트레이닝을 수행하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템
DE102017106713A1 (de) * 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Rechensystem, nichtflüchtiges Speichermodul und Verfahren zum Betreiben einer Speichervorrichtung
KR102571497B1 (ko) * 2016-05-10 2023-08-29 삼성전자주식회사 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치 및 그것의 동작 방법
JP2019128829A (ja) * 2018-01-25 2019-08-01 東芝メモリ株式会社 半導体記憶装置及びメモリシステム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6314530B1 (en) * 1997-04-08 2001-11-06 Advanced Micro Devices, Inc. Processor having a trace access instruction to access on-chip trace memory
JP2006134334A (ja) * 2004-11-04 2006-05-25 Samsung Electronics Co Ltd データストローブバスラインの効率を向上させることができるメモリ装置、それを備えるメモリシステム及びデータストローブ信号の制御方法
TW201602900A (zh) * 2014-06-13 2016-01-16 桑迪士克科技公司 記憶體模組

Also Published As

Publication number Publication date
TW201933367A (zh) 2019-08-16
TW201933368A (zh) 2019-08-16
JP2019128829A (ja) 2019-08-01
CN110085274B (zh) 2023-08-18
TWI791112B (zh) 2023-02-01
US20200303021A1 (en) 2020-09-24
US10720221B2 (en) 2020-07-21
CN110085274A (zh) 2019-08-02
US11177008B2 (en) 2021-11-16
US20190228826A1 (en) 2019-07-25

Similar Documents

Publication Publication Date Title
TWI668697B (zh) Semiconductor memory device and memory system
TWI709898B (zh) 非揮發性記憶體及記憶體系統
TWI697910B (zh) 半導體裝置及記憶體系統
KR100565941B1 (ko) 반도체집적회로장치
US7663960B2 (en) Voltage supply circuit and semiconductor memory
US10403374B2 (en) Reduction of output voltage ripple in booster circuit
US20100290290A1 (en) Nonvolatile semiconductor memory device
JP2014086111A (ja) 半導体装置
JP4534163B2 (ja) 半導体集積回路装置
JP2021135820A (ja) 不揮発性半導体記憶装置
JP5087669B2 (ja) 電圧発生回路
JP5714149B2 (ja) 不揮発性半導体記憶装置
US20200185044A1 (en) Semiconductor storage device and memory system
JPH09147585A (ja) 不揮発性半導体記憶装置
JPH0964699A (ja) 発振回路およびそれを用いた半導体記憶装置、ならびにこの半導体記憶装置を用いたコンピュータシステム
JP2023090549A (ja) 電圧生成回路及びインタフェース回路
JP2019200825A (ja) 半導体装置
JPH0927195A (ja) 半導体記憶装置
JP2013101749A (ja) 不揮発性半導体記憶装置
JP2009134792A (ja) 半導体記憶装置