CN110085274A - 半导体存储装置及存储器系统 - Google Patents

半导体存储装置及存储器系统 Download PDF

Info

Publication number
CN110085274A
CN110085274A CN201810887364.4A CN201810887364A CN110085274A CN 110085274 A CN110085274 A CN 110085274A CN 201810887364 A CN201810887364 A CN 201810887364A CN 110085274 A CN110085274 A CN 110085274A
Authority
CN
China
Prior art keywords
chip
signal
instruction
controller
dqs
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810887364.4A
Other languages
English (en)
Other versions
CN110085274B (zh
Inventor
山本健介
渡边郁弥
尾崎正一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN110085274A publication Critical patent/CN110085274A/zh
Application granted granted Critical
Publication of CN110085274B publication Critical patent/CN110085274B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)

Abstract

本发明的实施方式提供根据电源通入以后的占空比的变动而对输出信号进行校正的半导体存储装置及存储器系统。一实施方式的半导体存储装置具备第1芯片及第2芯片，其等包含能够存储数据的存储单元，且能够接收同一触变信号。所述第1芯片若接收到第1指令，则在根据所述触变信号而从所述第2芯片读出数据时执行第1校正动作。所述第1校正动作是对根据所述触变信号而在所述第1芯片产生的输出信号的占空比进行校正。

Description

半导体存储装置及存储器系统
[相关申请案]
本申请案享有以日本专利申请案2018-10660号(申请日：2018年1月25日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及半导体存储装置及存储器系统。
背景技术
众所周知的是如下存储器系统，其具备作为半导体存储装置的NAND型闪速存储器、及控制该NAND型闪速存储器的控制器。
发明内容
实施方式提供根据电源通入以后的占空比的变动而对输出信号进行校正的半导体存储装置及存储器系统。
实施方式的半导体存储装置具备第1芯片及第2芯片，其等包含能够存储数据的存储单元，且能够接收同一触变(toggle)信号。所述第1芯片若接收到第1指令，则在根据所述触变信号而从所述第2芯片读出数据时执行第1校正动作。所述第1校正动作对根据所述触变信号而在所述第1芯片产生的输出信号的占空比进行校正。
附图说明
图1是用以对第1实施方式的存储器系统的电源系统的构成进行说明的方框图。
图2是用以对第1实施方式的存储器系统的信号系统的构成进行说明的方框图。
图3是用以对第1实施方式的半导体存储装置的构成进行说明的方框图。
图4是用以对第1实施方式的半导体存储装置的输入输出电路及逻辑控制电路的构成进行说明的方框图。
图5是用以对第1实施方式的半导体存储装置的修正电路的构成进行说明的电路图。
图6是用以对第1实施方式的半导体存储装置的输出电路的构成进行说明的电路图。
图7是用以对第1实施方式的半导体存储装置的检测电路的构成进行说明的电路图。
图8是用以对第1实施方式的存储器系统的占空比校正动作的概要进行说明的流程图。
图9是用以对第1实施方式的存储器系统的占空比校正动作的概要进行说明的流程图。
图10是用以对第1实施方式的存储器系统的独立于其他芯片读出动作的占空比校正动作进行说明的流程图。
图11是用以对第1实施方式的存储器系统的独立于其他芯片读出动作的占空比校正动作进行说明的指令序列。
图12是用以对第1实施方式的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的流程图。
图13是用以对第1实施方式的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的指令序列。
图14是用以对第1实施方式的存储器系统的修正动作进行说明的时序图。
图15是用以对第1实施方式的存储器系统的修正动作进行说明的时序图。
图16是用以对第1实施方式的存储器系统的检测动作进行说明的时序图。
图17是用以对第1实施方式的存储器系统的检测动作进行说明的时序图。
图18是用以对第2实施方式的存储器系统的占空比校正动作的概要进行说明的流程图。
图19是用以对第2实施方式的存储器系统的控制信号的搜索范围进行说明的示意图。
图20是用以对第3实施方式的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的指令序列。
图21是用以对与第3实施方式的存储器系统的占空比校正动作相关的设定进行说明的表格。
图22是用以对第4实施方式的存储器系统的信号系统的构成进行说明的方框图。
图23是用以对第4实施方式的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的流程图。
图24是用以对第4实施方式的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的指令序列。
图25是用以对第1变化例的存储器系统的占空比校正动作的概要进行说明的流程图。
图26是用以对第2变化例的存储器系统的占空比校正动作的概要进行说明的流程图。
图27是用以对第3变化例的存储器系统的占空比校正动作的概要进行说明的流程图。
图28是用以对第4变化例的存储器系统的占空比校正动作的概要进行说明的流程图。
图29是用以对第5变化例的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的流程图。
图30是用以对与第5变化例的存储器系统的占空比校正动作的校正结果相关的信息进行说明的表格。
图31是用以对第6变化例的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的流程图。
具体实施方式
以下，参照图式对实施方式进行说明。另外，以下说明中，对具有相同功能及构成的构成要素附上共通的参照符号。
另外，以下说明中，信号X＜n：0＞(n为自然数)是指(n+1)位的信号，且是指分别为1位的信号即信号X＜0＞、X＜1＞、…、及X＜n＞的集合。此外，构成要素Y＜n：0＞是指与信号X＜n：0＞的输入或输出一一对应的构成要素Y＜0＞、Y＜1＞、…、及Y＜n＞的集合。
此外，以下说明中，信号/Z表示信号Z的反转信号。此外，“信号Z及/Z的占空比”表示信号Z的脉冲从上升至下降为止的时间相对于信号Z的脉冲的1周期的比率(即，信号/Z的脉冲从下降至上升为止的时间相对于信号/Z的脉冲的1周期的比率)。
1.第1实施方式
对第1实施方式的存储器系统进行说明。第1实施方式的存储器系统例如包含作为半导体存储装置的NAND型闪速存储器、及控制该NAND型闪速存储器的存储器控制器。
1.1构成
1.1.1关于存储器系统的全体构成
使用图1及图2对第1实施方式的存储器系统的全体构成进行说明。存储器系统1例如与外部的未图示的主机设备通信。存储器系统1存储来自主机设备的数据，此外将数据读出至主机设备。
图1是用以对第1实施方式的存储器系统的电源系统进行说明的方框图。如图1所示，存储器系统1具备控制器2、NAND封装体3、电源管理器4、及基准电阻9。NAND封装体3包含例如多个半导体存储装置5～8。图1例中，表示NAND封装体3中包含4个芯片的情况。另外，以下说明中，半导体存储装置5～8分别也可视为芯片A～D。
电源管理器4为用以管理对控制器2及NAND封装体3供给的电压的IC(Integratedcircuit，集成电路)。电源管理器4例如将电压即电压VCCQ供给至控制器2及NAND封装体3。电压VCCQ是作为用于控制器2与NAND封装体3之间的输入输出信号的电压的基准电压来使用。此外，电源管理器4例如对NAND封装体3供给电压VCC。电压VCC作为在NAND封装体3内使用的其他电压的基准电压来使用。
此外，NAND封装体3能够经由基准电阻9与电压VSS连接地构成。基准电阻9例如用于对NAND封装体3内的半导体存储装置5～8的各者的输出阻抗进行校正。电压VSS为接地电压，例如定义为存储器系统1内的接地(0V)。
图2是用以对第1实施方式的存储器系统的信号系统进行说明的方框图。如图2所示，控制器2控制半导体存储装置5～8。具体而言，控制器2将数据写入至半导体存储装置5～8，且从半导体存储装置5～8读出数据。控制器2通过NAND汇流排连接在半导体存储装置5～8。
半导体存储装置5～8的各者具备多个存储单元，非易失地存储数据。半导体存储装置5～8的各者例如为通过预先分配芯片地址而能够识别为唯一的半导体芯片，且能够通过控制器2的指示而独立动作地构成。
在与半导体存储装置5～8的各者连接的NAND汇流排上接收发送同种信号。NAND汇流排包含多个信号线，进行依照NAND接口的信号/CE0～/CE3、CLE、ALE、/WE、RE、/RE、/WP、/RB0～/RB3、DQ＜7：0＞、DQS、及/DQS的接收发送。信号CLE、ALE、/WE、RE、/RE、及/WP由半导体存储装置5～8接收，信号/RB0～/RB3由控制器2接收。此外，信号/CE0～/CE3分别由半导体存储装置5～8接收。
信号/CE0～/CE3分别为用以对半导体存储装置5～8使能的信号。信号CLE在信号CLE为“H(High，高)”电平的期间对半导体存储装置5～8通知流经半导体存储装置5～8的信号DQ＜7：0＞为指令。信号ALE在信号ALE为“H”电平的期间对半导体存储装置5～8通知流经半导体存储装置5～8的信号DQ＜7：0＞为地址。信号/WE在信号/WE为“L(Low，低)”电平的期间指示将流经半导体存储装置5～8的信号DQ＜7：0＞取入至半导体存储装置5～8。信号RE及/RE指示对半导体存储装置5～8输出信号DQ＜7：0＞，例如用以控制输出信号DQ＜7：0＞时的半导体存储装置5～8的动作时序。信号/WP对半导体存储装置5～8指示禁止数据的写入及删除。信号/RB0～/RB3分别表示半导体存储装置5～8为就绪状态(受理来自外部的命令的状态)或为忙碌状态(不受理来自外部的命令的状态)。信号DQ＜7：0＞例如为8位的信号。信号DQ＜7：0＞为在半导体存储装置5～8与控制器2之间接收发送的数据的实体，包含指令、地址、及数据。信号DQS及/DQS例如可基于信号RE及/RE而产生，用于控制涉及信号DQ＜7：0＞的半导体存储装置5～8的动作时序。
1.1.2控制器的构成
继而，使用图2对第1实施方式的存储器系统的控制器进行说明。控制器2具备处理器(CPU：Central Processing Unit，中央处理器)11、内置存储器(RAM：Random AccessMemory，随机存取存储器)12、NAND接口电路13、缓冲存储器14、及主机接口电路15。
处理器11对控制器2全体的动作进行控制。处理器11例如响应于从外部接收的数据的写入命令，对半导体存储装置5～8发行基于NAND接口的写入命令。该动作在读出、删除、及校正动作等其他动作的情况下也相同。
内置存储器12例如为DRAM(Dynamic(动态)RAM)等半导体存储器，作为处理器11的作业区域来使用。内置存储器12存储用以管理半导体存储装置5～8的固件、及各种管理表等。
NAND接口电路13经由所述NAND汇流排与半导体存储装置5～8连接，负责与半导体存储装置5～8的通信。NAND接口电路13通过处理器11的指示而将指令、地址及写入数据发送至半导体存储装置5～8。此外，NAND接口电路13从半导体存储装置5～8接收状态、及读出数据。
缓冲存储器14暂时存储控制器10从半导体存储装置5～8及外部接收的数据等。
主机接口电路15与外部的未图示的主机设备连接，负责与主机设备的通信。主机接口电路15例如将从主机设备接收的命令及数据分别传送至处理器11及缓冲存储器14。
1.1.3关于半导体存储装置的构成
接下来，使用图3对第1实施方式的半导体存储装置的构成例进行说明。另外，半导体存储装置5～8例如具有相同构成。因此，以下说明中，对半导体存储装置5～8中的半导体存储装置5的构成进行说明，至于半导体存储装置6～8的构成则省略其说明。
如图3所示，半导体存储装置5具备存储单元阵列21、输入输出电路22、ZQ校正电路23、逻辑控制电路24、温度传感器25、寄存器26、定序器27、电压产生电路28、驱动器组29、行解码器30、传感放大器31、输入输出用焊垫群32、ZQ校正用焊垫33、及逻辑控制用焊垫群34。
存储单元阵列21包含与字线及位线建立关联的多个非易失性存储单元(未图示)。
输入输出电路22在与控制器2之间接收发送信号DQ＜7：0＞。输入输出电路22将信号DQ＜7：0＞内的指令及地址传送至寄存器26。输入输出电路22在与传感放大器31之间接收发送写入数据及读出数据。
ZQ校正电路23经由ZQ校正用焊垫33，基于基准电阻9对半导体存储装置5的输出阻抗进行校正。
逻辑控制电路24从控制器2接收信号/CE0、CLE、ALE、/WE、RE、/RE、及/WP。此外，逻辑控制电路24将信号/RB0传送至控制器2并将半导体存储装置5的状态通知给外部。
温度传感器25具有能够测定半导体存储装置5内的温度的功能。温度传感器25将与测定的温度相关的信息送出至定序器27。另外，温度传感器25在能够测定可视为存储单元阵列21的温度的温度的范围，可设置在半导体存储装置5内的任意场所。
寄存器26保存指令及地址。寄存器26将地址传送至行解码器30及传感放大器31，并且将指令传送至定序器27。
定序器27接收指令，依照基于所接收的指令的序列对半导体存储装置5全体进行控制。此外，定序器27将与从温度传感器25接收的温度相关的信息经由输入输出电路22送出至控制器2。
电压产生电路28基于来自定序器27的指示而产生数据的写入、读出、及删除等动作所必需的电压。电压产生电路28将产生的电压供给至驱动器组29。
驱动器组29包含多个驱动器，基于来自寄存器26的地址而将来自电压产生电路28的各种电压供给至行解码器30及传感放大器31。驱动器组29例如基于地址中的列地址对行解码器30供给各种电压。
行解码器30从寄存器26接收地址中的列地址，选择基于该行地址的行的存储单元。然后，对所选择的行的存储单元经由行解码器30传送来自驱动器组29的电压。
传感放大器31在数据读出时，对从存储单元读出至位线的读出数据进行传感，且将传感的读出数据传送至输入输出电路22。传感放大器31在数据写入时，将经由位线写入的写入数据传送至存储单元。此外，传感放大器31从寄存器26接收地址中的行地址，且输出基于该列地址的列的数据。
输入输出用焊垫群32将从控制器2接收的信号DQ＜7：0＞、DQS、及/DQS传送至输入输出电路22。此外，输入输出用焊垫群32将从输入输出电路22发送的信号DQ＜7：0＞传送至半导体存储装置5的外部。
ZQ校正用焊垫33的一端连接在基准电阻9，且另一端连接在ZQ校正电路23。
逻辑控制用焊垫群34将从控制器2接收的信号/CE0、CLE、ALE、/WE、RE、/RE、及/WP传送至逻辑控制电路24。此外，逻辑控制用焊垫群34将从逻辑控制电路24发送的/RB0传送至半导体存储装置5的外部。
1.1.4输入输出电路及逻辑控制电路的构成
接下来，对第1实施方式的半导体存储装置的输入输出电路及逻辑控制电路的构成进行说明。
1.1.4.1与占空比校正功能相关的构成
使用图4对第1实施方式的半导体存储装置的输入输出电路及逻辑控制电路中的与占空比校正功能相关的构成进行说明。图4是用以对第1实施方式的半导体存储装置的输入输出电路及逻辑控制电路中的与占空比校正功能相关的构成进行说明的方框图。
如图4所示，输入输出电路22包含与信号DQ＜7：0＞对应的输入电路221＜7：0＞及输出电路222＜7：0＞的组。对1个输入电路221＜k＞及输出电路222＜k＞的组例如分配同种信号DQ＜k＞(0≦k≦7)。即，输入电路221＜k＞及输出电路222＜k＞的组能够经由输入输出用焊垫群32内的焊垫32＜k＞与外部的控制器2通信信号DQ＜k＞。
此外，输入输出电路22包含与信号DQS对应的输入电路221＿dqs及输出电路222＿dqs的组。即，输入电路221＿dqs及输出电路222＿dqs的组，能够经由输入输出用焊垫群32内的焊垫32＿dqs与外部的控制器2通信信号DQS。此外，输入输出电路22包含与信号/DQS对应的输入电路221＿bdqs及输出电路222＿bdqs的组。即，输入电路221＿bdqs及输出电路222＿bdqs的组，能够经由输入输出用焊垫群32内的焊垫32＿bdqs与外部的控制器2通信信号/DQS。
输入输出电路22进而包含输出控制电路223、Ron控制电路224、及检测电路225。输出控制电路223产生成为信号DQ＜7：0＞、DQS、及/DQS的基础的信号DQ＜7：0＞＿in、DQS＿in、及/DQS＿in，且分别送出至输出电路222＜7：0＞、222＿dqs、及222＿bdqs。Ron控制电路224控制输出电路222＜7：0＞、222＿dqs、及222＿bdqs内的输出阻抗。
检测电路225对从输出控制电路223送出的信号DQS＿in、及/DQS＿in进行监控，由此检测信号DQS＿in及/DQS＿in的占空比。检测电路225基于检测结果而产生表示是否需要占空比的校正的信号FLG并送出至定序器27。
定序器27当从检测电路225接收到信号FLG时，基于该信号FLG而产生控制信号DAC1及DAC2并送出至逻辑控制电路24。
逻辑控制电路24包含修正电路241。修正电路241具有对经由逻辑控制用焊垫群34内的焊垫34＿re及34＿bre分别输入的信号RE及/RE的占空比进行修正的功能。修正电路241基于来自定序器27的控制信号DAC1及DAC2而对信号RE及/RE的占空比进行修正，产生信号RE＿c及/RE＿c。信号RE＿c及/RE＿c例如送出至输出控制电路223，作为在该输出控制电路223产生的信号DQS及/DQS的触变时序的基础来使用。更具体而言，信号DQS及/DQS的占空比是根据信号RE＿c及/RE＿c的占空比来决定。例如，信号DQS及/DQS的占空比与信号RE＿c及/RE＿c的占空比相同，或相互具有相关关系。
另外，图4例中，表示从修正电路241将信号RE＿c及/RE＿c直接送出至输出控制电路223的情况，但并不限定于此。例如，也可为修正电路241将信号RE＿c及/RE＿c送出至其他电路(例如定序器27)之后，在该其他电路产生基于信号RE＿c及/RE＿c的占空比的时序信号。而且，也可通过在输出控制电路223产生该时序信号，而产生与信号RE＿c及/RE＿c的占空比具有相关关系的信号DQS＿in及/DQS＿in。
通过如所述般构成，可通过检测电路225检测信号DQS＿in及/DQS＿in的占空比偏离所期望值，且基于该检测结果而通过修正电路241对信号RE及/RE的占空比进行修正。而且，可通过将该修正结果反馈至输出控制电路223而对信号DQS＿in及/DQS＿in的占空比进行校正，进而，可输出具有所期望值的占空的信号DQS及/DQS。
1.1.4.2关于修正电路的构成
使用图5对第1实施方式的输入输出电路中的修正电路的详细构成进行说明。图5是用以对第1实施方式的半导体存储装置的修正电路的构成进行说明的电路图。
如图5所示，修正电路241包含反相器INV1、INV2、INV3、及INV4、可变电容器C1、C2、C3、及C4、及逻辑电路NAND1、NAND2、NAND3、NAND4、NAND5、NAND6、NAND7、NAND8、NAND9、及NAND10。
反相器INV1包含被输入信号RE的输入端、及与节点N5连接的输出端。反相器INV2包含与节点N5连接的输入端、及与节点RE＿d连接的输出端。
可变电容器C1包含与节点N5连接的第1端、及被供给电压VSS的第2端。可变电容器C2包含与节点RE＿d连接的第1端、及被供给电压VSS的第2端。可变电容器C1及C2是能够基于从定序器27送出的控制信号DAC1而变更其容量地构成。更具体而言，例如，可变电容器C1及C2的各者具有如下构成，即，包含多个串联连接的电容器及开关的组(未图示)，且该多个组并联连接。控制信号DAC1为能够将例如可变电容器C1及C2内的任意数量的开关设定为接通状态或断开状态的信号。通过如所述般构成，可变电容器C1及C2可根据控制信号DAC1，在某范围内阶段性地切换容量的大小。即，根据设定在可变电容器C1及C2的容量，对节点RE＿d供给仅延迟某量的信号。
反相器INV3包含被输入信号/RE的输入端、及与节点N6连接的输出端。反相器INV4包含与节点N6连接的输入端、及与节点/RE＿d连接的输出端。
可变电容器C3包含与节点N6连接的第1端、及被供给电压VSS的第2端。可变电容器C4包含与节点/RE＿d连接的第1端、及被供给电压VSS的第2端。可变电容器C3及C4能够基于从定序器27送出的控制信号DAC2而变更其容量地构成。更具体而言，例如，可变电容器C3及C4的各者具有如下构成，即，包含多个串联连接的电容器及开关的组(未图示)，且该多个组并联连接。控制信号DAC2为能够将例如可变电容器C3及C4内的任意数量的开关设定为接通状态或断开状态的信号。通过如所述般构成，可变电容器C3及C4可根据控制信号DAC2，在某范围内阶段性地切换容量的大小。即，根据设定在可变电容器C3及C4的容量，对节点/RE＿d供给仅延迟某量的信号。
另外，控制信号DAC1及DAC2能够相互独立地设定。因此，节点RE＿d中的从信号RE的延迟量与节点/RE＿d中的从信号/RE的延迟量被相互独立控制。因此，根据控制信号DAC1及DAC2，对节点RE＿d及/RE＿d供给相对于一者而另一者仅延迟任意时间的延迟信号。
逻辑电路NAND1～NAND10输出2个输入信号的NAND运算结果。
逻辑电路NAND1包含与节点RE＿d连接的第1输入端、被供给电压VSS的第2输入端、及与逻辑电路NAND2的第1输入端连接的输出端。逻辑电路NAND2包含被供给电压VSS的第2输入端、及与逻辑电路NAND3的第1输入端连接的输出端。逻辑电路NAND3包含被供给电压VSS的第2输入端、及与逻辑电路NAND4的第1输入端连接的输出端。逻辑电路NAND4包含与节点RE＿d连接的第2输入端、及与逻辑电路NAND5的第1输入端连接的输出端。逻辑电路NAND5包含与节点/RE＿c连接的第2输入端、及与节点RE＿c连接的输出端。
逻辑电路NAND6包含与节点/RE＿d连接的第1输入端、被供给电压VSS的第2输入端、及与逻辑电路NAND7的第1输入端连接的输出端。逻辑电路NAND7包含被供给电压VSS的第2输入端、及与逻辑电路NAND8的第1输入端连接的输出端。逻辑电路NAND8包含被供给电压VSS的第2输入端、及与逻辑电路NAND9的第1输入端连接的输出端。逻辑电路NAND9包含与节点/RE＿d连接的第2输入端、及与逻辑电路NAND10的第1输入端连接的输出端。逻辑电路NAND10包含与节点RE＿c连接的第2输入端、及与节点/RE＿c连接的输出端。
逻辑电路NAND5及NAND10构成RS(Reset/Set，重置/设置)正反器电路。由此，节点RE＿c的电压电平在节点RE＿d及/RE＿d的电压电平从“L”电平变化为“H”电平的时序，从“L”电平变化为“H”电平，或从“H”电平变化为“L”电平。即，节点RE＿c输出根据节点RE＿d及/RE＿d的脉冲的上升(Rising edge，上升边沿)而电压电平变化的信号。此外，在节点/RE＿c的电压电平，输出节点RE＿d的反转信号。
1.1.4.3关于输出电路的详细构成
接下来，使用图6对第1实施方式的输入输出电路中的输出电路的详细构成进行说明。图6是用以对第1实施方式的半导体存储装置的输出电路的构成进行说明的电路图。图6中，表示输出电路222＿dqs及222＿bdqs与输出控制电路223、Ron控制电路224、及焊垫32＿dqs及32＿bdqs的连接关系的一例。
如图6所示，输出电路222＿dqs包含逻辑电路NANDa＜m：0＞及NORa＜m：0＞、以及晶体管Ta＿p＜m：0＞及Ta＿n＜m：0＞。此外，输出电路222＿bdqs包含逻辑电路NANDb＜m：0＞及NORb＜m：0＞、以及晶体管Tb＿p＜m：0＞及Tb＿n＜m：0＞。此处，m为任意自然数。
逻辑电路NANDa＜m：0＞及NANDb＜m：0＞输出2个输入信号的NAND运算结果。逻辑电路NORa＜m：0＞及NORb＜m：0＞输出2个输入信号的NOR运算结果。晶体管Ta＿p＜m：0＞及Tb＿p＜m：0＞具有p型极性，晶体管Ta＿n＜m：0＞及Tb＿n＜m：0＞具有n型极性。
如所述般，输出控制电路223将基于从修正电路241送出的信号RE＿c及/RE＿c的占空比而产生的信号DQS＿in及/DQS＿in送出。此外，Ron控制电路224送出信号SELa＿p＜m：0＞及SELa＿n＜m：0＞、以及信号SELb＿p＜m：0＞及SELb＿n＜m：0＞。
首先，对输出电路222＿dqs的构成进行说明。
逻辑电路NANDa＜m：0＞包含被共通地供给信号DQS＿in的第1输入端，且包含分别被供给信号SELa＿p＜m：0＞的第2输入端。此外，逻辑电路NANDa＜m：0＞分别连接在晶体管Ta＿p＜m：0＞的栅极。
晶体管Ta＿p＜m：0＞包含被共通地供给电压VCCQ的第1端、及与焊垫32＿dqs共通地连接的第2端。
逻辑电路NORa＜m：0＞包含被共通地供给信号DQS＿in的第1输入端、及分别被供给信号SELa＿n＜m：0＞的第2输入端。此外，逻辑电路NORa＜m：0＞分别与晶体管Ta＿n＜m：0＞的栅极连接。
晶体管Ta＿n＜m：0＞包含被共通地供给电压VSS的第1端、及与焊垫32＿dqs共通地连接的第2端。
通过如所述般构成，输出电路222＿dqs在信号DQS＿in为“H”电平的情况下，可将晶体管Ta＿p＜m：0＞中通过信号SELa＿p＜m：0＞以成为接通电阻的方式选择的晶体管的合成电阻设定为信号DQS的上拉侧的输出阻抗。此外，输出电路222＿dqs在信号DQS＿in为“L”电平的情况下，可将晶体管Ta＿n＜m：0＞中通过信号SELa＿n＜m：0＞以成为接通电阻的方式选择的晶体管的合成电阻设定为信号DQS的下拉侧的输出阻抗。
接下来，对输出电路222＿bdqs的构成进行说明。
逻辑电路NANDb＜m：0＞包含被共通地供给信号/DQS＿in的第1输入端、及分别被供给信号SELb＿p＜m：0＞的第2输入端。此外，逻辑电路NANDb＜m：0＞分别与晶体管Tb＿p＜m：0＞的栅极连接。
晶体管Tb＿p＜m：0＞包含被共通地供给电压VCCQ的第1端、及与焊垫32＿bdqs共通地连接的第2端。
逻辑电路NORb＜m：0＞包含被共通地供给信号/DQS＿in的第1输入端、及分别被供给信号SELb＿n＜m：0＞的第2输入端。此外，逻辑电路NORb＜m：0＞分别与晶体管Tb＿n＜m：0＞的栅极连接。
晶体管Tb＿n＜m：0＞包含被共通地供给电压VSS的第1端、及与焊垫32＿bdqs共通地连接的第2端。
通过如所述般构成，输出电路222＿bdqs在信号/DQS＿in为“H”电平的情况下，将晶体管Tb＿p＜m：0＞中通过信号SELb＿p＜m：0＞以成为接通电阻的方式选择的晶体管的合成电阻设定为信号/DQS的上拉侧的输出阻抗。此外，输出电路222＿bdqs在信号/DQS＿in为“L”电平的情况下，将晶体管Tb＿n＜m：0＞中通过信号SELb＿n＜m：0＞以成为接通电阻的方式选择的晶体管的合成电阻设定为信号/DQS的下拉侧的输出阻抗。
如所述般，输出电路222＿dqs及222＿bdqs基于信号DQS＿in及/DQS＿in而产生信号DQS及/DQS。因此，在未适当设定信号DQS＿in及/DQS＿in的占空比的情况下，有可能也未适当设定信号DQS及/DQS的占空比。因此，检测电路225对信号DQS＿in及/DQS＿in进行监控，以检测是否适当设定信号DQS＿in及/DQS＿in的占空比。
1.1.4.4关于检测电路的构成
接下来，使用图7对第1实施方式的输入输出电路中的检测电路的详细构成进行说明。图7是用以对第1实施方式的半导体存储装置的检测电路的构成进行说明的电路图。
如图7所示，检测电路225包含晶体管Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、Tr7、Tr8、Tr9、Tr10及Tr11、电阻R1、R2、R3及R4、电容器C5及C6、及比较器COMP。晶体管Tr1～Tr4例如具有p型极性，晶体管Tr5～Tr11例如具有n型极性。
晶体管Tr1包含被供给电压VDD的第1端、及与节点N1连接的第2端及栅极。电压VDD为具有特定值的电源，具有可使晶体管Tr1～Tr11为接通状态的(“H”电平的)电压电平。此外，电压VDD/2具有可使晶体管Tr1～Tr11为断开状态的(“L”电平的)电压电平。晶体管Tr2包含被供给电压VDD的第1端、与节点N1连接的第2端、及与节点N2连接的栅极。晶体管Tr3包含被供给电压VDD的第1端、与节点N2连接的第2端、及与节点N1连接的栅极。晶体管Tr4包含被供给电压VDD的第1端、及与节点N2连接的第2端及栅极。
晶体管Tr5包含与节点N1连接的第1端、与节点N3连接的第2端、及被供给信号DQS＿in的栅极。晶体管Tr6包含与节点N2连接的第1端、与节点N3连接的第2端、及被供给信号/DQS＿in的栅极。晶体管Tr7包含与节点N3连接的第1端、与晶体管Tr8的第1端连接的第2端、及被供给信号ENB的栅极。晶体管Tr8包含被供给电压VSS的第2端、及被供给信号BIAS1的栅极。
电阻R1包含与节点N1连接的第1端、及与节点DQS＿pre连接的第2端。电容器C5包含与节点DQS＿pre连接的第1端、及被供给电压VSS的第2端。
电阻R2包含与节点N2连接的第1端、及与节点/DQS＿pre连接的第2端。电容器C6包含与节点/DQS＿pre连接的第1端、及被供给电压VSS的第2端。
通过如所述般构成，可根据信号DQS＿in及/DQS＿in的占空比，将节点DQS＿pre及/DQS＿pre的电压设定为“H”电平或“L”电平。具体而言，在信号DQS＿in及/DQS＿in的占空比大于50％的情况下，节点DQS＿pre及/DQS＿pre分别成为“H”电平及“L”电平。此外，在信号DQS＿in及/DQS＿in的占空比小于50％的情况下，节点DQS＿pre及/DQS＿pre分别成为“L”电平及“H”电平。
电阻R3包含被供给电压VDD的第1端、及与节点/DQS＿o连接的第1端。晶体管Tr9包含与节点/DQS＿o连接的第1端、与节点N4连接的第2端、及与节点DQS＿pre连接的栅极。
电阻R4包含被供给电压VDD的第1端、及与节点DQS＿o连接的第1端。晶体管Tr10包含与节点DQS＿o连接的第1端、与节点N4连接的第2端、及与节点/DQS＿pre连接的栅极。
晶体管Tr11包含与节点N4连接的第1端、被供给电压VSS的第2端、及被供给信号BIAS2的栅极。
通过如所述般构成，可根据供给至节点DQS＿pre及/DQS＿pre的电压电平而设定节点DQS＿o及/DQS＿pre的电压电平。即，在对节点DQS＿pre及/DQS＿pre分别供给“H”电平电压及“L”电平电压的情况下，对节点DQS＿o及/DQS＿o分别供给“H”电平电压及“L”电平电压。此外，在对节点DQS＿pre及/DQS＿pre分别供给“L”电平电压及“H”电平电压的情况下，对节点DQS＿o及/DQS＿o分别供给“L”电平电压及“H”电平电压。
比较器COMP包含与节点DQS＿o连接的第1输入端、与节点/DQS＿o连接的第2输入端、及输出信号FLG的输出端。比较器COMP通过从信号TRIG供给的电压驱动。比较器COMP根据节点DQS＿o及/DQS＿o的电压电平的大小关系，将信号FLG的电压电平切换为“H”电平或“L”电平。具体而言，比较器COMP在节点DQS＿o及/DQS＿o分别为“H”电平及“L”电平的情况下，输出“H”电平的信号FLG。此外，比较器COMP在节点DQS＿o及/DQS＿o分别为“L”电平及“H”电平的情况下，输出“L”电平的信号FLG。
通过如所述般构成，检测电路225在信号DQS＿in及/DQS＿in的占空比大于50％的情况下，输出“H”电平的信号FLG，且在信号DQS＿in及/DQS＿in的占空比小于50％的情况下，输出“L”电平的信号FLG。
1.2关于动作
接下来，对第1实施方式的存储器系统的动作进行说明。
1.2.1关于占空比校正动作的概要
使用图8所示的流程图对第1实施方式的存储器系统的占空比校正动作的概要进行说明。图8中，表示在存储器系统1内的各半导体存储装置5～8执行的2种占空比校正动作。另外，以下说明中，半导体存储装置5～8分别作为芯片A～D来说明。
如图8所示，在步骤ST1中，对存储器系统1通入电源。电源管理器4对控制器2及NAND封装体3供给电压VCCQ，进而对NAND封装体3供给电压VCC。
在步骤ST2中，控制器2及NAND封装体3随着步骤ST1中的电源的通入，执行独立于从其他芯片的数据的读出动作的占空比校正动作。以下说明中，方便起见，也将独立于其他芯片读出动作的占空比校正动作称为“第1占空比校正动作”。
在步骤ST3中，控制器2及NAND封装体3与从其他芯片的数据的读出动作并行地执行占空比校正动作。以下说明中，方便起见，也将其他芯片读出动作中的占空比校正动作称为“第2占空比校正动作”。
通过以上步骤而结束占空比校正动作。
图9是用以对第1实施方式的存储器系统的占空比校正动作的芯片内的动作进行说明的流程图。图9所示的动作在第1占空比校正动作及第2占空比校正动作共通。即，图9中表示修正电路241、输出控制电路223、检测电路225、及定序器27基于信号RE及/RE对信号DQS＿in及/DQS＿in的占空比进行校正之前的动作。
如图9所示，在步骤ST11中，修正电路241从控制器2接收信号RE及/RE。该信号RE及/RE的占空比例如偏离50％。
在步骤ST12中，修正电路241基于来自定序器27的控制信号DAC1及DAC2而产生信号RE＿c及/RE＿c。信号RE＿c及/RE＿c是对于步骤ST11接收的信号RE及/RE的占空根据控制信号DAC1及DAC2的DAC值进行修正而得的信号。该信号RE＿c及/RE＿c送出至输出控制电路223。下文对产生信号RE＿c及/RE＿c的动作(修正动作)的详情进行说明。
在步骤ST13中，输出控制电路223基于信号RE＿c及/RE＿c的占空比而产生信号DQS＿in及/DQS＿in。信号RE＿c及/RE＿c的占空比与信号DQS＿in及/DQS＿in的占空比例如具有相关关系。因此，检测电路225可通过监控该信号DQS＿in及/DQS＿in，而产生判定信号RE＿c及/RE＿c的占空比是否得以适当修正的信号FLG。
在步骤ST14中，检测电路225检测信号DQS＿in及/DQS＿in的占空比而产生信号FLG。信号FLG例如根据该信号DQS＿in及/DQS＿in的占空比为50％以上或低于50％而反转。下文对检测信号DQS＿in及/DQS＿in的占空比的动作(检测动作)的详情进行说明。
在步骤ST15中，定序器27根据信号FLG而设定下次搜索的DAC值。作为DAC值的搜索方法，可应用任意方法。具体而言，例如能够应用基于信号FLG的二分搜索(二分搜寻)。更具体而言，在占空比为50％以上的情况下，定序器27将使占空比变小的侧的搜索范围的中间值设定为下次搜索的DAC值。此外，在占空比低于50％的情况下，定序器27将使占空比变大的侧的搜索范围的中间值设定为下次搜索的DAC值。DAC值的搜索范围以成为之前设定的DAC值之间的方式逐次更新。由此，定序器27可通过进行数次迭代搜索而决定最佳DAC值。
在步骤ST16中，定序器27判定是否已通过本次搜索而搜索到最佳DAC值。在判定为搜索到最佳DAC值的情况下(步骤ST16；是)，前进至步骤ST17。另一方面，在判定为未搜索到最佳DAC值的情况下(步骤ST16；否)，重复步骤ST12～ST15的动作。
在步骤ST17中，定序器27将判定为最佳的DAC值应用于以后的产生信号RE＿c及/RE＿c的动作(修正动作)。
通过如所述般动作，当接收到偏离50％的信号RE及/RE时，可产生对该占空比进行修正而得的信号RE＿c及/RE＿c。而且，可基于该信号RE＿c及/RE＿c而产生对占空比进行修正而得的信号DQS＿in及/DQS＿in。
1.2.2关于独立于其他芯片读出动作的占空比校正动作
接下来，对第1实施方式的存储器系统的第1占空比校正动作进行说明。
图10是用以对第1实施方式的存储器系统的第1占空比校正动作进行说明的流程图。图10是对应于图8中所说明的步骤ST2的一部分，而表示对芯片A～D中的芯片A及B的第1占空比校正动作的流程图。
如图10所示，在步骤ST21中，控制器2对芯片A发行第1占空比校正动作执行指令。在步骤ST22中，芯片A执行第1占空比校正动作。
在步骤ST23中，控制器2对芯片B发行第1占空比校正动作执行指令。在步骤ST24中，芯片B执行第1占空比校正动作。
以后，通过对芯片C及D进行相同动作而结束第1占空比校正动作。
如此，在第1占空比校正动作中，芯片A～D在其他芯片未执行读出动作的时间段执行占空比校正动作。
图11是用以对第1实施方式的存储器系统的第1占空比校正动作进行说明的指令序列。图11中，表示在芯片A执行第1占空比校正动作时的指令序列。即，图11对应于图10中所说明的步骤ST21及ST22。
如图11所示，控制器2使信号/CE0为“L”电平而对芯片A～D使能。信号/CE1～/CE3维持在“H”电平。
控制器2发行指令“XXh”。指令“XXh”为命令执行独立于其他芯片读出动作的占空比校正动作的指令(第1占空比校正动作执行指令)。继而，控制器2例如遍及1周期发列地址ADD。
继而，控制器2使信号RE及/RE触变。当将指令“XXh”及地址ADD的组(以下，也称为“第1占空比校正动作执行指令”)储存在芯片A的寄存器26时，芯片A的定序器27基于信号RE及/RE而控制输入输出电路22、及逻辑控制电路24等，开始第1占空比校正动作。
另外，在第1占空比校正动作中，信号RE及/RE仅使用于占空比校正。因此，第1占空比校正动作中不会从其他芯片(图11例中为芯片B～D)读出数据。
控制器2例如发行取得特征指令(未图示)，判定芯片A中的第1占空比校正动作是否结束。当芯片A中的第1占空比校正动作结束时，控制器2使信号/CE0为“H”电平而对芯片A去能。以后，通过对芯片B～D也同样地应用所述动作，而结束NAND封装体3全体的第1占空比校正动作。
1.2.3关于在其他芯片读出动作中执行的占空比校正动作
接下来，对第1实施方式的存储器系统的第2占空比校正动作进行说明。
图12是用以对第1实施方式的存储器系统的第2占空比校正动作进行说明的流程图。图12是对应于图8中说明的步骤ST3的一部分，而表示对芯片A～D中的芯片B及C的第2占空比校正动作的流程图。
如图12所示，在步骤ST31中，控制器2对芯片B发行第2占空比校正动作执行指令。
继而，在步骤ST32中，控制器2对芯片A发行读出数据的意旨的指令。
在步骤ST33中，芯片A根据步骤ST32中的数据读出指令而执行数据的读出动作。在步骤ST34中，芯片B根据步骤ST31中的第2占空比校正动作执行指令，而与步骤ST33并行地执行第2占空比校正动作。
继而，在步骤ST35中，控制器2对芯片C发行第2占空比校正动作执行指令。
在步骤ST36中，控制器2对芯片B发行读出数据的意旨的指令。在步骤ST37中，芯片B根据步骤ST36中的数据读出指令而执行数据的读出动作。在步骤ST38中，芯片C根据步骤ST35中的第2占空比校正动作执行指令，而与步骤ST37并行地执行第2占空比校正动作。
以后，通过对芯片D及A也进行相同动作而结束第2占空比校正动作。
如此，在第2占空比校正动作中，芯片A～D在其他芯片执行读出动作中的时间段执行占空比校正动作。
图13是用以对第1实施方式的存储器系统的第2占空比校正动作进行说明的指令序列。图13中表示在芯片B执行第2占空比校正动作时的指令序列。即，图13对应于图12中说明的步骤ST31～ST34。
如图13所示，控制器2使信号/CE1为“L”电平而对芯片A～D使能。信号/CE0、/CE2、及/CE3维持在“H”电平。
控制器2发行指令“YYh”并发送至芯片B。指令“YYh”是命令在其他芯片读出动作中执行占空比校正动作的指令(第2占空比校正动作执行指令)。继而，控制器2例如遍及1周期发列地址ADD并发送至芯片B。
继而，控制器2使信号/CE1为“H”电平而对芯片B去能，并且使信号/CE0为“L”电平而对芯片A使能。
控制器2发行第1读出指令“00h”，继而例如遍及5周期发列地址ADD。其后，控制器2发行第2读出指令“30h”。
当将指令“30h”储存在芯片A的寄存器26时，芯片A的定序器27控制电压产生电路28、驱动器组29、行解码器30及传感放大器31等而开始读出动作。
继而，控制器2再次使信号/CE1为“L”电平而对芯片B使能之后，重复交替断定信号RE及/RE。每当触变信号RE及/RE时，将从芯片A的存储单元阵列21读出的数据发送至控制器2。
此外，与从芯片A的数据的读出动作并行地，芯片B的定序器27基于信号RE及/RE而控制输入输出电路22、及逻辑控制电路24等，开始第2占空比校正动作。
当芯片A中的读出动作、及芯片B中的第2占空比校正动作结束时，控制器2使信号/CE0及/CE1为“H”电平而对芯片A及芯片B去能。以后，通过对其他芯片相同地应用所述动作而结束NAND封装体3全体的第2占空比校正动作。
1.2.4关于校正动作
接下来，使用图14及图15对第1实施方式的存储器系统的修正动作进行说明。图14及图15是用以对第1实施方式的修正电路中的占空比的修正动作进行说明的时序图。图14及图15是对应于图9中说明的步骤ST12。图14中表示信号RE及/RE的占空比大于50％的情况的修正动作，图15中表示信号RE及/RE的占空比小于50％的情况下的修正动作。
首先，使用图14对信号RE及/RE的占空比大于50％的情况的修正动作进行说明。
如图14所示，在时刻T11，信号RE及/RE开始触变。如所述般，信号RE及/RE的占空比偏离为较50％大的状态。图14例中，信号RE的脉冲从上升至下降为止的时间(信号/RE的脉冲从下降至上升为止的时间)以D1表示。此外，信号RE的脉冲从下降至上升为止的时间(信号/RE的脉冲从上升至下降为止的时间)以D2(＜D1)表示。
在时刻T12，时刻T11的信号/RE的脉冲的下降传达至节点/RE＿d。另一方面，时刻T11的信号RE的脉冲的上升在时刻T12的时点未传达至节点RE＿d。其原因在于，对于信号RE，在信号RE及/RE的占空比大于50％的情况下，定序器27通过调整控制信号DAC1而变更修正电路241内的可变电容器C1及C2的容量，使信号RE＿d的延迟量增加。
更具体而言，定序器27基于控制信号DAC1而对节点RE＿d赋予进一步的延迟量d。由此，在时刻T12+d，时刻T11的信号RE的脉冲的上升传达至节点RE＿d。即，节点RE＿d及/RE＿d在如所述般相互仅偏移延迟量d的状态下，一面维持信号RE及/RE的占空比(D1/(D1+D2))一面触变。
在时刻T13，时刻T12+d的信号RE的脉冲的上升传达至节点RE＿c。对应于节点RE＿c的脉冲的上升，节点/RE＿c的脉冲上升。以后，节点RE＿c及/RE＿c的脉冲对应于节点RE＿d及/RE＿d的脉冲的上升而变化。图14例中，节点RE＿d的脉冲从上升至下降为止的时间(节点/RE＿d的脉冲从下降至上升为止的时间)以D1'表示。此外，节点RE＿d的脉冲从下降至上升为止的时间(节点/RE＿d的脉冲从上升至下降为止的时间)以D2'表示。
如所述般，节点RE＿d及/RE＿d仅偏移延迟量d，因此从节点RE＿d的脉冲的上升至节点/RE＿d的脉冲的上升为止的时间D1'成为(D1－d)。此外，从节点/RE＿d的脉冲的上升至节点RE＿d的脉冲的上升为止的时间D2'成为(D2+d)。
因此，定序器27可通过以延迟量d满足D1'＝D2'(即，d＝(D1－D2)/2)的方式调整控制信号DAC1，而将节点RE＿c及/RE＿c的占空比修正为50％。
接下来，使用图15对信号RE及/RE的占空比小于50％的情况的修正动作进行说明。
如图15所示，在时刻T21，信号RE及/RE开始触变。如所述般，信号RE及/RE的占空比偏移为小于50％的状态。图15例中，信号RE的脉冲从上升至下降为止的时间(信号/RE的脉冲从下降至上升为止的时间)以D3表示。此外，信号RE的脉冲从下降至上升为止的时间(信号/RE的脉冲从上升至下降为止的时间)以D4(＞D3)表示。
在时刻T22，时刻T21的信号RE的脉冲的上升传达至节点RE＿d。另一方面，时刻T21的信号/RE的脉冲的下降在时刻T22的时点未传达至节点/RE＿d。其原因在于，对于信号RE，在信号RE及/RE的占空比小于50％的情况下，定序器27通过调整控制信号DAC2而变更修正电路241内的可变电容器C3及C4的容量，使信号/RE＿d的延迟量增加。
更具体而言，定序器27基于控制信号DAC2而对节点/RE＿d赋予进一步的延迟量d。由此，在时刻T22+d，时刻T21的信号/RE的脉冲的下降传达至节点/RE＿d。即，节点RE＿d及/RE＿d在如所述般相互仅偏移延迟量d的状态下，一面维持信号RE及/RE的占空比(D3/(D3+D4))一面触变。
在时刻T23，时刻T22的信号RE的脉冲的上升传达至节点RE＿c。对应于节点RE＿c的脉冲的上升而节点/RE＿c的脉冲上升。以后，节点RE＿c及/RE＿c的脉冲对应于节点RE＿d及/RE＿d的脉冲的上升而变化。图15例中，节点RE＿d的脉冲从上升至下降为止的时间(节点/RE＿d的脉冲从下降至上升为止的时间)以D3'表示。此外，节点RE＿d的脉冲从下降至上升为止的时间(节点/RE＿d的脉冲从上升至下降为止的时间)以D4'表示。
如所述般，节点RE＿d及/RE＿d仅偏移延迟量d，因此从节点RE＿d的脉冲的上升至节点/RE＿d的脉冲的上升为止的时间D3'成为(D3+d)。此外，从节点/RE＿d的脉冲的上升至节点RE＿d的脉冲的上升为止的时间D4'成为(D4－d)。
因此，定序器27可通过以延迟量d满足D3'＝D4'(即，d＝(D4－D3)/2)的方式调整控制信号DAC2，而将节点RE＿c及/RE＿c的占空比修正为50％。
通过以上步骤而结束修正电路241的修正动作。
1.2.5检测动作
接下来，使用图16及图17对第1实施方式的存储器系统的占空比的检测动作进行说明。图16及图17是用以对第1实施方式的检测电路中的占空比的检测动作进行说明的时序图。图16及图17对应于图9说明的步骤ST14。图16中表示信号DQS＿in及/DQS＿in的占空比大于50％的情况的检测动作，图17中表示信号DQS＿in及/DQS＿in的占空比小于50％的情况的检测动作。
首先，使用图16对信号DQS＿in及/DQS＿in的占空比大于50％的情况的检测动作进行说明。
如图16所示，在时刻T31之前，节点DQS＿pre及/DQS＿pre例如具有电压VDD/2左右的电压。即，节点DQS＿pre及/DQS＿pre的电压电平不固定。伴随此，节点DQS＿o及/DQS＿o的电压电平同样也不固定。此外，由于信号TRIG设定为“L”电平，因此比较器COMP不驱动。
当输入在占空比大于50％的状态下触变的信号DQS＿in及/DQS＿in时，通过上升时间较长的信号DQS＿pre而对电容器C5充电，且通过上升时间较短的信号/DQS＿pre而对电容器C6放电。由此，信号DQS＿pre的电压慢慢从电压VDD/2上升，信号/DQS＿pre的电压慢慢从电压VDD/2下降。
在时刻T31，信号DQS＿pre及/DQS＿pre的电压差有意义地变大。即，信号DQS＿pre及/DQS＿pre的电压电平分别成为“H”电平及“L”电平。由此，晶体管Tr9及Tr10分别成为接通状态及断开状态，对节点DQS＿o及/DQS＿o分别供给“H”电平电压及“L”电平电压。
在时刻T32，对信号TRIG供给“H”电平电压，比较器COMP驱动。伴随此，比较器COMP对节点DQS＿o及/DQS＿o的电压电平进行比较，并将其比较结果输出为信号FLG。图16例中，节点DQS＿o及/DQS＿o分别为“H”电平及“L”电平，因此，比较器COMP输出“H”电平的信号FLG。
通过如所述般动作，定序器27通过接收“H”电平的信号FLG，可判定信号DQS＿in及/DQS＿in的占空比大于50％。
接下来，使用图17对信号DQS＿in及/DQS＿in的占空比小于50％的情况的检测动作进行说明。
如图17所示，时刻T41之前的状态与图14的时刻T31之前的状态相同。
当输入在占空比小于50％的状态下触变的信号DQS＿in及/DQS＿in时，通过上升时间较短的信号DQS＿pre对电容器C5放电，且通过上升时间较长的信号/DQS＿pre对电容器C6充电。由此，信号DQS＿pre的电压慢慢从电压VDD/2下降，信号/DQS＿pre的电压慢慢从电压VDD/2上升。
在时刻T41，信号DQS＿pre及/DQS＿pre的电压差有意义地变大。即，信号DQS＿pre及/DQS＿pre的电压电平分别成为“L”电平及“H”电平。由此，晶体管Tr9及Tr10分别成为断开状态及接通状态，对节点DQS＿o及/DQS＿o分别供给“L”电平电压及“H”电平电压。
在时刻T42，对信号TRIG供给“H”电平电压，比较器COMP驱动。伴随此，比较器COMP对节点DQS＿o及/DQS＿o的电压电平进行比较，并将其比较结果输出为信号FLG。图17例中，节点DQS＿o及/DQS＿o分别成为“L”电平及“H”电平，因此，比较器COMP输出“L”电平的信号FLG。
通过如所述般动作，定序器27通过接收“L”电平的信号FLG，可判定信号DQS＿in及/DQS＿in的占空比小于50％。
通过以上步骤而结束检测电路225的占空比的检测动作。
1.3本实施方式的效果
根据第1实施方式，可根据电源通入以后的占空比的变动而校正输出信号。以下对本效果进行说明。
控制器2对芯片A～D共通地发送信号RE及/RE等，且共通地接收发送信号DQ＜7：0＞、DQS、/DQS等。芯片A当从控制器2接收到读出指令及信号RE及/RE时，每当信号RE及/RE触变时就读出保存在该芯片A内的数据。芯片B当进而从控制器2接收到指令“YYh”时，利用从芯片A的数据读出中使用的信号RE及/RE，对根据该信号RE及/RE而在芯片A内产生的信号DQS及/DQS的占空比进行校正。由此，可将信号DQS及/DQS的占空比校正动作与其他芯片读出数据的动作并行地执行。因此，可将单独执行信号DQS及/DQS的占空比校正动作所需的时间分配给其他动作。因此，可抑制存储器系统1的动作性能的降低。
若补充说明，则控制器2在电源通入后不久发行指令“XXh”，使芯片A～D的各者独立于数据读出动作而执行占空比的校正。然而，其后例如因存储器系统1内的温度或电压变动而占空比有可能从适当状态变化。在独立于数据读出动作而执行占空比的校正的情况下，在该构成动作中，其他芯片无法动作，因此有可能使存储器系统1的性能降低。另外，也能够通过使用PLL(Phase lock loop，锁相回路)电路或DLL(Delay lock loop，延迟锁定回路)电路(未图示)等电路而在更短时间进行校正。然而，由于这些电路所占面积较大，因此有可能对存储器系统1的设计造成影响。
根据第1实施方式，如所述般，与从其他芯片的数据读出动作并行地对占空比进行校正，因此不需要确保占空比校正动作本身所需的时间。由此，可在从其他芯片读出数据的任意时序执行占空比校正动作。因此，即便于在电源通入后因某些原因导致温度或电压变动从而使得占空比变化的情况下，也不会使存储器系统1的动作性能降低，此外不使用PLL电路等即可对占空比进行校正。因此，可根据电源通入以后的占空比的变动而对输出信号进行校正。
2.第2实施方式
接下来，对第2实施方式的存储器系统进行说明。第2实施方式的存储器系统于在如下两种情况下动作所需的时间不同的点与第1实施方式的存储器系统不同，所述情况是独立于其他芯片读出动作而执行占空比校正动作的情况，及在其他芯片读出动作中执行占空比校正动作的情况。即，第2实施方式的存储器系统以较独立于其他芯片读出动作而执行占空比校正动作的情况短的时间，在其他芯片读出动作中执行占空比校正动作。
另外，第2实施方式的存储器系统具备与第1实施方式的存储器系统相同的构成。以下，对与第1实施方式相同的构成要素附上相同符号并省略其说明，仅对与第1实施方式不同的部分进行说明。
2.1占空比校正动作的概要
使用图18所示的流程图对第2实施方式的存储器系统的占空比校正动作的概要进行说明。图18对应于第1实施方式中说明的图8。
如图18所示，在步骤ST1对存储器系统1通入电源。电源管理器4对控制器2及NAND封装体3供给电压VCCQ，且进而对NAND封装体3供给电压VCC。
在步骤ST2A，控制器2及NAND封装体3伴随步骤ST1的电源的通入，执行独立于从其他芯片的数据的读出动作的占空比校正动作(第1占空比校正动作)。另外，第2实施方式的第1占空比校正动作较以后的步骤ST3A所示的第2占空比校正动作，动作所需的时间较长。因此，第2实施方式的第1占空比校正动作也称为“长期占空比校正动作”。
在步骤ST3A，控制器2及NAND封装体3与从其他芯片的数据的读出动作并行地执行占空比校正动作(第2占空比校正动作)。另外，第2实施方式的第2占空比校正动作如所述般较步骤ST2A所示的第1占空比校正动作，动作所需的时间较短。因此，第2实施方式的第2占空比校正动作也称为“短期占空比校正动作”。
通过以上步骤而结束占空比校正动作。
2.2关于控制信号的搜索范围
接下来，使用图19所示的示意图对第2实施方式的存储器系统的在占空比校正动作中产生的控制信号的搜索范围进行说明。图19中，示意性表示长期占空比校正动作、及短期占空比校正动作中的控制信号DAC1及DAC2的搜索范围。
如图19所示，控制信号DAC1及DAC2可取得的值的范围例如分配有6位。该情况下，控制信号DAC1及DAC2可取得最大64DAC(Digital to analog convertor，数字模拟比较器)值的范围。
在长期占空比校正动作时，定序器27搜索分配给控制信号DAC1或DAC2的全部范围。由此，修正电路241可从可变电容器C1及C2、或C3及C4能取得的合成容量的全部范围选择最佳合成容量，从而可产生与该最佳合成容量对应的最佳延迟量d。因此，修正电路241可将节点RE＿c及/RE＿c的占空比修正为所期望值。
另一方面，在短期占空比校正动作时，定序器27搜索分配给控制信号DAC1或DAC2的范围中的当前设定值之前后数DAC值量(图19例中，±4DAC值量)。由此，修正电路241可通过搜索较长期占空比校正动作小的范围而将节点RE＿c及/RE＿c的占空比修正为所期望值。
2.3本实施方式的效果
根据第2实施方式的存储器系统，独立于从其他芯片的读出动作而执行的占空比校正动作，与在从其他芯片的读出动作中执行的占空比校正动作在动作所需的时间不同。由此，可将在从其他芯片的读出动作中执行的占空比校正动作所需的时间缩短。若补充说明，则在因温度或电压的变动而占空比变动的情况下，控制信号DAC1或DAC2的最佳设定值存在于不极端偏离当前设定值的范围的可能性较高。第2实施方式中，在于从其他芯片的读出动作中执行的占空比校正动作中，搜索控制信号DAC1或DAC2的能够搜索的范围中的从当前设定值算起的数个DAC值量。由此，较之搜索全部范围的情况，可缩短搜索所需的时间。此外，通过重点搜索当前设定值的附近，可有效率地搜索存在最佳设定值的可能性较高的范围。
另外，短期占空比校正动作并不限定于所述例，能够设定任意搜索方法。例如，独立于从其他芯片的读出动作而执行的占空比校正动作，与在从其他芯片的读出动作中执行的占空比校正动作也可校正精度不同。具体而言，短期占空比校正动作也可对分配给控制信号DAC1或DAC2的全部范围，以较长期占空比校正动作时大的搜索间隔(例如，数个DAC值间隔)搜索。由此，即便在控制信号DAC1或DAC2的最佳设定值存在于极端偏离于当前设定值的范围的情况下，也可在短时间掌握最佳设定值的大致位置。
3.第3实施方式
接下来，对第3实施方式的存储器系统进行说明。第3实施方式的存储器系统在不使用专用指令而是通过设置特征指令来指示占空比校正动作的执行的点，与第1实施方式的存储器系统不同。
另外，第3实施方式的存储器系统具备与第1实施方式的存储器系统相同的构成。以下，对与第1实施方式相同的构成要素附上相同符号并省略其说明，仅对与第1实施方式不同的部分进行说明。
3.1关于指令序列
图20是用以对第3实施方式的存储器系统的第2占空比校正动作进行说明的指令序列。图20对应于第1实施方式中说明的图13。
如图20所示，控制器2使信号/CE1为“L”电平而对芯片B使能。信号/CE0、/CE2、及/CE3维持在“H”电平。
控制器2发行指令“EFh”并发送至芯片B。指令“EFh”是指示各种动作的设定变更的设置特征指令。继而，控制器2例如遍及1周期发列地址ADD并发送至芯片B。地址ADD指定储存例如所述各种动作的设定中的与占空比校正动作相关的设定的寄存器26内的地址。继而，控制器2遍及数周期(例如3周期)发行数据B0～B2并发送至芯片B。数据B0～B2包含指定所执行的占空比校正动作的种类(例如执行第1占空比校正动作或第2占空比校正动作的任一者等)的意旨的信息。图20例中，控制器2通过该指令“EFh”、地址ADD、及数据B0～B2，而对芯片B指定在以后的从其他芯片的读出动作时执行第2占空比校正动作的意旨。
继而，控制器2使信号/CE1为“H”电平而对芯片B去能，并且使信号/CE0为“L”电平而对芯片A使能。
控制器2发行第1读出指令“00h”，继而例如遍及5周期发列地址ADD。该地址ADD包含芯片A的芯片地址。其后，控制器2发行第2读出指令“30h”。
当将指令“30h”储存在芯片A的寄存器26时，芯片A的定序器27控制电压产生电路28、驱动器组29、行解码器30、及传感放大器31等而开始读出动作。
继而，控制器2再次使信号/CE1为“L”电平而对芯片B使能。
控制器2重复交替地断定信号RE及/RE。每当触变信号RE及/RE时，将从芯片A的存储单元阵列21读出的数据发送至控制器2。
与从芯片A的数据的读出动作并行地，芯片B的定序器27基于信号RE及/RE而控制输入输出电路22、及逻辑控制电路24等，开始第2占空比校正动作。
当芯片A中的读出动作、及芯片B中的第2占空比校正动作结束时，控制器2再次发行指令“EFh”、地址ADD、及数据B0～B2并发送至芯片B。由此，控制器2对芯片B指定在以后的从其他芯片的读出动作时不执行第2占空比校正动作的意旨。
继而，控制器2使信号/CE0及/CE1为“H”电平而对芯片A及芯片B去能。以后，通过将所述读出指令发行以后的动作同样应用于其他芯片，而结束NAND封装体3全体的第2占空比校正动作。
图21是用以对第3实施方式的存储器系统的与占空比校正动作相关的设定进行说明的表格。图21对应于图20中说明的数据B0～B2。
如图21所示，数据B0～B2例如分别为8位的数据，包含用以选择占空比校正动作的种类的信息。即，在数据B0中最下位(第1个)位保存有设定是否执行第1占空比校正动作的信息。具体而言，数据B0中最下位位于执行第1占空比校正动作的情况下成为“1”，在不执行的情况下成为“0”。
此外，在数据B0的第2个位保存有设定是否执行使用PLL等其他电路的占空比校正动作的信息。具体而言，数据B0的第2个位在执行使用PLL等其他电路的占空比校正动作的情况下成为“1”，在不执行的情况下成为“0”。
此外，在数据B0中第3个位保存有设定是否执行第2占空比校正动作的信息。具体而言，数据B0中第3个位在执行第2占空比校正动作的情况下成为“1”，在不执行的情况下成为“0”。
此外，在数据B0中第4个位保存有设定执行长期占空比校正动作或执行短期占空比校正动作的信息。具体而言，数据B0中第4个位在执行长期占空比校正动作的情况下成为“1”，在执行短期占空比校正动作的情况下成为“0”。
用以选择所述占空比校正动作的种类的信息例如从最上位位依序与信号DQ＜0＞～DQ＜7＞建立对应，使用这些信号输出至芯片A～D。另外，图21例中，设为未使用数据B0的第5位至第7位、及数据B1及B2，但也可在这些位包含其他信息。
3.2本实施方式的效果
第3实施方式的存储器系统接收设置特征指令而选择占空比校正动作的种类。由此，通过事先进行该设定而可在接收到读出指令时，选择是否在从其他芯片的数据读出动作中执行占空比校正动作。因此，不使用专用的指令“YYh”即可执行占空比校正动作。因此，可减轻控制器2侧的负担。
4.第4实施方式
接下来，对第4实施方式的存储器系统进行说明。第4实施方式的存储器系统侦测到在一芯片结束第2占空比校正动作后，则由其他芯片接着执行第2占空比校正动作。
另外，第4实施方式的存储器系统具备与第1实施方式的存储器系统相同的构成。以下，对与第1实施方式相同的构成要素附上相同符号并省略其说明，仅对与第1实施方式不同的部分进行说明。
4.1关于半导体存储装置间的信号系统的构成
使用图22的方框图对第4实施方式的存储器系统的半导体存储装置间的信号系统的构成进行说明。图22对应于第1实施方式中说明的图2。
如图22所示，芯片A～D是能够相互接收发送信号DCC＿DONE地连接。信号DCC＿DONE为例如从完成占空比校正动作的芯片对其他芯片送出的脉冲信号。
4.2关于于其他芯片读出动作中执行的占空比校正动作
接下来，对第4实施方式的存储器系统中的第2占空比校正动作进行说明。
图23是用以对第4实施方式的存储器系统中的第2占空比校正动作进行说明的流程图。图23对应于第1实施方式的图8中说明的步骤ST3的一部分。具体而言，图23中，表示在针对芯片A～D中的芯片B的第2占空比校正动作之后，判定是否继续在芯片C及D执行第2占空比校正动作的流程图。
如图23所示，在步骤ST41，控制器2对芯片A～D发行针对芯片B的第2占空比校正动作执行指令。
继而，在步骤ST42，控制器2对芯片A发行读出数据的意旨的指令。
在步骤ST43，芯片A根据步骤ST42的数据读出指令而执行数据的读出动作。以后的步骤ST44～ST49与步骤ST43并行执行。
在步骤ST44，芯片B根据步骤ST41的第2占空比校正动作执行指令，与步骤ST43并行地执行第2占空比校正动作。
当第2占空比校正动作结束时，在步骤ST45，芯片B将信号DCC＿DONE送出至其他芯片A、C及D。
在步骤ST46，芯片C基于于步骤ST45中1次送出的信号DCC＿DONE而判定下一修正动作对象为芯片C，与步骤ST43并行地执行第2占空比校正动作。
当第2占空比校正动作结束时，在步骤ST47，芯片C将信号DCC＿DONE送出至其他芯片A、B及D。
在步骤ST48，芯片D基于于步骤ST45及ST47中2次送出的信号DCC＿DONE而判定下一修正动作对象为芯片D，与步骤ST43并行地执行第2占空比校正动作。
当第2占空比校正动作结束时，在步骤ST49，芯片D将校正动作结束脉冲送出至其他芯片A～C。
通过如所述般动作而结束对除芯片A以外的芯片B～D的第2占空比校正动作。
另外，芯片A～D也可预先共有与以何种顺序执行第2占空比校正动作相关的信息。例如，在芯片B接收到最先执行第2占空比校正动作的意旨的指令的情况下，芯片C在1次接收到信号DCC＿DONE时，可识别出自己为下一修正动作对象。此外，芯片D在2次接收到信号DCC＿DONE时，可识别出自己为下一修正动作对象。
图24是用以对第4实施方式的存储器系统中的第2占空比校正动作进行说明的指令序列。图24对应于图23中说明的步骤ST41～ST49。
如图24所示，控制器2使信号/CE0～/CE3为“L”电平而对芯片A～D使能。
控制器2发行指令“YYh”并发送至芯片A～D。继而，控制器2例如遍及1周期发列地址ADD并发送至芯片A～D。地址ADD指定例如芯片A～D中最先执行第2占空比校正动作的芯片的芯片地址。即，图24例中，在地址ADD指定有芯片B的芯片地址。
继而，控制器2使信号/CE1～/CE3为“H”电平而对芯片B去能。
控制器2发行第1读出指令“00h”，继而例如遍及5周期发列地址ADD。其后，控制器2发行第2读出指令“30h”。
当将指令“30h”储存在芯片A的寄存器26时，芯片A的定序器27控制电压产生电路28、驱动器组29、行解码器30及传感放大器31等而开始读出动作。
继而，控制器2在再次使信号/CE1～/CE3为“L”电平而对芯片B～D使能之后，重复交替地断定信号RE及/RE。每当触变信号RE及/RE时，将从芯片A的存储单元阵列21读出的数据发送至控制器2。
此外，与从芯片A的数据的读出动作并行地，芯片B～D的定序器27基于信号RE及/RE而控制输入输出电路22、及逻辑控制电路24等，开始第2占空比校正动作。
当芯片A中的读出动作、及芯片B～D中的第2占空比校正动作结束时，控制器2使信号/CE0～/CE3为“H”电平而对芯片A～D去能。
通过如所述般动作而结束对芯片B～D的第2占空比校正动作。
4.3本实施方式的效果
根据第4实施方式的存储器系统，芯片B～D从控制器2同时接收指令“YYh”。芯片B～D基于预先规定的顺序而执行第2占空比校正动作，当校正动作结束时，将信号DCC＿DONE送出至其他芯片。其他芯片基于接收信号DCC＿DONE的次数而判定下一校正对象芯片是否为自己。在判定的结果是自己为下一校正对象芯片的情况下，在芯片A的读出动作中，连续执行第2占空比校正动作。
由此，在相对于读出动作所需的时间而第2占空比校正动作所需的时间较短的情况下，在1次读出动作中，可在多个芯片执行第2占空比校正动作。
5.变化例等
实施方式并不限定于所述第1实施方式～第4实施方式述中所述的形态，能够进行各种变化。例如，在所述第1实施方式～第4实施方式中，第2占空比校正动作也可在满足各种条件的情况下执行。
以下说明中，对与第1实施方式相同的构成要素附上相同符号并省略其说明，仅对与第1实施方式不同的部分进行说明。
5.1第1变化例
图25是用以对第1变化例的存储器系统的占空比校正动作的概要进行说明的流程图。图25所示的步骤ST1～ST3与例如第1实施方式中说明的图8的步骤ST1～ST3相同。
如图25所示，在步骤ST4，控制器2监控从在步骤ST2执行的第1占空比校正动作的经过时间，且判定该经过时间是否为特定阈值以上。在从第1占空比校正动作的经过时间为特定阈值以上的情况下(步骤ST4；是)，存储器系统1前进至步骤ST3，执行第2占空比校正动作。在从第1占空比校正动作的经过时间低于特定阈值的情况下(步骤ST4；否)，存储器系统1不执行第2占空比校正动作而结束占空比校正动作。
通过如所述般动作，可抑制如下情况下的占空比校正动作的执行，该情况是占空比校正后未充分经过时间，占空比并未有意义地变动。此外，在根据充分经过时间而认为占空比有意义地变动的情况下，可适当执行占空比校正动作。因此，可适当管理存储器系统1中的动作的执行频率，并且可抑制电力消耗量。
另外，所述第1变化例中，对控制器2监控执行第1占空比校正动作后的经过时间的情况进行了说明，但并不限定于此。例如，控制器2也可同样地监控执行第2占空比校正动作后的经过时间，判定是否需要进一步执行第2占空比校正动作。即，控制器2也可监控从上次执行校正动作后的经过时间。
5.2第2变化例
图26是用以对第2变化例的存储器系统的占空比校正动作的概要进行说明的流程图。图26所示的步骤ST1～ST3与例如第1实施方式中说明的图8的步骤ST1～ST3相同。
如图26所示，在步骤ST4A，控制器2监控各芯片A～D的温度，判定从步骤ST2的第1占空比校正动作时起的温度变化量是否为特定阈值以上。控制器2例如可通过定期取得由各芯片A～D内的温度传感器25测定的温度信息而监控温度变化量。在温度变化量为特定阈值以上的情况下(步骤ST4A；是)，存储器系统1前进至步骤ST3，执行第2占空比校正动作。在温度变化量低于特定阈值的情况下(步骤ST4A；否)，存储器系统1不执行第2占空比校正动作而结束占空比校正动作。
通过如所述般动作，在占空比的变动原因的一的温度变化量较小的情况下，可抑制占空比校正动作的执行。此外，在因芯片内的温度较大地变动而认为占空比有意义地变动的情况下，可适当执行占空比校正动作。因此，可适当管理存储器系统1内的动作的执行频率，并且可抑制电力消耗量。
另外，所述第2变化例中，对控制器2监控从第1占空比校正动作后的温度变化量的情况进行了说明，但并不限定于此。例如，控制器2也可同样地监控从第2占空比校正动作后的温度变化量，判定是否需要进一步执行第2占空比校正动作。即，控制器2也可监控从上次校正动作后的温度变化量。
此外，所述第2变化例中，对控制器2监控各芯片A～D内的温度的情况进行了说明，但并不限定于此。例如，在控制器2及NAND封装体3设置在同一封装体内的情况下，该同一封装体内的温度有可能与测定部位无关而可视为大致固定。该情况下，控制器2并不限于各芯片A～D内的温度传感器25，也可基于由设置在该同一封装体内的任意位置的温度传感器(未图示)测定的信息而执行步骤ST4A。
5.3第3变化例
图27是用以对第3变化例的存储器系统的占空比校正动作的概要进行说明的流程图。图27所示的步骤ST1～ST3与例如第1实施方式中说明的图8的步骤ST1～ST3相同。
如图27所示，在步骤ST4B，控制器2对从电源管理器4供给的电压VCCQ进行监控，判定从步骤ST2的第1占空比校正动作时起的电压VCCQ的变化量是否为特定阈值以上。在电压VCCQ的变化量为特定阈值以上的情况下(步骤ST4B；是)，存储器系统1前进至步骤ST3，执行第2占空比校正动作。在电压VCCQ的变化量低于特定阈值的情况下(步骤ST4B；否)，存储器系统1不执行第2占空比校正动作而结束占空比校正动作。
通过如所述般动作，在占空比的变动原因的一的电压VCCQ的变化量较小的情况下，抑制占空比校正动作的执行。此外，在因供给至控制器2及NAND封装体3的电压VCCQ较大地变动而认为占空比有意义地变动的情况下，可适当执行占空比校正动作。因此，可适当管理存储器系统1内的动作的执行频率，并且可抑制电力消耗量。
另外，所述第3变化例中，对控制器2监控从执行第1占空比校正动作时起的电压VCCQ的变化量的情况进行了说明，但并不限定于此。例如，控制器2也可同样地监控从第2占空比校正动作后的电压VCCQ的变化量，判定是否需要进一步执行第2占空比校正动作。即，控制器2也可监控从上次校正动作后的电压VCCQ的变化量。
此外，所述第3变化例中，对监控供给至控制器2的电压VCCQ的变化量的情况进行了说明，但并不限定于此。例如，控制器2也可监控供给至NAND封装体3的电压VCCQ的变化量。此外，控制器2也可监控供给至NAND封装体3的电压VCC。
5.4第4变化例
图28是用以对第4变化例的存储器系统的占空比校正动作的概要进行说明的流程图。图28所示的步骤ST1～ST3与例如第1实施方式中说明的图8的步骤ST1～ST3相同。
如图28所示，在步骤ST4C，控制器2判定对各芯片A～D是否执行了使用ZQ校正电路23的输出阻抗的校正动作。在已执行输出阻抗的校正动作的情况下(步骤ST4C；是)，存储器系统1前进至步骤ST3，执行第2占空比校正动作。在未执行输出阻抗的校正动作的情况下(步骤ST4C；否)，存储器系统1不执行第2占空比校正动作而结束占空比校正动作。
通过如所述般动作，可使占空比校正动作与输出阻抗的校正动作连动地执行。一般而言，占空比的变动原因与输出阻抗的变动原因有可能重叠。因此，在需要输出阻抗的校正的情况下，占空比有可能也以需要校正的程度变动。因此，可适当管理存储器系统1内的动作的执行频率，并且可抑制电力消耗量。
5.5第5变化例
图29是用以对第5变化例的存储器系统的第2占空比校正动作进行说明的流程图。图29对应于第1实施方式中说明的图12。图29中，除图12的步骤ST31～ST38以外，在步骤ST34与步骤ST35之间进而追加有步骤ST51～ST53。
如图29所示，在于步骤ST34芯片B执行第2占空比校正动作之后，在步骤ST51，控制器2对芯片B发行收集第2占空比校正动作的执行结果的意旨的取得特征指令。
在步骤ST52，芯片B根据步骤ST51中的取得特征指令，将步骤ST34中执行的第2占空比校正动作的执行结果发送至控制器2。
在步骤ST53，控制器2基于来自芯片B的执行结果，判定是否通过芯片B中的第2占空比校正动作而使控制信号DAC1及DAC2的DAC值变化特定阈值以上。控制器2在芯片B的控制信号DAC1及DAC2的DAC值的变化为特定阈值以上的情况下(步骤ST53；是)，前进至步骤ST35。该情况下，与图12的步骤ST36～ST38相同，执行以后的步骤ST36～ST38。
另一方面，控制器2在芯片B的控制信号DAC1及DAC2的DAC值的变化低于特定阈值的情况下(步骤ST53；否)，不执行步骤ST35而前进至步骤ST36。该情况下，在步骤ST36，控制器2发行从芯片B读出数据的意旨的指令，在步骤ST37，芯片B根据步骤ST36中的数据读出指令而执行数据的读出动作。然而，由于芯片C并未接收第2占空比校正动作执行指令，因此在步骤ST37的读出动作中不执行步骤ST38。
通过如所述般动作，于在1个芯片未观察到占空比的变动的情况下，可视为在剩余的其他芯片中占空比变动的可能性也较低，由此可抑制多余动作的执行。此外，在于1个芯片中占空比变动的情况下，可视为在剩余的其他芯片中占空比变动的可能性也较高，由此可适当执行占空比校正动作。因此，可适当管理存储器系统1内的动作的执行频率，并且可抑制电力消耗量。
图30是用以对第6变化例的存储器系统的取得特征动作进行说明的表格。
如图30所示，数据DAT例如为8位的数据，包含作为占空比校正动作的执行结果送出的信息。即，在数据DAT中最下位(第1个)位，保存有用以判定占空比校正动作是否完成的信息。具体而言，数据DAT中最下位位于完成占空比校正动作的情况下成为“1”，在未完成的情况下成为“0”。
此外，在数据DAT的第2个位，保存有用以判定在占空比校正动作之前后控制信号DAC1及DAC2的DAC值是否变化阈值以上的信息。具体而言，数据DAT的第2个位在DAC值的变化量为阈值以上的情况下成为“1”，在低于阈值的情况下成为“0”。
作为所述占空比校正动作的执行结果送出的信息例如从最上位位依序与信号DQ＜0＞～DQ＜7＞建立对应，且使用这些信号输出至控制器2。另外，图30例中，设为未使用数据DAT的第3位至第7位(DQ＜5：0＞)，但这些位中也可包含其他信息。
5.6第6变化例
图31是用以对第6变化例的存储器系统的占空比校正动作的概要进行说明的流程图。图31对应于第1实施方式中说明的图12。图31中，除图12的步骤ST31～ST38以外，在步骤ST31之前进而追加有步骤ST54及ST55。
如图31所示，在执行步骤ST31之前，在步骤ST54，控制器2对芯片A发行第1占空比校正动作执行指令。在步骤ST55，芯片A执行第1占空比校正动作。
步骤ST31～ST38的动作与图12相同，因此省略说明。
通过如所述所述般动作，对最先读出数据的芯片A，在读出数据之前执行第1占空比校正动作。由此，对于芯片A，也可在适当校正占空比的状态下读出数据。因此，可基于适当的占空比而执行从所有芯片的数据读出动作。
6.此外
此外，实施方式能够应用以下变化。
例如，所述第1实施方式～第3实施方式、及第1变化例～第6变化例中，对将占空比校正为50％的情况进行了说明。然而，作为目标的占空比并不限定于50％，可设定为任意值。
此外，所述第1实施方式～第3实施方式、及第1变化例～第6变化例中，对第1占空比校正动作及第2占空比校正动作逐一芯片地执行的情况进行了说明。然而，并不限定于此，第1占空比校正动作及第2占空比校正动作也可在多个芯片并列执行。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例提出者，并未意图限定发明的范围。这些实施方式能够以其他各种形态实施，且可在不脱离发明要旨的范围进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或要旨中，同样包含在权利要求书中所记载的发明及其均等范围内。
[符号的说明]
1 存储器系统
2 控制器
3 NAND封装体
4 电源管理器
5 半导体存储装置
6 半导体存储装置
7 半导体存储装置
8 半导体存储装置
9 基准电阻
11 处理器
12 内置存储器
13 NAND接口电路
14 缓冲存储器
15 主机接口电路
21 存储单元阵列
22 输入输出电路
23 ZQ校正电路
24 逻辑控制电路
25 温度传感器
26 寄存器
27 定序器
28 电压产生电路
29 驱动器组
30 行解码器
31 传感放大器
32 输入输出用焊垫群
33 ZQ校正用焊垫
34 逻辑控制用焊垫群
221 输入电路
222 输出电路
223 输出控制电路
224 Ron控制电路
225 检测电路
241 修正电路

Claims (16)

1.一种半导体存储装置，其特征在于具备第1芯片及第2芯片，这些第1芯片及第2芯片包含能够存储数据的存储单元，且能够接收同一触变信号，
所述第1芯片若接收到第1指令，则在根据所述触变信号而从所述第2芯片读出数据时执行第1校正动作，
所述第1校正动作对根据所述触变信号而在所述第1芯片产生的输出信号的占空比进行校正。
2.根据权利要求1所述的半导体存储装置，其特征在于所述第1芯片进而具备：
检测电路，其检测所述输出信号的占空比；
定序器，其产生基于由所述检测电路检测出的占空比的控制信号；及
修正电路，其产生基于所述控制信号对所述触变信号的占空比进行修正后的信号。
3.根据权利要求1所述的半导体存储装置，其特征在于若所述第1芯片接收到第2指令，则所述第1芯片独立于所述第2芯片的动作而执行对所述输出信号的占空比进行校正的第2校正动作。
4.根据权利要求3所述的半导体存储装置，其特征在于所述第1校正动作及所述第2校正动作进行所述占空比的校正所需的时间互不相同。
5.根据权利要求3所述的半导体存储装置，其特征在于所述第1校正动作及所述第2校正动作是所述占空比的校正精度互不相同。
6.根据权利要求1所述的半导体存储装置，其特征在于进而具备第3芯片，该第3芯片包含能够存储数据的存储单元，且能够与所述第1芯片及所述第2芯片一起接收所述触变信号，
若所述第3芯片与所述第1芯片一起进而接收到所述第1指令，则在根据所述触变信号而从所述第2芯片读出数据时，
所述第1芯片执行所述第1校正动作，
所述第3芯片执行第3校正动作，所述第3校正动作是对根据所述触变信号而在所述第3芯片产生的输出信号的占空比进行校正。
7.一种存储器系统，其特征在于具备：
半导体存储装置，其包含第1芯片及第2芯片，这些第1芯片及第2芯片包含能够存储数据的存储单元，且能够接收同一触变信号；及
控制器；且
所述第1芯片
若所述第1芯片从所述控制器接收到第1指令，则在根据所述触变信号而从所述第2芯片读出数据时执行第1校正动作，
所述第1校正动作对根据所述触变信号而在所述第1芯片产生的输出信号的占空比进行校正。
8.根据权利要求7所述的存储器系统，其特征在于若所述第1芯片从所述控制器接收到第2指令，则所述第1芯片独立于所述第2芯片的动作而执行对所述输出信号的占空比进行校正的第2校正动作。
9.根据权利要求8所述的存储器系统，其特征在于所述控制器，
对所述第1指令或所述第2指令的发行后的经过时间进行监控，且
在所述经过时间经过特定阈值以上的情况下，发行所述第1指令。
10.根据权利要求8所述的存储器系统，其特征在于所述控制器，
对所述存储器系统内的温度进行监控，且
在所述第1指令或所述第2指令的发行后所述温度变化特定阈值以上的情况下，发行所述第1指令。
11.根据权利要求8所述的存储器系统，其特征在于所述控制器，
对供给至所述控制器及所述半导体存储装置的电压进行监控，
在所述第1指令或所述第2指令的发行后所述电压变化特定阈值以上的情况下，发行所述第1指令。
12.根据权利要求7所述的存储器系统，其特征在于所述控制器，
对所述第1芯片或所述第2芯片的输出阻抗是否已校正进行监控，且
在已校正所述输出阻抗的情况下，发行所述第1指令。
13.根据权利要求7所述的存储器系统，其特征在于所述控制器，
对所述第1校正动作中的所述第1芯片的所述占空比的变化量进行监控，且
在所述第1芯片的所述占空比的变化量为特定阈值以上的情况下，对所述第2芯片发行所述第1指令。
14.根据权利要求7所述的存储器系统，其特征在于所述半导体存储装置进而包含第3芯片，该第3芯片包含能够存储数据的存储单元，且能够与所述第1芯片及所述第2芯片一起接收所述触变信号，
若所述第3芯片与所述第1芯片一起进而接收到所述第1指令，则在根据所述触变信号而从所述第2芯片读出数据时，
所述第1芯片执行所述第1校正动作，
所述第3芯片执行第3校正动作，所述第3校正动作是对根据所述触变信号而在所述第3芯片产生的输出信号的占空比进行校正。
15.一种半导体存储装置，其特征在于具备第1芯片及第2芯片，这些第1芯片及第2芯片包含能够存储数据的存储单元，且能够接收同一触变信号，
所述第1芯片若在第1芯片控制信号的第1状态时接收到第1指令，则在第2芯片控制信号的第1状态时根据所述触变信号而从所述第2芯片读出数据时执行第1校正动作，
所述第1校正动作对根据所述触变信号而在所述第1芯片产生的输出信号的占空比进行校正。
16.一种存储器系统，其特征在于具备：
半导体存储装置，其包含第1芯片及第2芯片，这些第1芯片及第2芯片包含能够存储数据的存储单元，且能够接收同一触变信号；及
控制器；且
所述控制器可对第1芯片输出第1控制信号，所述控制器可对第2芯片输出第2控制信号；
所述第1芯片
若所述第1芯片在所述第1芯片控制信号的第1状态时从所述控制器接收到第1指令，则在所述第2芯片控制信号的第1状态时根据所述触变信号而从所述第2芯片读出数据时执行第1校正动作，
所述第1校正动作对根据所述触变信号而在所述第1芯片产生的输出信号的占空比进行校正。
CN201810887364.4A 2018-01-25 2018-08-06 半导体存储装置及存储器系统 Active CN110085274B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-010660 2018-01-25
JP2018010660A JP2019128829A (ja) 2018-01-25 2018-01-25 半導体記憶装置及びメモリシステム

Publications (2)

Publication Number Publication Date
CN110085274A true CN110085274A (zh) 2019-08-02
CN110085274B CN110085274B (zh) 2023-08-18

Family

ID=67299486

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810887364.4A Active CN110085274B (zh) 2018-01-25 2018-08-06 半导体存储装置及存储器系统

Country Status (4)

Country Link
US (2) US10720221B2 (zh)
JP (1) JP2019128829A (zh)
CN (1) CN110085274B (zh)
TW (2) TWI791112B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112466356A (zh) * 2019-09-06 2021-03-09 铠侠股份有限公司 半导体装置及其控制方法
CN113496736A (zh) * 2020-03-19 2021-10-12 铠侠股份有限公司 半导体集成电路、存储器控制器以及存储器系统
WO2023245923A1 (zh) * 2022-06-22 2023-12-28 长鑫存储技术有限公司 存储器器件和zq校准方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019128829A (ja) * 2018-01-25 2019-08-01 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP2021047562A (ja) 2019-09-18 2021-03-25 キオクシア株式会社 半導体集積回路、送信装置、およびメモリシステム
JP2021135820A (ja) 2020-02-27 2021-09-13 キオクシア株式会社 不揮発性半導体記憶装置
JP2021152779A (ja) 2020-03-24 2021-09-30 キオクシア株式会社 半導体記憶装置
JP2022038392A (ja) 2020-08-26 2022-03-10 キオクシア株式会社 半導体記憶装置及び半導体記憶装置におけるコマンド処理方法
JP2023039342A (ja) 2021-09-08 2023-03-20 キオクシア株式会社 半導体装置及び半導体装置の出力信号のデューティ比の補正方法
KR102481649B1 (ko) * 2021-12-01 2022-12-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104734697A (zh) * 2013-11-19 2015-06-24 英特尔公司 使用异步数字采样的时钟校准
US20170308328A1 (en) * 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Computing system, nonvolatile memory module and method of storage device
CN107430548A (zh) * 2015-03-06 2017-12-01 东芝存储器株式会社 存储装置的控制方法、及存储装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU1726795A (en) * 1994-02-15 1995-08-29 Rambus Inc. Amplifier with active duty cycle correction
US6314530B1 (en) * 1997-04-08 2001-11-06 Advanced Micro Devices, Inc. Processor having a trace access instruction to access on-chip trace memory
KR100278653B1 (ko) * 1998-01-23 2001-02-01 윤종용 이중 데이터율 모드 반도체 메모리 장치
KR100574989B1 (ko) * 2004-11-04 2006-05-02 삼성전자주식회사 데이터 스트로브 버스라인의 효율을 향상시키는메모리장치 및 이를 구비하는 메모리 시스템, 및 데이터스트로브 신호 제어방법
KR100715158B1 (ko) 2005-12-13 2007-05-10 삼성전자주식회사 동작특성 및 동작전압을 개선하는 듀티보정 증폭회로
KR101285218B1 (ko) 2006-07-25 2013-07-11 삼성전자주식회사 듀티 사이클 보정 회로와 듀티 사이클 보정 방법
EP2102867B1 (en) * 2006-12-14 2013-07-31 Rambus Inc. Multi-die memory device
CN101365273B (zh) * 2007-08-08 2012-06-27 群康科技(深圳)有限公司 背光调节电路
CN102187400A (zh) * 2008-10-20 2011-09-14 国立大学法人东京大学 集成电路装置
JP2012068873A (ja) * 2010-09-22 2012-04-05 Toshiba Corp メモリシステムおよびｄｒａｍコントローラ
US8760945B2 (en) * 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
US8836394B2 (en) * 2012-03-26 2014-09-16 Rambus Inc. Method and apparatus for source-synchronous signaling
US9910623B2 (en) 2013-03-15 2018-03-06 Teradata Us, Inc. Training of storage devices in computing systems and environments
US8947931B1 (en) 2014-06-13 2015-02-03 Sandisk Technologies Inc. Memory module
US9806919B2 (en) * 2015-10-15 2017-10-31 Futurewei Technologies, Inc. System and method for clock spur artifact correction
KR102451996B1 (ko) * 2016-03-31 2022-10-07 삼성전자주식회사 기준 전압의 셀프 트레이닝을 수행하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템
KR102571497B1 (ko) * 2016-05-10 2023-08-29 삼성전자주식회사 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치 및 그것의 동작 방법
JP2019128829A (ja) * 2018-01-25 2019-08-01 東芝メモリ株式会社 半導体記憶装置及びメモリシステム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104734697A (zh) * 2013-11-19 2015-06-24 英特尔公司 使用异步数字采样的时钟校准
CN107430548A (zh) * 2015-03-06 2017-12-01 东芝存储器株式会社 存储装置的控制方法、及存储装置
US20170308328A1 (en) * 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Computing system, nonvolatile memory module and method of storage device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112466356A (zh) * 2019-09-06 2021-03-09 铠侠股份有限公司 半导体装置及其控制方法
CN112466356B (zh) * 2019-09-06 2024-02-23 铠侠股份有限公司 半导体装置及其控制方法
CN113496736A (zh) * 2020-03-19 2021-10-12 铠侠股份有限公司 半导体集成电路、存储器控制器以及存储器系统
CN113496736B (zh) * 2020-03-19 2024-07-05 铠侠股份有限公司 半导体集成电路、存储器控制器以及存储器系统
WO2023245923A1 (zh) * 2022-06-22 2023-12-28 长鑫存储技术有限公司 存储器器件和zq校准方法

Also Published As

Publication number Publication date
US11177008B2 (en) 2021-11-16
CN110085274B (zh) 2023-08-18
JP2019128829A (ja) 2019-08-01
TW201933367A (zh) 2019-08-16
US20190228826A1 (en) 2019-07-25
US20200303021A1 (en) 2020-09-24
US10720221B2 (en) 2020-07-21
TWI668697B (zh) 2019-08-11
TWI791112B (zh) 2023-02-01
TW201933368A (zh) 2019-08-16

Similar Documents

Publication Publication Date Title
CN110085274A (zh) 半导体存储装置及存储器系统
CN110931066B (zh) 非易失性存储器及存储系统
JP5856246B2 (ja) 不揮発性記憶システム、メモリシステム用の電源回路、フラッシュメモリ、フラッシュメモリコントローラ、および不揮発性半導体記憶装置
CN102301424B (zh) 具有负电压写入辅助电路的存储器及其方法
CN102394100B (zh) 包括具有低电压读/写操作的存储器的集成电路
CN107818802B (zh) 半导体装置及存储器系统
CN102376351B (zh) 具有低电压模式操作的存储器
US8797799B2 (en) Device selection schemes in multi chip package NAND flash memory system
JP3337564B2 (ja) 半導体記憶装置
US10134454B2 (en) Apparatuses, circuits, and methods for biasing signal lines
US11042304B2 (en) Determining a transfer rate for channels of a memory system
US5822247A (en) Device for generating and regulating a gate voltage in a non-volatile memory
US9773571B2 (en) Memory repair redundancy with array cache redundancy
JPH02289997A (ja) 不揮発性記憶装置
US8174923B2 (en) Voltage-stepped low-power memory device
TW310431B (zh)
US7619924B2 (en) Device and method for reading out memory information
JPH01149297A (ja) 半導体メモリ
CN101174465B (zh) 用以快速编程非易失性存储器的方法与装置
US20120081966A1 (en) Combined eeprom/flash non-volatile memory circuit
Fu et al. Realization of controlling eMMC 5.0 device based on FPGA for automatic test system
WO2014175896A1 (en) Voltage initialization of a memory
US11935588B2 (en) Memory device, and method for driving memory
CN106205716A (zh) 内部电源电压产生电路、半导体存储装置及半导体装置
US20200185044A1 (en) Semiconductor storage device and memory system

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

Address after: Tokyo

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Applicant before: Pangea Co.,Ltd.

CB02 Change of applicant information
TA01 Transfer of patent application right

Effective date of registration: 20220214

Address after: Tokyo

Applicant after: Pangea Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant