DE102014113299B4 - Verfahren zum verbinden von gestapelten halbleiterbauelementen und gestapeltes halbleiterbauelement - Google Patents

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Abstract

Ein Verfahren (700) zur Fertigung eines gestapelten Halbleiterbauelements, umfassend:Bilden (702) von Rändern auf einem ersten Die und einem zweiten Die, wobei sich die Ränder seitlich weg von dem ersten und zweiten Die erstrecken;Stapeln (704) des zweiten Dies über den ersten Die nach dem Bilden der Ränder, wobei das Stapeln des ersten Dies über dem zweiten Die ein Versetzen des zweiten Dies im Verhältnis zum ersten Die beinhaltet, sodass mindestens ein Bondpad des zweiten Dies seitlich neben dem ersten Die angeordnet ist; undBohren (706) von einem oder mehreren Vias durch die Ränder nach dem Stapeln, wobei sich das eine oder die mehreren Vias zwischen dem ersten und zweiten Die erstrecken.

Description

  • Technisches Gebiet
  • Die hier beschriebenen Ausführungsformen beziehen sich im Allgemeinen auf die mehrlagige Herstellung und elektrische Verbindungen in mikroelektronischen Bauelementen.
  • Hintergrund
  • Mehrschichtige Halbleiterbauelemente enthalten eine Vielzahl von Dies, die gestapelt und mit elektrischen Verbindungen gehalten werden, die sich zwischen ersteren erstrecken. In einem Beispiel wird das gestapelte Bauelement durch zwei oder mehr Wafer gebildet (die eine Vielzahl von Dies enthalten), die an Schnittstellen zwischen den beiden oder mehreren Wafer miteinander gekoppelt sind. Die gekoppelten Wafer sind zerlegt und drahtgebondet, um die Vielzahl von Bauelementen zu bilden.
  • In einigen Beispielen sind einige der Dies (z. B. Chips innerhalb der Dies) der Wafer defekt und unbrauchbar. Diese defekten Dies werden dennoch durch Koppeln der Wafer in die mehrschichtigen Halbleiterbauelemente einfügt und die daraus entstehenden Bauelemente sind ebenso defekt und unbrauchbar, auch wenn viele der anderen Dies innerhalb der Bauelemente ansonsten vollständig brauchbar sind. Entsprechend mindert die auf Wafer beruhende Herstellung den Gesamtgewinn der brauchbaren mehrschichtigen Bauelemente.
  • In anderen Beispielen sind die Verbindungen zwischen Dies innerhalb eines mehrschichtigen Halbleiterbauelements durch Drahtbonden zwischen den verschiedenen Schichten gegeben. So sind zum Beispiel zwei oder mehr Halbleiter-Dies auf einem Substrat aufgestapelte (z. B. geklebt) und elektrische Drähte erstrecken sich über die Drahtbondfelder auf dem Halbleiter-Die bis zum Substrat. Auf dem Substrat werden die elektrischen Verbindungen weiter zu den Ball Grid Arrays auf der anderen Seite des Substrats geleitet. Die gestapelten Halbleiter-Dies sind geformt, um sowohl die Dies als auch die elektrischen Drähte zu schützen. Die elektrischen Drähte bieten indirekt eine Kopplung zwischen zwei oder mehr Schichten des mehrschichtigen Bauelements. Die indirekte Kopplung zwischen zwei oder mehr Schichten durch Bonddrähte schränkt die Daten- und Leistungsübertragung ein (z. B. die Geschwindigkeit der Datenübertragung und die entsprechende Leistung). Zudem steigert die Einbringung eines Substrats und Formmassendeckels über die gestapelten Dies die Höhe (z-Höhe) eines mehrschichtigen Bauelements.
  • Die Druckschriften WO 2010 / 111 825 A1 , JP 2003 - 163 324 A , US 2010 / 0 265 751 A1 und US 2010 / 0 193 930 A1 beschreiben bekannte Halbleiterbauelemente.
  • Verbesserte mehrschichtige Herstellungstechniken und schnellere Verbindungstechniken zwischen den Schichten, die diese und weitere technische Probleme lösen, sind wünschenswert.
  • Kurzbeschreibung der Zeichnungen
    • 1 ist eine Querschnittsansicht eines mehrschichtigen Halbleiterbauelements mit Vias, die durch Ränder ziehen, die sich seitlich von den Dies erstrecken.
    • 2 ist eine detaillierte Querschnittsansicht des Halbleiterbauelements von 1.
    • 3 ist ein Prozessablaufdiagramm, das ein Beispiel eines Verfahrens zur Anfertigung eines mehrschichtigen Halbleiterbauelements zeigt.
    • 4 ist eine Tabelle, die die Höhenunterschiede von Halbleiterbauelementen zeigt.
    • 5 ist ein Ablaufdiagramm, das ein Beispiel eines Verfahrens zur Anfertigung eines mehrschichtigen Halbleiterbauelements zeigt.
    • 6 ist eine Tabelle zum Vergleich der Z-Höhe eines Halbleiterbauelements mit Drahtbonden und einem Halbleiterbauelement mit Vias innerhalb der Seitenränder.
    • 7 ist ein Blockdiagramm, das ein weiteres Beispiel eines Verfahrens zur Anfertigung eines mehrschichtigen Halbleiterbauelements zeigt.
    • 8 ist ein Blockdiagramm, das noch ein weiteres Beispiel eines Verfahrens zur Anfertigung eines mehrschichtigen Halbleiterbauelements zeigt.
    • 9 ist eine Querschnittansicht eines weiteren Beispiels eines mehrschichtigen Halbleiterbauelements mit Vias, die sich durch eine oder mehrere Seitenränder erstrecken.
    • 10 ist ein Ablaufdiagramm, das ein weiteres Beispiel eines Verfahrens zur Anfertigung eines mehrschichtigen Halbleiterbauelements zeigt.
    • 11 ist eine Prinzipskizze eines elektronischen Systems in Übereinstimmung mit einigen Ausführungsformen der Veröffentlichung.
  • Beschreibung der Ausführungsformen
  • 1 zeigt ein Beispiel eines Halbleiterbauelements 100 mit einer Vielzahl von Dies 102. Wie zum Beispiel in 1 dargestellt, enthält das Halbleiterbauelement 100 mindestens ein erstes Die und ein zweites Die 104, 106. Wie dargestellt, sind das erste Die und das zweite Die 104, 106 entlang den oberen und unteren Oberflächen der jeweiligen Dies gekoppelt. Wie in 1 gezeigt, enthält das Halbleiterbauelement 100 eine oder mehrere Ränder 108, die sich seitlich erstrecken, zum Beispiel auf die Abmessung 110 einer Randseitenausdehnung von jedem der Dies 102. Wie hinsichtlich des ersten und zweiten Dies 104, 106 in einem Beispiel gezeigt dehnen sich die jeweiligen Ränder 108 seitlich weg von den zugehörigen Ecken des ersten und zweiten Dies 104, 106 aus.
  • In einem Beispiel sind die Ränder 108 unter anderem mit einem Polymer gebildet, wie z. B. eine dielektrische Formmasse, die um das erste und zweite Die 104, 106 geformt wird und die darin enthaltenen Dies entsprechend schützt. In einem anderen Beispiel sind das erste und zweite Die 104, 106 unter anderem mit härteren Materialien als die in den Rändern 108 verwendete Formmasse gebaut. So sind zum Beispiel das erste und zweite Die 104, 106 mit Silizium gebildet. In einem weiteren Beispiel sind die Ränder 108 mit einem weicheren Polymer gebaut (z. B. ein geringeres Elastizitätsmodul), der das erste und zweite Die 104, 106 des Halbleiterbauelements 100 schützt. Der weichere Kunststoff der Ränder 108 ist, wie hier beschrieben, leichter zu durchschneiden (z. B. Laserbohrung, mechanische Bohrung, ionenstrahlgestützte Abtragung, Abätzen oder ähnliches)
  • Mit erneutem Verweis auf 1, dehnt sich eine Vielzahl von Vias 112 durch ein oder mehrere der Dies 102 aus. Wie nachstehend beschrieben ermöglichen die leitfähigen Vias 112 die Kommunikation und die Datenübertragung zwischen jedem der Dies 102 sowie den äußeren Schaltkreis mit unter anderem einem Ball Grid Array 114 einem Land Grid Array, einem Pin Grid Array oder ähnlichen, die entlang einer Oberfläche des Halbleiterbauelements 100 positioniert sind. Wie in der Querschnittsansicht von 1 gezeigt, wird, anders als im ersten und zweiten Die 104 und 106 eine Vielzahl von Vias 112 durch die Ränder 108 gebildet. Wie nachstehend beschrieben, werden die Vias 112 in einem Beispiel nach dem Schichten des Dies 102 in die in 1 gezeigte Konfiguration gebildet. So werden zum Beispiel die Vias 112 mit einem oder mehreren Verfahren, wie zum Beispiel der mechanischen, chemischen (Lithographie) oder Laserbohrung in die Ränder 108 gebohrt.
  • Wie nachstehend genauer beschrieben enthält das Die 102 in einem Beispiel eine Umverdrahtungsebene, z. B. eine strukturierte Serie von Leiterbahnen, die neben jedem der Dies 102 vorgegeben sind. Die Umverdrahtungsebene dehnt sich über eine Grundfläche des Dies 102 und in die Ränder 108 aus. Die an der Umverdrahtungsebene entstandenen Leiterbahnen sind für die Kopplung mit den Vias 112 ausgelegt. Entsprechend ist jedes der Dies 102 des Halbleiterbauelements 100 in der Lage, durch die Vias 112 mit einem oder mehreren der anderen Dies 102 und wahlweise mit dem Ball Grid Array 114 zu kommunizieren. Durch die Vorgabe der Ränder 108 für jedes Die 102 und der entsprechenden Vias 112 darin, erfolgt die direkte Kopplung zwischen einem oder mehreren der Dies 102 und dem Ball Grid Array 114 im Gegensatz zu der ansonsten indirekten Kopplung durch Drahtbonden mit einem oder mehreren in einem Formmassedeckel enthaltenen Dies (die zum Verkapseln von freien Drähten bemessen sind) und einem zugrunde liegenden Substrat mit einem Ball Grid Array. Das bedeutet, dass in einem Beispiel die Ränder 108, die sich von einer Vielzahl von Dies 102 aus erstrecken (z. B. entsprechend der Abmessung der Ränderquerausdehnung 110) einen Mechanismus für die kompakte Aufnahme einer Vielzahl von Vias 112 darin ermöglichen, die die direkte Kommunikation zwischen den Dies 102 des Halbleiterbauelements 100 ermöglichen, ohne den ansonsten nötigen Formmassedeckel über den Drahtbonden der Vielzahl von Dies 102 und ein entsprechendes Substrat oder ähnliches für eine solche Kommunikation zu erfordern. Entsprechend ist die Höhe des Halbleiterbauelements 100 (z. B. eine Z-Höhe) wesentlich geringer als die Höhe eines Halbleiterbauelements mit einer Vielzahl von Dies, die durch Drahtbonden und anschließender Verkapselung in einem Formmassedeckel und mit einem zugrunde liegenden Substrat beschaltet sind. In einigen Beispielen können die Einsparungen der Z-Höhe für das Halbleiterbauelement 100 mit den Vias 112 in den Rändern 108 0,2 mm im Verhältnis zu einem vergleichbaren drahtgebondeten Bauelement erreichen.
  • Mit erneutem Bezug auf 1, enthält das Halbleiterbauelement 100 in einem Beispiel ein Ball Grid Array 114 mit einer Vielzahl von Lötkugeln 116, die entlang einem oder mehreren Dies 102 angebracht sind. In dem in 1 gezeigten Beispiel ist das erste Die 104 (z. B. die Umverdrahtungsebene des ersten hier beschriebenen Dies 104) direkt mit den Lötkugeln 116 gekoppelt. Entsprechend wird die Datenübermittlung für jedes der Dies 102 durch die Vias 112 an das erste Die 104 und jedes beliebige der anderen Dies 102 durch die Vias 112 übertragen. Die in dem Ball Grid Array 114 bereitgestellten Lötkugeln 116 stellen die Eingaben und Ausgaben zu und vom Halbleiterbauelement 100 bereit und machen gleichzeitig das Substrat unter der Vielzahl von Dies 102 zum Empfang von Informationen und der Übertragung von Informationen von einem Halbleiterbauelement unnötig machen. Das bedeutet, dass durch die direkte Kopplung des Ball Grid Arrays 114 mit der Umverdrahtungsebene des ersten Dies 104 das ansonsten mit einigen Halbleiterbauelementen verwendete Substrat mit dem in 1 gezeigten Halbleiterbauelement 100 nicht erforderlich ist, wodurch weitere Platzeinsparungen gewonnen und ein kompakteres Bauelement hergestellt wird. Durch die Bereitstellung einer Vielzahl von Vias 112 durch die Ränder 108 zusammen mit einem Ball Grid Array 114, das direkt entlang dem ersten Die 104 gekoppelt ist, wird die Hochgeschwindigkeitsübertragung innerhalb (und zu und von) dem Halbleiterbauelement 100 erleichtert, während die Gesamthöhe des Halbleiterbauelements 100 gleichzeitig reduziert wird.
  • Mit Bezug auf 2, wird eine detailliertere Querschnittsansicht des zuvor in 1 gezeigten Halbleiterbauelements 100 dargestellt. In der detaillierten Ansicht von 2 wird eine Vielzahl von Dies 102 wiederum in einer gestapelten Konfiguration gezeigt und jedes der Dies 102 enthält einen seitlich ausgedehnte zugehörige Rand 108, zum Beispiel entsprechend einer Randquerausdehnung 110 vom Die 102. In einem Beispiel gehört jedes der Dies 102 zu einer Baueinheit 201 mit dem jeweiligen Die 102, eines Rands 108 und einer Umverdrahtungsebene 202, wie hier beschrieben (und optional eine Formmasse 200).
  • Wie in 2 gezeigt wird ein Via 112 oder eine Vielzahl von Vias durch die Ränder 108 bereitgestellt, die sich kontinuierlich zwischen den Dies 102 erstrecken. In einem weiteren Beispiel dehnen sich eine oder mehrere der Vias 112 durch eine oder mehrere der Ränder 108 aus, um die Kommunikation zwischen zwei oder mehreren Dies 102 des Halbleiterbauelements 100 oder zwischen einem Die 102 und dem Ball Grid Array zu ermöglichen (durch die Umverdrahtungsebene 202). Das bedeutet, dass die in den Rändern 108 vorgegebenen Vias sich teilweise oder vollständig durch die Schicht der Baueinheiten 201 erstrecken. Andere in den Ränder 108 vorgegebene Vias 112 dehnen sich über zwei oder mehrere Ränder 108 aus, um dann die Kommunikation zwischen zwei oder mehreren Dies 102 des gestapelten Halbleiterbauelements 100 bereitzustellen. In einem Beispiel sind die Vias 112 von beiden Seiten der Ränder 108 gebohrt, zum Beispiel durch die obere Fläche 203 und eine untere Fläche 205 des Halbleiterbauelements 100. In einem weiteren Beispiel werden die Vielzahl der Vias 112 von einer oder beiden Seiten des Halbleiterbauelements 203, 205 gebohrt. In einem weiteren Beispiel erfolgen die Vias 112 nach dem Stapeln. Entsprechend sind die Vias 112 durch die zuvor gestapelten Dies 102 besser ausgerichtet. Die Vias erfolgen in einem effizienten Arbeitsgang, der die Bildung der Vias im Gegensatz zu der Bildung von vielen getrennten Vias und der späteren Schichtung und Ausrichtung der Vias (z. B. in einem Die) in einem einzigen Schritt konsolidiert.
  • Wie oben beschrieben enthält jede der Die-Baueinheiten 201 ein Die 102 sowie eine Umverdrahtungsebene 202, die neben dem Die 102 gebildet wurde. Wie gezeigt dehnt sich die Umverdrahtungsebene 202 über den Grundriss hinaus aus (z. B. seitliche Anschlussfläche des Dies 102) und dehnt sich in den Rand 108 aus. So ist in einem Beispiel das Die 102 in einer Formmasse 200 eingekapselt, zum Beispiel in einem wie hier beschriebenen Panel-Rahmen. Nach der Eingabe in den Panel-Rahmen wird die Formmasse 200 in den Panel-Rahmen gegeben und trocknet um jedes der Dies 102. Ein Strukturierungsverfahren wird angewendet, um die Leiterbahnen der Umverdrahtungsebene 202 entlang jedem Die 102 vorzugeben. Wie zum Beispiel in 2 gezeigt dehnt sich die Umverdrahtungsebene entsprechend seitlich von der Vielzahl von Dies 102 über die Vielzahl von Rändern 108 auf jeder der Die-Baueinheiten 201 aus. Die Umverdrahtungsebene 202 bietet somit eine „Auffächerung“ (Fan-Out), die die verteilte Verbindung von jedem der Dies 102 mit anderen Dies innerhalb des Halbleiterbauelements 100 sowie des Ball Grid Arrays 114 ermöglicht (z. B. durch die Vias 112). Außerdem arbeitet die aufgefächerte Umverdrahtungsebene 202 mit der Vielzahl von Vias 112 zusammen, die durch die Ränder 108 bereitgestellt werden, um dann die Gesamthöhe des Halbleiterbauelements 100 zu reduzieren und bietet gleichzeitig die direkte Verbindung zwischen jedem der Dies 102 und der entsprechenden direkten Verbindungen zu dem Ball Grid Array 114, das unter dem ersten Die 104 liegt. Die Umverdrahtungsebene bietet Leiterbahnen, die sich seitlich von den Dies erstrecken, die dann mithilfe der Vias 112 verbunden sind. Anders ausgedrückt, bieten die Vias 108 und die Umverdrahtungsebenen 202 Verbindungen, die innerhalb der Ränder 108 untergebracht sind, ohne einen größeren Formmassedeckel zu verlangen (der z. B. zum Verkapseln der ansonsten freien Drähte verwendet wird).
  • Wie in 2 weiterhin dargestellt, wird die Formmasse 200 (z. B. ein dielektrischer Harz, der einen entsprechenden Polymer bildet) seitlich und über die Vielzahl der Dies 102 bereitgestellt, bevor die Dies gestapelt werden. In einem weiteren Beispiel wird die Formmasse 200 an den Seiten der Vielzahl von Dies 102 bereitgestellt und nicht entlang der oberen Fläche jedes der Dies 102. Die Formmasse 200 dehnt sich seitlich aus, um die Ränder 108 mit einer Randquerausdehnung 110 in Bezug auf die Dies 102 zu bilden. Wie oben beschrieben, wird die Vielzahl von Dies 102 nach dem Formen der Vielzahl von Dies 102 (wie hier beschrieben in einem flachen Panel mit einer Halbleiterscheibe oder einem Panel) aus einem Panel herausgeschnitten, auf Betriebsfähigkeit geprüft und dann in die in 2 gezeigte Konfiguration gestapelt, zum Beispiel die gestapelte Konfiguration des Halbleiterbauelements 100. In einem anderen Beispiel wird die Vielzahl von Dies vor der Vereinzelung aus einer ursprünglichen Silizium-Wafer und der Bildung eines rekonstituierten Panels von Dies (hierin beschrieben) getestet.
  • Alle Dies 102 werden untereinander mit einer Schicht eines Klebers 204 oder eines sonstigen Bindemittels miteinander gekoppelt, das zwischen jeder der Die-Baueinheiten 201 eingefügt wird. Wie in 2 gezeigt richtet der Kleber 204 jedes der Dies 102 aus und hält die Dies 102 in einer ausgerichteten Konfiguration. Nach dem Stapeln der Dies 102 wird die Vielzahl der Vias 112 in einem Beispiel durch das Halbleiterbauelement 100 gebohrt, um somit die Verbindungen zwischen jedem der Dies 102 durch die Umverdrahtungsebenen 202 jeder der Dies-Baueinheiten 201 zu gewährleisten.
  • In einem anderen Beispiel werden die Vias 112 vor dem Schichten der Dies-Baueinheiten in der in 2 gezeigten Konfiguration getrennt in jeder der Die-Baueinheiten 201 gebildet. Entsprechend werden die Vias 112 während des Schichtverfahrens ausgerichtet, um dann die Kommunikation zwischen jeder der Die-Baueinheiten 201 (und dem Ball Grid Array 114) sicherzustellen. In einem Beispiel werden die Vias 112 mit einem leitfähigen Material, wie z. B. Kupfer oder ähnlichem gefüllt, das aufgespritzt oder durch Dampf aufgetragen wird, um jedes der Dies 102 des Halbleiterbauelements 100 zu verbinden und die Dies 102 mit dem Ball Grid Array 114 zu verbinden.
  • Wie oben beschrieben, wird jedes der Vias 112 in 2 innerhalb der Ränder 108 gezeigt und seitlich bezüglich jedes der Dies 102 verteilt. Das bedeutet, dass die Dies 102 über die Leiter-Vias 112 verbunden sind, die durch die seitlich ausgedehnten Ränder 108 vorgegeben werden. Durch Bereitstellung der Verbindungen zwischen den Dies 102 in den Seitenteilen jeder der Die-Baueinheiten 201 werden die Verbindungen zwischen allen Dies 102 und dem Ball Grid Array 114 mit den Vias 112 und den Umverdrahtungsebenen 202, die von jedem der Dies 102 ausgefächert sind, konsolidiert (z. B. die Seitenränder 108). Entsprechend werden Komponenten anderer Halbleiterbauelemente wie z. B. Leitersubstrate, die unter den gestapelten Dies vorgegeben sind und ein Formmassedeckel, der zur Verkapselung und zum Schutz der Dies bereitgestellt wird sowie Drahtbonde zwischen jedem der Dies und das darunterliegende Substrat umgangen. Anstelle dessen wird jedes Die 102 mit dem Halbleiterbauelement 100 mit der Formmasse geformt, um einen sich seitlich erstreckende Rand 108 für die Umverdrahtungsebenen 202 sowie Raum für die seitlich positionierten Vias 112 zu bieten. Entsprechend wird die vertikale Höhe oder Z-Höhe des Halbleiterbauelements 100 im Verhältnis zur Z-Höhe anderer Konfigurationen von Halbleiterbauelementen, die Drahtbonds und darunterliegende Substrate (sowie entsprechende Formmassedeckel über den Drahtbonds) verwenden, minimiert.
  • Zusätzlich werden die Vias 112 einfacher im Halbleiterbauelement 100 geformt, da die Vias 112 durch die Ränder 108 bereitgestellt werden. So werden die Vias zum Beispiel zumindest in einigen Beispielen durch das Silizium der Dies 102 bereitgestellt. Silizium ist schwieriger zu durchbohren, da es brüchig und härter ist (hat z. B. ein höheres Elastizitätsmodul). Allerdings bietet der in der Formmasse 200 des Halbleiterbauelements 100 verwendete Kunststoff ein weicheres Material (im Vergleich zu Silizium) für das Bohren jeder der Vias 112. Das weichere Material der Ränder 108 stellt entsprechend sicher, dass die Vias 112 leicht in dem Halbleiterbauelement 100 gebildet werden und entsprechend wird ein leitfähiges Material einfach innerhalb der Vias 112 deponiert, um jede der Umverdrahtungsebenen 202 der entsprechenden Dies 102 der Die-Baueinheiten 201 zu verbinden. Ebenso werden Schäden am Halbleiterelement 100 z. B. vor und nach dem Bilden der gestapelten Konfiguration von Dies 102 aufgrund der leicht gebildeten Vias 112 durch die Formmasse der Ränder 108 minimiert. Im Gegensatz ist das Durchbohren des Siliziums eines oder mehrere Silizium-Dies problematisch, da das Abplatzen oder Beschädigen des Halbleiters innerhalb dem Die ein Risiko ist. Ein Beispiel der Formmasse 200 enthält u. a. Epoxidharz mit einem oder mehreren Zusatzstoffen, die zur Verbesserung der Eigenschaften der Ränder 108 konfiguriert sind (z. B. das Gehäuse des Halbleiterbauelements 100), um den Gehäuseanforderungen zu entsprechen. So enthält zum Beispiel ein Epoxidharz Zusatzstoffe zur Verbesserung eines oder mehrerer Elastizitätsmodule, des Koeffizienten der thermischen Ausdehnung, die Härtungstemperatur und Härtungsdauer, die Glasübergangstemperatur, die thermische Leitfähigkeit und ähnlichem.
  • 3 zeigt ein Prozessablaufdiagramm einer Serie von schematischen Ansichten eines Beispiels eines Prozesses für die Herstellung eines Halbleiterbauelements, wie z. B. das in den 1 und 2 dargestellte Halbleiterbauelement 100. In einem ersten Schritt 301 wird eine Vielzahl von Dies 302 in einer monolithischen Wafer 300 gezeigt. Die Vielzahl von Dies 302 wird zum Beispiel in einer Silizium-Wafer gebildet, wie bereits bekannt ist (durch Abdecken und Ätzen der Wafer). Die Dies 302 in der Silizium-Wafer 300 werden geprüft, um festzustellen, welche der Dies funktionsfähig sind (funktionsfähige Dies ohne Herstellerfehler oder Fehlleistungen). Die Wafer 300 wird vereinzelt, um dann jedes der Dies 302 zu trennen. Optional werden die Dies 302 nach der Vereinzelung geprüft und dann getrennt.
  • Die funktionsfähigen Dies 306 werden von den restlichen Dies 302 getrennt und in Schritt 303 werden die funktionsfähigen Dies 306 in einem Panel-Rahmen 304 positioniert. Wie in 3 gezeigt, hat der Panel-Rahmen 304 in einem Beispiel eine im Wesentlichen gleiche Konfiguration wie die in Schritt 301 gezeigte Wafer 300. In einem anderen hier beschriebenen Beispiel hat der Panel-Rahmen 304 eine andere Form, zum Beispiel ein Quadrat oder ein Rechteck. Die Vielzahl der funktionsfähigen Dies 306 werden in den Panel-Rahmen 304 eingepasst und ein rekonstituiertes Dies-Panel 308 wird gebildet. So wird zum Beispiel eine Formmasse wie z. B. Harz oder ähnliches, das zu einem dielektrischen Kunststoff verhärtet, in die Einschlussleiste 304 gefüllt. Die Formmasse verhärtet sich um jedes der funktionsfähigen Dies 306 herum, um dann entsprechend die getrennten Die-Baueinheiten 201, die in 2 gezeigt sind (einschließlich der Dies 102 sowie der entsprechenden Ränder 108) zu bilden. In der in Schritt 303 gezeigten Konfiguration, ist das rekonstituierte Dies-Panel 308 bereit für die Schichtung, um zum Beispiel ein oder mehrere der oben beschriebenen Halbleiterbauelemente 100 zu bilden.
  • In einem anderen Beispiel werden die Umverdrahtungsebenen 202 für jede der Dies 306 nach dem Bilden des rekonstituierten Dies-Panels (z. B. nach dem mit Formmasse Formen der funktionsfähigen Dies 306) gebildet. So werden zum Beispiel die Machart und Lithographie zum Ätzen der Leiterbahnen der Umverdrahtungsebenen 202 auf der Formmasse 200 und den Dies 306 verwendet. Wie oben beschriebenen haben die Umverdrahtungsebenen 202 eine ausgefächerte (fan-out) konfigurierte Ausdehnung über die Anschlussfläche der funktionsfähigen Dies 306 und die Ränder 108 hinaus (z. B. siehe 2).
  • Mit Verweis auf Schritt 305 werden die rekonstituierten Dies-Panele 308 in einer explodierten Konfiguration gezeigt, wobei jede Vielzahl der Dies 310 gestapelt ist. Wie gezeigt, wird das funktionsfähige Die 306 jeder Vielzahl von rekonstituierten Dies-Panele 310 in einer im Wesentlichen gleichen Konfiguration dargestellt und sie sind entsprechend zwischen jedem der rekonstituierten Dies 310 ausgerichtet. Dies bedeutet, dass die funktionsfähigen Dies 306 jedes Dies-Panels 310 zum Beispiel einschließlich der ersten und zweiten rekonstitutierten Dies-Panele 312, 314 ausgerichtet sind, um in einem späteren Prozessschritt entsprechend nach der Trennung (Vereinzelung) ein gestapeltes Halbleiterbauelement der gestapelten Dies bereitzustellen. Wie zuvor beschrieben wird in einem Beispiel ein Kleber 204 zwischen der Vielzahl der rekonstituierten Dies-Panele 310 aufgetragen, um sicherzustellen, dass die Kopplung zwischen der Vielzahl der rekonstituierten Dies-Panelen 310 einschließlich der Ausrichtung der darin enthaltenen Dies erhalten bleibt.
  • In Schritt 307 wird die Vielzahl von Vias 112 in der gestapelten Vielzahl von rekonstituierten Dies-Panelen 301 gebildet. Wie in Schritt 307 zum Beispiel gezeigt, enthält die gestapelte Panel-Anordnung 316 die Vielzahl von rekonstituierten Dies-Panelen 310 in einer gestapelten und geklebten Konfiguration. Entsprechend wird die Vielzahl der Dies 102 (entsprechend den funktionsfähigen Dies 306) der Panele 310 in einer Konfiguration entsprechend der in den 1 und 2 gezeigten Anordnung des Bauelements 100 ausgerichtet. Die Vias 112 werden innerhalb der Ränder 108 (einschließlich der in 2 gezeigten Umverdrahtungsebenen 202) gebildet, die sich seitlich weg von jedem Die 102 (306 in 3) erstrecken.
  • In einem Beispiel werden die Vias 112 in einem Stapelprozess gebildet, zum Beispiel einschließlich der Durchbohrung der Ränder 108 jedes der jeweiligen Dies 102. Das bedeutet, dass die Vielzahl der Vias 112 in der gestapelten Panel-Anordnung 316 (vor der Vereinzelung) durch die gestapelte Panel-Anordnung 316 gebohrt wurde, um dann die schnelle Bildung der Vias 112 in jedem der Halbleiterbauelemente in einem einzigen Fertigungsschritt zu erleichtern. Wiederum in einem anderen Beispiel wird die gestapelte Panel-Anordnung 316 in eine Vielzahl der Halbleiterbauelemente 100 vereinzelt. Die Vielzahl der getrennten Halbleiterbauelemente 100 wird danach getrennt durchbohrt, um die Vias 112 zu bilden, die sich durch die Ränder 108 ausweiten. Nach der Bildung der Ränder 112 wird ein leitfähiges Material, wie z. B. Kupfer in den Kanälen der Vias 112 aufgespritzt oder durch Dampf hinterlegt, um die Dies 306 elektrisch zu Koppeln (z. B. durch die Umverdrahtungsebenen 202 der Ränder 108).
  • Wie in Schritt 309 dargestellt, wird auch das Ball Grid Array 114 (ebenso in den 1 und 2 gezeigt) bereitgestellt. Auf ähnliche Weise wie in Schritt 307 werden in einem Beispiel die Ball Grid Arrays 114 für jedes der Halbleiterbauelemente 100 entlang den Halbleiterbauelementen gebildet, während sie noch in der in Schritt 307 gezeigten gestapelten Panel-Anordnung 316 gehalten werden. Optional werden die Ball Grid Arrays 114 entlang den Halbleiterbauelementen 100 nach der Vereinzelung gebildet, zum Beispiel in dem in Schritt 309 gezeigten Halbleiterbauelement 100.
  • Mit erneutem Verweis auf Schritt 309 wird das fertige Halbleiterbauelement 100 mit den gestapelten Dies 102 und den Vias 112 gezeigt, die sich durch die Ränder 108 erstrecken. Das Ball Grid Array 114 wird ebenso auf der unteren Ebene des Halbleiterbauelements 100 gezeigt, zum Beispiel gekoppelt mit der mit dem ersten Die 104 assoziierten Umverdrahtungsebene (wie in 2 gezeigt).
  • Der in 3 dargestellte Ablauf stellt auf schematische Weise eine Vielzahl von Halbleiterbauelementen 100 dar, wie zum Beispiel das in 1 und 2 gezeigte Bauelement. Da jede der Panel-Rahmen 304 und die entsprechenden rekonstituierten Dies-Panele 310 nur funktionsfähige Dies 306 enthalten, werden die Halbleiterbauelemente 100 mit einem oder mehreren beschädigten oder fehlerhaften Dies 102 grundsätzlich ausgeschaltet. Das bedeutet mit erneutem Verweis auf Schritt 305, dass jedes der funktionsfähigen Dies 306, das in jede Vielzahl der rekonstituierten Die-Panele 310 eingebaut wurde, vorher getestet wurde und als funktionsfähig bekannt ist. Entsprechend sind die aus der gestapelten Panel-Anordnung 316 erzeugten Halbleiterbauelemente 100 funktionsfähig. Der in der Fig. gezeigte Ablauf mindert oder schaltet den Einbau von fehlerhaften oder beschädigten Halbleiter in Bezug auf frühere Fertigungstechniken aus, zum Beispiel die Verwendung einer monolithischen Wafer, die fehlerhafte und beschädigte Halbleiter enthält. In früheren Fertigungstechniken werden die fehlerhaften oder beschädigten Halbleiter in die fertigen Bauelemente eingebaut, was zur Entsorgung des ansonsten brauchbaren Bauelements führt. Anders gesagt werden mit dem hier beschriebenen Ablauf ein oder mehrere (z. B. eine Vielzahl) fehlerhafte oder beschädigte Dies 302, die ansonsten in einer oder mehreren Wafer 300 bereitgestellt würden, nicht in den ansonsten voll funktionsfähigen Halbleiterbauelementen 100 verwendet, die wie oben besprochen gefertigt werden.
  • Entsprechend ist die Ausbeute der Halbleiterbauelemente 100 wesentlich höher als die anderer Prozesse, die eine vollständige Wafer 300 mit funktionsfähigen und fehlerhaften oder beschädigten Dies verwenden. Zusätzlich zu der höheren Ausbeute bietet die Bereitstellung der Vias 112 durch die Ränder 108 die direkte Verbindung zwischen jedem der Dies 102 ohne einen größeren Formmassedeckel oder Substrat zu erfordern, die ansonsten für drahtgebondete Halbleiterbauelemente erforderlich wären. Entsprechend ist das aus dem Ablauf in 3 erzeugte Halbleiterbauelement 100 funktionsmäßig zuverlässiger und hat eine geringere vertikale Höhe Z-Höhe) im Vergleich zu anderen Halbleiterbauelementen, die durch drahtgebondete Verbindungen zusammen mit Substraten gebildet wurden.
  • Mit Verweis auf 4 werden die zwei zusätzlichen Schritte 403, 405 als Alternative zu den in 3 gezeigten Schritten 303 und 305 angeboten. So hat zum Beispiel die in 4 gezeigte Panel-Rahmen 400 eine quadratische oder rechteckige (d. h. nicht kreisförmige) Konfiguration in Bezug auf die Waferkonfiguration der in Schritt 303 gezeigten Panel-Rahmen 304. Der Panel-Rahmen 400 ordnet die funktionsfähigen Dies 306 entsprechend in einem gitterartigen Muster mit einer quadratisch-rechteckigen Konfiguration an. Das rekonstitutierte Dies-Panel 402 aus Schritt 403 wird dann in eine Vielzahl von rekonstituierten Dies-Panelen 404 gestapelt, wie in Schritt 405 in 4 gezeigt. Wie in 4 ferner gezeigt, enthält die Vielzahl der rekonstituierten Dies-Panele 404 mindestens erste und zweite rekonstituierte Dies-Panele 406, 408.
  • Der zuvor in 3 beschriebene Ablauf wird dann auf ähnliche Weise mit der Vielzahl der rekonstituierten Dies-Panels 404, die in einer gestapelten Konfiguration bereitgestellt sind, durchgeführt. Dies bedeutet, dass die Vias 112 in einem Beispiel durch die Vielzahl der Ränder 108 gebildet sind, die sich seitlich weg von jedem der Dies 102 erstrecken. In einem Beispiel werden die Vias 112 in den Rändern 108 gebildet, während die Dies 102 in der gestapelten Konfiguration gehalten werden (z. B. vor der Vereinzelung). Auf ähnliche Weise wird auch das Ball Grid Array 114 auf das erste rekonstituierte Dies-Panel 406 angewandt, während das erste rekonstituierte Dies-Panel 406 des Halbleiterbauelements 100 in der gestapelten Panel-Anordnung gehalten wird, wie in Schritt 307 in 3 gezeigt. In einem weiteren Beispiel werden die Vias 112 und die Ball Grid Arrays 114 wie oben beschrieben auf den getrennten Halbleiterbauelementen 100 gebildet, zum Beispiel nach Vereinzelung des Halbleiterbauelements 100 von der gestapelten Vielzahl der rekonstituierten Dies-Panele 404.
  • 5 zeigt eine Querschnittsansicht eines Halbleiterbauelements 500 mit einem zugrunde liegenden Substrat 506 und Drahtbonden zwischen den Dies 502 und dem Bauelement 500. Wie in 5 weiter gezeigt ist, ist jedes der Dies 502 mit dem Substrat 506 durch einen oder mehrere Drähte 504 verbunden, die mit jedem der Dies 502 verbunden sind und sich durch das Halbleiterbauelement 500, zum Beispiel durch einen Formmassedeckel 510 erstrecken. Wie gezeigt, bieten mindestens einige der Vielzahl von Drähten 504 die Verbindung zwischen jedem der Dies 502, indem sie sich erst von dem jeweiligen Dies 502 auf das Substrat 506 erstrecken (wobei das Substrat eine Vielzahl von Leiterbahnen enthält) und dann vom Substrat 506 durch zusätzliche Drähte 504 auf ein oder mehrere der anderen Dies 502 erstrecken. Wie weiterhin in 5 gezeigt wird ein Ball Grid Array 508 entlang der gegenüberliegenden Fläche des Substrats 506 ausgedehnt und mit dem Die durch die Drähte 504 geschaltet, die sich vom Substrat 506 auf das Die 502 erstrecken.
  • Im Gegensatz zu der in 5 gezeigten Baueinheit, enthält das hier beschriebene Bauelement 100 (1 und 2) eine Vielzahl von Dies 102 in einer gestapelten Konfiguration mit einer Vielzahl von sich seitlich erstreckenden Ränder 108, die sich seitlich (z. B. siehe Querausdehnung 110) von jedem der Dies 102 erstrecken. Die Ränder 108 enthalten eine Formmasse, Harz oder ähnliches, das zum Bohren und der Bildung von Vias 112 darin vorgesehen ist. Wie oben beschrieben wird jede der Baueinheiten 201 mit einer Umverdrahtungsebene 202 gebildet, zum Beispiel, um eine ausgefächerte Konfiguration von Leiterbahnen bereitzustellen, die sich über die horizontale Anschlussfläche jedes Dies 102 hinaus erstrecken. Entsprechend sind aufgrund der sich durch die Umverdrahtungsebenen 202 erstreckenden Vias 112 elektrische Schaltungen zwischen jedem Die 102 an einem kompakten seitlichen Standort in Bezug auf die Dies 102 gegeben (z. B. in den Rändern 108). Die Schaltungen zwischen den Dies liegen in den seitlichen Bereichen neben jedem Die 102 ohne einen großen Formmassedeckel 510 zur Unterbringung der Drähte 504 des Halbleiterbauelements 500 aus 5 zu erfordern. Zusätzlich dehnen sich die Vias 112 zwischen jedem Die 102 aus. So dehnen sich die Vias 112 zum Beispiel zwischen zwei oder mehreren Dies 102 aus, um direkte Schaltungen zwischen den Dies 102 bereitzustellen und umgehen entsprechend ein unterstützendes Substrat 506, wie in 5 gezeigt.
  • Ferner benötigt das in den 1 und 2 gezeigte Halbleiterbauelement 100 das Substrat 506 für die Eingabe oder Ausgabe zu oder vom Bauelement 100 nicht. Anstelle dessen sind das Bauelement 100 mit den Dies 102, die zwischen den Vias 112 und den Umverdrahtungsebenen 202 geschaltet sind, so konfiguriert, dass die Eingabe und Ausgabe durch das Ball Grid Array 114 bereitgestellt werden, das entlang der Umverdrahtungsebene 202 des ersten Dies 104 gekoppelt ist. Anders ausgedrückt werden das Substrat 506 und der Formmassedeckel 510 wie in 5 gezeigt nicht anderweitig in dem in 1 und 2 gezeigten Halbleiterbauelement 100 benötigt. Anstelle dessen bieten die seitlich sich vom Die 102 erstreckenden Ränder 108 Raum für die Umverdrahtungsebene 202 mit ihren leitfähigen Bahnen und die Vias 112, die durch die Ränder 108 gebohrt sind. Entsprechend werden durch die Verwendung des Halbleiterbauelements 100 vertikal (Z-Höhe) Einsparungen im Verhältnis zu dem in 5 gezeigten Halbleiterbauelement 500 erzielt (dieses erfordert einen größeren Formmassedeckel 510 sowie das Substrat 506). Zusätzlich enthält das in 1 gezeigte Halbleiterbauelement 100 durch die Vias 112 relativ direkte Verbindungen zwischen den einzelnen Dies 102 (ohne ein stützendes Substrat 506). Diese Anordnung sorgt für eine direkte und entsprechend schnellere und zuverlässigere Datenübertragung zwischen den Dies 102 und dem Ball Grid Array 114, das mit der Umverdrahtungsebene 202 des ersten Dies 104 verbunden ist (siehe 2).
  • Mit Bezug auf die 6 ist eine Vergleichstabelle der Z-Höhe für verschiedene Halbleiterbauelemente mit der hier angegebenen Konfiguration vorgegeben, zum Beispiel die mit dem Bauelement 100 der 1 und 2 gezeigten Konfiguration. Wie hier beschrieben enthalten die Halbleiterbauelemente 100 eine oder mehrere Baueinheiten 201, die jeweils ein Die 102, einen Rand 108 und eine oder mehrere Vias enthalten, die sich durch den Rand 108 auf die Umverdrahtungsebene 202 erstrecken. Die Z-Höhe 602 für jede Die-Baueinheit und die entsprechende, in den Rändern 108 jeder Die-Baueinheit verwendete Formmasse sind in den Zeilen für das Halbleiterbauelement mit Vias in den Rändern der Tabelle angezeigt. Die gesamten Z-Höhen 602 entsprechen der Anzahl von Die-Baueinheiten 201 (wobei jede eine Höhe von ca. 25 Mikron und 10 Mikron für die Formmasse besitzt), die für eine besondere Gehäuseart gestapelt sind. Die Halbleiterbauelemente 100 sind in absteigender Reihenfolge angeordnet, wobei das erste Bauelement (Ein-Die-Gehäuse oder engl. SDP) eine Ein-Die-Baueinheit, das zweite (Doppel-Die-Gehäuse, engl. DDP) mit zwei Die-Baueinheiten und so weiter enthält (z. B. enthält QDP vier Baueinheiten ODP, acht Baueinheiten und HDP 16 Baueinheiten).
  • Die entsprechenden Z-Höhen 604 der Halbleiterbauelemente einschließlich dem Drahtbonden und einem Substrat (siehe Halbleiterbauelement 500 in 5) sind in der ersten Zeile der Tabelle angegeben. Wie gezeigt entsprechen die Z-Höhen der Baueinheiten für ein drahtgebondetes Bauelement 25 Mikron und der Formmassedeckel und die lichte Z-Höhen pro Die-Baueinheit variieren entsprechend der Anzahl von Die-Baueinheiten der Bauelemente. Die gesamten Z-Höhe für jedes der Bauelemente ist in der unteren Zeile angegeben und beruht auf der Z-Höhe der Die-Baueinheit und der Höhe des Formmassedeckels und der lichten Z-Höhe multipliziert mit der Anzahl der Die-Baueinheiten pro Bauelement.
  • Wie in 6 gezeigt, sind die gesamten Z-Höhen 602 jedes der Bauelemente mit einer ausgefächerten Umverdrahtungsebene 202 mit Vias 112 in den Rändern 108 kleiner in Bezug auf die entsprechenden gesamten Z-Höhen der entsprechenden Bauelemente mit den in 5 angezeigten Anordnungen (z. B. einschließlich Drahtbonden, einem Formmassedeckel und einem Substrat). Die Einsparungen an Z-Höhe für jede der Baueinheiten 201 wird auf die gestapelten Halbleiterbauelemente 100 mit einer oder mehreren Baueinheiten übertragen. Das bedeutet, dass ein Bauelement mit zwei weiteren Dies (z. B. Die-Baueinheiten 201) mit der hier beschriebenen Konfiguration die Einsparungen an Z-Höhe für jede der gestapelten Die-Baueinheiten 201 im Vergleich zu dem entsprechenden, in einem Gehäuse mit Drahtbonden, einem Formmassedeckel und einem Substrat verwendeten Die-Bauelement vervielfacht.
  • 7 zeigt ein Beispiel eines Verfahrens 700 zur Herstellung eines gestapelten Halbleiterbauelements, wie z. B. das hier gezeigte Halbleiterbauelement 100. Bei der Beschreibung des Verfahrens 700 wird auf eine oder mehrere der hier beschriebenen Komponenten, Merkmale, Funktionen und ähnlichem verwiesen. Wo angemessen, wird auf die Komponenten und Merkmale mit Bezugszeichen hingewiesen. Bezugszeichen sind nur Beispiele und nicht exklusiv. So enthalten zum Beispiel die im Verfahren 700 beschriebenen Komponenten, Merkmale, Funktionen und ähnliches unter anderem die entsprechenden nummerierten Elemente, andere entsprechende hier beschriebene Merkmale (sowohl nummeriert als unnummeriert) sowie ihre Entsprechungen.
  • In 702 beinhaltet das Verfahren 700 das Bilden von Rändern 108 auf einem ersten Die 104 und einem zweiten Die 106. Die Ränder 108 dehnen sich seitlich weg von den ersten und zweiten Die 104, 106 aus. Wie in 1 gezeigt dehnt sich zum Beispiel die Vielzahl von Rändern 108 von jedem der entsprechenden Dies entsprechend einer Randquerausdehnung 110 aus.
  • In 704 ist das zweite Die 106 über das erste Die 104 gestapelt. Wie zum Beispiel in 2 gezeigt, sind die Die-Baueinheiten 201 einschließlich zum Beispiel den jeweiligen Dies 102 und den jeweiligen Umverdrahtungsebenen 202 in einer gestapelten Konfiguration zusammenkoppelt. In einem Beispiel beinhaltet das Schichten der Dies wie z. B. das zweite Die 106 über das erste Die 104 das Auftragen eines Klebers auf eine Oberfläche zwischen mindestens den ersten und zweiten Die 104, 106, um die Dies in der gestapelten Konfiguration entsprechend zusammenzukleben.
  • In 706 sind eine oder mehrere Vias 112 durch die Ränder 108 gebohrt, nachdem die Die-Baueinheiten 201 in der in 2 gezeigten Konfigurationen gestapelt wurden. Die eine oder mehreren Vias 112 dehnen sich über mindestens die ersten und zweiten Die 104, 106 aus. In einem anderen Beispiel beinhaltet das Verfahren 700 vor dem Schichten das Bohren von einer oder mehrerer Vias 112 durch die Ränder 108, zum Beispiel während die Vielzahl von Dies 102 in dem Panel-Rahmen gehalten werden, wie bei dem in Schritt 303 in 3 gezeigten Panel-Rahmen 304. Die Vielzahl von Dies 102 wird dann in der gestapelten Konfigurationen mit den entsprechenden Vias 112 angeordnet und entsprechend der Ausrichtung der Vielzahl von Dies 102 zueinander ausgerichtet (z. B. Die-Baueinheiten 201). Nach der Bohrung der einen oder mehreren Vias 112 wird ein leitfähiges Material z. B. durch Aufdampfen, Aufspritzen oder Überzug durch die Vias 112 eingefüllt, um die Dies 102 entsprechend durchzuschalten. Zum Beispiel bietet die Vielzahl von Vias 112 Verbindungen durch Umverdrahtungsebenen 202, die mit jedem der Dies 102 verbunden sind.
  • Zusätzlich bieten die eine oder mehreren Vias 112 in einem anderen Beispiel Verbindungen zwischen den Dies 102 sowie ein Ball Grid Array 114, das entlang der Umverdrahtungsebene 202 vorgegeben ist, die mit dem ersten Die 104 verbunden ist.
  • In Bezug auf 8 wird nun ein weiteres Beispiel eines Verfahrens 800 zur Fertigung eines gestapelten Halbleiterbauelements 100 angeboten. Bei der Beschreibung des Verfahrens 800 wird auf eine oder mehrere hier beschriebene Komponenten, Merkmale, Funktionen und ähnliches verwiesen. Falls erforderlich, wird mit Bezugszeichen auf die Komponenten verwiesen. Die angegebenen Bezugszeichen dienen nur als Beispiel und sind nicht exklusiv. Zum Beispiel beinhalten die im Verfahren 800 beschriebenen Merkmale, Komponenten, Funktionen und ähnliches unter anderem zugehörige nummerierte Bestandteile und sonstige entsprechende, hier beschriebene Merkmale (beide nummeriert und unnummeriert) sowie deren Entsprechungen.
  • Mit erneutem Bezug auf 8 beinhaltet das Verfahren 800 bei 802 das Einordnen der Dies 302 in eine Vielzahl von funktionsfähigen Dies, wie zum Beispiel die funktionsfähigen Dies 306, die in Schritt 303 in 3 gezeigt sind. Die Vielzahl der funktionsfähigen Dies 306 werden geprüft oder getestet, um ihre Funktionsfähigkeit festzustellen. In 804 wird zumindest ein erstes rekonstituiertes Dies-Panel 308 gebildet.
  • In einem Beispiel beinhaltet das Bilden des ersten rekonstituierten Dies-Panels (sowie zusätzlicher Dies-Panele) die Anordnung einer sortierten Vielzahl funktionsfähiger Dies 306 in einem Panel-Rahmen 304 in 806. In einem weiteren Beispiel sind die sortierten funktionsfähigen Dies 306 in einem nicht-kreisförmigen Panel-Rahmen angeordnet, wie zum Beispiel die in 4 gezeigte Panel-Rahmen 400. In 808 wird ein Harz um die Vielzahl der funktionsfähigen Dies 306 innerhalb des Panel-Rahmens 304 (oder des Panel-Rahmens 400) geformt, um das erste rekonstituierte Dies-Panel 308 zu bilden. Wie hier weiter oben beschrieben, werden die Ränder 108 im Harz gebildet und dehnen sich seitlich von jeder Vielzahl funktionsfähiger Dies 306 aus.
  • In einem Beispiel wird der Prozess der Bildung eines rekonstituierten Dies-Paneles in 804 für weitere Dies-Panele wiederholt, um dann die Vielzahl der rekonstituierten Dies-Panele 312 oder 404 zu bilden, die jeweils in den 3 und 4 dargestellt sind. Wie oben beschrieben wird die Vielzahl von rekonstituierten Dies-Panelen dann in die gestapelte Panel-Anordnungen 316 und die zugehörige quadratische oder nicht-kreisförmige Konfiguration aus 4 gestapelt, um vor der Vereinzelung (siehe Schritt 309 in 3) eine gestapelte Reihe von Dies 102 für jedes der daraus entstehenden Halbleiterbauelemente 100 vorzugeben.
  • Eine Vielzahl an Vias 112 wird durch die zugehörigen Ränder 108 jeder der Die-Baueinheiten 201, die in den Halbleiterbauelementen 100 enthalten sind, gebildet, während sie in der Panel-Anordnung 316 gestapelt ist, wie zum Beispiel in Schritt 307 von 3 gezeigt. So wird zum Beispiel die Vielzahl von Vias 112 in einem Stapelprozess gebildet, während sie sich in der gestapelten Panel-Anordnung 316 befindet, um entsprechend die erforderliche Zeit zur Generierung von Vias 112 zu mindern, während das Halbleiterbauelement 100 anderweitig getrennt wird. Nach der Bildung der Vias 112 werden die Halbleiterbauelemente 100 der gestapelten Panel-Anordnung 316 vereinzelt, um die in Schritt 309 in 3 und im Detail in den 1 und 2 gezeigten Halbleiterbauelemente 100 zu bilden.
  • Zusätzlich wird in einem anderen Beispiel ein Ball Grid Array 114 (siehe 1 und 2) für das erste Die 104, das mit jedem der Halbleiterbauelemente 100 verbunden ist, während es immer noch zu der gestapelten Panel-Anordnung 316 gehört, vorgegeben. In einem weiteren Beispiel werden die Vias 112 und die Ball Grid Arrays 114, die mit jedem der Halbleiterbauelemente 100 verbunden sind, nach der Vereinzelung der Halbleiterbauelemente von der gestapelten Panel-Anordnung 316 gebildet.
  • 9 zeigt ein weiteres Beispiel eines Halbleiterbauelements 900 mit einer Vielzahl von Dies 102 mit den entsprechenden Rändern 904. Wie in 9 gezeigt werden die Dies 102 in einer gestapelten Konfiguration angeboten (z. B. versetzte oder abgestufte Konfiguration). So sind zum Beispiel alle Die-Baueinheiten 902 versetzt angeordnet, um eine gestaffelte Reihe von Dies im Halbleiterbauelement 900 zu bilden. Wie in 9 beschrieben sind alle Dies 102 gegeneinander versetzt, um mindestens eine Fläche mit einem oder mehreren Bondpads 905 jedes Dies 102 freizulegen. In einem Beispiel ist jedes der Dies 102 zum Beispiel um einen Die-Versatz 906 versetzt, der entsprechend das jeweilige Die in Bezug auf ein angrenzendes Die abstuft. In einem anderen Beispiel werden die Dies 102 unterschiedlich versetzt (und optional in verschiedene Richtungen), um entsprechend ein oder mehrere Bondpads 905 entsprechend dem Versatz freizulegen. Dies bedeutet, dass ein oder mehrere Dies 102 mehr oder weniger oder in unterschiedliche Richtungen entsprechend der Positionen der jeweiligen Bondpads 905 versetzt werden.
  • Wie in 9 gezeigt wird jedes der Dies in die gleiche Richtung gestaffelt und ergeben somit eine gestaffelte Form (stufenversetzt), um die entsprechenden Bondpads 905 jedes der Dies 102 freizulegen (mit Ausnahme des untersten Dies 102 des Halbleiterelements 900). Wie oben beschrieben wird jedes der Dies 102 in entsprechende Die-Baueinheiten 902 eingebaut. Wie gezeigt enthält jede der Die-Baueinheiten 902 ebenso ein oder mehrere entsprechende Ränder 904 für jedes der Dies 102.
  • Wie weiterhin in 9 gezeigt sind alle Vielzahlen von Dies 102 miteinander verbunden, zum Beispiel mit einem Kleber 908, der auf die Oberflächen, die dem angrenzenden Die 102 gegenüber liegen aufgetragen ist. Der Kleber 908 hält jedes der Dies 102 in der abgestuften Konfiguration und hält entsprechend den Die-Versatz 906 wie in 9 gezeigt (ein Beispiel eines Die-Versatzes), um somit die Bondpads 905 in einer freigelegten Konfiguration für die spätere Verbindung zu halten. In einem Beispiel wird die Vielzahl von Dies 102 mit dem Kleber 908 vor der Anwendung der Formmasse zusammengehalten, wie z. B. die zuvor in 2 gezeigte Formmasse 200. Wie zuvor beschrieben härtet sich die Formmasse 202 in einen dielektrischen Kunststoffen und stellt entsprechend die Ränder 904 für jede der Die-Baueinheiten 902. Nach dem Kleben jedes der Dies 102 wird die Formmasse 202 um die gestapelten Dies 102 gegeben, um dann einen Zwischenschritt des Halbleiterbauelements 900 zu bilden.
  • Eine oder mehrere Vias 912 werden durch eine oder mehrere der Ränder 904 gebohrt, um dann entsprechend die Verbindung zwischen den Dies 102 und eine entsprechende Umverdrahtungsebene 910 zu ergeben, die mit einem oder mehreren der Dies 102 (z. B. das in 9 gezeigte unterste Die) neben dem Ball Grid Array 114 verbunden ist. Wie in 9 gezeigt ist jede der Vias 912 mit den entsprechenden Bondpads 905 für die jeweiligen darüberlegenden Dies 102 gekoppelt. Die Vielzahl der Vias 912 in Verbindung mit jedem der Dies 102 dehnen sich entsprechend von den Bondpads 905 durch eine oder mehrere der Ränder 904 aus, die mit den entsprechenden Die-Baueinheiten 902 verbunden sind. Dies bedeutet, dass das oberste Die 102 des Halbleiterbauelements 900 eine oder mehrere Vias 912 enthält, die sich durch die jeweiligen Ränder der darunterliegenden Dies 102 erstrecken.
  • Nach der Bildung der Vias 912 (z. B. durch mechanische Bohrung, Lithographie, Laserbohren oder ähnlichem) wird eine Umverdrahtungsebene 910 ähnlich der in 2 gezeigte Umverdrahtungsebene 202 für mindestens eines der Dies 102 vorgegeben, wie das dem Boden des Halbleiterbauelements 900 neben dem Ball Grid Array 114 entsprechende Dies 102. In einem Beispiel bietet die Umverdrahtungsebene 910 eine ausgefächerte Konfiguration von Leiterbahnen, die sich über die Anschlussfläche des Dies 102 sowie die entsprechende Gesamtanschlussfläche der gestapelten Dies 102 erstrecken. Dies bedeutet, wie in 9 gezeigt, dass sich die Umverdrahtungsebene 910 unter jedem der Dies 102 ausdehnt und Leiterbahnen für die Verbindung darstellt, wobei die Vias 912 sich von den jeweiligen Bondpads 905 jedes der Dies 102 durch die Ränder 904 erstrecken. In einem weiteren Beispiel wird das Ball Grid Array 114 nach der Bildung der Umverdrahtungsebene 910 auf das Halbleiterbauelement 900 entlang der Umverdrahtungsebene 910 aufgetragen, um die Eingangs- und Ausgangsverbindungen für das Halbleiterbauelement 900 vorzugeben.
  • Mit Verweis auf 10 wird ein weiteres Beispiel eines Verfahrens zur Bildung eines Halbleiters (z. B. das in 9 gezeigte Halbleiterbauelement 900) angeboten. Wie für das zuvor beschriebene und in 5 dargestellte Verfahren, wird das Verfahren in einer Reihe schematischer Schritte 1001, 1003, 1005 und 1007 gezeigt. Bei 1001 wird eine Vielzahl von Dies 102, die von einem oder mehreren monolithischen Wafer vereinzelt wurde, auf ihre Funktionsfähigkeit getestet. Die funktionsfähigen Dies 102 (ohne Fehler oder Beschädigungen) werden dann in eine Die-Schicht 1002 zusammengefügt. So werden zum Beispiel die Dies 102 eines oder mehrerer Die-Schichten 1002 zusammengeklebt. Wie in Schritt 1001 gezeigt, verfügt die Die-Schicht 1002 über eine abgestufte Konfiguration (schrittweise, versetzt oder ähnliches), die die Bondpads 905 von mindestens einer Fläche jedes Dies 102 der Die-Schicht 1002 freilegt. Wie oben beschrieben, werden die Dies 102 entsprechend dem Standort und der Anzahl der jeweiligen Bondpads 905 in einem anderen Beispiel verschieden stark oder in verschiedene Richtung versetzt.
  • Mit Bezug auf Schritt 1003 in 10 wird jede der Die-Schichten 1002 in einem Panel-Rahmen 1004 mit einer Reihe von Hohlräumen eingefügt, die so bemessen und geformt sind, dass sie jede der Die-Schichten 1002 aufnehmen können. Nach dem Einfügen der Die-Schichten 1002 in die Hohlräume der Panel-Rahmen 1004 wird eine Formmasse um die Vielzahl von Die-Schichten 1002 innerhalb der Panel-Rahmen 1004 gegeben, um die Ränder 904 der in 9 gezeigten Die-Baueinheiten 902 zu bilden. Wie hier beschrieben, besteht die Formmasse 202 in einem Beispiel aus einem Harz, der einen dielektrischen Kunststoff mit einem geringeren Elastizitätsmodul im Vergleich zu dem Material der Dies bildet (z. B. Silizium). Der Panel-Rahmen 1004 in Kombination mit bildet ein rekonstituiertes Dies-Panel 1006 mit einer Vielzahl der darin enthaltenen geformten Die-Schichten. Schritt 3 zeigt einen kreisförmigen (Wafer-förmigen) Panel-Rahmen 1004. In einem anderen Beispiel hat der Panel-Rahmen eine andere Form, wie z. B. das in 4 gezeigte Rechteck oder Quadrat.
  • Wie in Schritt 1003 gezeigt, enthalten die durch die Die-Schicht 1002 gebildeten Die-Bauelemente 902 die Ränder 904, die sich seitlich von dem der Die 102 erstrecken. Wie in dieser Konfiguration gezeigt, wird die Die-Schicht 1002 innerhalb der Formmasse 202 gestaffelt. Jede der Ränder 904 für die jeweiligen Dies 102 variiert entsprechend in der Querabmessung entsprechend dem versetzten Standort jedes der Dies 102 innerhalb der Die-Schicht 1002. Die durch den Versatz der Dies freigelegten Bondpads 905 beschichten die Unterseite (wie in 10 dargestellt) der Die-Schicht 1002 zu den Rändern 904 der darunterliegenden Dies 1002.
  • In Schritt 1005 wird eine Vielzahl von Vias 912 in die Ränder 904 gebohrt, die unter den Bondpads 905 liegen, um jedes der Dies 102 mit einer Umverdrahtungsebene 910 zu schalten, die am Die 102 liegt. So wird zum Beispiel in dem in 10 gezeigten Beispiel das unterste Die (in dieser umgekehrten Konfiguration als oberstes Die gezeigt) mit der Umverdrahtungsebene 910 angeboten. Wahlweise wird die Vielzahl von Vias 912 vor der Bildung der Leiterbahnen der Umverdrahtungsebene 910 in die Ränder 904 gebohrt, um entsprechend die Durchgänge zu bilden, die leitfähiges Material zur Verbindung mit der später gebildeten Umverdrahtungsebene 910 empfangen. Ein leitfähiges Material wird in die Kanäle der Vias 912 gegeben, um dann die Vielzahl von Dies 102 der Die-Schicht 1002 mit der Umverdrahtungsebene des Halbleiterbauelements 900 zu schalten. In einem anderen Beispiel wird die Umverdrahtungsebene 910 vor dem Bohren der Vias 912 gebildet.
  • In Schritt 1007 wird das Halbleiterbauelement 900 durch Auftragen eines Ball Grid Array 114 auf die zuvor in Schritt 1005 gebildete Umverdrahtungsebene 910 fertiggestellt. Wie in Schritt 1007 gezeigt, wird das Halbleiterbauelement 900 dann von dem rekonstituierten Dies-Panel 1006 vereinzelt. Eine Vielzahl von Halbleiterbauelementen 900 werden von dem gleichen rekonstituierten Dies-Panel 1006 vereinzelt.
  • Wie bei dem zuvor beschriebenen Halbleiterbauelement 100, bietet das in den 9 und 10 gezeigte Halbleiterbauelement 900 direkte Verbindungen mit einer Umverdrahtungsebene 910, zum Beispiel eine mit dem untersten Die 102 und der Die-Schicht 1002 verbundene Umverdrahtungsebene 910. Die Vielzahl von Vias 912 stellt eine direkte Verbindung mit der Umverdrahtungsebene 910 bereit, ohne einen ansonsten größeren Formmassedeckel zu erfordern, der eine Vielzahl von Drahtbonds enthalten und einkapseln soll, die sich von jedem der Dies auf ein Substrat (größer als die Umverdrahtungsebene 910) unter der Die-Schicht erstrecken. Die gestaffelte Konfiguration der Die-Schicht 1002 legt die Bondpads 905 eines oder mehrerer Dies 102 frei und ermöglicht somit das Erstrecken der Vias 912 von dem Bondpads 905 durch die Ränder 904 zur Schaltung jedes der entsprechenden Dies 102 mit der Umverdrahtungsebene 910. Die durch die Vias 912 vorgegebenen Direktverbindungen zwischen den Bondpads 905 und der Umverdrahtungsebene ermöglichen eine niedrige Schicht der Formmasse im Vergleich zu dem tieferen (dickeren) Formmassedeckel, der für die zuverlässige Verkapselung der Drähte erforderlich wäre, wie zum Beispiel in 504 in 5 gezeigt.
  • Zusätzlich und wie zuvor beschrieben, werden die Schäden am Halbleiterbauelement 900 durch die Vias 912 durch die Formmasse 202 (ein dielektrischer Kunststoff) minimiert, da das Bohren durch das Halbleiterbauelement 900 durch das das weichere Material (geringeres Elastizitätsmodul) der Formmasse 202 im Vergleich zu dem härteren Material Silizium der Dies 102 erfolgt. Zudem wird der Prozess der Bildung der Umverdrahtungsebene 910 mit dem in 10 gezeigten Verfahren auf eine der Dies 102 der Die-Schicht 1002 schutzgetrennt. Wie hier beschrieben wird die Umverdrahtungsebene 910 auf das unterste Die 102 der Die-Schicht 1002 aufgetragen. Entsprechend dehnen sich Vias 912 durch die seitlichen Ränder 902 der Dies 102 der Die-Schicht 1002 auf die Umverdrahtungsebene 910 aus, die mit dem untersten Die 102 verbunden ist. Die Umverdrahtungsebene 910 konsolidiert somit die Schaltungen jeder Vielzahl von Umverdrahtungsebenen, die andererseits mit jedem der Dies 102 in einer einzigen Umverdrahtungsebene, die auch Schaltungen mit dem Ball Grid Array 114 stellt, verbunden sind. In einem anderen Beispiel enthält das unterste Die 102 eine Vielzahl von Umverdrahtungsebenen (z. B. mehrere nebeneinanderliegende Ebenen 910), die örtlich auf das Die begrenzt sind, während die übrigen Dies 102, die über dem untersten Die 102 liegen, mit den Vias 912 geschaltet sind. In wiederum einem anderen Beispiel enthält jedes der Dies 102 eine entsprechende Umverdrahtungsebene 910 und die Die 102 sind durch die Umverdrahtungsebenen 910 mit den Vias 912 geschaltet.
  • Ein Beispiel eines elektronischen Bauelements, das Halbleiterbauelemente 100, 900, wie in dieser Veröffentlichung beschriebenen, verwendet, ist hier angegeben, um ein Beispiel einer übergeordneten Geräteanwendung für diese Veröffentlichung zu zeigen. 11 ist ein Blockdiagramm eines elektronischen Bauelements 1100, das mindestens ein Halbleiterbauelement umfasst, das mit den Fertigungsverfahren und einer Struktur gebaut wird, die mit mindestens einer Ausführungsform der Veröffentlichung übereinstimmt. Das elektronische Bauelement 1100 ist nur ein Beispiel für ein elektronisches System, in dem Ausführungsformen dieser Veröffentlichung verwendet werden. Beispiele für elektronische Bauelemente 1100 sind u. a. Personal Computer, Tablets, Mobiltelefone, Spielvorrichtungen, MP3 oder sonstige digitale Musikgeräte usw. In diesem Beispiel enthält das elektronische Bauelement 1100 einen Datenprozessor, der einen Systembus 1102 zur Kopplung der verschiedenen Bestandteile des Systems beinhaltet. Der Systembus 1102 bietet Kommunikationsverbindungen unter den verschiedenen Bestandteilen des elektronischen Bauelements 1100 und kann als ein einzelner Bus, als eine Kombination aus Bussen oder auf eine anderer geeignete Art eingesetzt werden.
  • Eine elektronische Baugruppe 1110 ist an den Systembus 1102 gekoppelt. Die elektronische Baugruppe 1110 kann eine Schaltung oder eine Kombination aus Schaltungen enthalten. In einer Ausführungsform enthält die elektronische Baugruppe 1110 einen Prozessor 1112 beliebiger Art. Im Sinne dieser Schrift bedeutet der Begriff „Prozessor“ jede Art von Computerbeschaltung, wie z. B. ein Mikroprozessor, ein Mikrocontroller, ein Complex Instruction-Set Computing (CISC)-Mikroprozessor, ein Reduced Instruction-Set (RISC)-Mikroprozessor, ein Very Long Instruction Word (VLIW)-Mikroprozessor, ein Grafikprozessor, ein Digital Signal Prozessor (DSP), Mehrkernprozessor oder jede andere Art von Prozessor oder Verarbeitungsschaltung.
  • Andere Arten von Schaltungen, die in der elektronischen Baugruppe 1110 beinhaltet sein können, sind eine kundenspezifische Schaltung oder eine anwendungsspezifische integrierte Schaltung (ASIC) oder ähnliches, wie z. B. eine oder mehrere Schaltungen (wie z. B. eine Kommunikationsschaltung 1114) für die Verwendung in drahtlosen Geräten wie Mobiltelefone, Personal Data Assistants, tragbare Computer, Funksprechgeräte und ähnliche elektronische Systemen. Der IC kann jede Art von Funktion ausüben.
  • Das elektronische Bauelement 1100 (z. B. ein Laufwerk wie z. B. ein Solid State Drive oder Flash-Memory) kann ebenso einen externen Speicher 1120 enthalten, der wiederum ein oder mehrere Speicherelemente enthalten kann, die für die besondere Anwendung geeignet sind, wie z. B. ein Hauptspeicher 1122 in Form von Random Access Memory (RAM), eine oder mehrere Festplatten 1124 oder ein oder mehrere Laufwerke, die Wechseldatenträger wie Compact Disks (CD), Flash-Memory-Cards, Digital Video Disks (DVD) und ähnliches bearbeiten.
  • Das elektronische Bauelement 1100 kann auch ein oder mehrere Anzeigegeräte 1116, einen oder mehrere Lautsprecher 1118, eine Tastatur oder einen Controller 1130 enthalten, der wahlweise eine Maus, einen Trackball, eine Touchscreen, Spracherkennung oder ein anderes Gerät enthalten kann, das es dem Systemanwender ermöglicht, Informationen in das elektronische Bauelement 1100 einzugeben und davon abzurufen.
  • Um das Verfahren und die darin enthaltenen Geräte besser darzustellen, stellen wir eine unvollständige Liste von Ausführungsformen bereit:
    • Beispiel 1 ist ein Gerät für ein Verfahren zur Fertigung eines gestapelten Halbleiterbauelements mit: Bilden von Rändern auf einem ersten Die und einem zweiten Die, die Ränder dehnen sich seitlich vom ersten und zweiten Die aus; Schichten des zweiten Dies über das erste Die; und Bohren einer oder mehrerer Vias nach dem Schichten durch die Ränder, wobei sich die eine oder mehreren Vias zwischen den ersten und zweiten Die erstrecken.
    • In Beispiel 2 kann der behandelte Gegenstand von Beispiel 1 wahlweise das Befüllen einer oder mehrerer Vias mit einem leitfähigen Material beinhalten, um die ersten und zweiten Die elektrisch miteinander zu verbinden.
    • In Beispiel 3 kann der behandelte Gegenstand einer der Beispiele 1-2 wahlweise beinhalten, dass das Bilden von Rändern das Bilden eines dielektrischen Teils über dem ersten Die und dem zweiten Die beinhaltet, wobei die Ränder mit dem dielektrischen Teil gebildet werden.
    • In Beispiel 4 kann der behandelte Gegenstand aus einem der Beispiele 1-3 wahlweise beinhalten, dass das Bilden des dielektrischen Teils das Formen von Harz um das erste Die und das zweite Die beinhaltet, wobei die Ränder mit dem Harz gebildet werden.
    • In Beispiel 5 kann der behandelte Gegenstand einer der Beispiele 1-4 wahlweise das Bilden eines ersten rekonstituierten Dies-Panels mit einer ersten Vielzahl von Dies, die in einem Panel-Rahmen geformt sind, beinhalten, wobei die ersten Vielzahl von Dies das erste Die enthält, und das Bilden eines zweiten rekonstituierten Dies-Panels mit einer zweiten Vielzahl von Dies, die in einem anderer Panel-Rahmen geformt sind, wobei die zweite Vielzahl von Dies das zweite Die enthält; und das Bilden von Rändern das Einfassen einer Peripherie der Dies in dem ersten und zweiten rekonstituierten Dies-Panel mit einem dielektrischen Material.
    • In Beispiel 6 kann der behandelte Gegenstand aus einem der Beispiele 1-5 wahlweise das Sortieren der Dies in die erste Vielzahl von Dies und die zweite Vielzahl von Dies beinhaltet, um sicherzustellen, dass nur funktionsfähige Dies für die Bildung des ersten und zweiten rekonstituierten Dies-Panels verwendet werden.
    • In Beispiel 7 kann der behandelte Gegenstand aus einem der Beispiele 1-6 wahlweise das Trennen einzelner Schichten erster und zweiter geklebter Dies von dem ersten und zweiten rekonstituierten Dies-Panel beinhalten.
    • In Beispiel 8 kann der behandelte Gegenstand aus einem der Beispiele 1-7 wahlweise beinhalten, dass das Bohren der einen oder mehrerer Vias aus einer oder mehreren LaserVias, mechanischem Bohren oder chemischem Ätzen besteht.
    • In Beispiel 9 kann der behandelte Gegenstand einer der Beispiele 1-8 wahlweise beinhalten, dass das Bohren einer oder mehrerer Vias durch die ersten und zweiten Dies regelmäßig ist.
    • In Beispiel 10 kann er behandelte Gegenstand einer der Beispiele 1-9 wahlweise das Bilden einer oder mehrerer Umverdrahtungsebenen leitfähiger Leiterspuren über ein oder mehrere der ersten oder zweiten Dies oder Ränder, die eine oder mehrere Vias, die mit den Leiterspuren an den Rändern kommunizieren, beinhalten.
    • In Beispiel 11 kann der behandelte Gegenstand aus einem der Beispiele 1-10 optional beinhalten, dass das Schichten des ersten Dies über das zweite Die das Staffeln des zweiten Dies im Verhältnis zum ersten Die beinhaltet, um zumindest einen Bondpad des zweiten Dies freizulegen.
    • In Beispiel 12 kann der behandelte Gegenstand aus einem der Beispiele 1-11 wahlweise beinhalten, dass das Bohren der einen oder mehrerer Vias das Bohren von mindestens einer Bohrung durch den Rand des ersten Dies beinhaltet, wobei die mindestens eine Bohrung sich auf zumindest das eine Bondpad des zweiten Dies ausdehnt.
    • In Beispiel 13 kann der behandelte Gegenstand aus einem der Beispiele 1-12 wahlweise ein A-Verfahren für die Fertigung eines gestapelten Halbleiterbauelements beinhalten, dass Folgendes umfasst: Sortieren von Dies in eine Vielzahl funktionsfähiger Dies, die Vielzahl von funktionsfähigen Dies wird auf Funktionsfähigkeit getestet; und das Bilden von mindestens einem ersten rekonstituierten Dies-Panel mit: Anordnen der sortierten Vielzahl von funktionsfähigen Dies in einem Panel-Rahmen und Formen eines Harzes um die Vielzahl von funktionsfähigen Dies innerhalb des Panel-Rahmens, um das erste rekonstituierte Dies-Panel zu bilden, die aus dem Harz gebildeten Ränder dehnen sich seitlich von jedem der funktionsfähigen Dies aus.
    • In Beispiel 14 kann der behandelte Gegenstand aus einem der Beispiele 1-13 wahlweise das Wiederholen des Anordnens und Formens beinhalten, um ein zweites rekonstituiertes Dies-Panel zu bilden, die Ränder dehnen sich seitlich von jedem Die der Vielzahl funktionsfähiger Dies des zweiten rekonstituierten Dies-Panels weg aus.
    • In Beispiel 15 kann der behandelte Gegenstand aus einem der Beispiele 1-14 wahlweise das Koppeln des ersten rekonstituierten Dies-Panels an das zweite rekonstituierte Dies-Panel beinhalten; und das Bohren einer oder mehrerer Vias in den gekoppelten ersten und zweiten rekonstituierten Dies-Panelen, die eine oder mehreren Vias innerhalb der Ränder der Vielzahl funktionsfähiger Dies und die eine oder mehreren Vias dehnen sich zwischen den ersten und zweiten rekonstituierten Dies-Panelen aus.
    • In Beispiel 16 kann der behandelte Gegenstand aus einem der Beispiele 1-15 wahlweise beinhalten, dass das Koppeln des ersten rekonstituierten Dies-Panel mit dem zweiten rekonstituierten Dies-Panel das Ausrichten der Vielzahlen von funktionsfähigen Dies jedes der ersten und zweiten rekonstituierten Dies-Panele beinhaltet.
    • In Beispiel 17 kann der behandelte Gegenstand aus einem der Beispiele 1-16 wahlweise das Trennen der ersten und zweiten rekonstituierten Dies-Panele in eine Vielzahl von vielschichtigen Gehäusen beinhalten, wobei jedes der vielschichtigen Gehäuse beinhaltet: mindestens zwei Dies der Vielzahl funktionsfähiger Dies der ersten und zweiten rekonstituierten Dies-Panele und mindestens eine Bohrung der einen oder mehreren Vias.
    • In Beispiel 18 kann der behandelte Gegenstand aus einem der Beispiele 1-17 wahlweise beinhalten, dass das Bohren einer oder mehrerer Vias in den gekoppelten ersten und zweiten rekonstituierten Dies-Panelen das Bohren einer oder mehrerer Vias durch die Ränder der Vielzahl funktionsfähiger Dies beinhaltet.
    • In Beispiel 19 kann der behandelte Gegenstand aus einem der Beispiele 1-18 wahlweise das Befüllen der einen oder mehrerer Vias mit einem leitfähigen Material beinhalten, um die ersten und zweiten rekonstituierten Dies-Panele elektrisch zu Koppeln.
    • In Beispiel 20 kann der behandelte Gegenstand aus einem der Beispiele 1-19 wahlweise beinhalten, dass das Bilden mindestens des ersten rekonstituierten Dies-Panels das Bilden einer oder mehrerer Umverdrahtungsebenen von Leiterbahnen über die Vielzahl der funktionsfähigen Dies und die entsprechenden Ränder, die eine oder mehreren mit den Leiterbahnen an den Rändern kommunizierenden Vias.
    • In Beispiel 21 kann der behandelte Gegenstand aus einem der Beispiele 1-20 wahlweise beinhalten, dass das Anordnen der sortierten Vielzahl funktionsfähiger Dies innerhalb des Panel-Rahmens das Anordnen der sortierten Vielzahl funktionsfähiger Dies in einer oder mehreren gestaffelten Die-Schichten innerhalb des Panel-Rahmens beinhaltet, wobei jede der einen oder mehreren gestaffelten Die-Schichten zwei oder mehr Dies enthält und mindestens eines der zwei oder mehr Dies im Verhältnis zu einem angrenzenden Dies gestaffelt ist.
    • In Beispiel 22 kann der behandelte Gegenstand aus einem der Beispiele 1-21 wahlweise beinhalten, dass das Formen des Harzes um die Vielzahl von betriebsfähigen Dies das Form des Harzes um das eine oder jedes der mehreren gestaffelten Die-Schichten beinhaltet.
    • In Beispiel 23 kann der behandelte Gegenstand aus einem der Beispiele 1-22 wahlweise ein Halbleiterbauelement beinhaltet, das Folgendes umfasst: ein erstes Die; ein zweites, über das erste Die gestapelte Dies; Ränder, die sich seitlich von jedem der ersten und zweiten Dies weg erstrecken, eine erste Umverdrahtungsebene, die sich über das Die und den Rand des ersten Dies ausdehnt; und eine oder mehrere Vias, die sich durch mindestens eine der entsprechenden Ränder erstrecken, die eine oder mehreren Vias, die durch die Ränder mit den ersten und zweiten Dies kommunizieren.
    • In Beispiel 24 kann der behandelte Gegenstand aus einem der Beispiele 1-23 wahlweise beinhalten, dass die entsprechenden Ränder geformte Harzränder sind, die um die entsprechenden ersten und zweiten Dies herum geformt sind, die eine oder mehreren Vias dehnen sich durch mindestens eine der geformten Ränder aus.
    • In Beispiel 25 kann der behandelte Gegenstand aus einem der Beispiele 1-24 wahlweise dielektrische Teile beinhalten, die über jedes der ersten und zweiten Dies gebildet werden, wobei die dielektrischen Teile die eine oder mehreren Ränder enthalten und die eine oder mehreren Vias dehnen sich durch die dielektrischen Teile aus.
    • In Beispiel 26 kann der behandelte Gegenstand aus einem der Beispiele 1-25 wahlweise beinhalten, dass die eine oder mehreren Vias seitlich von den ersten und zweiten Dies beabstandet sind.
    • In Beispiel 27 kann der behandelte Gegenstand aus einem der Beispiele 1-26 wahlweise eine zweite Umverdrahtungsebene beinhalten, die sich über das erste Die und den Rand des zweiten Dies ausdehnt.
    • In Beispiel 28 kann der behandelte Gegenstand aus einem der Beispiele 1-27 wahlweise beinhalten, dass die ersten und zweiten Umverdrahtungsebenen eine ausgefächerte Konfiguration der Leiterbahnen bieten, die sich über und über die jeweiligen Anschlussflächen der ersten und zweiten Dies hinaus erstrecken, und die eine oder mehreren Vias kommunizieren mit den ersten und zweiten Umverdrahtungsebenen.
    • In Beispiel 29 kann der behandelte Gegenstand aus einem der Beispiele 1-27 wahlweise beinhalten, dass die Vias gebohrte Vias sind, die zumindest in einer der entsprechenden Ränder nach dem Schichten des zweiten Dies über das ersten Die gebildet werden.
    • In Beispiel 30 kann der behandelte Gegenstand aus einem der Beispiele 1-29 wahlweise eine Vielzahl von Dies mit den ersten und zweiten Dies beinhalten, die Ränder dehnen sich seitlich von jeder Vielzahl von Dies aus, die Vielzahl von Dies sind befinden sich in einer gestapelten Konfiguration und die eine oder mehreren Vias dehnen sich durch mindestens zwei der entsprechenden Ränder der Vielzahl von Dies aus.
    • In Beispiel 31 kann der behandelte Gegenstand aus einem der Beispiele 1-30 optional beinhalten, dass das zweite Die im Verhältnis zum ersten Die gestaffelt ist, wobei das zweite Die mindestens ein freigelegtes Bondpad entsprechend der Staffelung beinhaltet.
    • In Beispiel 32 kann der behandelte Gegenstand aus einem der Beispiele 1-31 wahlweise beinhalten, dass die eine oder mehreren Vias sich durch den Rand des ersten Dies auf zumindest ein freigelegtes Bondpad des zweiten Dies ausdehnt.

Claims (28)

  1. Ein Verfahren (700) zur Fertigung eines gestapelten Halbleiterbauelements, umfassend: Bilden (702) von Rändern auf einem ersten Die und einem zweiten Die, wobei sich die Ränder seitlich weg von dem ersten und zweiten Die erstrecken; Stapeln (704) des zweiten Dies über den ersten Die nach dem Bilden der Ränder, wobei das Stapeln des ersten Dies über dem zweiten Die ein Versetzen des zweiten Dies im Verhältnis zum ersten Die beinhaltet, sodass mindestens ein Bondpad des zweiten Dies seitlich neben dem ersten Die angeordnet ist; und Bohren (706) von einem oder mehreren Vias durch die Ränder nach dem Stapeln, wobei sich das eine oder die mehreren Vias zwischen dem ersten und zweiten Die erstrecken.
  2. Das Verfahren nach Anspruch 1, das weiterhin ein Befüllen der einen oder mehreren Vias mit einem leitfähigen Material, um die ersten und zweiten Dies zu beschalten, umfasst.
  3. Das Verfahren nach Anspruch 1, wobei die Ränderbildung (702) ein Bilden eines dielektrischen Teils über dem ersten Die und dem zweiten Die beinhaltet, und die Ränder mit dem dielektrischen Teil gebildet sind.
  4. Das Verfahren nach Anspruch 3, wobei die Bildung des dielektrischen Teils ein Formen von Harz um den ersten Die und den zweiten Die und ein Bilden der Ränder mit dem Harz beinhaltet.
  5. Verfahren nach Anspruch 1, umfassend: Bilden (804) eines ersten rekonstituierten Die-Feldes einschließlich einer ersten Vielzahl von Dies, die in einem Panel-Rahmen geformt sind, wobei die erste Vielzahl von Dies den ersten Die enthält; und Bilden eines zweiten rekonstituierten Die-Feldes einschließlich einer zweiten Vielzahl von Dies, die in einem anderen Panel-Rahmen geformt sind, wobei die zweite Vielzahl von Dies den zweiten Die enthält; und das Bilden (702) von Rändern das Einfassen einer Peripherie von Dies in den ersten und zweiten rekonstituierten Die-Feldern mit einem dielektrischen Material beinhaltet.
  6. Verfahren nach Anspruch 5, das ein Sortieren (802) der Dies in der ersten Vielzahl von Dies und der zweiten Vielzahl von Dies umfasst, um sicherzustellen, dass nur die funktionsfähigen Dies zur Bildung des ersten und zweiten rekonstituierten Die-Feldes verwendet werden.
  7. Verfahren nach Anspruch 6, das ein Trennen einzelner Schichten von ersten und zweiten geklebten Dies aus dem ersten und zweiten rekonstituierten Die-Feld umfasst.
  8. Verfahren nach Anspruch 1, wobei das Bohren (706) der einen oder mehreren Vias aus einer der Techniken Laserbohren, mechanisches Bohren oder chemisches Ätzen besteht.
  9. Verfahren nach Anspruch 1, wobei das Bohren (706) der einen oder mehreren Vias durch die ersten und zweiten Dies durchgehend erfolgt.
  10. Verfahren nach Anspruch 1, das ein Bilden einer oder mehrerer Umverdrahtungsebenen von Leiterbahnen über einem oder mehreren der ersten oder zweiten Dies oder der Ränder umfasst, wobei die eine oder mehreren Vias mit den Leiterbahnen an den Ränder verbunden sind.
  11. Verfahren nach Anspruch 1, wobei das Bohren (706) der einen oder mehreren Vias, das Bohren von mindestens einer Durchkontaktierung durch die Ränder des ersten Dies beinhaltet und die mindestens eine Durchkontaktierung sich auf das mindestens eine Bondpad des zweiten Dies erstreckt.
  12. Verfahren (800) zur Fertigung eines gestapelten Halbleiterbauelements, umfassend: Sortieren (802) von Dies in eine Vielzahl von funktionsfähigen Dies basierend auf einem Testen der Dies auf Funktionsfähigkeit; und Bilden (804) von mindestens einem ersten rekonstituierten Die-Feldes, das Bilden umfassend: Anordnen (806) der sortierten Vielzahl von funktionsfähigen Dies in einem Wafer-förmigen Panel-Rahmen, wobei das Anordnen der sortierten Vielzahl funktionsfähiger Dies innerhalb des Wafer-förmigen Panel-Rahmens das Anordnen der sortierten Vielzahl funktionsfähiger Dies in einer oder mehreren versetzten Schichten von Dies innerhalb des Wafer-förmigen Panel-Rahmens beinhaltet, wobei jede der einen oder mehreren versetzten Die-Schichten zwei oder mehr Dies beinhaltet und mindestens eines der zwei oder mehreren Dies im Verhältnis zu dem angrenzenden Die versetzt ist, sodass mindestens ein Bondpad eines Dies seitlich neben dem angrenzenden Die angeordnet ist; und Formen (808) eines Harzes um die Vielzahl funktionsfähiger Dies innerhalb des Wafer-förmigen Panel-Rahmens, um das erste rekonstituierte Die-Feld zu bilden, wobei die mit Harz gebildeten Ränder sich seitlich weg von jeder Vielzahl funktionsfähiger Dies erstrecken.
  13. Verfahren nach Anspruch 12, das ein Wiederholen des Anordnens und Formens umfasst, um ein zweites rekonstituiertes Die-Feld zu bilden, wobei sich die Ränder seitlich weg von jedem Die der Vielzahl funktionsfähiger Dies des zweiten rekonstituierten Die-Feldes erstrecken.
  14. Verfahren nach Anspruch 12, das ein Verkoppeln des ersten rekonstituierten Die-Feldes mit dem zweiten rekonstituierten Die-Feld umfasst; und Bohren eines oder mehrerer Vias in den ersten und zweiten rekonstituierten Die-Felder, wobei die eine oder die mehreren Vias innerhalb der Ränder der Vielzahl funktionsfähiger Dies liegen, und die eine oder mehreren Vias sich zwischen dem ersten und zweiten rekonstituierten Die-Feld erstrecken.
  15. Verfahren nach Anspruch 14, wobei das Verkoppeln des ersten rekonstituierten Die-Feldes an das zweite rekonstituierte Die-Feld ein Ausrichten der Vielzahlen funktionsfähiger Dies des ersten und zweiten rekonstituierten Die-Feldes beinhaltet.
  16. Verfahren nach Anspruch 14, das ein Trennen des ersten und zweiten rekonstituierten Die-Feldes In eine Vielzahl von mehrschichtigen Gehäusen umfasst, wobei jedes der mehrschichtigen Gehäuse folgendes beinhaltet: mindestens zwei Dies der Vielzahl funktionsfähiger Dies des ersten und zweiten rekonstituierten Die-Felds, und mindestens eine Durchkontaktierung der einen oder mehreren Vias.
  17. Verfahren nach Anspruch 14, wobei das Bohren einer oder mehrerer Vias In dem verkoppelten ersten und zweiten rekonstituierten Die-Feld ein Bohren einer oder mehrerer Vias durch die Ränder der Vielzahl funktionsfähiger Dies beinhaltet.
  18. Verfahren nach Anspruch 14, das ein Befüllen der einen oder mehreren Vias mit einem leitfähigen Material umfasst, um das erste und zweite rekonstituierte Die-Feld zu verkoppeln.
  19. Verfahren nach Anspruch 12, wobei das Bilden von mindestens des ersten rekonstituierten Die-Feldes ein Bilden einer oder mehrerer Umverdrahtungsebenen von Leiterbahnen über die Vielzahl funktionsfähiger Dies und die entsprechenden Ränder beinhaltet, wobei die eine oder mehreren Vias mit den Leiterbahnen an den Ränder verbunden sind.
  20. Verfahren nach Anspruch 12, wobei das Formen (808) des Harzes um die Vielzahl der funktionsfähigen Dies ein Formen des Harzes um jede der einen oder mehreren gestaffelten Die-Schichten beinhaltet.
  21. Ein gestapeltes Halbleiterbauelement (900) umfassend: einen ersten Die (102); einen zweiten, über dem ersten Die gestapelten Die (102), wobei der zweite Die im Verhältnis zum ersten Die versetzt ist, und der zweite Die mindestens ein freigelegtes Bondpad (905) entsprechend der Versetzung beinhaltet, Ränder (904), die sich seitlich weg von dem ersten und zweiten Die erstrecken; Eine erste Umverdrahtungsebene (910), die sich über den ersten Die und die Kante des ersten Dies erstreckt; ein oder mehrere Vias (912), die durch mindestens eine der entsprechenden Ränder verlaufen, wobei die eine oder mehreren Vias zur kommunikativen Verbindung des ersten und zweiten Dies dienen; und eine zweite Umverdrahtungsebene, die sich über den zweiten Die und den Rand des zweiten Dies erstreckt.
  22. Gestapeltes Halbleiterbauelement nach Anspruch 21, wobei die entsprechenden Ränder (904) geformte Harzränder sind, die jeweils um den ersten und zweiten Die (102) geformt sind, die eine oder mehreren Vias (912) dehnen sich durch mindestens einer der geformten Harzränder aus.
  23. Gestapeltes Halbleiterbauelement nach Anspruch 21, wobei die eine oder die mehreren Vias (912) seitlich von dem ersten und zweiten Die (102) beabstandet sind.
  24. Gestapeltes Halbleiterbauelement nach Anspruch 21, wobei die erste und zweite Umverdrahtungsebene eine ausgefächerte Konfiguration von Leiterbahnen darstellen, die sich oberhalb und über die jeweiligen Anschlussflächen des ersten und zweiten Dies (102) hinaus erstreckt, und wobei die eine oder mehreren Vias (912) mit der ersten und zweiten Umverdrahtungsebene kommunikativ verbunden sind.
  25. Gestapeltes Halbleiterbauelement nach Anspruch 21, wobei die Vias (912) gebohrte Vias sind, die nach dem Stapeln des zweiten Dies (102) über den ersten Die (102) in mindestens einer der jeweiligen Ränder gebildet werden.
  26. Gestapeltes Halbleiterbauelement nach Anspruch 21, umfassend eine Vielzahl von Dies (102), welche die ersten und zweiten Dies (102) beinhaltet, und deren Ränder (904) sich seitlich von jeder Vielzahl von Dies weg erstrecken, und die Vielzahl von Dies sich in einer gestapelten Konfiguration befindet, und die eine oder mehreren Vias (912) sich durch mindestens zwei der entsprechenden Ränder der Vielzahl von Dies hindurch erstrecken.
  27. Gestapeltes Halbleiterbauelement nach Anspruch 21, wobei die eine oder die mehreren Vias (912) sich durch die Kante des ersten Dies (102) auf mindestens ein freigelegtes Bondpad (905) des zweiten Dies (102) ausdehnt.
  28. Ein gestapeltes Halbleiterbauelement (900) umfassend: einen ersten Die (102); einen zweiten, über dem ersten Die gestapelten Die (102), wobei der zweite Die im Verhältnis zum ersten Die versetzt ist, und der zweite Die mindestens ein freigelegtes Bondpad (905) entsprechend der Versetzung beinhaltet, Ränder (904), die sich seitlich weg von dem ersten und zweiten Die erstrecken; eine erste Umverdrahtungsebene, die sich über den ersten Die und die Kante des ersten Dies erstreckt; und ein oder mehrere Vias (912), die durch mindestens eine der entsprechenden Ränder verlaufen, wobei die eine oder mehreren Vias zur kommunikativen Verbindung des ersten und zweiten Dies dienen, wobei dielektrische Teile über jedes der ersten und zweiten Dies geformt sind, wobei die dielektrischen Teile die eine oder mehreren Ränder beinhalten und die eine oder mehreren Vias sich durch die dielektrischen Teile hindurch erstrecken.
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