KR20160039248A - 적층된 반도체 디바이스를 상호연결하는 방법 - Google Patents

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Abstract

반도체 디바이스(100)를 제조하는 방법은 제1 및 제2 다이(104, 106) 상에 림(108)을 형성하는 단계를 포함한다. 림(108)은 제1 및 제2 다이(104, 106)에서부터 측방향으로 연장된다. 제2 다이(106)는 제1 다이(104) 위에 적층되고, 하나 이상의 비아(112)는 적층 후 림(108)을 통해 드릴링된다. 반도체 디바이스(100)는 각각의 제1 및 제2 다이(104, 106) 중 적어도 하나 및 대응하는 림(108) 위에 연장되는 재분배층(202)을 포함한다. 하나 이상의 비아(112)는 대응하는 림(108)을 통해 연장되고, 하나 이상의 비아(112)는 림(108)을 통해 제1 및 제2 다이(104, 106)과 통한다.

Description

적층된 반도체 디바이스를 상호연결하는 방법{METHOD FOR INTERCONNECTING STACKED SEMICONDUCTOR DEVICES}
본 문서에 기술된 실시예들은 일반적으로 마이크로전자 디바이스에서 다층(multi-layer) 제조 및 전기적 상호연결에 관련된다.
다층 반도체 디바이스는 복수의 다이(그것들 사이에 연장되는 전기적 연결과 피착되고(adhered) 적층됨(stacked))를 포함한다. 하나의 예에서, 적층된 디바이스는 내부에 복수의 다이를 포함하는 둘 이상의 웨이퍼(이들은 그 둘 이상의 웨이퍼 사이의 인터페이스에서 함께 커플링됨(coupled))로부터 형성된다. 커플링된 웨이퍼는 다이싱되고(diced) 와이어 본딩되어(wire bonded) 복수의 디바이스를 형성한다.
몇몇 예에서, 웨이퍼의 다이 중 몇몇(가령, 다이 내의 칩)은 결함이 있고 사용이 불가하다. 이들 결함 있는 다이는 웨이퍼 사이를 커플링하는 것 때문에 다층화된(multi-layered) 반도체 디바이스 내에 여전히 포함되고 그 결과적인 디바이스 역시, 디바이스 내의 다른 다이 중 다수가 그와 달리 온전히 사용가능한 경우라도 결함이 있고 사용이 불가하다. 따라서, 웨이퍼 기반 제조는 사용가능한 다층 디바이스의 전체적인 수율을 감소시킨다.
다른 예에서, 다층화된 반도체 디바이스 내의 다이 사이의 상호연결이 여러 층 사이의 와이어본딩을 통해 제공된다. 예를 들면, 둘 이상의 반도체 다이가 기판 상에 적층되고(가령, 피착되고) 전기적 와이어가 반도체 다이의 와이어 본드 패드(wire bond pad)를 따라 기판으로 연장된다. 기판 상에는 전기적 상호연결이 기판의 다른 측면 상의 볼 그리드 어레이(ball grid array)로 또한 라우팅된다(routed). 적층된 반도체 다이는 다이 및 전기적 와이어 양자 모두를 보호하도록 몰딩된다(molded). 전기적 와이어는 다층화된 디바이스의 둘 이상의 층 사이의 간접적인 커플링을 제공한다. 본드 와이어들로 층들 중 둘 이상 사이를 간접적 커플링하는 것은 데이터 및 전력 송신(가령, 데이터 송신의 속도 및 대응하는 성능)을 제한한다. 추가적으로, 적층된 다이 위에서의 기판 및 몰드 캡(mold cap)의 도입은 다층화된 디바이스의 높이(z 높이)를 증가시킨다.
이들 및 다른 기술적 난제를 다루는 개선된 다층 제조 기법 및 층들 사이의 더 빠른 상호연결 기법이 바람직하다.
도 1은 다이로부터 측방향으로(laterally) 연장되는 림(rim)을 통해 연장되는 비아(via)를 포함하는 다층화된 반도체 디바이스의 횡단면도이다.
도 2는 도 1의 다층화된 반도체 디바이스의 상세화된 횡단면도이다.
도 3은 다층화된 반도체 디바이스를 제조하는 방법의 하나의 예를 도시하는 공정 흐름도이다.
도 4는 반도체 디바이스의 높이에서의 차이를 도시하는 표이다.
도 5는 다층화된 반도체 디바이스를 제조하는 방법의 하나의 예를 도시하는 흐름도이다.
도 6은 와이어 본딩을 포함하는 반도체 디바이스와 측방향의 림 내의 비아를 포함하는 반도체 디바이스의 Z 높이를 비교하는 표이다.
도 7은 다층화된 반도체 디바이스를 제조하는 방법의 다른 예를 도시하는 블록도이다.
도 8은 다층화된 반도체 디바이스를 제조하는 방법의 또 다른 예를 도시하는 블록도이다.
도 9는 하나 이상의 측방향 림을 통해 연장되는 비아를 포함하는 다층화된 반도체 디바이스의 다른 예의 횡단면도이다.
도 10은 다층화된 반도체 디바이스를 제조하는 방법의 다른 예를 도시하는 흐름도이다.
도 11은 개시의 몇몇 실시예에 따른 전자 시스템의 개략도이다.
이하의 설명 및 도면은 특정 실시예를 충분히 보여주어 당업자로 하여금 그것들을 실시할 수 있게 한다. 다른 실시예는 구조적, 논리적, 전기적, 공정 및 다른 변경을 포함할 수 있다. 몇몇 실시예의 부분 및 특징은 다른 실시예의 그것에 포함되거나 그것으로 대체될 수 있다. 청구항에 개진된 실시예는 그 청구항의 모든 이용가능한 균등물을 망라한다.
도 1은 복수의 다이(102)를 포함하는 반도체 디바이스(100)의 하나의 예를 도시한다. 예를 들면 도 1에 도시된 바와 같이 반도체 디바이스(100)는 적어도 제1 다이 및 제2 다이(104, 106)를 포함한다. 도시된 바와 같이 제1 및 제2 다이(104, 106)는 각각의 다이의 상위의(upper) 표면 및 하위의(lower) 표면을 따라 커플링된다. 도 1에 또한 도시된 바와 같이, 반도체 디바이스(100)는, 예를 들면 다이들(102) 각각으로부터 림 측방향 연장(rim lateral extension)(110) 치수에 따라, 측방향으로 연장되는 하나 이상의 림(108)을 포함한다. 일례에서, 제1 및 제2 다이들(104, 106)에 대해서 도시된 바와 같이 각각의 림(108)은 제1 및 제2 다이들(104, 106)의 대응하는 에지(edge)들에서부터 측방향으로 연장된다.
하나의 예에서, 림(108)은 제1 및 제2 다이들(104, 106) 둘레에 몰딩하여서 내부의 다이들을 보호하도록 구성된 유전체 몰딩 컴파운드(dielectric molding compound)와 같은 폴리머(polymer) 재료로 조성되나(constructed) 이에 한정되지 않는다. 다른 예에서, 제1 및 제2 다이들(104, 106)은 림(108)에서 사용된 몰딩 컴파운드보다 더 강성인(harder) 재료로 조성되나 이에 한정되지 않는다. 예를 들면, 제1 및 제2 다이들(104, 106)은 실리콘(silicon)으로 구성된다. 다른 예에서, 림들(108)은 반도체 디바이스(100)의 제1 및 제2 다이들(104, 106)을 보호하도록 구성된 더 연성인(softer) 폴리머(가령, 더 낮은 탄성 계수)로 조성된다. 림들(108)의 더 연성인 폴리머는 본 문서에 기술된 바와 같이 관통하여 절삭하기(cut through)(가령, 레이저 드릴링하기(laser drill), 기계적으로 드릴링하기(mechanically drill), FIB 제거, 에칭하기(etch) 또는 유사한 것)가 더 용이하다.
다시 도 1을 참조하면, 도시된 바와 같이 복수의 비아(112)가 다이들(102) 중 하나 이상을 통해 연장된다. 본 문서에 기술될 바와 같이, 도전성(conductive) 비아들(112)은 반도체 디바이스(100)의 표면을 따라 배치된 볼 그리드 어레이(114), 랜드 그리드 어레이(land grid array), 핀 그리드 어레이(pin grid array) 또는 유사한 것을 포함하나 이에 한정되지 않는 외부의 회로망뿐만 아니라 다이들(102) 각각 사이의 통신(communication) 및 데이터 전송(data transfer)을 가능케 한다. 도 1의 횡단면도에 도시된 바와 같이, 복수의 비아(112)는 제1 및 제2 다이들(104, 106)이 아니라 림들(108)을 통해 형성된다. 본 문서에 기술될 바와 같이, 비아들(112)은 하나의 예에서 도 1에 도시된 구성으로의 다이들(102)의 적층 후에 형성된다. 예를 들면, 비아들(112)은 가령 하나 이상의 기계적, 화학적(리소그래피(lithography)), 또는 레이저 드릴링 방법으로 림들(108) 내에 드릴링된다(drilled).
추가로 본 문서에 기술될 바와 같이, 하나의 예에서 다이들(102) 각각은 재분배층(redistribution layer), 예를 들면 다이들(102) 각각에 인접하여 제공되는 패턴화된 일련의 도전성 트레이스들(a patterned series of conductive traces)을 포함한다. 재분배층은 다이들(102)의 풋프린트(footprint) 위에, 그리고 림들(108) 내로 연장된다. 재분배층을 따라 형성된 도전성 트레이스들은 비아들(112)과의 커플링을 위해 구성된다. 따라서 반도체 디바이스(100)의 다이들(102) 각각은 다른 다이들(102) 중 하나 이상과, 그리고 옵션으로는 볼 그리드 어레이(114)와 비아들(112)을 통해 통할(communicate) 수 있다. 볼 그리드 어레이가 있는 기저 기판(underlying substrate), 그리고 (프리 와이어(free wire)를 캡슐화하는(encapsulate) 크기로 된) 몰드 캡 내에 커버된(covered) 하나 이상의 다이와의 와이어 본딩에 의해 제공되는 기타 간접적인 커플링과는 대조적으로, 다이들(102) 각각 및 내부의 대응하는 비아들(112)을 위해 림들(108)을 제공함으로써 다이들(102) 중 하나 이상 및 볼 그리드 어레이(114) 사이의 직접적인 커플링이 성취된다. 말하자면, 하나의 예에서 (가령, 림 측방향 연장(110)의 치수에 따라) 복수의 다이(102)로부터 연장되는 림들(108)은 반도체 디바이스(100)의 다이들(102) 사이의 직접적인 통신을 가능케 하는 내부의 복수의 비아(112)를 조밀하게(compactly) 수용하기 위한 메커니즘을, 만일 그렇지 않다면 그러한 통신을 제공하기 위해 기판 및 복수의 다이(102)의 와이어 본드 위에 놓이는(overlying) 몰딩된 캡(molded cap) 또는 유사한 것을 요구하지 않고, 제공한다. 따라서, 반도체 디바이스(100)의 높이(가령, Z 높이)는, 와이어 본딩으로 상호연결되고 이후 몰딩된 캡 내에 캡슐화된 복수의 다이를 포함하고 기저 기판을 갖는 반도체 디바이스의 높이보다 실질적으로 더 작다. 예를 들면, 몇몇 예에서, 림들(108) 내에 제공되는 비아들(112)을 갖는 반도체 디바이스(100)를 위한 Z 높이 절감(saving)들은 엇비슷한 와이어 본딩된 디바이스에 비해 0.2 mm에 근접할 수 있다. 다시 도 1을 참조하면, 추가로 도시된 바와 같이 하나의 예에서 반도체 디바이스(100)는 다이들(102) 중 하나 이상을 따라 제공되는 복수의 솔더(solder) 볼(116)을 포함하는 볼 그리드 어레이(114)를 포함한다. 도 1에 도시된 예에서, 제1 다이(104)(가령, 본 문서에 기술된 제1 다이(104)의 재분배층)는 솔더 볼(116)과 직접적으로 커플링된다. 따라서, 비아들(112)을 통한 다이들(102) 각각을 위한 데이터 전송은 제1 다이(104)와 다른 다이들(102) 중 임의의 것에 비아들(112)을 통해 대응하여 송신된다. 볼 그리드 어레이(114) 내에 제공되는 솔더 볼들(116)은 반도체 디바이스(100)로의 및 반도체 디바이스(100)로부터의 입력 및 출력을 제공하면서 동시에 만일 그렇지 않다면 반도체 디바이스로부터 정보를 수신하고 정보를 송신하기 위해 복수의 다이(102)의 기저에 있는(underlying) 기판의 필요성을 방지한다. 말하자면, 볼 그리드 어레이(114)를 제1 다이(104)의 재분배 층에 직접적으로 커플링함으로써 만일 그렇지 않다면 몇몇 반도체 디바이스와 함께 사용되는 기판은 도 1에 도시된 반도체 디바이스(100)에 있어서 필요로 되지 않으며 이로써 추가적인 공사이 절감을 실현하고 더욱 조밀한 디바이스를 제공한다. 제1 다이(104)를 따라 직접적으로 커플링된 볼 그리드 어레이(114)와 더불어 림들(108)을 통해 복수의 비아(112)를 제공함으로써 반도체 디바이스(100) 내의(그리고 그것으로의 및 그것으로부터의) 고속 송신이 가능하게 되면서 동시에 반도체 디바이스(100)의 전체적인 높이가 최소화된다.
이제 도 2를 참조하면, 도 1에 이전에 도시된 반도체 디바이스(100)의 더욱 상세화된 횡단면도가 제공된다. 도 2의 상세도에서, 복수의 다이(102)가 적층된 구성(stacked configuration)으로 다시 도시되고 다이들(102) 각각은 측방향으로, 예를 들면 다이들(102)로부터 림 측방향 연장(110)을 따라, 연장되는 대응하는 림(108)을 포함한다. 하나의 예에서, 다이들(102) 각각은 본 문서에 기술된 바와 같이 각각의 다이(102), 림(108) 및 재분배층(202)을 (그리고 옵션으로는 몰딩 컴파운드(molding compound)(200)를) 포함하는 다이 어셈블리(die assembly)(201)의 일부이다.
도 2에 도시된 바와 같이, 비아(112) 또는 복수의 비아가 림(108)을 통해 제공되고 다이들(102) 사이에 연속적으로 연장된다. 다른 예에서 비아들(112) 중 하나 이상은 림들(108) 중 하나 이상을 통해 연장되어 반도체 디바이스(100)의 둘 이상의 다이(102) 사이에 또는 다이(102) 및 볼 그리드 어레이 사이에 (재분배층(202)을 통해) 통신을 제공한다. 말하자면, 림들(108) 내에 제공되는 비아들(112)은 부분적으로 또는 온전하게 다이 어셈블리들(201)의 적층을 거쳐 연장된다. 림들(108)을 통해 제공되는 다른 비아들(112)은 림들(108) 중 둘 이상을 통해 연장되어 이에 따라 적층된 반도체 디바이스(100)의 다이들(102) 중 둘 이상 사이의 통신을 제공한다. 비아들(112)은 하나의 예에서 림들(108)의 양 측면 모두, 예를 들면 반도체 디바이스(100)의 상위의 표면(203) 및 하부 표면(205)으로부터 드릴링된다. 다른 예에서, 복수의 비아(112)는 반도체 디바이스의 하나 또는 양 측면 모두(203, 205)로부터 드릴링된다. 다른 예에서, 비아들(112)은 적층 후에 드릴링된다. 따라서, 비아들(112)은 이전에 적층된 다이들(102)을 통해 더욱 용이하게 정렬된다. 드릴링은 다수의 별도인 비아들의 형성 및 비아들의 추후의 적층 및 정렬(가령, 다이들)이 아니라 단일 단계 내에서 비아들의 형성을 통합하는 단일의 효율적인 동작으로 수행된다.
전술된 바와 같이, 다이 어셈블리(201) 각각은 다이(102)는 물론 다이(102)에 인접하여 형성된 재분배층(202)을 포함한다. 도시된 바와 같이, 재분배층(202)은 풋프린트(가령, 다이(102)의 측방향 풋프린트)를 넘어 연장되고 림(108) 내로 연장된다. 예를 들면, 하나의 예에서 다이(102)는 몰딩 컴파운드(200) 내에, 예를 들면 본 문서에 기술된 바와 같이 패널 프레임(panel frame) 내에 캡슐화된다. 일단 패널 프레임 내에 수용되면 몰딩 컴파운드(200)는 패널 프레임에 도입되고 다이들(102) 각각의 둘레에서 굳어진다(harden). 다이들(102) 각각을 따라 재분배층(202)의 도전성 트레이스를 제공하는 데에 패턴화(patterning) 기법이 사용된다. 예를 들면 도 2에 도시된 바와 같이, 재분배층(202)은 이에 따라 복수의 다이(102)로부터 측방향으로 다이 어셈블리(201) 각각의 복수의 림(108) 위에 그리고 이를 가로질러 연장된다. 재분배층(202)은 이로써 (가령, 비아들(112)에 의해서) 볼 그리드 어레이(114)뿐만 아니라 반도체 디바이스(100) 내의 다른 다이들과 다이들(102) 각각의 분배된 상호연결(distributed interconnection)을 가능케 하는 "팬 아웃"(fan-out) 구성을 제공한다. 추가적으로, 팬 아웃된 재분배층(202)은 림들(108)을 통해 제공되는 복수의 비아(112)와 협동하여 이에 따라 반도체 디바이스(100)의 전체적인 높이를 최소화하면서 동시에 다이들(102) 각각 사이의 직접적 연결 및 제1 다이(104)의 기저에 있는 볼 그리드 어레이(114)로의 대응하는 직접적 연결을 제공한다. 재분배층은 또 비아들(112)을 거쳐서 상호연결되는 다이들로부터 측방향으로 연장되는 도전성 트레이스들을 제공한다. 환언하면, 비아들(108) 및 재분배층들(202)은 (가령, 만일 그렇지 않으면 프리 와이어를 캡슐화하는 데 사용되는) 더 큰 몰드 캡을 요구하지 않고 림들(108) 내에 하우징된(housed) 상호연결들을 제공한다.
도 2에 또한 도시된 바와 같이, 몰딩 컴파운드(200)(가령, 대응하는 폴리머를 형성하는 유전체 레진(resin))는 측방향으로 그리고 복수의 다이(102)의 상부 위에 다이들의 적층 전에 제공된다. 다른 예에서, 몰딩 컴파운드(200)는 다이들(102) 각각의 상위의 표면을 따라서가 아니라 복수의 다이(102)의 측면에 제공된다. 몰딩 컴파운드(200)는 측방향으로 연장되어 다이들(102)에 대해 림 측방향 연장(110)을 갖는 림들(108)을 형성한다. 앞서 기술된 바와 같이, (웨이퍼 또는 패널 구성을 갖는 평평한 패널(flat panel) 내에서 본 문서에서 기술된 바와 같은) 복수의 다이(102)의 몰딩 후에 복수의 다이(102)가 패널로부터 절삭되고, 그것들의 동작가능성(operability)이 테스트되며 이후 도 2에 도시된 구성(예를 들면 반도체 디바이스(100)의 적층된 구성)으로 적층된다. 다른 예에서, 복수의 다이는 원래의 실리콘 웨이퍼로부터의 개별화(singulation) 및 재구성된 다이 패널(reconstituted dice panel)의 형성(본 문서에 기술됨) 전에 테스트된다.
다이들(102) 각각은 다이 어셈블리(201) 각각 사이에 제공되는 접착제(adhesive)(204) 또는 다른 본딩 물질(bonding substance)의 층으로 서로 커플링된다. 도 2에 도시된 바와 같이, 접착제(204)는 다이들(102) 각각을 정렬하고 다이들(102)을 정렬된 구성(aligned configuration)으로 유지한다. 다이들(102)의 적층 후, 하나의 예에서 복수의 비아(112)는 반도체 디바이스(100)를 통해 드릴링되어 이로써 다이 어셈블리들(201) 각각의 재분배층들(202)에 의해서 다이들(102) 각각 사이의 상호연결들을 제공한다.
다른 예에서, 비아들(112)은 도 2에 도시된 구성 내의 다이 어셈블리들의 적층 전에 다이 어셈블리들(201) 각각 내에 별도로 형성된다. 따라서, 비아들(112)은 적층 과정 동안에 정렬되어 이에 따라 다이 어셈블리(201) 각각(과 볼 그리드 어레이(114)) 사이의 통신을 하게 한다. 하나의 예에서, 비아들(112)은 다이들(102)을 볼 그리드 어레이(114)와 연결할 뿐만 아니라 반도체 디바이스(100)의 다이들(102) 각각을 상호연결하기 위해 증착된(deposited) 증기에 의해 스퍼터링되거나(sputtered) 제공되는, 구리 또는 유사한 것과 같은 도전성 재료로 채워진다.
도 2를 역시 참조하면, 본 문서에서 이전에 기술된 바와 같이 비아들(112) 각각은 림들(108) 내에 도시되고 다이들(102) 각각에 대해 측방향으로 이격된다. 말하자면, 다이들(102)은 측방향으로 연장되는 림들(108)을 통해 제공되는 도전성 비아들(112)에 의해서 상호연결된다. 다이 어셈블리들(201) 각각의 측방향 부분들에서 다이들(102) 사이의 상호연결들을 제공함으로써 볼 그리드 어레이(114)뿐만 아니라 다이들(102) 각각 사이의 연결들은 비아들(112)로, 게다가 다이들(102) 각각으로부터 팬 아웃된 재분배층들(202)(가령, 측방향 림들(108))로 통합된다. 따라서, 적층된 다이들 밑에 제공되는 도전성 기판과, 기저 기판 및 다이들 각각 사이의 와이어 본드뿐만 아니라 다이들을 캡슐화하고 보호하기 위해 제공되는 몰드 캡과 같은 다른 반도체 디바이스의 컴포넌트는 이에 따라 회피된다. 대신, 반도체 디바이스(100)에 있어서 다이들(102) 각각은 측방향으로 연장되는 림(108)을 재분배층(202)에, 게다가 공사이를 측방향으로 배치된 비아들(112)에 제공하도록 몰딩 컴파운드로 몰딩된다. 따라서, 반도체 디바이스(100)의 수직 높이 또는 Z 높이는 와이어 본드 및 기저 기판(은 물론 와이어 본드의 상부 위의 대응하는 몰딩 캡)을 사용하는 반도체 디바이스의 다른 구성의 Z 높이에 비해 최소화된다.
추가적으로, 비아들(112)이 림들(108)을 통해 제공되기 때문에 비아들(112)은 반도체 디바이스(100) 내에 더욱 용이하게 형성된다. 예를 들면, 적어도 몇몇 예에서 비아들은 다이들(102)의 실리콘을 통해 제공된다. 실리콘은 잘 부러지고 더 강성이기(가령, 더 큰 탄성 계수를 갖기) 때문에 관통하여 드릴링하기(drill through)가 더 힘들다. 그러나, 반도체 디바이스(100)의 몰딩 컴파운드(200)에서 사용되는 폴리머는 비아들(112) 각각의 손쉬운 드릴링을 위해 (실리콘에 비해) 더 연성인 재료를 제공한다. 림들(108)의 더 연성인 재료는 이에 따라 비아들(112)이 반도체 디바이스(100) 내에 용이하게 형성되게끔 하고 따라서 도전성 재료가 비아들(112) 내에 용이하게 증착되어 다이 어셈블리들(201)의 대응하는 다이들(102)의 재분배층들(202) 각각을 상호연결한다. 유사하게, 비아들(112)이 림들(108)의 몰딩 컴파운드를 통해 용이하게 형성되기 때문에 예를 들면 다이들(102)의 적층된 구성의 형성 전 또는 후 반도체 디바이스(100)에 대한 손상이 이로써 최소화된다. 반대로, 다이 내에서의 반도체에 대한 깎임(chipping) 또는 손상은 위험요인이므로 실리콘 다이들 중 하나 이상의 실리콘 다이의 실리콘을 통한 드릴링은 문제가 있다. 몰딩 컴파운드(200)의 하나의 예는 패키징 요구사항을 충족시키기 위해 림(108)의 속성(가령, 반도체 디바이스(100)의 패키지)을 조절하도록 구성된 하나 이상의 첨가제(additive)를 포함하는 에폭시 레진(epoxy resin)을 포함하나, 이에 한정되지 않는다. 예를 들면, 에폭시 레진은 탄성 계수, 열 팽창의 계수, 경화 온도(curing temperature), 경화 시사이(curing time), 유리 전이 온도(glass transition temperature), 열 전도율(thermal conductivity) 및 유사한 것 중 하나 이상을 조절하기 위한 첨가제를 포함한다.
도 3은 도 1 및 도 2에 도시된 반도체 디바이스(100)와 같은 반도체 디바이스의 제조를 위한 공정의 하나의 예의 일련의 개략도의 공정 흐름도를 도시한다. 제1 스테이지(301)에서 복수의 다이(302)가 모놀리식(monolithic) 반도체 웨이퍼(300) 내에 도시된다. 예를 들면, 복수의 다이(302)는 앞서 알려진 바와 같은 실리콘 웨이퍼 내에 (웨이퍼의 마스킹(masking) 및 에칭(etching)에 의해서) 형성된다. 실리콘 웨이퍼(300) 내의 다이들(302)은 다이들 중 어느 것들이 동작가능한지(제조 또는 성능 오류 없는 동작 다이들(operational dice))를 판정하기 위해 검사된다(probed). 반도체 웨이퍼(300)는 개별화되어(singulated) 이에 따라 다이들(302) 각각을 분리한다. 옵션으로, 다이들(302)은 개별화 후에 검사되고 이후에 분리된다.
동작 다이들(306)은 다이들(302) 중 나머지로부터 분리되고 스테이지(303)에서 동작 다이들(306)은 패널 프레임(304) 내에 배치된다. 도 3에 도시된 바와 같이, 하나의 예에서 패널 프레임(304)은 스테이지(301)에 도시된 반도체 웨이퍼(300)와 실질적으로 유사한 구성을 갖는다. 본 문서에 기술된 바와 같이 다른 예에서 패널 프레임(304)은 다른 형상(예를 들면 정사각형 또는 직사각형)을 갖는다. 복수의 동작 다이(306)는 패널 프레임(304) 내에 맞춰지고(fit) 재구성된 다이 패널(308)이 형성된다. 예를 들면, 유전체 폴리머로 경화되는 레진 또는 유사한 것과 같은 몰딩 컴파운드가 패널 프레임(304)에 제공된다. 몰딩 컴파운드는 동작 다이들(306) 각각의 둘레에서 굳어져 이에 따라 (다이들(102)은 물론 대응하는 림들(108)을 포함하는) 도 2에 도시된 별도의 다이 어셈블리들(201)을 형성한다. 스테이지(303)에 도시된 구성에서 재구성된 다이 패널(308)은 예를 들면 본 문서에 앞서 기술된 반도체 디바이스(100) 중 하나 이상을 형성하도록 적층을 위한 준비가 되어 있다.
다른 예에서, 재구성된 다이 패널을 형성한 후(가령, 동작 다이들(306)의 몰딩 후) 다이들(306) 각각을 위한 재분배층들(202)이 형성된다. 예를 들면, 몰딩 컴파운드(200) 및 다이들(306) 상에 재분배층들(202)의 도전성 트레이스들을 에칭하는 데에 제조 및 리소그래피가 사용된다. 앞서 기술된 바와 같이, 재분배층들(202)은 림들(108)뿐만 아니라 동작 다이들(306)의 풋프린트 위에 연장되어 구성된 팬 아웃된 것을 가진다(가령, 도 2 참조).
이제 스테이지(305)를 참조하면 재구성된 다이 패널(308)은 복수의 다이 패널(dice panel)들(310) 각각이 적층된 분해된 구성(exploded configuration)으로 도시된다. 도시된 바와 같이, 복수의 재구성된 다이 패널(310) 각각의 동작 다이(306)는 실질적으로 유사한 구성으로 도시되고 이에 따라 재구성된 다이 패널들(310) 각각 사이에 정렬된다. 즉, 예를 들면 제1 및 제2 재구성된 다이 패널들(312, 314)을 포함하는 다이 패널들(310) 각각의 동작 다이들(306)이 정렬되어 이에 따라 공정의 후기 단계에서 적층된 다이들의 분리(개별화) 시에 적층된 반도체 디바이스를 제공한다. 앞서 기술된 바와 같이, 내부의 다이들의 정렬을 포함하여 복수의 재구성된 다이 패널(310) 사이의 커플링이 유지되게끔 하기 위해 하나의 예에서는 접착제(204)가 복수의 재구성된 다이 패널(310) 각각 사이에 적용된다.
스테이지(307)에서 복수의 비아(112)는 적층된 복수의 재구성된 다이 패널(310) 내에 형성된다. 예를 들면, 스테이지(307)에서 도시된 바와 같이 적층된 패널 어셈블리(316)는 적층되고 피착된 구성으로 된 복수의 재구성된 다이 패널(310)을 포함한다. 따라서, 패널들(310)의 (동작 다이들(306)에 대응하는) 복수의 다이(102)는 도 1 및 도 2에 도시된 디바이스(100)의 배열에 대응하는 구성으로 정렬된다. 비아들(112)은 다이들(102)(도 3에 도시된 306) 각각에서부터 측방향으로 연장되는 (도 2에 도시된 재분배층들(202)을 포함하는) 림들(108) 내에 형성된다.
하나의 예에서, 비아들(112)은, 예를 들면 각각의 다이들(102) 중 각 다이의 림들(108)을 통한 드릴링을 포함하는 일괄 공정(batch process)으로 형성된다. 말하자면, 적층된 패널 어셈블리(316)에서 (개별화 전에) 복수의 비아(112)는 적층된 패널 어셈블리(316)를 통해 드릴링되어 이에 따라 단일 제조 스테이지에서 반도체 디바이스들 각각 내에서의 비아들(112)의 신속한 형성을 가능하게 한다. 또 다른 예에서, 적층된 패널 어셈블리(316)는 복수의 반도체 디바이스(100)로 개별화된다. 복수의 분리된 반도체 디바이스(100)는 그 후에 별도로 드릴링되어 림들(108)을 통해 연장되는 비아들(112)을 형성한다. 비아들(112)의 형성 후에 구리와 같은 도전성 재료가 비아들(112)의 채널들 내에 스퍼터링되거나 기상 증착되어(vapor deposited) 다이들(306)을 (가령, 림들(108)의 재분배층들(202)을 통해) 전기적으로 커플링한다.
스테이지(309)에서 도시된 바와 같이 (도 1 및 도 2에도 도시된) 볼 그리드 어레이(114)가 또한 제공된다. 스테이지(307)와 유사한 방식으로, 하나의 예에서 반도체 디바이스(100) 각각을 위한 볼 그리드 어레이(114)는 반도체 디바이스를 따라 형성되되 스테이지(307)에서 도시된 적층된 패널 어셈블리(316) 내에 여전히 유지된다. 옵션으로 볼 그리드 어레이(114)는 반도체 디바이스(100)를 따라 개별화 후에, 예를 들면 스테이지(309)에 도시된 반도체 디바이스(100) 내에 형성된다.
다시 스테이지(309)를 참조하면, 완성된 반도체 디바이스(100)는 적층된 다이들(102) 및 비아들(112)(림들(108)을 통해 연장됨)과 함께 도시된다. 볼 그리드 어레이(114)는 또한, 예를 들면 (도 2에 도시된 바와 같이) 제1 다이(104)와 연관된 재분배층과 커플링된, 반도체 디바이스(100)의 하부층(bottom layer) 상에 도시된다.
도 3에 도시된 공정은 도 1 및 도 2에 도시된 디바이스와 같은 복수의 반도체 디바이스(100)를 개략적으로 제공한다. 패널 프레임(304) 각각 및 대응하는 재구성된 다이 패널(310)은 오직 동작 다이들(306)을 포함하기 때문에 하나 이상의 손상된 또는 흠 있는 다이(102)를 포함하는 반도체 디바이스(100)가 실질적으로 방지된다. 즉, 스테이지(305)를 다시 참조하면, 복수의 재구성된 다이 패널(310) 각각 내에 포함된 동작 다이들(306) 각각은 이전에 테스트되고 동작되는 것으로 알려져 있다. 따라서, 적층된 패널 어셈블리(316)로부터 생성된 반도체 디바이스(100)는 이에 따르면 동작되는 것이다. 도면에 도시된 공정은, 예를 들면 내부에 동작 반도체, 흠 있는 반도체 및 손상된 반도체를 갖는 모놀리식 반도체 웨이퍼를 사용하여, 선행 제조 기법에 비해 흠 있거나 손상된 반도체의 포함을 최소화하거나 방지한다. 이전의 제조 기법에서 흠 있거나 손상된 반도체는 완성된 디바이스 내에 포함되어 만일 그렇지 않다면 쓸 만한 디바이스 전체의 처분을 초래한다. 환언하면, 본 문서에 기술된 공정으로써 하나 이상의(가령, 복수의) 흠 있거나 손상된 다이(302)(만일 그렇지 않다면 반도체 웨이퍼(300) 중 하나 이상 내에 제공됨)는, 앞서 논의된 바와 같이 제조된, 만일 그렇지 않다면 온전히 동작되는 반도체 디바이스(100) 내에 들어가지 않는다.
따라서, 반도체 디바이스(100)의 수율은 동작 다이 및 흠 있거나 손상된 다이를 포함하는 전 반도체 웨이퍼(300)를 사용하는 다른 공정들보다 실질적으로 더 높다. 높은 수율에 더하여 예를 들면 림들(108)을 통한 비아들(112)의 제공은, 만일 그렇지 않다면 와이어 본딩된 반도체 디바이스에 필요한 더 큰 몰드 캡 및 기판을 요구하지 않고 다이들(102) 각각 사이의 직접적인 상호연결을 제공한다. 따라서, 도 3에 도시된 공정으로부터 생성된 반도체 디바이스(100)는 기판과 함께 상호연결을 와이어 본딩하여 형성된 다른 반도체 디바이스에 비해 최소화된 수직 높이(Z 높이)뿐만 아니라 더욱 신뢰할 만한 동작상의 특성을 갖는다.
이제 도 4를 참조하면, 두 개의 추가적인 스테이지(403, 405)가 도 3에 도시된 스테이지(303 및 305)에 대한 대안으로서 제공된다. 예를 들면, 도 4에 도시된 패널 프레임(400)은 스테이지(303)에 도시된 패널 프레임(304)의 웨이퍼 구성에 비해 정사각형 또는 직사각형(가령, 원형이 아닌) 구성을 갖는다. 패널 프레임(400)은 이에 따라 정사각형 직사각형 구성을 갖는 패턴과 같은 그리드(grid)로 동작 다이들(306)을 배열한다. 스테이지(403)에 도시된 재구성된 다이 패널(402)은 이후 도 4의 스테이지(405)에서 도시된 바와 같이 복수의 재구성된 다이 패널(404) 내에 적층된다. 도 4에 또한 도시된 바와 같이, 복수의 재구성된 다이 패널(404)은 적어도 제1 및 제2 재구성된 다이 패널들(406, 408)을 포함한다.
도 3에 앞서 기술된 공정은 이후 적층된 구성으로 제공되는 복수의 재구성된 다이 패널(404)과 실질적으로 유사한 방식으로 수행된다. 말하자면, 비아들(112)은 하나의 예에서 다이들(102) 각각에서부터 측방향으로 연장되는 복수의 림(108)을 거쳐 형성된다. 하나의 예에서, 비아들(112)은 림들(108) 내에 형성되나 다이들(102)은 (가령, 개별화 전에) 적층된 구성으로 유지된다. 유사한 방식으로 볼 그리드 어레이(114)가 제1 재구성된 다이 패널(406)에 또한 적용되나 반도체 디바이스(100)의 제1 재구성된 다이 패널(406)은 도 3에서 스테이지(307)에서 도시된 바와 같이 적층된 패널 어셈블리 내에 유지된다. 다른 예에서, 본 문서에 앞서 기술된 바와 같이 비아들(112) 및 볼 그리드 어레이들(114)은, 예를 들면 적층된 복수의 재구성된 다이 패널(404)로부터의 반도체 디바이스(100)의 개별화 후, 분리된 반도체 디바이스들(100) 상에 형성된다.
도 5는 디바이스(500)의 다이들(502) 사이의 와이어 본딩 및 기저 기판(506)을 포함하는 반도체 디바이스(500)의 하나의 횡단면도를 도시한다. 도 5에 또한 도시된 바와 같이, 다이들(502) 각각은 다이들(502) 각각에 결부되고(bound) 반도체 디바이스(500)를 통해 예를 들면 몰드 캡(510)을 통해 연장되는 하나 이상의 와이어(504)에 의해서 기판(506)과 연결된다. 도시된 바와 같이, 복수의 와이어(504) 중 적어도 몇몇은 우선 각각의 다이들(502)로부터 기판(506)(기판은 복수의 도전성 트레이스를 포함함)으로 연장되고 다음으로 기판(506)으로부터 추가적인 와이어(504)에 의해서 다른 다이들(502) 중 하나 이상에 연장됨으로써 다이들(502) 각각 사이의 상호연결을 제공한다. 도 5에 또한 도시된 바와 같이, 볼 그리드 어레이(508)는 기판(506)의 반대 표면을 따라 제공되고 기판(506)으로부터 다이들(502)로 연장되는 와이어들(504)에 의해서 다이들과 상호연결된다.
도 5에 도시된 어셈블리에 반해, 본 문서(도 1 및 도 2)에 기술된 반도체 디바이스(100)는 다이들(102) 각각으로부터 측방향으로 연장되는(가령, 측방향 연장(110) 참조) 복수의 측방향 연장 림(108)을 포함하는 적층된 구성으로 된 복수의 다이(102)를 포함한다. 림들(108)은 내부의 비아들(112)의 드릴링 및 형성을 위해 구성된 몰딩 컴파운드, 레진 또는 유사한 것을 제공한다. 본 문서에 앞서 기술된 바와 같이, 다이 어셈블리들(201) 각각은, 예를 들면 다이들(102) 각각의 수평 풋프린트를 넘어 연장되는 도전성 트레이스들의 팬 아웃된 구성을 제공하기 위해, 재분배층(202)과 함께 형성된다. 따라서, 재분배층들(202)을 거쳐 연장되는 비아들(112)로 다이들(102) 각각 사이의 전기적 상호연결들이 다이들(102)에 비해 조밀한 측방향 위치에서 (가령, 림들(108) 내에) 제공된다. 다이들 사이의 상호연결들은 다이들(102) 각각에 인접한 측방향 공사이들 내에, 만일 그렇지 않다면 큰 몰드 캡(510)이 도 5에 도시된 반도체 디바이스(500)의 복수의 와이어(504)를 하우징할 것을 요구하는 것 없이, 제공된다. 추가적으로, 비아들(112)은 다이들(102) 각각 사이에 연장된다. 예를 들면, 비아들(112)은 다이들(102) 중 둘 이상 사이에 연장되어 다이들(102) 사이의 직접적인 연결들을 제공하고 이에 따라 도 5에 도시된 바와 같이 개재된(intervening) 기판(506)을 방지한다.
또한, 도 1 및 도 2에 도시된 반도체 디바이스(100)는 디바이스(100)로의 또는 디바이스(100)로부터의 입력 또는 출력을 위해 기판(506)을 필요로 하지 않는다. 대신에, 비아들(112) 및 재분배층들(202)과 상호연결된 다이들(102)을 포함하는 디바이스(100)는 제1 다이(104)의 재분배층(202)을 따라 커플링된 볼 그리드 어레이(114)를 통해 입력 및 출력을 제공하도록 구성된다. 환언하면, 도 5에 도시된 바와 같은 기판(506) 및 몰드 캡(510)은 도 1 및 도 2에 도시된 반도체 디바이스(100)에서 달리 필요하지 않다. 대신에, 다이들(102)로부터 측방향으로 연장되는 림들(108)은 림들(108)을 통해 드릴링된 비아들(112)뿐만 아니라 그것의 도전성 트레이스들을 포함하는 재분배층(202) 양자 모두를 위해 공사이를 제공한다. 따라서, 반도체 디바이스(100)를 사용함으로써 공사이 절감이 (기판(506)뿐만 아니라 더 큰 몰드 캡(510)을 요구하는) 도 5에 도시된 반도체 디바이스(500)에 비해 수직으로(Z 높이) 실현된다. 추가적으로, 도 1에 도시된 반도체 디바이스(100)는 (개재된 기판(506) 없이) 다이들(102) 각각 사이의 비아들(112)에 의해서 상대적으로 직접적인 연결들을 포함한다. 이 배열은 다이들(102) 및 제1 다이(104)의 재분배층(202)과 연관된 볼 그리드 어레이(114) 사이의 직접적이고 대응하여 더 빠르고 더 신뢰할 만한 데이터 송신을 제공한다(도 2 참조).
이제 도 6을 참조하면, 본 문서에 제공된 구성, 예를 들면 도 1 및 도 2의 디바이스(100)와 함께 도시된 구성을 갖는 여러 가지 반도체 디바이스에 대해 Z 높이 비교표가 제공된다. 본 문서에 기술된 바와 같이, 반도체 디바이스(100)는 다이(102), 림(108) 및 림(108)을 통해 재분배층(202)으로 연장되는 하나 이상의 비아를 각각 갖는 하나 이상의 다이 어셈블리(201)를 포함한다. 각 다이 어셈블리에 대한 Z 높이(602) 및 각 다이 어셈블리의 림(108)에서 사용되는 대응하는 몰딩 컴파운드는 표에서 림 내의 비아가 있는 반도체 디바이스에 대한 행에 도시된다. 총 Z 높이(602)는 특정한 패키지 유형에 대해 적층된 (몰딩 컴파운드에 대해 대략 25 마이크론 및 10 마이크론의 높이를 각각 갖는) 다이 어셈블리(201)의 개수에 대응한다. 반도체 디바이스들(100)은 단일 다이 어셈블리를 포함하는 제1 디바이스(단일 다이 패키지(single die package) 또는 SDP), 두 개의 다이 어셈블리가 있는 제2 디바이스(이중 다이 패키지(double die package), DDP) 및 기타 등등(가령, QDP는 네 개의 어셈블리를 포함하고, ODP는 여덟 개의 어셈블리를 포함하며 HDP는 16개의 어셈블리를 포함함)으로 오름차순으로 배열된다.
와이어 본딩 및 기판을 포함하는 반도체 디바이스(도 5에 도시된 반도체 디바이스(500) 참조)의 대응하는 Z 높이(604)는 표의 첫 행에 제공된다. 도시된 바와 같이, 와이어 본딩된 디바이스에 대한 다이 어셈블리 Z 높이는 25 마이크론이고, 몰드 캡 및 다이 어셈블리당 여유 Z 높이는 디바이스의 다이 어셈블리의 개수에 따라 달라진다. 디바이스들 각각에 대한 총 Z 높이는 최하 행을 따라 도시되고 다이 어셈블리 Z 높이와 몰드 캡 및 여유 Z 높이에 디바이스를 위한 다이 어셈블리의 개수가 곱해진 것에 기반한다.
도 6에 도시된 바와 같이, 림(108) 내의 비아(112)가 있는 팬 아웃된 재분배층(202)을 갖는 디바이스 각각의 총 Z 높이(602)는 (가령, 와이어 본딩, 몰드 캡 및 기판을 포함하는) 도 5에 도시된 배열을 구비한 대응하는 디바이스의 대응하는 총 Z 높이에 비해 더 작다. 각 다이 어셈블리들(201) 각각에 대한 Z 높이에서의 절감은 둘 이상의 다이 어셈블리를 갖는 적층된 반도체 디바이스(100)로 넘겨진다. 말하자면, 본 문서에 기술된 구성을 구비한 둘 이상의 다이(가령, 다이 어셈블리(201))를 갖는 디바이스는 와이어 본딩, 몰드 캡 및 기판을 사용하는 패키지에서 사용되는 대응하는 다이 어셈블리에 비해 적층된 다이 어셈블리들(201) 각각에 대해 Z 높이 절감을 증대시킨다.
도 7은 본 문서에 앞서 도시된 반도체 디바이스(100)와 같은 적층된 반도체 디바이스를 제조하기 위한 방법(700)의 하나의 예를 도시한다. 방법(700)을 기술하는 중에 본 문서에 기술된 하나 이상의 컴포넌트, 특징, 기능 및 유사한 것에 대한 언급이 행해진다. 편리한 경우에는, 참조 번호를 써서 컴포넌트 및 특징에 대한 언급이 행해진다. 참조 번호는 예시적인 것이며 배타적인 것은 아니다. 예를 들면, 방법(700)에서 기술된 컴포넌트, 특징, 기능 및 유사한 것은 대응하는 번호표시된(numbered) 구성요소, 본 문서에 기술된 다른 대응하는 특징(번호표시된 것 및 번호표시되지 않은 것 양자 모두)은 물론 그것들의 균등물들을 포함하나, 이에 한정되지 않는다.
702에서, 방법(700)은 제1 다이(104) 및 제2 다이(106) 상에 림들(108)을 형성하는 것을 포함한다. 림들(108)은 제1 및 제2 다이들(104, 106)에서부터 측방향으로 연장된다. 예를 들면, 도 1에 도시된 바와 같이 복수의 림(108)은 림 측방향 연장(110)에 따라 각자의 다이들 각각으로부터 연장된다.
704에서, 제2 다이(106)는 제1 다이(104) 위에 적층된다. 예를 들면, 도 2에 도시된 바와 같이, 예를 들면 각자의 다이들(102) 및 각자의 재분배층들(202)을 포함하는 다이 어셈블리들(201)은 적층된 구성 내에 함께 커플링된다. 하나의 예에서, 제1 다이(104) 위의 제2 다이(106)와 같은 다이들을 적층하는 것은 적층된 구성 내에 다이들을 함께 대응하여 접착하기 위해 적어도 제1 및 제2 다이들(104, 106) 사이의 표면에 접착제를 적용하는 것을 포함한다.
706에서, 하나 이상의 비아(112)가 도 2에 도시된 구성으로의 다이 어셈블리들(201)의 적층 후 림들(108)을 관통해 드릴링된다. 하나 이상의 비아(112)는 적어도 제1 및 제2 다이들(104, 106) 사이에 연장된다. 다른 예에서, 방법(700)은 적층 전에, 예를 들면 복수의 다이들(102)이 도 3의 스테이지(303)에서 도시된 패널 프레임(304)과 같은 패널 프레임 내에 유지되는 동안, 림들(108)을 통해 하나 이상의 비아(112)를 드릴링하는 것을 포함한다. 복수의 다이(102)는 이후 대응하는 비아들(112)이 복수의 다이(102)(가령, 다이 어셈블리들(201))의 정렬에 따라 서로에 대해 정렬된 적층된 구성으로 배열된다. 하나 이상의 비아(112)의 드릴링 후에, 다이들(102)을 대응하여 상호연결하기 위해 예를 들면 기상 증착, 스퍼터링 또는 플레이팅(plating)에 의해 비아들(112)을 통해 도전성 재료가 적용된다. 예를 들면, 복수의 비아(112)는 다이들(102) 각각과 연관된 재분배층들(202)을 통해 상호연결들을 제공한다.
추가적으로, 다른 예에서 하나 이상의 비아(112)는 제1 다이(104)와 연관된 재분배층(202)을 따라 제공되는 볼 그리드 어레이(114)뿐만 아니라 다이들(102) 사이의 상호연결들을 제공한다.
이제 도 8을 참조하면, 적층된 반도체 디바이스(100)를 제조하기 위한 방법(800)의 다른 예가 제공된다. 방법(800)을 기술하는 중에 본 문서에 기술된 하나 이상의 컴포넌트, 특징, 기능 및 유사한 것에 대한 언급이 행해진다. 편리한 경우에는 참조 번호를 써서 컴포넌트에 대한 언급이 행해진다. 제공되는 참조 번호는 예시적인 것이며 배타적인 것은 아니다. 예를 들면, 방법(800)에서 기술된 특징, 컴포넌트, 기능 및 유사한 것은 대응하는 번호표시된 구성요소, 본 문서에 기술된 다른 대응하는 특징(번호표시된 것 및 번호표시되지 않은 것 양자 모두)은 물론 그것들의 균등물들을 포함하나, 이에 한정되지 않는다.
다시 도 8을 참조하면, 802에서 방법(800)은 도 3의 스테이지(303)에서 도시된 동작 다이들(306)과 같은 복수의 동작 다이로 다이들(302)을 분류하는(sorting) 것을 포함한다. 복수의 동작 다이(306)는 그것들의 동작가능성을 판정하기 위해 검사되거나 테스트된다. 804에서, 적어도 제1 재구성된 다이 패널(308)이 형성된다.
하나의 예에서, 제1 재구성된 다이 패널(은 물론 추가적인 다이 패널)을 형성하는 것은 806에서 패널 프레임(304) 내에 분류된 복수의 동작 다이(306)를 배열하는 것을 포함한다. 다른 예에서, 분류된 동작 다이(306)는 도 4에 도시된 패널 프레임(400)과 같은, 원형이 아닌 패널 프레임 내에 배열된다. 808에서, 제1 재구성된 다이 패널(308)을 형성하도록 패널 프레임(304)(또는 패널 프레임(400)) 내의 복수의 동작 다이(306) 주변에 레진이 몰딩된다. 본 문서에서 앞서 기술된 바와 같이, 림들(108)은 레진으로 형성되고 복수의 동작 다이(306) 각각으로부터 측방향으로 연장된다.
하나의 예에서, 804에서 재구성된 다이 패널을 형성하기 위한 공정은 추가적인 다이 패널에 대해 반복되어 이에 따라 각각 도 3 및 도 4에 도시된 복수의 재구성된 다이 패널(312 또는 404)을 생성한다. 본 문서에 앞서 기술된 바와 같이, 복수의 재구성된 다이 패널은 적층된 패널 어셈블리들(316) 및 대응하는 정사각형 또는 비원형 구성(도 4에 도시됨)으로 이후에 적층되어 (도 3의 스테이지(309)에서 도시된) 개별화 전 결과적인 반도체 디바이스들(100) 각각에 적층된 일련의 다이들(102)을 제공한다.
적층된 패널 어셈블리(316)(예를 들면 도 3의 스테이지(307)에서 도시됨) 내에 있으나, 복수의 비아(112)는 반도체 디바이스(100)에 포함된 다이 어셈블리들(201) 각각의 연관된 림들(108)을 거쳐 형성된다. 예를 들면, 307에서 도시된 적층된 패널 어셈블리(316) 내에 있으나 복수의 비아(112)는 일괄 공정으로 형성되어 비아들(112)의 생성에 필요한 시사이를 이에 따라 최소화하되 반도체 디바이스(100)는 만일 그렇지 않다면 분리된다. 비아들(112)의 형성 후 반도체 디바이스(100)는 적층된 패널 어셈블리(316)로부터 개별화되어 도 3의 스테이지(309)에서 도시되고 또한 도 1 및 도 2에서 상세히 도시된 반도체 디바이스(100)를 형성한다.
추가적으로, 다른 예에서 (도 1 및 도 2에 도시된) 볼 그리드 어레이(114)는 반도체 디바이스(100) 각각과 연관된 제1 다이(104)에 제공되나 여전히 적층된 패널 어셈블리(316)의 일부이다. 또 다른 예에서, 반도체 디바이스(100) 각각과 연관된 볼 그리드 어레이(114)뿐만 아니라 비아(112) 양자 모두는 적층된 패널 어셈블리(316)로부터의 반도체 디바이스의 개별화 후 형성된다.
도 9는 대응하는 림들(904)을 가지는 복수의 다이(102)를 포함하는 반도체 디바이스(900)의 다른 예를 도시한다. 도 9에 도시된 바와 같이, 다이들(102)은 어긋난 구성(staggered configuration)(가령, 천이된(shifted) 또는 계단식으로 된(stepped) 구성)으로 제공된다. 예를 들면, 다이 어셈블리들(902) 각각은 반도체 디바이스(900) 내의 어긋난 일련의 다이를 형성하도록 서로에 대해 천이된다. 도 9에 도시된 바와 같이, 다이들(102) 각각은 다이들(102) 각각의 하나 이상의 본드 패드(905)를 포함하는 적어도 하나의 면(face)을 노출하도록 서로에 대해 천이된다. 하나의 예에서, 다이들(102) 각각은 예를 들면 다이 천이(die shift)(906)에 따라 천이되니 다이 천이(906)는 이에 따라 인접한 다이에 대해 각 다이를 어긋나게 둔다(stagger). 다른 예에서, 다이들(102)은 다양한 정도로(그리고 옵션으로는 상이한 방향들로) 천이되어 이에 따라 하나 이상의 본드 패드(905)를 천이에 따라 노출한다. 말하자면, 다이들(102) 중 하나 이상은 각 본드 패드(905)의 포지션에 따라 다른 방향으로 또는 더 크거나 더 적은 정도 중 하나 이상으로 천이된다.
도 9에 도시된 바와 같이, 다이들 각각은 어긋난 구성(계단형)을 제공하는 동일한 방향으로 어긋나게 두어져 이에 따라 (반도체 디바이스(900)의 맨 아래의 다이(102)는 제외하고) 다이들(102) 각각의 대응하는 본드 패드(905)를 노출한다. 본 문서에 앞서 기술된 바와 같이 다이들(102) 각각은 각 다이 어셈블리(902) 내에 포함된다. 도시된 바와 같이, 다이 어셈블리(902) 각각은 다이(102)는 물론 다이들(102) 각각을 위한 하나 이상의 대응하는 림(904)을 포함한다.
도 9에 또한 도시된 바와 같이, 복수의 다이(102) 각각은 서로와, 예를 들면 인접한 다이(102)를 대향하는 표면 상에 제공되는 접착제(908)로 본딩된다. 접착제(908)는 다이들(102) 각각을 어긋난 구성으로 유지하고 이에 따라 도 9에 도시된 바와 같이 다이 천이(906)(다이 천이의 하나의 예)를 유지하여 이로써 본드 패드(905)를 최종적인 상호연결을 위한 노출된 구성으로 유지한다. 하나의 예에서, 복수의 다이(102)는 도 2에 앞서 도시된 몰딩 컴파운드(200)와 같은 몰딩 컴파운드의 적용 전에 접착제(908)로 함께 본딩된다. 앞서 기술된 바와 같이 몰딩 컴파운드(202)는 유전체 폴리머로 경화되고 다이 어셈블리들(902) 각각을 위해 림들(904)을 대응하여 제공한다. 다이들(102) 각각의 접착 후 몰딩 컴파운드(202)는 적층된 다이들(102) 주변에 적용되어 이에 따라 반도체 디바이스(900)의 중사이 스테이지를 형성한다.
하나 이상의 비아(912)는 림들(904) 중 하나 이상을 통해 드릴링되어 이에 따라 다이들(102) 및 볼 그리드 어레이(114)에 인접한 다이들(102) 중 하나 이상(가령, 도 9에 도시된 맨 아래의 다이)과 연관된 대응하는 재분배층(910) 사이의 상호연결을 제공한다. 도 9에 도시된 바와 같이 비아들(912) 각각은 위에 있는 각자의 다이(102)를 위한 대응하는 본드 패드(905)와 커플링된다. 다이들(102) 각각과 연관된 복수의 비아(912)는 대응하는 다이 어셈블리(902)와 연관된 림(904) 중 하나 이상을 통해 본드 패드(905)로부터 대응하여 연장된다. 말하자면, 반도체 디바이스(900)의 맨 위의 다이(102)는 기저의 다이들(102)의 각각의 림들을 통해 연장되는 하나 이상의 비아(912)를 포함한다.
(가령, 기계적 드릴링, 리소그래피, 레이저 드릴링 또는 유사한 것에 의한) 비아들(912)의 형성 후 도 2에 도시된 재분배층(202)과 유사한 재분배층(910)이 다이들(102) 중 적어도 하나, 예를 들어 볼 그리드 어레이(114)에 인접한 반도체 디바이스(900)의 바닥에 대응하는 다이(102)를 위해 제공된다. 하나의 예에서 재분배층(910)은 다이(102)의 풋프린트는 물론 적층된 다이들(102)의 대응하는 전체 풋프린트 위에 연장되는 도전성 트레이스들의 팬 아웃된 구성을 제공한다. 말하자면, 도 9에 도시된 바와 같이 재분배층(910)은 다이들(102) 각각 밑에서 연장되며 림들(904)을 거쳐 다이들(102) 각각의 각 본드 패드들(905)로부터 연장되는 비아들(912)과의 상호연결을 위해 도전성 트레이스들을 제공한다. 다른 예에서, 재분배층(910)의 형성 후에 볼 그리드 어레이(114)가 재분배층(910)을 따라 반도체 디바이스(900)에 적용되어 반도체 디바이스(900)를 위해 입력 및 출력 연결들을 제공한다.
이제 도 10을 참조하면, 반도체(가령 도 9에 도시된 반도체 디바이스(900))를 형성하기 위한 방법의 다른 예가 제공된다. 앞서 기술되고 도 5에 도시된 방법과 같이 그 방법은 일련의 도식적 단계들(1001, 1003, 1005, 1007)로 도시된다. 1001에서 하나 이상의 모놀리식 반도체 웨이퍼로부터 개별화된 복수의 다이(102)가 동작가능성에 대해 테스트된다. (흠 또는 손상 없는) 동작 다이(102)는 이후 다이 적층(dice stack)(1002) 내에 조립된다(assembled). 예를 들면, 하나 이상의 다이 스택(1002)의 다이들(102)이 피착된다. 스테이지(1001)에서 도시된 바와 같이 다이 스택(1002)은 다이 스택(1002)의 다이들(1002) 각각의 적어도 하나의 표면의 본드 패드(905)를 대응하여 노출하는 어긋난 구성(계단식으로 된 것, 천이된 것 또는 유사한 것)을 갖는다. 전술된 바와 같이, 다른 예에서, 다이들(102)은 각 본드 패드(905)의 위치 및 개수에 따라 갖가지 정도 또는 방향 중 하나 이상으로 천이된다.
이제 도 10의 스테이지(1003)를 참조하면 다이 스택들(1002) 각각은 다이 스택들(1002) 각각을 수용하는 크기 및 형상으로 된 일련의 공동(cavity)들을 포함하는 패널 프레임(1004) 내에 배치된다. 패널 프레임(1004)의 공동들 내 다이 스택들(1002)의 배치 후에 몰딩 컴파운드가 패널 프레임(1004) 내의 복수의 다이 스택(1002) 주변에 적용되어 도 9에서 앞서 도시된 다이 어셈블리들(902)의 림들(904)을 형성한다. 본 문서에 기술된 바와 같이, 하나의 예에서, 몰딩 컴파운드(202)는 다이들의 재료(가령, 실리콘)와 비교하여 더 낮은 탄성계수를 갖는 유전체 폴리머를 형성하는 레진이다. 조합된 패널 프레임(1004)은 복수의 몰딩된 다이 스택을 내부에 포함하는 재구성된 다이 패널(1006)을 형성한다. 스테이지 3은 원형인 (웨이퍼 형상으로 된) 패널 프레임(1004)을 도시한다. 다른 예에서, 패널 프레임은 도 4에 도시된 직사각형 또는 정사각형과 같은 상이한 형상을 갖는다.
스테이지(1003)에 도시된 바와 같이, 다이 스택(1002)에 의해 형성된 다이 어셈블리들(902)은 다이들(102) 각각으로부터 측방향으로 연장되는 림들(904)을 포함한다. 이 구성에 도시된 바와 같이 다이 스택(1002)은 몰딩 컴파운드(202) 내에 어긋나게 두어진다. 각 다이들(102)을 위한 림들(904) 각각은 다이 스택(1002) 내의 다이들(102) 각각의 천이된 위치에 따라 측방향 치수가 대응하여 달라진다. 다이들의 천이를 통해 노출된 본드 패드들(905)은 기저의 다이들(1002)의 림들(904)을 향해 다이 스택(1002)의 (도 10에 제시된 바와 같은) 바닥을 대향한다.
스테이지(1005)에서, 복수의 비아(912)가 본드 패드들(905)의 기저에 있는 림들(904) 내에 드릴링되어 다이들(102) 각각을 다이들(102) 중 하나를 따라 제공되는 재분배층(910)과 상호연결한다. 예를 들면, 도 10에 도시된 예에서 (이 역전된 구성에서는 맨 위의 다이로서 도시된) 맨 아래의 다이에는 재분배층(910)이 제공된다. 옵션으로, 재분배층(910)의 도전성 트레이스를 형성하기 전에 복수의 비아(912)는 림들(904) 내에 드릴링되어 후에 형성되는 재분배층(910)과 상호연결하기 위해 도전성 재료를 수용할 통로를 이에 따라 형성한다. 도전성 재료가 비아들(912)의 채널들에 적용되어 궁극적으로는 다이 스택(1002)의 복수의 다이(102)를 반도체 디바이스(900)의 재분배층과 상호연결한다. 다른 예에서, 재분배층(910)은 비아들(912)의 드릴링 전에 형성된다.
스테이지(1007)에서 반도체 디바이스(900)는 볼 그리드 어레이(114)를 스테이지(1005)에서 이전에 형성된 재분배층(910)에 적용함으로써 완성된다. 스테이지(1007)에서 도시된 바와 같이 반도체 디바이스(900)는 재구성된 다이 패널(1006)로부터 이후에 개별화된다. 복수의 반도체 디바이스(900)가 동일한 재구성된 다이 패널(1006)로부터 개별화된다.
이전에 기술된 반도체 디바이스(100)와 같이 도 9 및 도 10에 도시된 반도체 디바이스(900)는 재분배층(910), 예를 들면 다이 스택(1002) 및 맨 아래의 다이(102)와 연관된 재분배층(910)과의 직접적 연결을 제공한다. 복수의 비아(912)는 재분배층(910)과의 직접적인 연결을, 만일 그렇지 않다면 더 큰 몰드 캡이 다이 스택 밑에서 (재분배층(910)보다 더 큰) 기판으로 다이들 각각으로부터 연장되는 복수의 와이어 본드를 이에 따라 포함하고 캡슐화할 것을 요구하는 것 없이, 제공한다. 다이 스택(1002)의 어긋난 구성은 다이들(1002) 중 하나 이상의 다이의 본드 패드들(905)을 노출하고 이로써 본드 패드들(905)로부터 림들(904)을 통해 연장되는 비아들(912)이 각자의 다이들(102) 각각을 재분배층(910)과 상호연결할 수 있게 한다. 본드 패드들(905)과 재분배층 사이에서 비아들(912)에 의해 제공되는 직접적인 연결은 만일 그렇지 않다면 더 깊은(더 두꺼운) 몰드 캡(도 5에 도시된 504와 같은 와이어들을 신뢰성 있게 캡슐화하는 데 필요함)과 비교하여 얕은 층(shallow layer)의 몰딩 컴파운드를 가능케 한다.
추가적으로 그리고 앞서 기술된 바와 같이 몰딩 컴파운드(202)(유전체 폴리머)를 통해 비아들(912)을 제공함으로써 반도체 디바이스(900)에 대한 손상이 최소화되는바 반도체 디바이스(900)을 관통하는 드릴링이 다이들(102)의 실리콘의 더 강성인 재료에 비해 몰딩 컴파운드(202)의 더 연성인 재료(더 낮은 탄성 계수)를 통해 행해지기 때문이다. 추가적으로, 도 10에 도시된 방법으로 재분배층(910)을 형성하는 공정은 다이 스택(1002)의 다이들(102) 중 하나로 고립된다. 예를 들면, 본 문서에 기술된 바와 같이 재분배층(910)은 다이 스택(1002)의 맨 아래의 다이(102)에 제공된다. 따라서 비아들(912)은 다이 스택(1002)의 다이들(102)의 측방향 림들(904)을 통해 맨 아래의 다이(102)와 연관된 재분배층(910)으로 연장된다. 재분배층(910)은 이로써 만일 그렇지 않다면 다이들(102) 각각과 연관되는 복수의 재분배층 각각의 상호연결들을 볼 그리드 어레이(114)와의 상호연결을 또한 제공하는 단일 재분배층으로 통합한다. 다른 예에서, 맨 아래의 다이(102)는 그 다이에 국부화된(localized) 복수의 재분배층(가령, 다수의 인접층(910))을 포함하나 맨 아래의 다이(102)의 위에 있는 다이들(102) 중 나머지는 비아들(912)과 상호연결된다. 또 다른 예에서, 다이들(102) 각각은 각자의 재분배층(910)을 포함하고 다이들(102)은 재분배층들(910)을 통해 비아들(912)과 상호연결된다.
본 개시를 위한 더 높은 레벨의 디바이스 적용의 일례를 보여주기 위해 본 개시에 기술된 바와 같은 반도체 디바이스(100, 900)를 사용하는 전자 디바이스의 일례가 포함된다. 도 11은 개시의 적어도 하나의 실시예에 따른 제조 방법 및 구조로 조성된 적어도 하나의 반도체 디바이스를 포함하는 전자 디바이스(1100)의 블록도이다. 전자 디바이스(1100)는 본 개시의 실시예가 사용되는 전자 시스템의 하나의 예일 뿐이다. 전자 디바이스(1100)의 예는 개인용 컴퓨터, 태블릿 컴퓨터, 모바일 전화, 게임 디바이스, MP3 또는 다른 디지털 음악 플레이어, 기타 등등을 포함하나, 이에 한정되지 않는다. 이 예에서, 전자 디바이스(1100)는 데이터 처리 시스템(그 시스템의 다양한 컴포넌트를 커플링하기 위한 시스템 버스(1102)를 포함함)을 포함한다. 시스템 버스(1102)는 전자 디바이스(1100)의 다양한 컴포넌트들 사이의 통신 링크를 제공하며 단일 버스로서, 버스들의 조합으로서, 또는 임의의 다른 적합한 방식으로 구현될 수 있다.
전자 어셈블리(1110)는 시스템 버스(1102)에 커플링된다. 전자 어셈블리(1110)는 임의의 회로 또는 회로의 조합을 포함할 수 있다. 하나의 실시예에서, 전자 어셈블리(1110)는 임의의 유형의 것일 수 있는 프로세서(1112)를 포함한다. 본 문서에서 사용되는 바와 같이, "프로세서"는 마이크로프로세서(microprocessor), 마이크로제어기(microcontroller), 복합 명령어 세트 컴퓨팅(Complex Instruction Set Computing: CISC) 마이크로프로세서, 축소 명령어 세트 컴퓨팅(Reduced Instruction Set Computing: RISC) 마이크로프로세서, 훨씬 긴 명령어 워드(Very Long Instruction Word: VLIW) 마이크로프로세서, 그래픽 프로세서(graphics processor), 디지털 신호 프로세서(Digital Signal Processor: DSP), 다중 코어 프로세서(multiple core processor), 또는 임의의 다른 유형의 프로세서 또는 처리 회로와 같은 것이되 이에 한정되지 않는 임의의 유형의 계산 회로(computational circuit)를 의미한다.
전자 어셈블리(1110) 내에 포함될 수 있는 임의의 유형의 회로는 맞춤 회로(custom circuit), 애플리케이션 특정 집적 회로(Application-Specific Integrated Circuit: ASIC) 또는 유사한 것, 예를 들어 가령 모바일 전화, 개인용 데이터 보조기기, 휴대가능 컴퓨터, 양방향 무선기기 및 유사한 전자 시스템 같은 무선 디바이스에서의 사용을 위한 (통신 회로(1114)와 같은) 하나 이상의 회로이다. IC는 임의의 다른 유형의 기능을 수행할 수 있다.
전자 디바이스(1100)(예를 들면 드라이브, 가령 솔리드 스테이트 드라이브(Solid State Drive) 또는 플래시 메모리(flash memory))는 외부 메모리(1120)를 또한 포함할 수 있는데, 이는 차례로 특정한 애플리케이션에 적합한 하나 이상의 메모리 구성요소, 가령 랜덤 액세스 메모리(Random Access Memory: RAM)의 형태로 된 주 메모리(main memory)(1122), 하나 이상의 하드 드라이브(1124), 또는 콤팩트 디스크(Compact Disk: CD), 플래시 메모리 카드, 디지털 비디오 디스크(Digital Video Disk: DVD) 및 유사한 것과 같은 탈착가능(removable) 매체(1126)를 다루는 하나 이상의 드라이브를 포함할 수 있다.
전자 디바이스(1100)는 디스플레이 디바이스(1116), 하나 이상의 스피커(1118), 키보드 또는 제어기(1130)(이는 마우스, 트랙볼(trackball), 터치 스크린, 음성 인식 디바이스, 또는 시스템 사용자가 전자 디바이스(1100)에 정보를 입력하고 전자 디바이스(1100)로부터 정보를 수신하도록 허용하는 임의의 다른 디바이스를 옵션으로 포함할 수 있음) 중 하나 이상을 또한 포함할 수 있다.
본 문서에 개시된 방법 및 장치를 더 잘 보여주기 위하여, 실시예들의 비한정적인 목록이 여기에 제공된다:
예 1은, 제1 다이 및 제2 다이 상에 림을 형성하는 단계(림은 제1 및 제2 다이에서부터 측방향으로 연장됨)와, 제1 다이 위에 제2 다이를 적층하는 단계와, 적층 후 림을 통해 하나 이상의 비아를 드릴링하는 단계(하나 이상의 비아는 제1 및 제2 다이 사이에 연장됨)를 포함하는 적층된 반도체 디바이스를 제조하는 방법을 위한 장치이다.
예 2에서, 예 1의 청구대상(subject matter)은, 제1 및 제2 다이를 전기적으로 상호연결하기 위해 도전성 재료로 하나 이상의 비아를 채우는 단계를 옵션으로 포함할 수 있다.
예 3에서, 예 1 내지 예 2 중 어느 하나의 청구대상은, 림을 형성하는 단계는 제1 다이 및 제2 다이 위에 유전체 부분을 형성하는 단계를 포함하되, 림은 유전체 부분으로 형성되는 것을 옵션으로 포함할 수 있다.
예 4에서, 예 1 내지 예 3 중 어느 하나의 청구대상은, 유전체 부분을 형성하는 단계는 제1 다이 및 제2 다이 둘레에 레진을 몰딩하는 단계를 포함하되, 림은 레진으로 형성되는 것을 옵션으로 포함할 수 있다.
예 5에서, 예 1 내지 예 4 중 어느 하나의 청구대상은, 패널 프레임 내에 몰딩된 제1 복수의 다이를 포함하는 제1 재구성된 다이 패널을 형성하는 단계(제1 복수의 다이는 제1 다이를 포함함)와, 다른 패널 프레임 내에 몰딩된 제2 복수의 다이를 포함하는 제2 재구성된 다이 패널을 형성하는 단계(제2 복수의 다이는 제2 다이를 포함함)를 옵션으로 포함할 수 있고, 림을 형성하는 단계는 유전체 재료로 제1 및 제2 재구성된 다이 패널 내의 다이의 주위를 둘러싸는 단계를 포함한다.
예 6에서, 예 1 내지 예 5 중 어느 하나의 청구대상은, 제1 및 제2 재구성된 다이 패널을 형성하는 데에 동작 다이만 사용되게끔 하기 위해 제1 복수의 다이 및 제2 복수의 다이 내의 다이를 분류하는 단계를 옵션으로 포함할 수 있다.
예 7에서, 예 1 내지 예 6 중 어느 하나의 청구대상은 제1 및 제2 재구성된 다이 패널로부터 제1 및 제2 피착된 다이의 개별 적층을 분리하는 단계를 옵션으로 포함할 수 있다.
예 8에서, 예 1 내지 예 7 중 어느 하나의 청구대상은, 하나 이상의 비아를 드릴링하는 단계는 레이저 드릴링, 기계적 드릴링 또는 화학적 에칭 중 하나 이상으로 이루어지는 것을 옵션으로 포함할 수 있다.
예 9에서, 예 1 내지 예 8 중 어느 하나의 청구대상은, 하나 이상의 비아를 드릴링하는 단계는 제1 및 제2 다이를 거쳐 연속적인(continuous) 것을 옵션으로 포함할 수 있다.
예 10에서, 예 1 내지 예 9 중 어느 하나의 청구대상은, 림 또는 제1 또는 제2 다이 중 하나 이상 위에 도전성 트레이스의 하나 이상의 재분배층을 형성하는 단계(하나 이상의 비아는 림에서 도전성 트레이스와 통함(in communication))를 옵션으로 포함할 수 있다.
예 11에서, 예 1 내지 예 10 중 어느 하나의 청구대상은, 제1 다이를 제2 다이 위에 적층하는 단계는 제2 다이의 적어도 하나의 본드 패드를 노출하기 위해 제1 다이에 대해 제2 다이를 어긋나게 두는 단계를 포함하는 것을 옵션으로 포함할 수 있다.
예 12에서, 예 1 내지 예 11 중 어느 하나의 청구대상은, 하나 이상의 비아를 드릴링하는 단계는 제1 다이의 림을 통해 적어도 하나의 비아를 드릴링하는 단계를 포함하되, 적어도 하나의 비아는제2 다이의 적어도 하나의 본드 패드로 연장되는 것을 옵션으로 포함할 수 있다.
예 13에서, 예 1 내지 예 12 중 어느 하나의 청구대상은, 다이들을 복수의 동작 다이로 분류하는 단계(복수의 동작 다이는 동작가능성에 대해 테스트됨)와, 적어도 제1 재구성된 다이 패널을 형성하는 단계(패널 프레임 내에 분류된 복수의 동작 다이를 배열하는 단계와, 제1 재구성된 다이 패널을 형성하기 위해 패널 프레임 내의 복수의 동작 다이 둘레에 레진을 몰딩하는 단계를 포함하되, 레진으로 형성된 림이 복수의 동작 다이 각각으로부터 측방향으로 연장됨)를 포함하는 적층된 반도체 디바이스를 제조하는 방법을 옵션으로 포함할 수 있다.
예 14에서, 예 1 내지 예 13 중 어느 하나의 청구대상은, 제2 재구성된 다이 패널을 형성하기 위해 배열하는 단계 및 몰딩하는 단계를 반복하는 단계(림이 제2 재구성된 다이 패널의 복수의 동작 다이 중 각 다이에서부터 측방향으로 연장됨)를 더 포함할 수 있다.
예 15에서, 예 1 내지 예 14 중 어느 하나의 청구대상은, 제1 재구성된 다이 패널을 제2 재구성된 다이 패널에 커플링하는 단계와, 커플링된 제1 및 제2 재구성된 다이 패널 내에 하나 이상의 비아를 드릴링하는 단계를 옵션으로 포함할 수 있되, 하나 이상의 비아는 복수의 동작 다이의 림 내에 있고 하나 이상의 비아는 제1 및 제2 재구성된 다이 패널 사이에 연장된다.
예 16에서, 예 1 내지 예 15 중 어느 하나의 청구대상은, 제1 재구성된 다이 패널을 제2 재구성된 다이 패널에 커플링하는 단계는 제1 및 제2 재구성된 다이 패널 각각의 복수의 동작 다이를 정렬하는 단계를 포함하는 것을 옵션으로 포함할 수 있다.
예 17에서, 예 1 내지 예 16 중 어느 하나의 청구대상은, 제1 및 제2 재구성된 다이 패널을 복수의 다층화된 패키지로 분리하는 단계( 다층화된 패키지 각각은 제1 및 제2 재구성된 다이 패널의 복수의 동작 다이 중 적어도 두 개의 다이와, 하나 이상의 비아 중 적어도 하나의 비아를 포함함)를 옵션으로 포함할 수 있다.
예 18에서, 예 1 내지 예 17 중 어느 하나의 청구대상은, 커플링된 제1 및 제2 재구성된 다이 패널 내에 하나 이상의 비아를 드릴링하는 단계는 복수의 동작 다이의 림을 통해 하나 이상의 비아를 드릴링하는 단계를 포함하는 것을 옵션으로 포함할 수 있다.
예 19에서, 예 1 내지 예 18 중 어느 하나의 청구대상은, 제1 및 제2 재구성된 다이 패널을 전기적으로 커플링하기 위해 도전성 재료로 하나 이상의 비아를 채우는 단계를 옵션으로 포함할 수 있다.
예 20에서, 예 1 내지 예 19 중 어느 하나의 청구대상은, 적어도 제1 재구성된 다이 패널을 형성하는 단계는 도전성 트레이스의 하나 이상의 재분배층을 복수의 동작 다이 및 각각의 림 위에 형성하는 단계를 포함하되, 하나 이상의 비아는 림에서 도전성 트레이스와 통하는 것을 옵션으로 포함할 수 있다.
예 21에서, 예 1 내지 예 20 중 어느 하나의 청구대상은, 패널 프레임 내에 분류된 복수의 동작 다이를 배열하는 단계는 분류된 복수의 동작 다이를 패널 프레임 내에 다이의 하나 이상의 어긋난 적층(staggered stack)으로 배열하는 단계를 포함하되, 다이의 하나 이상의 어긋난 적층 각각은 둘 이상의 다이를 포함하고 둘 이상의 다이 중 적어도 하나는 인접 다이에 대해 어긋나게 두어지는 것을 옵션으로 포함할 수 있다.
예 22에서, 예 1 내지 예 21 중어느 하나의 청구대상은, 복수의 동작 다이 둘레에 레진을 몰딩하는 단계는 다이의 하나 이상의 어긋난 스택 각각 둘레에 레진을 몰딩하는 단계를 포함하는 것을 옵션으로 포함할 수 있다.
예 23에서, 예 1 내지 예 22 중 어느 하나의 청구대상은, 제1 다이와, 제1 다이 위에 적층된 제2 다이와, 제1 및 제2 다이 각각에서부터 측방향으로 연장되는 림과, 제1 다이의 림 및 제1 다이 위에 연장되는 제1 재분배층과, 각각의 림 중 적어도 하나를 통해 연장되는 하나 이상의 비아( 하나 이상의 비아는 림을 통해 제1 및 제2 다이와 통함)를 포함하는 반도체 디바이스를 옵션으로 포함할 수 있다.
예 24에서, 예 1 내지 예 23 중 어느 하나의 청구대상은, 각각의 림은 각각의 제1 및 제2 다이 둘레에 몰딩된 것인 몰딩된 레진 림(molded resin rim)이되, 하나 이상의 비아는 몰딩된 레진 림 중 적어도 하나를 통해 연장되는 것을 옵션으로 포함할 수 있다.
예 25에서, 예 1 내지 예 24 중 어느 하나의 청구대상은, 제1 및 제2 다이 각각 위에 형성된 유전체 부분(유전체 부분은 하나 이상의 림을 포함하고, 하나 이상의 비아는 유전체 부분을 통해 연장됨)을 옵션으로 포함할 수 있다.
예 26에서, 예 1 내지 예 25 중 어느 하나의 청구대상은, 하나 이상의 비아는 제1 및 제2 다이로부터 측방향으로 이격되는 것을 옵션으로 포함할 수 있다.
예 27에서, 예 1 내지 예 26 중 어느 하나의 청구대상은, 제2 다이의 림 및 제2 다이 위에 연장되는 제2 재분배층을 옵션으로 포함할 수 있다.
예 28에서, 예 1 내지 예 27 중 어느 하나의 청구대상은, 제1 및 제2 재분배층은 제1 및 제2 다이의 각각의 풋프린트 위에 및 제1 및 제2 다이의 각각의 풋프린트를 넘어 연장되는 도전성 트레이스의 팬아웃 구성(fan-out configuration)을 제공하고, 하나 이상의 비아는 제1 및 제2 재분배층과 통하는 것을 옵션으로 포함할 수 있다.
예 29에서, 예 1 내지 예 27 중 어느 하나의 청구대상은, 비아는 제1 다이 위로의 제2 다이의 적층 후 각각의 림 중 적어도 하나 내에 형성된 드릴링된 비아인 것을 옵션으로 포함할 수 있다.
예 30에서, 예 1 내지 예 29 중 어느 하나의 청구대상은, 제1 및 제2 다이를 포함하는 복수의 다이(림이 복수의 다이 각각으로부터 측방향으로 연장되고, 복수의 다이는 적층된 구성으로 되어 있으며, 하나 이상의 비아는 복수의 다이의 각각의 림 중 적어도 두 개를 통해 연장됨)를 옵션으로 포함할 수 있다.
예 31에서, 예 1 내지 예 30 중 어느 하나의 청구대상은, 제2 다이는 제1 다이에 대해 어긋나게 두어지고, 제2 다이는 어긋나게 둠에 따라 적어도 하나의 노출된 본드 패드를 포함하는 것을 옵션으로 포함할 수 있다.
예 32에서, 예 1 내지 예 31 중 어느 하나의 청구대상은, 하나 이상의 비아는 제1 다이의 림을 통해 제2 다이의 적어도 하나의 노출된 본드 패드로 연장되는 것을 옵션으로 포함할 수 있다.
이 비한정적인 예들 각각은 자립할 수 있거나, 다른 예들 중 임의의 하나 이상의 예와의 임의의 순열(permutation) 또는 조합으로 조합될 수 있다.
위의 상세한 설명은 상세한 설명의 일부를 형성하는 첨부된 도면에 대한 언급을 포함한다. 도면은 개시가 실시될 수 있는 특정 실시예를 예시로서 도시한다. 이들 실시예는 또한 "예들"로 본 문서에서 지칭된다. 그러한 예들은 도시되거나 기술된 것들 외에 구성요소들을 포함할 수 있다. 그러나, 본 발명자들은 도시되거나 기술된 구성요소들만 제공되는 예들을 또한 고려한다. 더욱이, 특정한 예(또는 그것의 하나 이상의 양상)에 대해서든, 또는 본 문서에 도시되거나 기술된 다른 예(또는 그것의 하나 이상의 양상)에 대해서든, 도시되거나 기술된 구성요소들(또는 그것의 하나 이상의 양상)의 임의의 조합 또는 순열을 사용하는 예들을 본 발명자들은 또한 고려한다.
이 문서에서, "적어도 하나의" 또는 "하나 이상의"의 임의의 다른 사례 또는 사용과는 관계 없이, 하나 또는 한 개보다 많이 포함하도록, 특허 문서에서 흔히 볼 수 있듯이, "일" 또는 "한"이라는 용어가 사용된다. 이 문서에서, "또는"이라는 용어는 비배타적 논리합(nonexclusive or)를 나타내도록 사용되어서, 달리 표시되지 않는 경우 "A 또는 B"는 "A이나 B는 아님", "B이나 A는 아님" 및 "A 및 B"를 포함한다. 이 문서에서, "포함하는"(including) 및 "여기에서"(in which)라는 용어는 각각의 용어 "포함하는"(comprising) 및 "여기에서"(wherein)의 평이한 영어 등가물로서 사용된다. 또한, 이하의 청구항에서, "포함하는"(including) 및 "포함하는"(comprising)이라는 용어는 한도가 개방된(open-ended) 것이니, 곧 청구항에서 그러한 용어 뒤에 열거된 것에 더하여 구성요소를 포함하는 시스템(system), 디바이스(device), 물품(article), 조성물(composition), 제제(formulation), 또는 공정(process)은 여전히 그 청구항의 범주 내에 속하는 것으로 사이주된다. 더욱이, 이하의 청구항에서, "제1", "제2" 및 "제3" 등등의 용어는 단지 라벨로서 사용되며, 그것들의 대상체들에 대해 수와 관련된 요구사항을 부과하도록 의도된 것이 아니다.
위의 설명은 제한적인 것이 아니라 예시적인 것으로 의도된다. 예컨대, 전술된 예들(또는 그것의 하나 이상의 양상)은 서로와 조합되어 사용될 수 있다. 다른 실시예들은, 예를 들어 통상의 기술자에 의해 위의 설명을 검토할 때 사용될 수 있다. 요약은 37 C.F.R. §1.72(b)을 준수하도록 제공되어, 독자로 하여금 기술적 개시의 본질을 신속히 확인할 수 있게 한다. 그것은 청구항의 범주 또는 의미를 해석하거나 한정하는 데 사용되지 않을 것이라는 이해와 함께 제출된다. 또한, 위의 상세한 설명에서, 개시를 사이소화하기 위해 다양한 특징들이 함께 그룹화될(grouped) 수 있다. 이것은 청구되지 않은 개시된 특징이 임의의 청구항에 필수적임을 의도하는 것으로 해석되어서는 안 된다. 오히려, 발명적 대상(inventive subject matter)은 특정한 개시된 실시예의 모든 특징보다 더 적은 특징 내에 있을 수 있다. 그러므로, 이하의 청구항은 본 문서에 의해 상세한 설명에 포함되는데, 각 청구항은 별도의 실시예로서 자립하며, 그러한 실시예는 다양한 조합 또는 순열로 서로와 조합될 수 있음이 고려된다. 개시의 범주는 부기된 청구항과 함께, 그러한 청구항이 가질 만한 균등물의 온전한 범주를 참조하여 판정되어야 한다.

Claims (32)

  1. 적층된 반도체 디바이스(stacked semiconductor device)를 제조하는 방법으로서,
    제1 다이(die) 및 제2 다이 상에 림(rim)을 형성하는 단계 - 상기 림은 상기 제1 및 제2 다이에서부터 측방향으로(laterally) 연장됨 - 와,
    상기 제1 다이 위에 상기 제2 다이를 적층하는 단계와,
    상기 적층 후 상기 림을 통해 하나 이상의 비아(via)를 드릴링(drilling)하는 단계 - 상기 하나 이상의 비아는 상기 제1 다이와 상기 제2 다이 사이에 연장됨 - 를 포함하는
    방법.
  2. 제1항에 있어서,
    상기 제1 다이 및 상기 제2 다이를 전기적으로 상호연결하기 위해 도전성 재료(conductive material)로 상기 하나 이상의 비아를 채우는 단계를 더 포함하는
    방법.
  3. 제1항에 있어서,
    상기 림을 형성하는 단계는 상기 제1 다이 및 상기 제2 다이 위에 유전체 부분(dielectric portion)을 형성하는 단계를 포함하되, 상기 림은 상기 유전체 부분으로 형성되는
    방법.
  4. 제3항에 있어서,
    상기 유전체 부분을 형성하는 단계는 상기 제1 다이 및 상기 제2 다이의 둘레에 레진(resin)을 몰딩(molding)하는 단계를 포함하되, 상기 림은 상기 레진으로 형성되는
    방법.
  5. 제1항에 있어서,
    패널 프레임(panel frame) 내에 몰딩된 제1 복수의 다이를 포함하는 제1 재구성된 다이 패널(reconstituted dice panel)을 형성하는 단계 - 상기 제1 복수의 다이는 상기 제1 다이를 포함함 - 와,
    다른 패널 프레임 내에 몰딩된 제2 복수의 다이를 포함하는 제2 재구성된 다이 패널을 형성하는 단계 - 상기 제2 복수의 다이는 상기 제2 다이를 포함함 - 를 포함하고,
    상기 림을 형성하는 단계는 유전체 재료로 상기 제1 재구성된 다이 패널 및 상기 제2 재구성된 다이 패널 내의 다이의 주위(periphery)를 둘러싸는 단계를 포함하는
    방법.
  6. 제5항에 있어서,
    상기 제1 재구성된 다이 패널 및 상기 제2 재구성된 다이 패널을 형성하는 데에 동작 다이(operational dice)만 사용되게 하기 위해 상기 제1 복수의 다이 및 제2 복수의 다이 내의 다이를 분류하는 단계를 포함하는
    방법.
  7. 제6항에 있어서,
    상기 제1 재구성된 다이 패널 및 상기 제2 재구성된 다이 패널로부터 제1 피착된 다이 및 제2 피착된(adhered) 다이의 개별 적층을 분리하는 단계를 포함하는
    방법.
  8. 제1항에 있어서,
    상기 하나 이상의 비아를 드릴링하는 단계는 레이저 드릴링(laser drilling), 기계적 드릴링(mechanical drilling) 또는 화학적 에칭(chemical etching) 중 하나 이상으로 이루어지는
    방법.
  9. 제1항에 있어서,
    상기 하나 이상의 비아를 드릴링하는 단계는 상기 제1 다이 및 상기 제2 다이를 거쳐 연속적인
    방법.
  10. 제1항에 있어서,
    상기 림 또는 상기 제1 다이 또는 상기 제2 다이 중 하나 이상 위에 도전성 트레이스의 하나 이상의 재분배층(redistribution layer)을 형성하는 단계를 포함하되, 상기 하나 이상의 비아는 상기 림에서 상기 도전성 트레이스와 통하는(in communication)
    방법.
  11. 제1항에 있어서,
    상기 제1 다이를 상기 제2 다이 위에 적층하는 단계는 상기 제2 다이의 적어도 하나의 본드 패드(bond pad)를 노출하기 위해 상기 제1 다이에 대해 상기 제2 다이를 어긋나게 두는(staggering) 단계를 포함하는
    방법.
  12. 제11항에 있어서,
    상기 하나 이상의 비아를 드릴링하는 단계는 상기 제1 다이의 상기 림을 통해 적어도 하나의 비아를 드릴링하는 단계를 포함하되, 상기 적어도 하나의 비아는 상기 제2 다이의 상기 적어도 하나의 본드 패드로 연장되는
    방법.
  13. 적층된 반도체 디바이스를 제조하는 방법으로서,
    다이들을 복수의 동작 다이로 분류하는 단계 - 상기 복수의 동작 다이는 동작가능성에 대해 테스트됨 - 와,
    적어도 제1 재구성된 다이 패널을 형성하는 단계를 포함하되, 상기 적어도 제1 재구성된 다이 패널을 형성하는 단계는,
    패널 프레임 내에 상기 분류된 복수의 동작 다이를 배열하는 단계와,
    상기 제1 재구성된 다이 패널을 형성하기 위해 상기 패널 프레임 내의 상기 복수의 동작 다이의 둘레에 레진을 몰딩하는 단계를 포함하되, 상기 레진으로 형성된 림이 상기 복수의 동작 다이의 각각으로부터 측방향으로 연장되는
    방법.
  14. 제13항에 있어서,
    제2 재구성된 다이 패널을 형성하기 위해 배열하는 단계 및 몰딩하는 단계를 반복하는 단계를 포함하되, 림이 상기 제2 재구성된 다이 패널의 복수의 동작 다이 중 각 다이에서부터 측방향으로 연장되는
    방법.
  15. 제14항에 있어서,
    상기 제1 재구성된 다이 패널을 상기 제2 재구성된 다이 패널에 커플링하는(coupling) 단계와,
    상기 커플링된 제1 재구성된 다이 패널 및 제2 재구성된 다이 패널 내에 하나 이상의 비아를 드릴링하는 단계를 포함하되, 상기 하나 이상의 비아는 상기 복수의 동작 다이의 림 내에 있고 상기 하나 이상의 비아는 상기 제1 재구성된 다이 패널 및 상기 제2 재구성된 다이 패널 사이에 연장되는
    방법.
  16. 제15항에 있어서,
    상기 제1 재구성된 다이 패널을 상기 제2 재구성된 다이 패널에 커플링하는 단계는 상기 제1 재구성된 다이 패널 및 상기 제2 재구성된 다이 패널 각각의 상기 복수의 동작 다이를 정렬하는 단계를 포함하는
    방법.
  17. 제15항에 있어서,
    상기 제1 재구성된 다이 패널 및 상기 제2 재구성된 다이 패널을 복수의 다층화된(multi-layered) 패키지로 분리하는 단계를 포함하되, 상기 다층화된 패키지 각각은
    상기 제1 재구성된 다이 패널 및 상기 제2 재구성된 다이 패널의 상기 복수의 동작 다이 중 적어도 두 개의 다이와,
    상기 하나 이상의 비아 중 적어도 하나의 비아를 포함하는
    방법.
  18. 제15항에 있어서,
    상기 커플링된 제1 재구성된 다이 패널 및 제2 재구성된 다이 패널 내에 하나 이상의 비아를 드릴링하는 단계는 상기 복수의 동작 다이의 림을 통해 하나 이상의 비아를 드릴링하는 단계를 포함하는
    방법.
  19. 제15항에 있어서,
    상기 제1 재구성된 다이 패널 및 상기 제2 재구성된 다이 패널을 전기적으로 커플링하기 위해 도전성 재료로 상기 하나 이상의 비아를 채우는 단계를 포함하는
    방법.
  20. 제13항에 있어서,
    적어도 상기 제1 재구성된 다이 패널을 형성하는 단계는 도전성 트레이스의 하나 이상의 재분배층을 상기 복수의 동작 다이 및 각각의 림 위에 형성하는 단계를 포함하되, 상기 하나 이상의 비아는 상기 림에서 상기 도전성 트레이스와 통하는
    방법.
  21. 제13항에 있어서,
    상기 패널 프레임 내에 상기 분류된 복수의 동작 다이를 배열하는 단계는 상기 분류된 복수의 동작 다이를 상기 패널 프레임 내에 다이의 하나 이상의 어긋난 적층(staggered stack)으로 배열하는 단계를 포함하되, 다이의 상기 하나 이상의 어긋난 적층의 각각은 둘 이상의 다이를 포함하고 상기 둘 이상의 다이 중 적어도 하나는 인접 다이에 대해 어긋나게 두어진,
    방법.
  22. 제21항에 있어서,
    상기 복수의 동작 다이의 둘레에 상기 레진을 몰딩하는 단계는 다이의 상기 하나 이상의 어긋난 스택 각각의 둘레에 상기 레진을 몰딩하는 단계를 포함하는
    방법.
  23. 적층된 반도체 디바이스로서,
    제1 다이와,
    상기 제1 다이 위에 적층된 제2 다이와,
    상기 제1 다이 및 상기 제2 다이 각각에서부터 측방향으로 연장되는 림과,
    상기 제1 다이의 상기 림 및 상기 제1 다이 위에 연장되는 제1 재분배층과,
    각각의 림 중 적어도 하나를 통해 연장되는 하나 이상의 비아를 포함하되, 상기 하나 이상의 비아는 상기 림을 통해 상기 제1 다이 및 상기 제2 다이와 통하는
    적층된 반도체 디바이스.
  24. 제23항에 있어서,
    각각의 림은 각각의 제1 다이 및 제2 다이의 둘레에 몰딩된 것인 몰딩된 레진 림(molded resin rim)이되, 상기 하나 이상의 비아는 상기 몰딩된 레진 림 중 적어도 하나를 통해 연장되는
    적층된 반도체 디바이스.
  25. 제23항에 있어서,
    상기 제1 다이 및 상기 제2 다이의 각각 위에 형성된 유전체 부분을 포함하되, 상기 유전체 부분은 하나 이상의 상기 림을 포함하고, 상기 하나 이상의 비아는 상기 유전체 부분을 통해 연장되는
    적층된 반도체 디바이스.
  26. 제23항에 있어서,
    상기 하나 이상의 비아는 상기 제1 다이 및 상기 제2 다이로부터 측방향으로 이격된
    적층된 반도체 디바이스.
  27. 제23항에 있어서,
    상기 제2 다이의 상기 림 및 상기 제2 다이 위에 연장되는 제2 재분배층을 포함하는
    적층된 반도체 디바이스.
  28. 제27항에 있어서,
    상기 제1 재분재층 및 상기 제2 재분배층은 상기 제1 다이 및 상기 제2 다이의 각각의 풋프린트(footprint) 위에 및 상기 제1 다이 및 상기 제2 다이의 각각의 풋프린트를 넘어 연장되는 도전성 트레이스의 팬아웃 구성(fan-out configuration)을 제공하고, 상기 하나 이상의 비아는 상기 제1 재분배층 및 상기 제2 재분배층과 통하는
    적층된 반도체 디바이스.
  29. 제23항에 있어서,
    상기 비아는 상기 제1 다이 위의 상기 제2 다이의 적층 후 각각의 림 중 적어도 하나 내에 형성된 드릴링된 비아인
    적층된 반도체 디바이스.
  30. 제23항에 있어서,
    상기 제1 다이 및 상기 제2 다이를 포함하는 복수의 다이를 포함하되, 림이 상기 복수의 다이의 각각으로부터 측방향으로 연장되고, 상기 복수의 다이는 적층된 구성으로 되어 있으며, 상기 하나 이상의 비아는 상기 복수의 다이의 각각의 림 중 적어도 두 개를 통해 연장되는
    적층된 반도체 디바이스.
  31. 제23항에 있어서,
    상기 제2 다이는 상기 제1 다이에 대해 어긋나게 두어지고, 상기 제2 다이는 어긋나게 둠에 따라 적어도 하나의 노출된 본드 패드를 포함하는
    적층된 반도체 디바이스.
  32. 제31항에 있어서,
    상기 하나 이상의 비아는 상기 제1 다이의 상기 림을 통해 상기 제2 다이의 상기 적어도 하나의 노출된 본드 패드로 연장되는
    적층된 반도체 디바이스.
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