JP6961885B2 - 半導体組立体及び半導体組立体の製造方法 - Google Patents

Description

本明細書で説明される実施形態は概して、マイクロ電子デバイスにおける多層製作および電気相互接続に関する。

多層半導体デバイスは積層された複数のダイを含み、これらは、その間で延伸する電気接続部と接着されている。一例では、積層デバイスは、２つ又はそれより多くのウェハ（その中に複数のダイを含む）から形成され、これらは、その間における境界面で共に結合される。結合されたウェハは、ダイ化されてワイヤボンディングされ、複数のデバイスを形成する。

幾つかの例では、ウェハのダイの幾つかは（例えばダイ内のチップ）、欠陥があって使用できない。これらの欠陥ダイは未だに、複数のウェハ間の結合のせいで多層半導体デバイスへと組み込まれており、結果として得られるデバイスもまた、たとえそのデバイス内の他のダイの多くがそうではなくて完全に利用可能であったとしても、欠陥があって使用できない。従って、ウェハベースの製作は、利用可能な多層デバイスの全収率を低下させる。

他の例では、多層半導体デバイス内のダイ間相互接続が、様々な層間のワイヤボンディングによって提供される。例えば、２つ又はそれより多くの半導体ダイは基板上に積層され（例えば接着され）、電気配線が半導体ダイのワイヤボンドパッドに沿って基板へと延伸している。基板上での電気相互接続は更に、基板の他面上のボールグリッドアレイへと迂回される。積層半導体ダイが成形され、ダイおよび電気配線の両方を保護する。電気配線は、多層デバイスの２つ又はそれより多くの層間の間接的な結合を提供する。ボンドワイヤでの、複数の層の２つ又はそれより多くの間における間接的な結合は、データ及び電力送信（例えばデータ送信速度および対応するパフォーマンス）を制限する。更に、基板と積層ダイの上方のモールドキャップとの導入によって、多層デバイスの高さ（Ｚ高さ）が増大する。

これらの及び他の技術的な課題に対処する、複数の層間における改善された多層製作技術およびより速い相互接続技術が所望される。

複数のダイから横方向に延伸する複数のリムを貫通して延伸している複数のビアを含む、多層半導体デバイスの断面図である。

図１の多層半導体デバイスの詳細な断面図である。

多層半導体デバイスを製造する方法の一例を示しているプロセスフロー図である。

複数の半導体デバイスの高さにおける複数の差異を示している表である。

多層半導体デバイスを製造する方法の一例を示しているフローチャートである。

ワイヤボンディングを含む半導体デバイスと、複数の横方向リム内の複数のビアを含む半導体デバイスとのＺ高さを比較している表である。

多層半導体デバイスを製造する方法の別の例を示しているブロック図である。

多層半導体デバイスを製造する方法の更に別の例を示しているブロック図である。

１つ又は複数の横方向リムを貫通して延伸する複数のビアを含む多層半導体デバイスの別の例の断面図である。

多層半導体デバイスを製造する方法の別の例を示しているフローチャートである。

本開示の幾つかの実施形態に係る、電子システムの模式図である。

以下の説明および図面は、特定の実施形態を、当業者が実施することを可能にするには十分に示している。他の実施形態は、構造的変更、論理的変更、電気的変更、処理的変更、及び、他の変更を組み込んでもよい。幾つかの実施形態の複数の部分及び特徴が、他の実施形態のそれらに含まれてもよく、又は、それらで代用されてもよい。特許請求の範囲で記述される実施形態は、特許請求の範囲の全ての利用可能な均等物を包含する。

図１は、複数のダイ１０２を含む半導体デバイス１００の一例を示している。例えば図１に示されるように、半導体デバイス１００は、少なくとも第１のダイおよび第２のダイ１０４、１０６を含む。示されるように、第１のダイおよび第２のダイ１０４、１０６は、個別の複数のダイの上面及び下面に沿って結合される。図１に更に示されるように、半導体デバイス１００は、例えば複数のダイ１０２の各々からのリム横方向拡張部１１０の寸法に従って、横方向に延伸する１つ又は複数のリム１０８を含む。ある例では、第１のダイおよび第２のダイ１０４、１０６に関して示されるように、個別の複数のリム１０８は、第１のダイおよび第２のダイ１０４、１０６の対応するエッジから離れるように横方向に延伸する。

一例では、複数のリム１０８は、第１のダイおよび第２のダイ１０４、１０６の周りを成形し、これによって、その中で複数のダイを保護するように構成された誘電性の成形材料のようなポリマー材料で構築されるが、これに限定されない。別の例では、第１のダイおよび第２のダイ１０４、１０６は、複数のリム１０８で用いられる成形材料より硬い複数の材料で構築されるが、これに限定されない。例えば、第１のダイおよび第２のダイ１０４、１０６はシリコンで構築される。別の例では、複数のリム１０８は、半導体デバイス１００の第１のダイおよび第２のダイ１０４、１０６を保護するように構成されたより柔軟なポリマー（例えば低弾性モジュール）で構築される。複数のリム１０８のより柔軟なポリマーは、本明細書で説明されるように、穿つのがより容易である（例えば、レーザドリル、機械的掘削、ＦＩＢ除去、エッチング、等）。

再び図１を参照すると、示されるように、複数のビア１１２は、複数のダイ１０２の１つ又は複数を貫通して延伸する。本明細書で説明されるように、複数の導電性ビア１１２は、複数のダイ１０２の各々の間だけでなく、これらに限定されないが、半導体デバイス１００の表面に沿って位置されたボールグリッドアレイ１１４、ランドグリッドアレイ、ピングリッドアレイ等を含む外部回路との間における通信およびデータ転送も可能にする。図１の断面図に示されるように、複数のビア１１２は、第１のダイおよび第２のダイ１０４、１０６とは対照的に、複数のリム１０８を貫通して形成される。本明細書で説明されるように、複数のビア１１２は、一例において、複数のダイ１０２の積層の後に、図１に示されている構成へと形成される。例えば、複数のビア１１２は、例えば１つ又は複数の機械的方法、化学的方法（リソグラフィ）、又は、レーザドリル方法を用いて、複数のリム１０８の中へと開けられる。

本明細書で更に説明されるように、一例での複数のダイ１０２の各々は、例えば複数のダイ１０２の各々に隣接して提供されるパターン化された一連の導電性トレースといった、再分配層を含む。再分配層は、複数のダイ１０２の専有領域の上方で延伸し、複数のリム１０８の中へと延伸する。再分配層に沿って形成された複数の導電性トレースは、複数のビア１１２と結合するように構成される。従って、半導体デバイス１００の複数のダイ１０２の各々は、複数のビア１１２によって、他の複数のダイ１０２の１つ又は複数と、及び、任意にボールグリッドアレイ１１４と、通信可能である。（複数のフリーワイヤを封止するように寸法付けられた）モールドキャップで覆われた１つ又は複数のダイとボールグリッドアレイを有する下の基板とを提供された、ワイヤボンディングによる他の複数の間接的な結合とは対照的に、複数のダイ１０２の各々およびその中の対応する複数のビア１１２に対して複数のリム１０８を提供することによって、複数のダイ１０２の１つ又は複数とボールグリッドアレイ１１４との間の直接的な結合が達成される。すなわち、一例では、（例えばリム横方向拡張部１１０の寸法に従って）複数のダイ１０２から延伸する複数のリム１０８は、半導体デバイス１００の複数のダイ１０２間の直接的な通信を可能にする複数のビア１１２をその中でコンパクトに受け入れるための機構を提供する。これは、そのような通信を提供する等の目的で、他に複数のダイ１０２の複数のワイヤボンドを覆うモールドキャップと基板とを要求しない。従って、半導体デバイス１００の高さ（例えばＺ高さ）は、ワイヤボンディングと相互接続されてからモールドキャップ内に封止された複数のダイと、下の基板とを含む半導体デバイスの高さより実質的に小さい。例えば、幾つかの例では、複数のリム１０８の中に提供される複数のビア１１２を有する半導体デバイス１００に対するＺ高さの複数のセービングは、類似のワイヤボンディングされたデバイスに比べて、０．２ｍｍに達する。再び図１を参照すると、更に示されるように、一例における半導体デバイス１００は、複数のダイ１０２の１つ又は複数に沿って提供された複数の半田ボール１１６を含む、ボールグリッドアレイ１１４を備える。図１に示される例では、第１のダイ１０４（例えば本明細書で説明される第１のダイ１０４の再分配層）は、複数の半田ボール１１６と直接結合される。従って、複数のビア１１２による複数のダイ１０２の各々へのデータ転送は、それに相応して、第１のダイ１０４と、複数のビア１１２によって他の複数のダイ１０２のいずれかと、に送信される。ボールグリッドアレイ１１４に提供される複数の半田ボール１１６は、入力及び出力を半導体デバイス１００に及び半導体デバイス１００から提供しつつ、これと同時に、複数のダイ１０２の下の基板が他に半導体デバイスから情報を受信して情報を伝送する必要性を回避する。すなわち、ボールグリッドアレイ１１４を第１のダイ１０４の再分配層に直接結合することによって、幾つかの半導体デバイスで他に用いられる基板は、図１に示される半導体デバイス１００で必要とされない。これにより、追加の複数のスペースセービングを実現してよりコンパクトなデバイスを提供できる。第１のダイ１０４に沿って直接結合されたボールグリッドアレイ１１４と共に、複数のリム１０８を貫通する複数のビア１１２を提供することによって、半導体デバイス１００内での（及び、半導体デバイス１００への並びに半導体デバイス１００からの）高速送信が容易にされつつ、これと同時に、半導体デバイス１００の全高が最小化される。

ここで図２を参照すると、前に図１に示された半導体デバイス１００の、より詳細な断面図が提供されている。図２の詳細な図では、複数のダイ１０２は、再び積層構成で示されており、複数のダイ１０２の各々は、例えば複数のダイ１０２からのリム横方向拡張部１１０に従って、横方向に延伸する対応するリム１０８を含む。一例では、複数のダイ１０２の各々は、本明細書で説明されるように、個別のダイ１０２、リム１０８および再分配層２０２を含む（及び、成形材料２００を任意に含む）、ダイ組立体２０１の一部である。

図２に示されるように、ビア１１２または複数のビアは、複数のリム１０８を貫通して提供され、複数のダイ１０２間を連続的に延伸する。別の例では、複数のビア１１２の１つ又は複数は、複数のリム１０８の１つ又は複数を貫通して延伸し、（再分配層２０２を通じて、）ダイ１０２とボールグリッドアレイとの間における、又は、半導体デバイス１００の２つ又はそれより多くのダイ１０２間における通信を提供する。すなわち、複数のリム１０８の中に提供される複数のビア１１２は、部分的に又は完全に複数のダイ組立体２０１のスタックを貫通して延伸する。複数のリム１０８を貫通して提供される他の複数のビア１１２は、複数のリム１０８の２つ又はそれより多くを貫通して延伸し、これにより、積層半導体デバイス１００の複数のダイ１０２の２つ又はそれより多くの間における通信を提供する。複数のビア１１２は、一例では、例えば半導体デバイス１００の上面２０３および底面２０５といった、複数のリム１０８の両側面から開けられる。別の例では、複数のビア１１２は、半導体デバイス２０３、２０５の一側面または両側面から開けられる。別の例では、複数のビア１１２は積層後に開けられる。従って、複数のビア１１２は、前に積層された複数のダイ１０２を貫通して、より容易に位置合わせされる。掘削は、多数の別個のビアの形成と、その後の複数のビア（例えば複数のダイ）の積層及び位置合わせとは対照的に、単一のステップで複数のビアの形成を強固にする単一の効率的な操作で行われる。

上記で説明されたように、複数のダイ組立体２０１の各々は、ダイ１０２も、ダイ１０２に隣接して形成された再分配層２０２も含む。示されるように、再分配層２０２は、専有領域（例えばダイ１０２の横方向専有領域）を超えて延伸し、リム１０８へと延伸する。例えば、一例では、ダイ１０２は、例えば本明細書で説明されるパネルフレームといった成形材料２００内に封止される。成形材料２００は、パネルフレーム内に受け入れられると直ぐに、パネルフレームに導入されて、複数のダイ１０２の各々の周りで硬化する。複数のダイ１０２の各々に沿って、再分配層２０２の複数の導電性トレースを提供すべく、パターニング技術が用いられる。例えば図２に示されるように、再分配層２０２は、これにより、複数のダイ組立体２０１の各々の複数のリム１０８の上方を横切って、複数のダイ１０２から横方向に延伸する。再分配層２０２は、これにより、複数のダイ１０２の各々が、（例えば複数のビア１１２を用いて）半導体デバイス１００内の他の複数のダイ、及び、ボールグリッドアレイ１１４と分配相互接続することを可能にする「ファンアウト」構成を提供する。更に、ファンアウトされた再分配層２０２は、複数のリム１０８を貫通して提供された複数のビア１１２と協働し、これにより、半導体デバイス１００の全高を最小化しつつ、これと同時に、複数のダイ１０２の各々の間における直接的接続と、第１のダイ１０４の下のボールグリッドアレイ１１４への複数の対応する直接的接続とを提供する。再分配層は、複数のビア１１２を用いて相互接続された複数のダイから横方向に延伸する、複数の導電性トレースを提供する。換言すると、複数のビア１０８および複数の再分配層２０２は、（例えば他の複数のフリーワイヤを封止するのに用いられる）より大きいモールドキャップを要求すること無く、複数のリム１０８内に収納された複数の相互接続を提供する。

更に図２に示されるように、複数のダイを積層する前に、複数のダイ１０２の最上部の上方で、横方向に成形材料２００（例えば対応するポリマーを形成する誘電性樹脂）が提供される。別の例では、成形材料２００は、複数のダイ１０２の各々の上面に沿うのとは対照的に、複数のダイ１０２の複数の側面上に提供される。成形材料２００は横方向に延伸し、複数のダイ１０２に対して、リム横方向拡張部１１０を有する複数のリム１０８を形成する。前に説明されたように、（本明細書においてウェハ又はパネル構成を有する平坦パネルで説明されるような）複数のダイ１０２の成形後に、複数のダイ１０２はパネルから切断され、これらの動作性能をテストされ、それから、例えば半導体デバイス１００の積層構成といった、図２に示される構成へと積層される。別の例では、複数のダイは、元のシリコンウエハからの個片化と（本明細書で説明される）再構成ダイパネルの形成との両方の前にテストされる。

複数のダイ１０２の各々は互いに結合され、接着剤２０４の層または他のボンディング基板が複数のダイ組立体２０１の各々の間に提供される。図２に示されるように、接着剤２０４は、複数のダイ１０２の各々を位置合わせして、複数のダイ１０２を位置合わせされた構成に維持する。複数のダイ１０２の積層後に、一例では、複数のビア１１２は、半導体デバイス１００を貫通して開けられ、これにより、複数のダイ組立体２０１の各々の複数の再分配層２０２を用いて、複数のダイ１０２の各々の間における複数の相互接続を提供する。

別の例では、複数のビア１１２は、図２に示される構成で複数のダイ組立体を積層する前に、複数のダイ組立体２０１の各々において別個に形成される。従って、複数のビア１１２は、積層工程中に位置合わせされ、これにより、複数のダイ組立体２０１の各々（およびボールグリッドアレイ１１４）の間における通信を保証する。一例では、複数のビア１１２は、銅等のような導電性材料で充填され、スパッタされ、又は、蒸着によって提供され、半導体デバイス１００の複数のダイ１０２の各々を相互接続するだけでなく、複数のダイ１０２をボールグリッドアレイ１１４と接続する。

再び図２を参照すると、本明細書で前に説明されたように、複数のビア１１２の各々は、複数のリム１０８内に示され、複数のダイ１０２の各々に対して横方向に離間される。すなわち、複数のダイ１０２は、複数の横方向延伸リム１０８を貫通して提供される複数の導電性ビア１１２を用いて相互接続される。複数のダイ組立体２０１の各々の複数の横方向部分において複数のダイ１０２間に複数の相互接続を提供することによって、複数のダイ１０２の各々の間だけでなくボールグリッドアレイ１１４の間における複数の接続が、複数のビア１１２に対しても、複数のダイ１０２の各々からファンアウトされた複数の再分配層２０２（例えば複数の横方向リム１０８）に対しても、強固にされる。従って、これにより、複数の積層ダイの下に提供される導電性基板、及び、複数のダイも複数のダイの各々と下の基板との間の複数のワイヤボンドも封止して保護すべく提供されるモールドキャップなどの、複数の他の半導体デバイスの複数のコンポーネントは必要とされない。代わりに、半導体デバイス１００と共に、複数のダイ１０２の各々は、成形材料で成形され、複数の再分配層２０２に対する横方向延伸リム１０８も、横方向に位置された複数のビア１１２に対するスペースも提供する。従って、半導体デバイス１００のＺ高さ又は鉛直高さは、複数のワイヤボンドおよび複数の下の基板（および、複数のワイヤボンドの最上部の上方における複数の対応するモールドキャップ）を用いる複数の半導体デバイスの複数の他の構成のＺ高さに対して最小化される。

更に、複数のビア１１２が複数のリム１０８を貫通して提供されるので、複数のビア１１２は、半導体デバイス１００内でより容易に形成される。例えば、少なくとも幾つかの例における複数のビアは、ダイ１０２のシリコンを貫通して提供される。シリコンは、（例えばより高い弾性係数を有し、）脆くてより硬いので、貫通して掘削するのがより難しい。しかしながら、半導体デバイス１００の成形材料２００で用いられるポリマーは、複数のビア１１２の各々を迅速に開けるべく、（シリコンに比べて）より柔軟な材料を提供する。複数のリム１０８のより柔軟な材料は、これにより、複数のビア１１２が半導体デバイス１００において容易に形成され、これによって、導電性材料が複数のビア１１２内で容易に堆積され、複数のダイ組立体２０１の複数の対応するダイ１０２の複数の再分配層２０２の各々を相互接続することを保証する。同様に、複数のビア１１２が複数のリム１０８の成形材料を容易に貫通して形成されるので、これにより、例えば複数のダイ１０２の積層構成の形成前又は後における半導体デバイス１００への損傷は最小化される。対照的に、複数のシリコンダイの１つ又は複数のシリコンを貫通して掘削することは、ダイ内の半導体への損傷又はチッピングが危険なので、問題である。成形材料２００の一例は、複数のリム１０８の複数の特性（例えば半導体デバイス１００のパッケージ）を調整して複数のパッケージング要件を満たすように構成された、１つ又は複数の添加剤を含むエポキシ樹脂を有するが、これらに限定されない。例えば、エポキシ樹脂は、弾性係数、熱膨張係数、硬化温度、硬化時間、ガラス遷移温度、熱導電性等の１つ又は複数を調整する複数の添加剤を含む。

図３は、図１および図２に示されている半導体デバイス１００のような半導体デバイスを製作するための処理の一例の、一連の概略図のプロセスフロー図を示している。第１段階３０１では、複数のダイ３０２はモノリシック半導体ウェハ３００内に示されている。例えば、複数のダイ３０２は、ウェハのマスキング及びエッチングを用いて）前に知られているシリコンウエハ内に形成される。シリコンウエハ３００内の複数のダイ３０２は、複数のダイのいずれが動作可能（製造エラー又はパフォーマンスエラーの無い複数の動作可能ダイ）であるかを決定すべくプローブされる。半導体ウェハ３００は個片化され、これにより、複数のダイ３０２の各々を分離する。任意に、複数のダイ３０２は個片化後にプローブされ、それから分離される。

複数の動作可能ダイ３０６は、複数のダイ３０２の残りから分離され、段階３０３で、複数の動作可能ダイ３０６はパネルフレーム３０４内に位置される。図３に示されるように、パネルフレーム３０４は、一例では、段階３０１に示された半導体ウェハ３００と実質的に同様の構成を有する。本明細書で説明される別の例では、パネルフレーム３０４は、例えば正方形または長方形といった別の形状を有する。複数の動作可能ダイ３０６は、パネルフレーム３０４の中へとフィットされ、再構成ダイパネル３０８が形成される。例えば、誘電性ポリマーへと硬化する樹脂等の成形材料がパネルフレーム３０４に提供される。成形材料は、複数の動作可能ダイ３０６の各々の周りで硬化し、これにより、（複数のダイ１０２も複数の対応するリム１０８も含む、）図２に示される別個の複数のダイ組立体２０１を形成する。段階３０３に示される構成において、再構成ダイパネル３０８は、例えば本明細書で前に説明された複数の半導体デバイス１００の１つ又は複数を形成すべく、積層の準備ができている。

別の例では、再構成ダイパネルを形成した後に（例えば複数の動作可能ダイ３０６の成形後に）、複数のダイ３０６の各々に対しての複数の再分配層２０２が形成される。例えば、成形材料２００および複数のダイ３０６上の複数の再分配層２０２の複数の導電性トレースをエッチングするのに、マスキングおよびリソグラフィが用いられる。前に説明されたように、複数の再分配層２０２は、複数の動作可能ダイ３０６の専有領域および複数のリム１０８の上方を延伸する、ファンアウトされた構成を有する（例えば図２を参照）。

ここで段階３０５を参照すると、複数のダイパネル３１０の各々が積層され、複数の再構成ダイパネル３０８が分解された構成で示されている。示されるように、複数の再構成ダイパネル３１０の各々の動作可能ダイ３０６は実質的に同様の構成で示され、これにより、複数の再構成ダイパネル３１０の各々の間で位置合わせされる。すなわち、例えば第１の再構成ダイパネルおよび第２の再構成ダイパネル３１２、３１４を含む、複数のダイパネル３１０の各々の複数の動作可能ダイ３０６は位置合わせされ、これにより、その処理の後の段階で複数の積層ダイの分離（個片化）の際に積層半導体デバイスを提供する。前に説明されたように、一例では、接着剤２０４は、複数の再構成ダイパネル３１０の各々の間で適用され、その中の複数のダイの位置合わせを含む複数の再構成ダイパネル３１０間の結合が保持されることを保証する。

段階３０７で、複数のビア１１２が、積層された複数の再構成ダイパネル３１０内に形成される。例えば、段階３０７に示されるように、積層パネル組立体３１６は、積層されて接着された構成の複数の再構成ダイパネル３１０を含む。従って、複数のパネル３１０の（複数の動作可能ダイ３０６に対応する）複数のダイ１０２は、図１および図２に示されたデバイス１００の配列に対応する構成で位置合わせされる。複数のビア１１２は、複数のダイ１０２（図３に示されている３０６）の各々から横方向に離れて延伸する、（図２に示されている複数の再分配層２０２を含む）複数のリム１０８の中に形成される。

一例では、複数のビア１１２は、例えば個別の複数のダイ１０２の各々の複数のリム１０８を貫通して掘削することを含む、バッチ処理で形成される。すなわち、（個片化前の）積層パネル組立体３１６において、複数のビア１１２は積層パネル組立体３１６を貫通して開けられ、これにより、単一の製造段階での、複数の半導体デバイスの各々における複数のビア１１２の素早い形成を容易にする。更に別の例では、積層パネル組立体３１６は複数の半導体デバイス１００へと個片化される。分離された複数の半導体デバイス１００はその後、別個に穴を開けられ、複数のリム１０８を貫通して延伸する複数のビア１１２を形成する。複数のビア１１２の形成後に、複数のビア１１２の複数のチャネル内で銅のような導電性材料がスパッタされ又は蒸着され、（例えば複数のリム１０８の複数の再分配層２０２によって）複数のダイ３０６を電気的に結合する。

示されるように、段階３０９で、ボールグリッドアレイ１１４（図１および図２にも示されている）もまた提供される。段階３０７と同様のやり方で、一例では、複数の半導体デバイス１００の各々のための複数のボールグリッドアレイ１１４は、段階３０７で示されている積層パネル組立体３１６の中に未だ保持されている複数の半導体デバイスに沿って形成される。任意に、複数のボールグリッドアレイ１１４は、例えば段階３０９に示されている半導体デバイス１００へと個片化された後に、複数の半導体デバイス１００に沿って形成される。

再び段階３０９を参照すると、完成した半導体デバイス１００が、複数の積層ダイ１０２と、複数のリム１０８を貫通して延伸する複数のビア１１２と共に示されている。ボールグリッドアレイ１１４はまた、例えば（図２に示されているような）第１のダイ１０４と関連付けられる再分配層と結合された、半導体デバイス１００の最下層上に示されている。

図３に示されている処理は、図１および図２に示されているデバイスのような複数の半導体デバイス１００を概略的に提供している。複数のパネルフレーム３０４および対応する複数の再構成ダイパネル３１０の各々は複数の動作可能ダイ３０６だけを含むので、１つ又は複数の破損又は欠陥ダイ１０２を含む複数の半導体デバイス１００は実質的に回避される。すなわち、再び段階３０５を参照すると、複数の再構成ダイパネル３１０の各々に組み込まれた複数の動作可能ダイ３０６の各々は、前にテストされて、動作可能であると知られている。従って、積層パネル組立体３１６から生成される複数の半導体デバイス１００は、これにより、動作可能である。図に示されている処理は、例えば内部に複数の動作可能半導体、複数の欠陥半導体及び複数の破損半導体を有するモノリシック半導体ウェハを用いる従来の複数の製作技術に比べて、複数の欠陥又は破損半導体が組み込まれることを最小化又は回避する。前の複数の製作技術では、複数の欠陥又は破損半導体は複数の完成デバイスへと組み込まれ、結果として、他の使用可能なデバイスを全体的に廃棄することになる。換言すると、本明細書で説明される処理では、複数の半導体ウェハ３００の１つ又は複数において他に提供される１つ又は複数の（例えば複数の）欠陥又は破損ダイ３０２は、上記で説明されたように製作される、他の完全に動作可能な複数の半導体デバイス１００には入り込まない。

従って、複数の半導体デバイス１００の歩留りは、複数の動作可能ダイと複数の欠陥又は破損ダイとを含む全体的な半導体ウェハ３００を用いる他の複数の処理によるものより実質的に高い。より高い歩留りに加えて、例えば複数のリム１０８を貫通する複数のビア１１２の提供は、ワイヤボンディングされた複数の半導体デバイスに対して他に必要とされるより大きいモールドキャップおよび基板を要求すること無く、複数のダイ１０２の各々の間における直接的な相互接続を提供する。従って、図３に示された処理から生成される半導体デバイス１００は、複数のワイヤボンド相互接続を用いて基板と共に形成される複数の他の半導体デバイスに比べて、より確かな動作可能特性も、最小化された鉛直高さ（Ｚ高さ）も有する。

ここで図４を参照すると、２つの追加の段階４０３、４０５が、図３に示されている段階３０３および３０５の代替として提供されている。例えば、図４に示されているパネルフレーム４００は、段階３０３に示されているパネルフレーム３０４のウェハ構成に対して、正方形又は長方形（例えば非円形）構成を有している。パネルフレーム４００は従って、複数の動作可能ダイ３０６を、正方形又は長方形構成を有するグリッドのようなパターンで配置する。段階４０３に示されている再構成ダイパネル４０２はそれから、図４の段階４０５に示されているような複数の再構成ダイパネル４０４へと積層される。図４で更に示されるように、複数の再構成ダイパネル４０４は、少なくとも第１の再構成ダイパネルおよび第２の再構成ダイパネル４０６、４０８を含む。

積層構成で提供される複数の再構成ダイパネル４０４に対して、図３で前に説明された処理が、実質的に同様のやり方で次に実行される。すなわち、一例では、複数のビア１１２が、複数のダイ１０２の各々から横方向に離れて延伸する複数のリム１０８を貫通して形成される。一例では、（例えば個片化の前に、）複数のダイ１０２が積層構成で保持されつつ、複数のビア１１２が複数のリム１０８内に形成される。同様のやり方で、半導体デバイス１００の第１の再構成ダイパネル４０６が図３の段階３０７で示されるように積層パネル組立体で保持されつつ、ボールグリッドアレイ１１４がまた第１の再構成ダイパネル４０６に適用される。別の例では、本明細書で前に説明されたように、複数のビア１１２および複数のボールグリッドアレイ１１４は、例えば積層された複数の再構成ダイパネル４０４からの半導体デバイス１００の個片化後に、分離された複数の半導体デバイス１００上に形成される。

図５は、下の基板５０６と、デバイス５００の複数のダイ５０２間におけるワイヤボンディングとを含む半導体デバイス５００の一断面図を示している。図５で更に示されるように、複数のダイ５０２の各々は、複数のダイ５０２の各々に結合され、例えばモールドキャップ５１０を貫通するように、半導体デバイス５００を貫通して延伸する、１つ又は複数のワイヤ５０４を用いて、基板５０６と接続される。示されるように、複数のワイヤ５０４の少なくともの幾つかは、個別の複数のダイ５０２から基板５０６（複数の導電性トレースを含む基板）への最初の延伸と、複数の追加のワイヤ５０４を用いた基板５０６から他の複数のダイ５０２の１つ又は複数への次の延伸とによって、複数のダイ５０２の各々の間における相互接続を提供する。図５で更に示されるように、ボールグリッドアレイ５０８は、基板５０６の反対面に沿って提供され、基板５０６から複数のダイ５０２へと延伸する複数のワイヤ５０４を用いて複数のダイと相互接続される。

図５に示される組立体とは対照的に、本明細書で（図１および図２で）説明される半導体デバイス１００は、複数のダイ１０２の各々から横方向に延伸する複数の横方向延伸リム１０８（例えば横方向拡張部１１０を参照）を含む積層構成の複数のダイ１０２を含む。複数のリム１０８は、その中で複数のビア１１２を掘削及び形成すべく構成された成形材料、樹脂等を提供する。本明細書で前に説明されたように、複数のダイ組立体２０１の各々は、例えば、複数のダイ１０２の各々の水平方向専有領域を超えて延伸する複数の導電性トレースのファンアウト構成を提供すべく、再分配層２０２と共に形成される。従って、複数の再分配層２０２を貫通して延伸する複数のビア１１２での、複数のダイ１０２の各々の間における複数の電気相互接続は、複数のダイ１０２に比べて横方向にコンパクトな場所に（例えば複数のリム１０８内に）提供される。複数のダイ間の複数の相互接続は、他に、図５に示される半導体デバイス５００の複数のワイヤ５０４を収容する大きなモールドキャップ５１０を要求すること無く、複数のダイ１０２の各々と隣接する複数の横方向スペースに提供される。更に、複数のビア１１２は、複数のダイ１０２の各々の間に延伸する。例えば、複数のビア１１２は、複数のダイ１０２の２つ又はそれより多くの間に延伸し、複数のダイ１０２間の複数の直接的接続を提供する。これによって、図５に示されるような介在基板５０６は必要とされない。

更に、図１および図２に示された半導体デバイス１００は、デバイス１００への又はからの入力又は出力用の基板５０６を必要としない。代わりに、複数のビア１１２および複数の再分配層２０２と相互接続される複数のダイ１０２を含むデバイス１００は、第１のダイ１０４の再分配層２０２に沿って結合されるボールグリッドアレイ１１４を通じて入力及び出力を提供するように構成される。換言すると、図５に示されるような基板５０６およびモールドキャップ５１０は、図１および図２に示された半導体デバイス１００では他に必要とされない。代わりに、複数のダイ１０２から横方向に延伸する複数のリム１０８は、自身の複数の導電性トレースを含む再分配層２０２、及び、複数のリム１０８を貫通して開けられる複数のビア１１２の両方に対してスペースを提供する。従って、半導体デバイス１００を用いることによって、（より大きいモールドキャップ５１０も基板５０６も要求する）図５に示される半導体デバイス５００に比べ、複数のスペースセービングが鉛直方向（Ｚ高さ）で実現される。更に、図１に示された半導体デバイス１００は相対的に、複数のビア１１２を用いた複数のダイ１０２の各々の間における複数の直接的接続を含む（介在基板５０６は備えない）。この配列は、第１のダイ１０４の再分配層２０２と関連付けられる複数のダイ１０２およびボールグリッドアレイ１１４の間における（図２を参照）、直接的で、相応してより速くより確かなデータ送信を提供する。

ここで図６を参照すると、例えば図１および図２のデバイス１００で示される構成といった、本明細書で提供される構成を有する様々な半導体デバイス用の、Ｚ高さ対比表が提供される。本明細書で説明されるように、複数の半導体デバイス１００は、各々が、ダイ１０２、リム１０８、及び、リム１０８を貫通して再分配層２０２へと延伸する１つ又は複数のビアを有する、１つ又は複数のダイ組立体２０１を備える。各々のダイ組立体、及び、各ダイ組立体の複数のリム１０８で用いられる対応する成形材料に対しての複数のＺ高さ６０２は、表における、複数のリム内に複数のビアを備える半導体デバイス用の複数の行に示されている。複数の合計Ｚ高さ６０２は、特定のパッケージタイプ用に積層された（各々が、およそ２５ミクロン、及び、成形材料用に１０ミクロンの高さを有する）複数のダイ組立体２０１の数に対応している。複数の半導体デバイス１００は、単一のダイ組立体を含む第１デバイス（シングルダイパッケージまたはＳＤＰ）、２つのダイ組立体を備える第２デバイス（ダブルダイパッケージ、ＤＤＰ）、等（例えば、ＱＤＰは４つの組立体を含み、ＯＤＰは８つの組立体を含み、ＨＤＰは１６つの組立体を含む）によって、昇順で配置される。

ワイヤボンディングおよび基板を含む複数の半導体デバイス（図５に示されている半導体デバイス５００を参照）の対応する複数のＺ高さ６０４は、表の第１行に提供されている。示されるように、ワイヤボンディングされたデバイス用の複数のダイ組立体のＺ高さは２５ミクロンであり、ダイ組立体ごとの複数のモールドキャップ及び隙間のＺ高さは、複数のデバイスの複数のダイ組立体の数に従って変化する。複数のデバイスの各々のための複数の合計Ｚ高さは、最下行に沿って示されており、デバイスの複数のダイ組立体の数で乗算された、ダイ組立体のＺ高さと、モールドキャップ及び隙間のＺ高さとに基づく。

図６に示されるように、複数のリム１０８内に複数のビア１１２を備えるファンアウトされた再分配層２０２を有する複数のデバイスの各々の複数の合計Ｚ高さ６０２は、図５に示される（例えば、ワイヤボンディング、モールドキャップおよび基板を含む）構成を備える対応する複数のデバイスの対応する複数の合計Ｚ高さに比べて、より小さい。個別の複数のダイ組立体２０１の各々のためのＺ高さにおける複数のセービングは、２つ又はそれより多くのダイ組立体を有する複数の積層半導体デバイス１００に繰り越される。すなわち、本明細書で説明される構成を備えた２つ又はそれより多くのダイ（例えば複数のダイ組立体２０１）を有するデバイスは、ワイヤボンディング、モールドキャップおよび基板を用いるパッケージにおいて用いられる対応するダイ組立体に比べて、複数の積層ダイ組立体２０１の各々のための複数のＺ高さセービングを増やす。

図７は、本明細書で前に示された半導体デバイス１００のような、積層半導体デバイスを製造する方法７００の一例を示している。方法７００を説明する際に、本明細書で説明される１つ又は複数のコンポーネント、特徴、機能等を参照する。好都合である場合、複数の参照符号を用いて、複数のコンポーネント及び複数の特徴を参照する。複数の参照符号は、例示的であって排他的ではない。例えば、方法７００で説明される複数のコンポーネント、複数の特徴、複数の機能等は、複数の対応する番号が付けられた要素、本明細書で説明される複数の他の対応する特徴（番号が付けられたものと付けられていないものとの両方）、及び、これらの複数の均等物を含むが、これらに限定されない。

段階７０２において、方法７００は、複数のリム１０８を第１のダイ１０４及び第２のダイ１０６上に形成する段階を含む。複数のリム１０８は、第１のダイおよび第２のダイ１０４、１０６から横方向に離れて延伸する。例えば、図１に示されるように、複数のリム１０８は、リム横方向拡張部１１０に従って個別の複数のダイの各々から延伸する。

段階７０４において、第２のダイ１０６は第１のダイ１０４の上方に積層される。例えば、図２に示されるように、例えば個別の複数のダイ１０２および個別の複数の再分配層２０２を含む複数のダイ組立体２０１は、積層構成で共に結合される。一例では、第２のダイ１０６のようなダイを第１のダイ１０４の上方に積層する段階は、少なくとも第１のダイおよび第２のダイ１０４、１０６の間における面に接着剤を加えて、相応して、複数のダイを積層構成で共に接着する段階を含む。

段階７０６において、１つ又は複数のビア１１２は、図２に示される構成での複数のダイ組立体２０１の積層後に、複数のリム１０８を貫通して開けられる。１つ又は複数のビア１１２は、少なくとも第１のダイおよび第２のダイ１０４、１０６の間を延伸する。別の例では、方法７００は、積層する前に、例えば複数のダイ１０２が図３の段階３０３で示されたパネルフレーム３０４のようなパネルフレーム内に保持されている間に、複数のリム１０８を貫通して１つ又は複数のビア１１２を開ける段階を含む。複数のダイ１０２はそれから積層構成で配置され、対応する複数のビア１１２は、複数のダイ１０２（例えば複数のダイ組立体２０１）の互いに対する位置合わせに従って、位置合わせされる。１つ又は複数のビア１１２の掘削後、例えば蒸着、スパッタリングまたはめっきによって、導電性材料が複数のビア１１２を通して加えられ、相応して複数のダイ１０２を相互接続する。例えば、複数のビア１１２は、複数のダイ１０２の各々と関連付けられる複数の再分配層２０２を通じて複数の相互接続を提供する。

更に、別の例では、１つ又は複数のビア１１２は、複数のダイ１０２間にも、第１のダイ１０４と関連付けられた再分配層２０２に沿って提供されるボールグリッドアレイ１１４と間にも複数の相互接続を提供する。

ここで図８を参照すると、積層半導体デバイス１００を製造する方法８００の別の例が提供されている。方法８００を説明する際に、本明細書で説明される１つ又は複数のコンポーネント、特徴、機能等を参照する。好都合である場合、複数の参照符号を用いて、複数のコンポーネントを参照する。提供される複数の参照符号は、例示的であって排他的ではない。例えば、方法８００で説明される複数のコンポーネント、複数の特徴、複数の機能等は、複数の対応する番号が付けられた要素、本明細書で説明される複数の他の対応する特徴（番号が付けられたものと付けられていないものとの両方）、及び、これらの複数の均等物を含むが、これらに限定されない。

再び図８を参照すると、段階８０２において、方法８００は、複数のダイ３０２を、図３の段階３０３で示された複数の動作可能ダイ３０６のような複数の動作可能ダイへとソートする。複数の動作可能ダイ３０６は、これらの動作性能を決定すべくプローブ又はテストされる。段階８０４において、少なくとも第１の再構成ダイパネル３０８が形成される。

一例では、第１の再構成ダイパネル（及び複数の追加のダイパネル）を形成する段階は、段階８０６における、ソートされた複数の動作可能ダイ３０６をパネルフレーム３０４内に配置する段階を含む。別の例では、ソートされた複数の動作可能ダイ３０６は、図４に示されたパネルフレーム４００のような非円形パネルフレーム内に配置される。段階８０８において、パネルフレーム３０４（又はパネルフレーム４００）内の複数の動作可能ダイ３０６の周りに樹脂が成形され、第１の再構成ダイパネル３０８を形成する。本明細書で前に説明されたように、複数のリム１０８が樹脂内に形成され、複数の動作可能ダイ３０６の各々から横方向に延伸する。

一例では、段階８０４における再構成ダイパネルを形成する処理は、複数の追加のダイパネル用に繰り返され、これにより、図３および４にそれぞれ示された複数の再構成ダイパネル３１２または４０４を生成する。本明細書で前に説明されたように、複数の再構成ダイパネルはそれから、積層パネル組立体３１６、及び、図４に示された対応する正方形又は非円形構成へと積層され、（図３の段階３０９で示された）個片化の前に、結果として得られる複数の半導体デバイス１００の各々に対して積層された一連のダイ１０２を提供する。

例えば図３の段階３０７で示される積層パネル組立体３１６においては、複数のビア１１２が、複数の半導体デバイス１００に含まれる複数のダイ組立体２０１の各々の関連付けられた複数のリム１０８を貫通して形成される。例えば、段階３０７で示された積層パネル組立体３１６においては、複数のビア１１２がバッチ処理で形成され、これにより、半導体デバイス１００が他で分離される間に複数のビア１１２を生成すべく必要とされる時間を最小化する。複数のビア１１２の形成後に、複数の半導体デバイス１００は積層パネル組立体３１６から個片化され、図３の段階３０９で示されて更に図１および図２で詳細に示された半導体デバイス１００を形成する。

更に、別の例では、（図１および図２に示された）ボールグリッドアレイ１１４が、未だ積層パネル組立体３１６の一部であるうちに、複数の半導体デバイス１００の各々と関連付けられた第１のダイ１０４に提供される。更に別の例では、複数の半導体デバイス１００の各々と関連付けられた、複数のビア１１２、及び、複数のボールグリッドアレイ１１４の両方が、積層パネル組立体３１６からの複数の半導体デバイスの個片化後に形成される。

図９は、複数の対応するリム９０４を含む複数のダイ１０２を備える、半導体デバイス９００の別の例を示している。図９に示されるように、複数のダイ１０２は、互い違い構成（例えば、シフトされた又は段差のある構成）で提供される。例えば、複数のダイ組立体９０２の各々は互いに対してシフトされ、半導体デバイス９００において互い違いの一連のダイを形成する。図９に示されるように、複数のダイ１０２の各々は互いに対してシフトされ、複数のダイ１０２の各々の１つ又は複数のボンドパッド９０５を含む、少なくとも１つの面を露出させる。一例では、複数のダイ１０２の各々は、例えば、これにより個別のダイを隣接するダイに対して互い違いにするダイシフト９０６に従って、シフトされる。別の例では、複数のダイ１０２は、複数の異なる程度に（及び任意に複数の異なる方向に）シフトされ、これにより、シフトに従って１つ又は複数のボンドパッド９０５を露出させる。すなわち、複数のダイ１０２の１つ又は複数は、個別の複数のボンドパッド９０５の複数の位置に従って、より大きな程度だけ、より小さな程度だけ、又は、異なる方向に、の１つ又は複数だけシフトされる。

図９に示されるように、複数のダイの各々は、（段々にされた）互い違い構成を提供する同じ方向で互い違いにされ、これにより、（半導体デバイス９００の最下ダイ１０２を除く）複数のダイ１０２の各々の複数の対応するボンドパッド９０５を露出させる。本明細書で前に説明されたように、複数のダイ１０２の各々は、個別の複数のダイ組立体９０２に組み込まれる。示されるように、複数のダイ組立体９０２の各々は、複数のダイ１０２も、複数のダイ１０２の各々に対する１つ又は複数の対応するリム９０４も含む。

図９で更に示されるように、複数のダイ１０２の各々は、例えば複数の隣接するダイ１０２と対面する複数の面上に提供される接着剤９０８によって、互いに結合される。接着剤９０８は、複数のダイ１０２の各々を互い違い構成で維持し、これによって、ダイシフト９０６を図９（ダイシフトの一例）に示されるように維持する。これにより、最終的な相互接続用に、複数のボンドパッド９０５を露出された構成に維持する。一例では、複数のダイ１０２は、前に図２に示された成形材料２００のような成形材料の適用前に、接着剤９０８で共に結合される。前に説明されたように、成形材料２０２は、誘電性ポリマーへと硬化し、相応して、複数のダイ組立体９０２の各々に対して複数のリム９０４を提供する。複数のダイ１０２の各々の接着後、成形材料２０２は複数の積層ダイ１０２の周りに適用され、これにより、半導体デバイス９００の中間段階を形成する。

１つ又は複数のビア９１２は、複数のリム９０４の１つ又は複数を貫通して開けられ、これにより、複数のダイ１０２、及び、ボールグリッドアレイ１１４に隣接する複数のダイ１０２（例えば図９に示される最下ダイ）の１つ又は複数と関連付けられた対応する再分配層９１０の間における相互接続を提供する。図９に示されるように、複数のビア９１２の各々は、個別の複数の上を覆うダイ１０２用に、複数の対応するボンドパッド９０５と結合する。複数のダイ１０２の各々と関連付けられた複数のビア９１２は、相応して、複数のボンドパッド９０５から、対応する複数のダイ組立体９０２と関連付けられた複数のリム９０４の１つ又は複数を貫通して延伸する。すなわち、半導体デバイス９００の最上ダイ１０２は、複数の下のダイ１０２の個別の複数のリムを貫通して延伸する１つ又は複数のビア９１２を含む。

（例えば機械的掘削、リソグラフィ、レーザドリル等による）複数のビア９１２の形成後に、図２に示された再分配層２０２と同様の再分配層９１０が、ボールグリッドアレイ１１４に隣接する半導体デバイス９００の底部に対応するダイ１０２のような、複数のダイ１０２の少なくとも１つに対して提供される。一例では、再分配層９１０は、ダイ１０２の専有領域、及び、複数の積層ダイ１０２の対応する全体的な専有領域の上方に延伸する複数の導電性トレースのファンアウト構成を提供する。すなわち、図９に示されるように、再分配層９１０は、複数のダイ１０２の下に延伸し、複数のダイ１０２の各々の個別の複数のボンドパッド９０５から複数のリム９０４を貫通して延伸する複数のビア９１２との相互接続用に、複数の導電性トレースを提供する。別の例では、再分配層９１０の形成後に、ボールグリッドアレイ１１４は、再分配層９１０に沿う半導体デバイス９００に適用され、半導体デバイス９００用の複数の入力及び出力接続を提供する。

ここで図１０を参照すると、半導体（例えば図９に示された半導体デバイス９００）を形成する方法の別の例が提供されている。前に説明され、図５に示された方法と同様に、当該方法は、一連の概略的な段階１００１、１００３、１００５、１００７で示されている。段階１００１において、１つ又は複数モノリシック半導体ウェハから個片化された複数のダイ１０２は、動作性能をテストされる。（欠陥又は損傷していない）複数の動作可能ダイ１０２はそれから、ダイスタック１００２へと組み立てられる。例えば、１つ又は複数のダイスタック１００２の複数のダイ１０２は接着される。段階１００１で示されるように、ダイスタック１００２は、ダイスタック１００２の複数のダイ１０２の各々の少なくとも１つの面の複数のボンドパッド９０５を相応して露出させる、（段差のある、シフトされた等の）互い違い構成を有する。上記で説明されたように、別の例では、複数のダイ１０２は、個別の複数のボンドパッド９０５の数及び場所に従って、複数の異なる程度又は方向の１つ又は複数だけシフトされる。

ここで図１０の段階１００３を参照すると、複数のダイスタック１００２の各々は、複数のダイスタック１００２の各々を受け入れるべく寸法付けられて形状付けられた一連の空洞を含むパネルフレーム１００４内に位置する。パネルフレーム１００４の複数の空洞内への複数のダイスタック１００２の配置後に、成形材料が、パネルフレーム１００４内の複数のダイスタック１００２の周りに適用され、図９で前に示された複数のダイ組立体９０２の複数のリム９０４を形成する。本明細書で説明されるように、一例では、成形材料２０２は、複数のダイの材料（例えばシリコン）と比較してより低い弾性係数を有する誘電性ポリマーを形成する樹脂である。組み合わされたパネルフレーム１００４は、その中に複数の成形ダイスタックを含む再構成ダイパネル１００６を形成する。段階１００３は、円形（ウェハ形状）パネルフレーム１００４を示している。別の例では、パネルフレームは、図４に示される長方形又は正方形のような異なる形状を有している。

段階１００３で示されるように、ダイスタック１００２によって形成された複数のダイ組立体９０２は、複数のダイ１０２の各々から横方向に延伸する複数のリム９０４を含む。この構成に示されるように、ダイスタック１００２は、成形材料２０２内で互い違いにされる。個別の複数のダイ１０２用の複数のリム９０４の各々は、相応して、ダイスタック１００２内の複数のダイ１０２の各々のシフトされた場所に従って、横方向寸法が変化する。複数のダイのシフトによって露出された複数のボンドパッド９０５は、複数の下のダイ１００２の複数のリム９０４に向かって、（図１０に示されるように）ダイスタック１００２の底部と対面する。

段階１００５において、複数のビア９１２が複数のボンドパッド９０５の下の複数のリム９０４の中へと開けられ、複数のダイ１０２の各々を、複数のダイ１０２の１つに沿って提供された再分配層９１０と相互接続する。例えば、図１０に示される例では、（この反転構成では最上ダイとして示されている）最下ダイは、再分配層９１０を設けられている。任意に、再分配層９１０の複数の導電性トレースを形成する段階の前に、複数のビア９１２が複数のリム９０４の中へと開けられ、これにより、後で形成される再分配層９１０と相互接続する導電性材料を受け入れる複数の通路を形成する。導電性材料は、ダイスタック１００２の複数のダイ１０２を半導体デバイス９００の再分配層と最終的に相互接続する複数のビア９１２の複数のチャネルに適用される。別の例では、再分配層９１０は、複数のビア９１２を開ける段階の前に形成される。

段階１００７において、半導体デバイス９００は、ボールグリッドアレイ１１４を、前に段階１００５で形成された再分配層９１０に加えることによって完成される。段階１００７で示されるように、半導体デバイス９００は次に、再構成ダイパネル１００６から個片化されされる。複数の半導体デバイス９００は、同じ再構成ダイパネル１００６から個片化される。

前に説明された半導体デバイス１００と同様に、図９および１０に示される半導体デバイス９００は、例えば最下ダイ１０２およびダイスタック１００２と関連付けられる再分配層９１０といった再分配層９１０との複数の直接的接続を提供する。他により大きいモールドキャップを要求して、これにより、複数のダイの各々からダイスタック下の（再分配層９１０よりも大きい）基板へと延伸する複数のワイヤボンドを含ませて封止すること無く、複数のビア９１２は再分配層９１０との直接的接続を提供する。ダイスタック１００２の互い違い構成は、複数のダイ１０２の１つ又は複数の複数のボンドパッド９０５を露出させ、これにより、複数のボンドパッド９０５から複数のリム９０４を貫通して延伸する複数のビア９１２が、個別の複数のダイ１０２の各々を再分配層９１０と相互接続することを可能にする。複数のビア９１２によって提供される複数のボンドパッド９０５および再分配層の間の複数の直接的接続は、図５に示された５０４のような複数のワイヤを確実に封止するのに必要とされる他のより深い（より厚い）モールドキャップと比較して、成形材料の浅い層を可能にする。

更に、前に説明されたように、成形材料２０２（誘電性ポリマー）を貫通する複数のビア９１２を提供することによって、半導体デバイス９００を貫通する掘削が、複数のダイ１０２のシリコンというより硬い材料と比較して、成形材料２０２のより柔軟な材料（低弾性モジュール）によって行われるので、半導体デバイス９００への損傷は最小化される。更に、図１０に示される方法によって、再分配層９１０を形成する処理は、ダイスタック１００２の複数のダイ１０２の１つへと分離される。例えば、本明細書で説明されるように、再分配層９１０は、ダイスタック１００２の最下ダイ１０２に提供される。従って、複数のビア９１２は、ダイスタック１００２の複数のダイ１０２の複数の横方向リム９０４を貫通して、最下ダイ１０２と関連付けられた再分配層９１０へと延伸する。再分配層９１０はこれにより、複数のダイ１０２の各々と他に関連付けられた複数の再分配層の各々の、これもまたボールグリッドアレイ１１４との複数の相互接続を提供する単一の再分配層への、複数の相互接続を強固にする。別の例では、最下ダイ１０２の上の残りの複数のダイ１０２が複数のビア９１２と相互接続される一方で、最下ダイ１０２は、ダイに局在化される複数の再分配層（例えば多数の隣接する層９１０）を含む。更に別の例では、複数のダイ１０２の各々は、個別の再分配層９１０を含み、複数のダイ１０２は、複数の再分配層９１０を通じて複数のビア９１２と相互接続される。

本開示で説明される複数の半導体デバイス１００、９００を用いる電子デバイスの例は、本開示に対して、より高いレベルのデバイス用途の例を示すべく含まれる。図１１は、本開示の少なくとも１つの実施形態に係る複数の製作方法および構造で構築された少なくとも１つの半導体デバイスを組み込んでいる、電子デバイス１１００のブロック図である。電子デバイス１１００は、本開示の複数の実施形態が用いられる電子システムの単なる一例である。複数の電子デバイス１１００の複数の例は、複数のパーソナルコンピュータ、複数のタブレットコンピュータ、複数の携帯電話、複数のゲームデバイス、複数のＭＰ３若しくは他のデジタル音楽プレーヤー等を含むが、これらに限定されない。この例では、電子デバイス１１００は、システムの様々なコンポーネントを結合するシステムバス１１０２を含むデータ処理システムを備える。システムバス１１０２は、電子デバイス１１００の様々なコンポーネント間の複数の通信リンクを提供し、単一のバスとして、複数のバスの組み合わせとして、又は、任意の他の適切な態様で、実装されることができる。

電子アセンブリ１１１０は、システムバス１１０２に結合される。電子アセンブリ１１１０は、任意の回路、又は、複数の回路の組み合わせを含むことができる。１つの実施形態では、電子アセンブリ１１１０は、任意のタイプであり得るプロセッサ１１１２を含む。本明細書で用いられるように、「プロセッサ」は、これらに限定されないが、マイクロプロセッサ、マイクロコントローラ、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、グラフィクスプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、マルチコアプロセッサ、又は、任意の他の種類のプロセッサ若しくは処理回路などの、任意のタイプの計算回路を意味する。

電子アセンブリ１１１０に含まれ得る他の複数のタイプの回路は、例えば、複数の携帯電話、複数のパーソナルデータアシスタント、複数のポータブルコンピュータ、複数の送受信兼用無線機、及び、同様の複数の電子システムなどの複数の無線デバイスにおいて用いるための、（通信回路１１１４のような）１つ又は複数の回路のようなカスタム回路、特定用途向け集積回路（ＡＳＩＣ）等である。ＩＣは、任意の他の種類の機能を実行できる。

電子デバイス１１００（例えばソリッドステートドライブ又はフラッシュメモリなどのドライブ）はまた、ランダムアクセスメモリ（ＲＡＭ）形式のメインメモリ１１２２のような、特定用途に適した１つ又は複数のメモリ要素、１つ又は複数のハードドライブ１１２４、または、複数のコンパクトディスク（ＣＤ）、複数のフラッシュメモリカード、複数のデジタルビデオディスク（ＤＶＤ）等のリムーバブルメディア１１２６を処理する１つ又は複数のドライブを順に含むことができる外部メモリ１１２０を含むことができる。

電子デバイス１１００はまた、ディスプレイデバイス１１１６と、１つ又は複数のスピーカ１１１８と、マウス、トラックボール、タッチスクリーン、音声認識デバイス、又は、システムユーザが電子デバイス１１００へと情報を入力して情報を受信することを可能にする任意の他のデバイスを任意に含み得るキーボード若しくはコントローラ１１３０との１つ又は複数を含んでもよい。

本明細書で開示される方法及び複数の装置をより良く示すべく、複数の実施形態の非限定的な列挙が以下で提供される。

例１は、第１のダイ上および第２のダイ上に、第１のダイおよび第２のダイから横方向に離れて延伸する複数のリムを形成する段階と、第１のダイの上方に第２のダイを積層する段階と、積層後に、複数のリムを貫通して、第１のダイおよび第２のダイの間を延伸する１つ又は複数のビアを開ける段階と、を含む、積層半導体デバイスを製造する方法用の装置である。

例２において、例１の主題は、１つ又は複数のビアを導電性材料で充填して、第１のダイおよび第２のダイを電気的に相互接続する段階を任意に含むことができる。

例３において、例１―２のいずれか１つの主題は、複数のリムを形成する段階が、第１のダイおよび第２のダイの上方に誘電性部分を形成する段階を含み、複数のリムが誘電性部分で形成される、ことを任意に含むことができる。

例４において、例１―３のいずれか１つの主題は、誘電性部分を形成する段階が、第１のダイおよび第２のダイの周りに樹脂を成形する段階を含み、複数のリムが樹脂で形成される、ことを任意に含むことができる。

例５において、例１―４のいずれか１つの主題は、パネルフレーム内に成形される、第１のダイを含む第１の複数のダイを有する第１の再構成ダイパネルを形成し、別のパネルフレーム内に成形される、第２のダイを含む第２の複数のダイを有する第２の再構成ダイパネルを形成する段階を任意に含み、複数のリムを形成する段階が、第１の再構成ダイパネルおよび第２の再構成ダイパネル内の複数のダイの周囲を誘電材料で囲む段階を含む、ことを任意に含むことができる。

例６において、例１―５のいずれか１つの主題は、第１の複数のダイおよび第２の複数のダイにおける複数のダイをソートして、複数の動作可能ダイだけが第１の再構成ダイパネルおよび第２の再構成ダイパネルを形成するのに用いられることを保証する段階を任意に含むことができる。

例７において、例１―６のいずれか１つの主題は、第１の再構成ダイパネルおよび第２の再構成ダイパネルから、第１の接着ダイおよび第２の接着ダイの別個の複数のスタックを分離する段階を任意に含むことができる。

例８において、例１―７のいずれか１つの主題は、１つ又は複数のビアを開ける段階が、レーザドリルする段階、機械掘削する段階、又は、化学エッチングする段階の１つ又は複数である、ことを任意に含むことができる。

例９において、例１―８のいずれか１つの主題は、１つ又は複数のビアを開ける段階が、第１のダイおよび第２のダイを通じて連続的である、ことを任意に含むことができる。

例１０において、例１―９のいずれか１つの主題は、第１のダイ、第２のダイまたは複数のリムのうちの１つ又は複数の上方に複数の導電性トレースからなる１つ又は複数の再分配層を形成する段階を任意に含み、１つ又は複数のビアは複数のリムにおいて複数の導電性トレースと通信する、ことを任意に含むことができる。

例１１において、例１―１０のいずれか１つの主題は、第１のダイの上方に第２のダイを積層する段階が、第１のダイに対して第２のダイを互い違いにして第２のダイの少なくとも１つのボンドパッドを露出させる段階を含む、ことを任意に含むことができる。

例１２において、例１―１１のいずれか１つの主題は、１つ又は複数のビアを開ける段階が、第１のダイのリムを貫通し、第２のダイの少なくとも１つのボンドパッドへと延伸する少なくとも１つのビアを開ける段階を含む、ことを任意に含むことができる。

例１３において、例１―１２のいずれか１つの主題は、複数のダイを、動作性能をテストされた複数の動作可能ダイへとソートする段階と、少なくとも第１の再構成ダイパネルを形成する段階と、を含み、少なくとも第１の再構成パネルを形成する段階は、ソートされた複数の動作可能ダイをパネルフレーム内に配置する段階と、パネルフレーム内の複数の動作可能ダイの周りに樹脂を成形して、第１の再構成ダイパネルを形成する段階と、を含み、樹脂で形成される複数のリムが、複数の動作可能ダイの各々から横方向に延伸する、積層半導体デバイスを製造する方法を任意に含むことができる。

例１４において、例１―１３のいずれか１つの主題は、第２の再構成ダイパネルを形成すべく配置および成形を繰り返す段階を任意に含み、複数のリムが、第２の再構成ダイパネルの複数の動作可能ダイの各ダイから横方向に離れて延伸する、ことを任意に含むことができる。

例１５において、例１―１４のいずれか１つの主題は、第１の再構成ダイパネルを第２の再構成ダイパネルに結合する段階と、結合された第１の再構成ダイパネルおよび第２の再構成ダイパネルにおいて、複数の動作可能ダイの複数のリムの中に１つ又は複数のビアを開ける段階と、を任意に含み、１つ又は複数のビアが、第１の再構成ダイパネルおよび第２の再構成ダイパネルの間を延伸する、ことを任意に含むことができる。

例１６において、例１―１５のいずれか１つの主題は、第１の再構成ダイパネルを第２の再構成ダイパネルに結合する段階が、第１の再構成ダイパネルおよび第２の再構成ダイパネルの各々の複数の動作可能ダイを位置合わせする段階を含む、ことを任意に含むことができる。

例１７において、例１―１６のいずれか１つの主題は、第１の再構成ダイパネルおよび第２の再構成ダイパネルを複数の多層パッケージへと分離する段階を任意に含み、複数の多層パッケージの各々は、第１の再構成ダイパネルおよび第２の再構成ダイパネルの複数の動作可能ダイの少なくとも２つのダイと、１つ又は複数のビアの少なくとも１つのビアと、を備える、ことを任意に含むことができる。

例１８において、例１―１７のいずれか１つの主題は、結合された第１の再構成ダイパネルおよび第２の再構成ダイパネルにおいて１つ又は複数のビアを開ける段階が、複数の動作可能ダイの複数のリムを貫通する１つ又は複数のビアを開ける段階を含む、ことを任意に含むことができる。

例１９において、例１―１８のいずれか１つの主題は、１つ又は複数のビアを導電性材料で充填して、第１の再構成ダイパネルおよび第２の再構成ダイパネルを電気的に結合する段階を任意に含むことができる。

例２０において、例１―１９のいずれか１つの主題は、少なくとも第１の再構成ダイパネルを形成する段階が、複数の動作可能ダイおよび個別の複数のリムの上方に複数の導電性トレースからなる１つ又は複数の再分配層を形成する段階を含み、１つ又は複数のビアが複数のリムにおいて複数の導電性トレースと通信する、ことを任意に含むことができる。

例２１において、例１―２０のいずれか１つの主題は、ソートされた複数の動作可能ダイをパネルフレームに配置する段階が、ソートされた複数の動作可能ダイを、パネルフレーム内の複数のダイの１つ又は複数の互い違いスタックへと配置する段階を含み、複数のダイの１つ又は複数の互い違いスタックの各々が２つ又はそれより多くのダイを含み、２つ又はそれより多くのダイの少なくとも１つが、隣接するダイに対して互い違いにされる、ことを任意に含むことができる。

例２２において、例１―２１のいずれか１つの主題は、複数の動作可能ダイの周りに樹脂を成形する段階が、複数のダイの１つ又は複数の互い違いスタックの各々の周りに樹脂を成形する段階を含む、ことを任意に含むことができる。

例２３において、例１―２２のいずれか１つの主題は、第１のダイと、第１のダイの上方に積層される第２のダイと、第１のダイおよび第２のダイの各々から横方向に離れて延伸する複数のリムと、第１のダイと第１のダイのリムとの上方に延伸する第１の再分配層と、個別の複数のリムの少なくとも１つを貫通して延伸し、複数のリムを通じて第１のダイおよび第２のダイと通信する１つ又は複数のビアと，を備える、積層半導体デバイスを任意に含むことができる。

例２４において、例１―２３のいずれか１つの主題は、個別の複数のリムが、個別の第１のダイおよび第２のダイの周りに成形された複数のモールド樹脂リムであり、１つ又は複数のビアが、複数のモールド樹脂リムの少なくとも１つを貫通して延伸する、ことを任意に含むことができる。

例２５において、例１―２４のいずれか１つの主題は、第１のダイおよび第２のダイの各々の上方に形成され、１つ又は複数のリムを含む複数の誘電性部分を任意に含み、１つ又は複数のビアが、複数の誘電性部分を貫通して延伸する、ことを任意に含むことができる。

例２６において、例１―２５のいずれか１つの主題は、１つ又は複数のビアが、第１のダイおよび第２のダイから横方向に離間される、ことを任意に含むことができる。

例２７において、例１―２６のいずれか１つの主題は、第２のダイと、第２のダイのリムとの上方を延伸する第２の再分配層を任意に含むことができる。

例２８において、例１―２７のいずれか１つの主題は、第１の再分配層および第２の再分配層が、第１のダイおよび第２のダイの個別の複数の専有領域の上方を超えて延伸する複数の導電性トレースのファンアウト構成を提供し、１つ又は複数のビアが、第１の再分配層および第２の再分配層と通信する、ことを任意に含むことができる。

例２９において、例１―２７のいずれか１つの主題は、複数のビアが、第１のダイの上方に第２のダイを積層した後に、個別の複数のリムの少なくとも１つに形成される、複数の開けられたビアである、ことを任意に含むことができる。

例３０において、例１―２９のいずれか１つの主題は、第１のダイおよび第２のダイを含む複数のダイを任意に含み、複数のリムが、複数のダイの各々から横方向に延伸し、複数のダイが積層構成であり、１つ又は複数のビアが、複数のダイの個別の複数のリムの少なくとも２つを貫通して延伸する、ことを任意に含むことができる。

例３１において、例１―３０のいずれか１つの主題は、第２のダイが、第１のダイに対して互い違いにされ、第２のダイが、互い違いにすることによる、少なくとも１つの露出ボンドパッドを含む、ことを任意に含むことができる。

例３２において、例１―３１のいずれか１つの主題は、１つ又は複数のビアが、第１のダイのリムを貫通して第２のダイの少なくとも１つの露出ボンドパッドへと延伸する、ことを任意に含むことができる。

これらの非限定的な例の各々はそれ自体で成立することができ、又は、複数の他の例の任意の１つ又は複数との任意の置き換え又は組み合わせで、組み合わされることができる。

上記の詳細な説明は、詳細な説明の一部を形成する添付の複数の図面に対する複数の参照を含む。複数の図面は、例示を目的として、本開示を実施可能な特定の複数の実施形態を示している。これらの実施形態はまた、本明細書において、複数の「例」と称される。そのような複数の例は、示され又は説明されたものに加えて、複数の要素を含むことができる。しかしながら、本発明者らは、これら示され又は説明された要素だけが提供される複数の例も想定している。更に、本発明者らは、本明細書で示され又は説明された、特定の例（若しくはその１つ又は複数の態様）に関連して、又は、複数の他の例（若しくはそれらの１つ又は複数の態様）に関連して、これら示され又は説明された複数の要素（若しくは、それらの１つ又は複数の態様）の任意の組み合わせ又は置き換えを用いる複数の例も想定している。

複数の特許文献に共通するように、本文書において、「１つ（ａ）」又は「１つ（ａｎ）」という用語は、任意の他の例とは関係なく、又は、「少なくとも１つ」若しくは「１つ又は複数」の使用とは関係なく、１つ又は複数を含むように用いられる。本文書において、別段の示唆がない限り、「又は」という用語は、「Ａ又はＢ」が「ＡであるがＢではない」、「ＢであるがＡではない」及び「ＡおよびＢ」を含むような非排他的な「又は」を指すべく用いられる。本文書において、「含む（ｉｎｃｌｕｄｉｎｇ）」及び「ここで（ｉｎ ｗｈｉｃｈ）」という用語は、「備える（ｃｏｍｐｒｉｓｉｎｇ）」及び「ここで（ｗｈｅｒｅｉｎ）」という個別の用語の平易な英語による等価物として使用される。また、以下の複数の請求項においては、「含む（ｉｎｃｌｕｄｉｎｇ）」及び「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語は制限のないものである。すなわち、ある請求項で、そのような用語の後に列挙されているものに加えて、複数の要素を含むシステム、デバイス、物品、構成物、製法または処理はなおも、その請求項の範囲内に含まれると見なされる。更に、以下の複数の請求項において、「第１」、「第２」及び「第３」等の用語は、単に符号として使用されているのであって、これらの対象物に数的な要件を課すことを意図されていない。

上記の説明は、例示することを意図されているのであって、限定するものではない。例えば、上記で説明された複数の例（又はそれらの１つ又は複数の態様）は、互いに組み合わせて用いられてもよい。複数の他の実施形態は、当業者などが上記の説明を検討する際に用いられ得る。要約は、技術的な開示の本質を読者が迅速に確認することを可能にさせる連邦規則法典第３７巻§1.72(b)に準拠して提供される。それは、複数の請求項の範囲又は意味を解釈又は限定すべく使用されるのではないという理解のもとで提出される。また、上記の詳細な説明において、様々な特徴は、本開示を簡素化すべく、共にグループ化されてもよい。これは、特許請求の範囲で記載されていない開示された特徴が、いずれの請求項においても不可欠であるということを意図するものとして解釈されるべきではない。むしろ、発明の主題は、特定の開示された実施形態の全ての特徴よりも少ないところにあってもよい。従って、以下の複数の請求項は、各請求項が別個の実施形態として独立し、本明細書によって詳細な説明の中に組み込まれている。そのような複数の実施形態は、様々な組み合わせ又は置き換えにおいて、互いに組み合わされ得ると想定される。本開示の範囲は、そのような複数の請求項が権利を与えられる複数の等価物の全範囲と共に、添付の特許請求の範囲を参照して決定されるべきである。
［項目１］
第１のダイ上および第２のダイ上に、上記第１のダイおよび上記第２のダイから横方向に離れて延伸する複数のリムを形成する段階と、
上記第１のダイの上方に上記第２のダイを積層する段階と、
積層後に、上記複数のリムを貫通して、上記第１のダイおよび上記第２のダイの間を延伸する１つ又は複数のビアを開ける段階と
を含む、積層半導体デバイスを製造する方法。
［項目２］
上記１つ又は複数のビアを導電性材料で充填して、上記第１のダイおよび上記第２のダイを電気的に相互接続する段階を更に含む、
項目１に記載の方法。
［項目３］
上記複数のリムを形成する段階は、上記第１のダイおよび上記第２のダイの上方に誘電性部分を形成する段階を含み、上記複数のリムは上記誘電性部分で形成される、
項目１または２に記載の方法。
［項目４］
上記誘電性部分を形成する段階は、上記第１のダイおよび上記第２のダイの周りに樹脂を成形する段階を含み、上記複数のリムは上記樹脂で形成される、
項目３に記載の方法。
［項目５］
パネルフレーム内に成形される、上記第１のダイを含む第１の複数のダイを有する第１の再構成ダイパネルを形成し、別のパネルフレーム内に成形される、上記第２のダイを含む第２の複数のダイを有する第２の再構成ダイパネルを形成する段階を更に含み、
上記複数のリムを形成する段階は、上記第１の再構成ダイパネルおよび上記第２の再構成ダイパネル内の上記複数のダイの周囲を誘電材料で囲む段階を含む、
項目１に記載の方法。
［項目６］
上記第１の複数のダイおよび上記第２の複数のダイにおける上記複数のダイをソートして、複数の動作可能ダイだけが上記第１の再構成ダイパネルおよび上記第２の再構成ダイパネルを形成するのに用いられることを保証する段階を更に含む、
項目５に記載の方法。
［項目７］
上記第１の再構成ダイパネルおよび上記第２の再構成ダイパネルから、第１の接着ダイおよび第２の接着ダイの別個の複数のスタックを分離する段階を更に含む、
項目６に記載の方法。
［項目８］
上記１つ又は複数のビアを開ける段階は、レーザドリルする段階、機械掘削する段階、又は、化学エッチングする段階の１つ又は複数である、
項目１から７のいずれか一項に記載の方法。
［項目９］
上記１つ又は複数のビアを開ける段階は、上記第１のダイおよび上記第２のダイを通じて連続的である、
項目１から８のいずれか一項に記載の方法。
［項目１０］
上記第１のダイ、上記第２のダイまたは上記複数のリムのうちの１つ又は複数の上方に複数の導電性トレースからなる１つ又は複数の再分配層を形成する段階を更に含み、上記１つ又は複数のビアは上記複数のリムにおいて上記複数の導電性トレースと通信する、
項目１から９のいずれか一項に記載の方法。
［項目１１］
上記第１のダイの上方に上記第２のダイを積層する段階は、上記第１のダイに対して上記第２のダイを互い違いにして上記第２のダイの少なくとも１つのボンドパッドを露出させる段階を含む、
項目１から１０のいずれか一項に記載の方法。
［項目１２］
上記１つ又は複数のビアを開ける段階は、上記第１のダイの上記リムを貫通し、上記第２のダイの上記少なくとも１つのボンドパッドへと延伸する少なくとも１つのビアを開ける段階を含む、
項目１１に記載の方法。
［項目１３］
複数のダイを、動作性能をテストされた複数の動作可能ダイへとソートする段階と、
少なくとも第１の再構成ダイパネルを形成する段階と
を含み、
上記少なくとも第１の再構成パネルを形成する段階は、
ソートされた上記複数の動作可能ダイをパネルフレーム内に配置する段階と、
上記パネルフレーム内の上記複数の動作可能ダイの周りに樹脂を成形して、上記第１の再構成ダイパネルを形成する段階と
を含み、
上記樹脂で形成される複数のリムが、上記複数の動作可能ダイの各々から横方向に延伸する、
積層半導体デバイスを製造する方法。
［項目１４］
第２の再構成ダイパネルを形成すべく配置および成形を繰り返す段階を更に含み、
複数のリムが、上記第２の再構成ダイパネルの上記複数の動作可能ダイの各ダイから横方向に離れて延伸する、
項目１３に記載の方法。
［項目１５］
上記第１の再構成ダイパネルを上記第２の再構成ダイパネルに結合する段階と、
結合された上記第１の再構成ダイパネルおよび上記第２の再構成ダイパネルにおいて、上記複数の動作可能ダイの複数のリムの中に１つ又は複数のビアを開ける段階と
を更に含み、
上記１つ又は複数のビアは、上記第１の再構成ダイパネルおよび上記第２の再構成ダイパネルの間を延伸する、
項目１４に記載の方法。
［項目１６］
上記第１の再構成ダイパネルを上記第２の再構成ダイパネルに結合する段階は、上記第１の再構成ダイパネルおよび上記第２の再構成ダイパネルの各々の上記複数の動作可能ダイを位置合わせする段階を含む、
項目１５に記載の方法。
［項目１７］
上記第１の再構成ダイパネルおよび上記第２の再構成ダイパネルを複数の多層パッケージへと分離する段階を更に含み、
複数の多層パッケージの各々は、
上記第１の再構成ダイパネルおよび上記第２の再構成ダイパネルの上記複数の動作可能ダイの少なくとも２つのダイと、
上記１つ又は複数のビアの少なくとも１つのビアと
を備える、
項目１５または１６に記載の方法。
［項目１８］
結合された上記第１の再構成ダイパネルおよび上記第２の再構成ダイパネルにおいて上記１つ又は複数のビアを開ける段階は、上記複数の動作可能ダイの上記複数のリムを貫通する上記１つ又は複数のビアを開ける段階を含む、
項目１５から１７のいずれか一項に記載の方法。
［項目１９］
上記１つ又は複数のビアを導電性材料で充填して、上記第１の再構成ダイパネルおよび上記第２の再構成ダイパネルを電気的に結合する段階を更に含む、
項目１５から１８のいずれか一項に記載の方法。
［項目２０］
少なくとも上記第１の再構成ダイパネルを形成する段階は、上記複数の動作可能ダイおよび個別の上記複数のリムの上方に複数の導電性トレースからなる１つ又は複数の再分配層を形成する段階を含み、上記１つ又は複数のビアは上記複数のリムにおいて上記複数の導電性トレースと通信する、
項目１３から１９のいずれか一項に記載の方法。
［項目２１］
ソートされた上記複数の動作可能ダイを上記パネルフレームに配置する段階は、ソートされた上記複数の動作可能ダイを、上記パネルフレーム内の複数のダイの１つ又は複数の互い違いスタックへと配置する段階を含み、上記複数のダイの１つ又は複数の互い違いスタックの各々は２つ又はそれより多くのダイを含み、上記２つ又はそれより多くのダイの少なくとも１つは、隣接するダイに対して互い違いにされる、
項目１３から２０のいずれか一項に記載の方法。
［項目２２］
上記複数の動作可能ダイの周りに上記樹脂を成形する段階は、上記複数のダイの１つ又は複数の互い違いスタックの各々の周りに上記樹脂を成形する段階を含む、
項目２１に記載の方法。
［項目２３］
第１のダイと、
上記第１のダイの上方に積層される第２のダイと、
上記第１のダイおよび上記第２のダイの各々から横方向に離れて延伸する複数のリムと、
上記第１のダイと上記第１のダイの上記リムとの上方に延伸する第１の再分配層と、
個別の上記複数のリムの少なくとも１つを貫通して延伸し、上記複数のリムを通じて上記第１のダイおよび上記第２のダイと通信する１つ又は複数のビアと
を備える、積層半導体デバイス。
［項目２４］
上記個別の複数のリムは、個別の上記第１のダイおよび上記第２のダイの周りに成形された複数のモールド樹脂リムであり、上記１つ又は複数のビアは、上記複数のモールド樹脂リムの少なくとも１つを貫通して延伸する、
項目２３に記載の積層半導体デバイス。
［項目２５］
上記第１のダイおよび上記第２のダイの各々の上方に形成され、上記１つ又は複数のリムを含む複数の誘電性部分を更に備え、
上記１つ又は複数のビアは、上記複数の誘電性部分を貫通して延伸する、
項目２３または２４に記載の積層半導体デバイス。
［項目２６］
上記１つ又は複数のビアは、上記第１のダイおよび上記第２のダイから横方向に離間される、
項目２３から２５のいずれか一項に記載の積層半導体デバイス。
［項目２７］
上記第２のダイと、上記第２のダイの上記リムとの上方を延伸する第２の再分配層を更に備える、
項目２３から２６のいずれか一項に記載の積層半導体デバイス。
［項目２８］
上記第１の再分配層および上記第２の再分配層は、上記第１のダイおよび上記第２のダイの個別の複数の専有領域の上方を超えて延伸する複数の導電性トレースのファンアウト構成を提供し、上記１つ又は複数のビアは、上記第１の再分配層および上記第２の再分配層と通信する、
項目２７に記載の積層半導体デバイス。
［項目２９］
上記複数のビアは、上記第１のダイの上方に上記第２のダイを積層した後に、上記個別の複数のリムの少なくとも１つに形成される、複数の開けられたビアである、
項目２３から２８のいずれか一項に記載の積層半導体デバイス。
［項目３０］
上記第１のダイおよび上記第２のダイを含む複数のダイを更に備え、
上記複数のリムは、上記複数のダイの各々から横方向に延伸し、上記複数のダイは積層構成であり、上記１つ又は複数のビアは、上記複数のダイの上記個別の複数のリムの少なくとも２つを貫通して延伸する、
項目２３から２９のいずれか一項に記載の積層半導体デバイス。
［項目３１］
上記第２のダイは、上記第１のダイに対して互い違いにされ、上記第２のダイは、上記互い違いにすることによる、少なくとも１つの露出ボンドパッドを含む、
項目２３から３０のいずれか一項に記載の積層半導体デバイス。
［項目３２］
上記１つ又は複数のビアは、上記第１のダイの上記リムを貫通して上記第２のダイの上記少なくとも１つの露出ボンドパッドへと延伸する、
項目３１に記載の積層半導体デバイス。

Claims (7)

1. 第１のダイ上面及び第１のダイ下面を含む、第１のダイと、
   前記第１のダイから横方向に延伸する第１のリムであって、前記第１のリムは、前記第１のダイ上面に近接した第１の上部リム面と、前記第１のダイ下面に近接した第１の下部リム面とを含み、前記第１のダイ下面及び前記第１の下部リム面は、半導体組立体の入力及び出力アレイに対し近接している、第１のリムと、を有する、第１のダイ組立体と、
   前記第１のダイ組立体の上方の第２のダイ組立体であって、
   第２のダイ上面及び第２のダイ下面を含む第２のダイと、
   前記第２のダイから横方向に離れて延伸する第２のリムであって、前記第２のダイ上面に近接した第２の上部リム面と、前記第２のダイ下面に近接した第２の下部リム面とを含む、第２のリムと、を有する、第２のダイ組立体と、
   前記第１のダイ下面に接して設けられ、前記第１のダイを超えて前記第１の下部リム面へと外側に延伸する第１の導電性トレースと、前記第２のダイ下面に接して設けられ、前記第２のダイを超えて前記第２の下部リム面へと外側に延伸する第２の導電性トレースとを含む複数の導電性トレースであって、前記第１の導電性トレースが前記第１のダイの下方で前記入力及び出力アレイと結合される、複数の導電性トレースと、
   前記第１のリム及び前記第２のリムのうちの少なくとも１つを貫通して延伸し、前記複数の導電性トレース、及び、前記第１のリム又は前記第２のリムのうちの少なくとも１つを通じて前記第１のダイ及び前記第２のダイと通信する、１つ又は複数のビアと、を備え、
   少なくとも前記第１の上部リム面は、第１のダイ組立体の最上面であり、前記第２の下部リム面は、前記第２のダイ組立体の最下面であり、前記複数の導電性トレースは、前記第１の上部リム面と前記第２の下部リム面との間に配置される、
   半導体組立体。
2. 前記第１のリム及び前記第２のリムは、個別の前記第１のダイおよび前記第２のダイの周りに成形されたモールド樹脂である、
   請求項１に記載の半導体組立体。
3. 前記第１のダイおよび前記第２のダイの各々の上方に形成され、前記１つ又は複数のリムを含む複数の誘電性部分を更に備え、
   前記１つ又は複数のビアは、前記複数の誘電性部分を貫通して延伸する、
   請求項１又は２に記載の半導体組立体。
4. 前記１つ又は複数のビアは、前記第１のダイおよび前記第２のダイから横方向に離間される、
   請求項１から３のいずれか一項に記載の半導体組立体。
5. 前記複数の導電性トレースは、前記第２のダイの専有領域を超えて延伸する複数の導電性トレースのファンアウト構成を提供する、請求項１から３のいずれか一項に記載の半導体組立体。
6. 前記複数のビアは、前記第１のリム及び前記第２のリムの両方を貫通して延伸する複数の開けられたビアを含む、
   請求項１から５のいずれか一項に記載の半導体組立体。
7. 前記第１のダイおよび前記第２のダイを含む複数のダイを更に備え、
   複数のリムは、前記複数のダイの各々から横方向に延伸し、前記複数のダイは積層構成であり、前記１つ又は複数のビアは、前記複数のダイの個別の前記複数のリムの少なくとも２つを貫通して延伸する、
   請求項１から６のいずれか一項に記載の半導体組立体。

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