JP6961885B2 - 半導体組立体及び半導体組立体の製造方法 - Google Patents
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Description
[項目1]
第1のダイ上および第2のダイ上に、上記第1のダイおよび上記第2のダイから横方向に離れて延伸する複数のリムを形成する段階と、
上記第1のダイの上方に上記第2のダイを積層する段階と、
積層後に、上記複数のリムを貫通して、上記第1のダイおよび上記第2のダイの間を延伸する1つ又は複数のビアを開ける段階と
を含む、積層半導体デバイスを製造する方法。
[項目2]
上記1つ又は複数のビアを導電性材料で充填して、上記第1のダイおよび上記第2のダイを電気的に相互接続する段階を更に含む、
項目1に記載の方法。
[項目3]
上記複数のリムを形成する段階は、上記第1のダイおよび上記第2のダイの上方に誘電性部分を形成する段階を含み、上記複数のリムは上記誘電性部分で形成される、
項目1または2に記載の方法。
[項目4]
上記誘電性部分を形成する段階は、上記第1のダイおよび上記第2のダイの周りに樹脂を成形する段階を含み、上記複数のリムは上記樹脂で形成される、
項目3に記載の方法。
[項目5]
パネルフレーム内に成形される、上記第1のダイを含む第1の複数のダイを有する第1の再構成ダイパネルを形成し、別のパネルフレーム内に成形される、上記第2のダイを含む第2の複数のダイを有する第2の再構成ダイパネルを形成する段階を更に含み、
上記複数のリムを形成する段階は、上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネル内の上記複数のダイの周囲を誘電材料で囲む段階を含む、
項目1に記載の方法。
[項目6]
上記第1の複数のダイおよび上記第2の複数のダイにおける上記複数のダイをソートして、複数の動作可能ダイだけが上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルを形成するのに用いられることを保証する段階を更に含む、
項目5に記載の方法。
[項目7]
上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルから、第1の接着ダイおよび第2の接着ダイの別個の複数のスタックを分離する段階を更に含む、
項目6に記載の方法。
[項目8]
上記1つ又は複数のビアを開ける段階は、レーザドリルする段階、機械掘削する段階、又は、化学エッチングする段階の1つ又は複数である、
項目1から7のいずれか一項に記載の方法。
[項目9]
上記1つ又は複数のビアを開ける段階は、上記第1のダイおよび上記第2のダイを通じて連続的である、
項目1から8のいずれか一項に記載の方法。
[項目10]
上記第1のダイ、上記第2のダイまたは上記複数のリムのうちの1つ又は複数の上方に複数の導電性トレースからなる1つ又は複数の再分配層を形成する段階を更に含み、上記1つ又は複数のビアは上記複数のリムにおいて上記複数の導電性トレースと通信する、
項目1から9のいずれか一項に記載の方法。
[項目11]
上記第1のダイの上方に上記第2のダイを積層する段階は、上記第1のダイに対して上記第2のダイを互い違いにして上記第2のダイの少なくとも1つのボンドパッドを露出させる段階を含む、
項目1から10のいずれか一項に記載の方法。
[項目12]
上記1つ又は複数のビアを開ける段階は、上記第1のダイの上記リムを貫通し、上記第2のダイの上記少なくとも1つのボンドパッドへと延伸する少なくとも1つのビアを開ける段階を含む、
項目11に記載の方法。
[項目13]
複数のダイを、動作性能をテストされた複数の動作可能ダイへとソートする段階と、
少なくとも第1の再構成ダイパネルを形成する段階と
を含み、
上記少なくとも第1の再構成パネルを形成する段階は、
ソートされた上記複数の動作可能ダイをパネルフレーム内に配置する段階と、
上記パネルフレーム内の上記複数の動作可能ダイの周りに樹脂を成形して、上記第1の再構成ダイパネルを形成する段階と
を含み、
上記樹脂で形成される複数のリムが、上記複数の動作可能ダイの各々から横方向に延伸する、
積層半導体デバイスを製造する方法。
[項目14]
第2の再構成ダイパネルを形成すべく配置および成形を繰り返す段階を更に含み、
複数のリムが、上記第2の再構成ダイパネルの上記複数の動作可能ダイの各ダイから横方向に離れて延伸する、
項目13に記載の方法。
[項目15]
上記第1の再構成ダイパネルを上記第2の再構成ダイパネルに結合する段階と、
結合された上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルにおいて、上記複数の動作可能ダイの複数のリムの中に1つ又は複数のビアを開ける段階と
を更に含み、
上記1つ又は複数のビアは、上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルの間を延伸する、
項目14に記載の方法。
[項目16]
上記第1の再構成ダイパネルを上記第2の再構成ダイパネルに結合する段階は、上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルの各々の上記複数の動作可能ダイを位置合わせする段階を含む、
項目15に記載の方法。
[項目17]
上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルを複数の多層パッケージへと分離する段階を更に含み、
複数の多層パッケージの各々は、
上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルの上記複数の動作可能ダイの少なくとも2つのダイと、
上記1つ又は複数のビアの少なくとも1つのビアと
を備える、
項目15または16に記載の方法。
[項目18]
結合された上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルにおいて上記1つ又は複数のビアを開ける段階は、上記複数の動作可能ダイの上記複数のリムを貫通する上記1つ又は複数のビアを開ける段階を含む、
項目15から17のいずれか一項に記載の方法。
[項目19]
上記1つ又は複数のビアを導電性材料で充填して、上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルを電気的に結合する段階を更に含む、
項目15から18のいずれか一項に記載の方法。
[項目20]
少なくとも上記第1の再構成ダイパネルを形成する段階は、上記複数の動作可能ダイおよび個別の上記複数のリムの上方に複数の導電性トレースからなる1つ又は複数の再分配層を形成する段階を含み、上記1つ又は複数のビアは上記複数のリムにおいて上記複数の導電性トレースと通信する、
項目13から19のいずれか一項に記載の方法。
[項目21]
ソートされた上記複数の動作可能ダイを上記パネルフレームに配置する段階は、ソートされた上記複数の動作可能ダイを、上記パネルフレーム内の複数のダイの1つ又は複数の互い違いスタックへと配置する段階を含み、上記複数のダイの1つ又は複数の互い違いスタックの各々は2つ又はそれより多くのダイを含み、上記2つ又はそれより多くのダイの少なくとも1つは、隣接するダイに対して互い違いにされる、
項目13から20のいずれか一項に記載の方法。
[項目22]
上記複数の動作可能ダイの周りに上記樹脂を成形する段階は、上記複数のダイの1つ又は複数の互い違いスタックの各々の周りに上記樹脂を成形する段階を含む、
項目21に記載の方法。
[項目23]
第1のダイと、
上記第1のダイの上方に積層される第2のダイと、
上記第1のダイおよび上記第2のダイの各々から横方向に離れて延伸する複数のリムと、
上記第1のダイと上記第1のダイの上記リムとの上方に延伸する第1の再分配層と、
個別の上記複数のリムの少なくとも1つを貫通して延伸し、上記複数のリムを通じて上記第1のダイおよび上記第2のダイと通信する1つ又は複数のビアと
を備える、積層半導体デバイス。
[項目24]
上記個別の複数のリムは、個別の上記第1のダイおよび上記第2のダイの周りに成形された複数のモールド樹脂リムであり、上記1つ又は複数のビアは、上記複数のモールド樹脂リムの少なくとも1つを貫通して延伸する、
項目23に記載の積層半導体デバイス。
[項目25]
上記第1のダイおよび上記第2のダイの各々の上方に形成され、上記1つ又は複数のリムを含む複数の誘電性部分を更に備え、
上記1つ又は複数のビアは、上記複数の誘電性部分を貫通して延伸する、
項目23または24に記載の積層半導体デバイス。
[項目26]
上記1つ又は複数のビアは、上記第1のダイおよび上記第2のダイから横方向に離間される、
項目23から25のいずれか一項に記載の積層半導体デバイス。
[項目27]
上記第2のダイと、上記第2のダイの上記リムとの上方を延伸する第2の再分配層を更に備える、
項目23から26のいずれか一項に記載の積層半導体デバイス。
[項目28]
上記第1の再分配層および上記第2の再分配層は、上記第1のダイおよび上記第2のダイの個別の複数の専有領域の上方を超えて延伸する複数の導電性トレースのファンアウト構成を提供し、上記1つ又は複数のビアは、上記第1の再分配層および上記第2の再分配層と通信する、
項目27に記載の積層半導体デバイス。
[項目29]
上記複数のビアは、上記第1のダイの上方に上記第2のダイを積層した後に、上記個別の複数のリムの少なくとも1つに形成される、複数の開けられたビアである、
項目23から28のいずれか一項に記載の積層半導体デバイス。
[項目30]
上記第1のダイおよび上記第2のダイを含む複数のダイを更に備え、
上記複数のリムは、上記複数のダイの各々から横方向に延伸し、上記複数のダイは積層構成であり、上記1つ又は複数のビアは、上記複数のダイの上記個別の複数のリムの少なくとも2つを貫通して延伸する、
項目23から29のいずれか一項に記載の積層半導体デバイス。
[項目31]
上記第2のダイは、上記第1のダイに対して互い違いにされ、上記第2のダイは、上記互い違いにすることによる、少なくとも1つの露出ボンドパッドを含む、
項目23から30のいずれか一項に記載の積層半導体デバイス。
[項目32]
上記1つ又は複数のビアは、上記第1のダイの上記リムを貫通して上記第2のダイの上記少なくとも1つの露出ボンドパッドへと延伸する、
項目31に記載の積層半導体デバイス。
Claims (7)
- 第1のダイ上面及び第1のダイ下面を含む、第1のダイと、
前記第1のダイから横方向に延伸する第1のリムであって、前記第1のリムは、前記第1のダイ上面に近接した第1の上部リム面と、前記第1のダイ下面に近接した第1の下部リム面とを含み、前記第1のダイ下面及び前記第1の下部リム面は、半導体組立体の入力及び出力アレイに対し近接している、第1のリムと、を有する、第1のダイ組立体と、
前記第1のダイ組立体の上方の第2のダイ組立体であって、
第2のダイ上面及び第2のダイ下面を含む第2のダイと、
前記第2のダイから横方向に離れて延伸する第2のリムであって、前記第2のダイ上面に近接した第2の上部リム面と、前記第2のダイ下面に近接した第2の下部リム面とを含む、第2のリムと、を有する、第2のダイ組立体と、
前記第1のダイ下面に接して設けられ、前記第1のダイを超えて前記第1の下部リム面へと外側に延伸する第1の導電性トレースと、前記第2のダイ下面に接して設けられ、前記第2のダイを超えて前記第2の下部リム面へと外側に延伸する第2の導電性トレースとを含む複数の導電性トレースであって、前記第1の導電性トレースが前記第1のダイの下方で前記入力及び出力アレイと結合される、複数の導電性トレースと、
前記第1のリム及び前記第2のリムのうちの少なくとも1つを貫通して延伸し、前記複数の導電性トレース、及び、前記第1のリム又は前記第2のリムのうちの少なくとも1つを通じて前記第1のダイ及び前記第2のダイと通信する、1つ又は複数のビアと、を備え、
少なくとも前記第1の上部リム面は、第1のダイ組立体の最上面であり、前記第2の下部リム面は、前記第2のダイ組立体の最下面であり、前記複数の導電性トレースは、前記第1の上部リム面と前記第2の下部リム面との間に配置される、
半導体組立体。 - 前記第1のリム及び前記第2のリムは、個別の前記第1のダイおよび前記第2のダイの周りに成形されたモールド樹脂である、
請求項1に記載の半導体組立体。 - 前記第1のダイおよび前記第2のダイの各々の上方に形成され、前記1つ又は複数のリムを含む複数の誘電性部分を更に備え、
前記1つ又は複数のビアは、前記複数の誘電性部分を貫通して延伸する、
請求項1又は2に記載の半導体組立体。 - 前記1つ又は複数のビアは、前記第1のダイおよび前記第2のダイから横方向に離間される、
請求項1から3のいずれか一項に記載の半導体組立体。 - 前記複数の導電性トレースは、前記第2のダイの専有領域を超えて延伸する複数の導電性トレースのファンアウト構成を提供する、請求項1から3のいずれか一項に記載の半導体組立体。
- 前記複数のビアは、前記第1のリム及び前記第2のリムの両方を貫通して延伸する複数の開けられたビアを含む、
請求項1から5のいずれか一項に記載の半導体組立体。 - 前記第1のダイおよび前記第2のダイを含む複数のダイを更に備え、
複数のリムは、前記複数のダイの各々から横方向に延伸し、前記複数のダイは積層構成であり、前記1つ又は複数のビアは、前記複数のダイの個別の前記複数のリムの少なくとも2つを貫通して延伸する、
請求項1から6のいずれか一項に記載の半導体組立体。
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