JP6961885B2 - 半導体組立体及び半導体組立体の製造方法 - Google Patents

半導体組立体及び半導体組立体の製造方法 Download PDF

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Description

本明細書で説明される実施形態は概して、マイクロ電子デバイスにおける多層製作および電気相互接続に関する。
多層半導体デバイスは積層された複数のダイを含み、これらは、その間で延伸する電気接続部と接着されている。一例では、積層デバイスは、2つ又はそれより多くのウェハ(その中に複数のダイを含む)から形成され、これらは、その間における境界面で共に結合される。結合されたウェハは、ダイ化されてワイヤボンディングされ、複数のデバイスを形成する。
幾つかの例では、ウェハのダイの幾つかは(例えばダイ内のチップ)、欠陥があって使用できない。これらの欠陥ダイは未だに、複数のウェハ間の結合のせいで多層半導体デバイスへと組み込まれており、結果として得られるデバイスもまた、たとえそのデバイス内の他のダイの多くがそうではなくて完全に利用可能であったとしても、欠陥があって使用できない。従って、ウェハベースの製作は、利用可能な多層デバイスの全収率を低下させる。
他の例では、多層半導体デバイス内のダイ間相互接続が、様々な層間のワイヤボンディングによって提供される。例えば、2つ又はそれより多くの半導体ダイは基板上に積層され(例えば接着され)、電気配線が半導体ダイのワイヤボンドパッドに沿って基板へと延伸している。基板上での電気相互接続は更に、基板の他面上のボールグリッドアレイへと迂回される。積層半導体ダイが成形され、ダイおよび電気配線の両方を保護する。電気配線は、多層デバイスの2つ又はそれより多くの層間の間接的な結合を提供する。ボンドワイヤでの、複数の層の2つ又はそれより多くの間における間接的な結合は、データ及び電力送信(例えばデータ送信速度および対応するパフォーマンス)を制限する。更に、基板と積層ダイの上方のモールドキャップとの導入によって、多層デバイスの高さ(Z高さ)が増大する。
これらの及び他の技術的な課題に対処する、複数の層間における改善された多層製作技術およびより速い相互接続技術が所望される。
複数のダイから横方向に延伸する複数のリムを貫通して延伸している複数のビアを含む、多層半導体デバイスの断面図である。
図1の多層半導体デバイスの詳細な断面図である。
多層半導体デバイスを製造する方法の一例を示しているプロセスフロー図である。
複数の半導体デバイスの高さにおける複数の差異を示している表である。
多層半導体デバイスを製造する方法の一例を示しているフローチャートである。
ワイヤボンディングを含む半導体デバイスと、複数の横方向リム内の複数のビアを含む半導体デバイスとのZ高さを比較している表である。
多層半導体デバイスを製造する方法の別の例を示しているブロック図である。
多層半導体デバイスを製造する方法の更に別の例を示しているブロック図である。
1つ又は複数の横方向リムを貫通して延伸する複数のビアを含む多層半導体デバイスの別の例の断面図である。
多層半導体デバイスを製造する方法の別の例を示しているフローチャートである。
本開示の幾つかの実施形態に係る、電子システムの模式図である。
以下の説明および図面は、特定の実施形態を、当業者が実施することを可能にするには十分に示している。他の実施形態は、構造的変更、論理的変更、電気的変更、処理的変更、及び、他の変更を組み込んでもよい。幾つかの実施形態の複数の部分及び特徴が、他の実施形態のそれらに含まれてもよく、又は、それらで代用されてもよい。特許請求の範囲で記述される実施形態は、特許請求の範囲の全ての利用可能な均等物を包含する。
図1は、複数のダイ102を含む半導体デバイス100の一例を示している。例えば図1に示されるように、半導体デバイス100は、少なくとも第1のダイおよび第2のダイ104、106を含む。示されるように、第1のダイおよび第2のダイ104、106は、個別の複数のダイの上面及び下面に沿って結合される。図1に更に示されるように、半導体デバイス100は、例えば複数のダイ102の各々からのリム横方向拡張部110の寸法に従って、横方向に延伸する1つ又は複数のリム108を含む。ある例では、第1のダイおよび第2のダイ104、106に関して示されるように、個別の複数のリム108は、第1のダイおよび第2のダイ104、106の対応するエッジから離れるように横方向に延伸する。
一例では、複数のリム108は、第1のダイおよび第2のダイ104、106の周りを成形し、これによって、その中で複数のダイを保護するように構成された誘電性の成形材料のようなポリマー材料で構築されるが、これに限定されない。別の例では、第1のダイおよび第2のダイ104、106は、複数のリム108で用いられる成形材料より硬い複数の材料で構築されるが、これに限定されない。例えば、第1のダイおよび第2のダイ104、106はシリコンで構築される。別の例では、複数のリム108は、半導体デバイス100の第1のダイおよび第2のダイ104、106を保護するように構成されたより柔軟なポリマー(例えば低弾性モジュール)で構築される。複数のリム108のより柔軟なポリマーは、本明細書で説明されるように、穿つのがより容易である(例えば、レーザドリル、機械的掘削、FIB除去、エッチング、等)。
再び図1を参照すると、示されるように、複数のビア112は、複数のダイ102の1つ又は複数を貫通して延伸する。本明細書で説明されるように、複数の導電性ビア112は、複数のダイ102の各々の間だけでなく、これらに限定されないが、半導体デバイス100の表面に沿って位置されたボールグリッドアレイ114、ランドグリッドアレイ、ピングリッドアレイ等を含む外部回路との間における通信およびデータ転送も可能にする。図1の断面図に示されるように、複数のビア112は、第1のダイおよび第2のダイ104、106とは対照的に、複数のリム108を貫通して形成される。本明細書で説明されるように、複数のビア112は、一例において、複数のダイ102の積層の後に、図1に示されている構成へと形成される。例えば、複数のビア112は、例えば1つ又は複数の機械的方法、化学的方法(リソグラフィ)、又は、レーザドリル方法を用いて、複数のリム108の中へと開けられる。
本明細書で更に説明されるように、一例での複数のダイ102の各々は、例えば複数のダイ102の各々に隣接して提供されるパターン化された一連の導電性トレースといった、再分配層を含む。再分配層は、複数のダイ102の専有領域の上方で延伸し、複数のリム108の中へと延伸する。再分配層に沿って形成された複数の導電性トレースは、複数のビア112と結合するように構成される。従って、半導体デバイス100の複数のダイ102の各々は、複数のビア112によって、他の複数のダイ102の1つ又は複数と、及び、任意にボールグリッドアレイ114と、通信可能である。(複数のフリーワイヤを封止するように寸法付けられた)モールドキャップで覆われた1つ又は複数のダイとボールグリッドアレイを有する下の基板とを提供された、ワイヤボンディングによる他の複数の間接的な結合とは対照的に、複数のダイ102の各々およびその中の対応する複数のビア112に対して複数のリム108を提供することによって、複数のダイ102の1つ又は複数とボールグリッドアレイ114との間の直接的な結合が達成される。すなわち、一例では、(例えばリム横方向拡張部110の寸法に従って)複数のダイ102から延伸する複数のリム108は、半導体デバイス100の複数のダイ102間の直接的な通信を可能にする複数のビア112をその中でコンパクトに受け入れるための機構を提供する。これは、そのような通信を提供する等の目的で、他に複数のダイ102の複数のワイヤボンドを覆うモールドキャップと基板とを要求しない。従って、半導体デバイス100の高さ(例えばZ高さ)は、ワイヤボンディングと相互接続されてからモールドキャップ内に封止された複数のダイと、下の基板とを含む半導体デバイスの高さより実質的に小さい。例えば、幾つかの例では、複数のリム108の中に提供される複数のビア112を有する半導体デバイス100に対するZ高さの複数のセービングは、類似のワイヤボンディングされたデバイスに比べて、0.2mmに達する。再び図1を参照すると、更に示されるように、一例における半導体デバイス100は、複数のダイ102の1つ又は複数に沿って提供された複数の半田ボール116を含む、ボールグリッドアレイ114を備える。図1に示される例では、第1のダイ104(例えば本明細書で説明される第1のダイ104の再分配層)は、複数の半田ボール116と直接結合される。従って、複数のビア112による複数のダイ102の各々へのデータ転送は、それに相応して、第1のダイ104と、複数のビア112によって他の複数のダイ102のいずれかと、に送信される。ボールグリッドアレイ114に提供される複数の半田ボール116は、入力及び出力を半導体デバイス100に及び半導体デバイス100から提供しつつ、これと同時に、複数のダイ102の下の基板が他に半導体デバイスから情報を受信して情報を伝送する必要性を回避する。すなわち、ボールグリッドアレイ114を第1のダイ104の再分配層に直接結合することによって、幾つかの半導体デバイスで他に用いられる基板は、図1に示される半導体デバイス100で必要とされない。これにより、追加の複数のスペースセービングを実現してよりコンパクトなデバイスを提供できる。第1のダイ104に沿って直接結合されたボールグリッドアレイ114と共に、複数のリム108を貫通する複数のビア112を提供することによって、半導体デバイス100内での(及び、半導体デバイス100への並びに半導体デバイス100からの)高速送信が容易にされつつ、これと同時に、半導体デバイス100の全高が最小化される。
ここで図2を参照すると、前に図1に示された半導体デバイス100の、より詳細な断面図が提供されている。図2の詳細な図では、複数のダイ102は、再び積層構成で示されており、複数のダイ102の各々は、例えば複数のダイ102からのリム横方向拡張部110に従って、横方向に延伸する対応するリム108を含む。一例では、複数のダイ102の各々は、本明細書で説明されるように、個別のダイ102、リム108および再分配層202を含む(及び、成形材料200を任意に含む)、ダイ組立体201の一部である。
図2に示されるように、ビア112または複数のビアは、複数のリム108を貫通して提供され、複数のダイ102間を連続的に延伸する。別の例では、複数のビア112の1つ又は複数は、複数のリム108の1つ又は複数を貫通して延伸し、(再分配層202を通じて、)ダイ102とボールグリッドアレイとの間における、又は、半導体デバイス100の2つ又はそれより多くのダイ102間における通信を提供する。すなわち、複数のリム108の中に提供される複数のビア112は、部分的に又は完全に複数のダイ組立体201のスタックを貫通して延伸する。複数のリム108を貫通して提供される他の複数のビア112は、複数のリム108の2つ又はそれより多くを貫通して延伸し、これにより、積層半導体デバイス100の複数のダイ102の2つ又はそれより多くの間における通信を提供する。複数のビア112は、一例では、例えば半導体デバイス100の上面203および底面205といった、複数のリム108の両側面から開けられる。別の例では、複数のビア112は、半導体デバイス203、205の一側面または両側面から開けられる。別の例では、複数のビア112は積層後に開けられる。従って、複数のビア112は、前に積層された複数のダイ102を貫通して、より容易に位置合わせされる。掘削は、多数の別個のビアの形成と、その後の複数のビア(例えば複数のダイ)の積層及び位置合わせとは対照的に、単一のステップで複数のビアの形成を強固にする単一の効率的な操作で行われる。
上記で説明されたように、複数のダイ組立体201の各々は、ダイ102も、ダイ102に隣接して形成された再分配層202も含む。示されるように、再分配層202は、専有領域(例えばダイ102の横方向専有領域)を超えて延伸し、リム108へと延伸する。例えば、一例では、ダイ102は、例えば本明細書で説明されるパネルフレームといった成形材料200内に封止される。成形材料200は、パネルフレーム内に受け入れられると直ぐに、パネルフレームに導入されて、複数のダイ102の各々の周りで硬化する。複数のダイ102の各々に沿って、再分配層202の複数の導電性トレースを提供すべく、パターニング技術が用いられる。例えば図2に示されるように、再分配層202は、これにより、複数のダイ組立体201の各々の複数のリム108の上方を横切って、複数のダイ102から横方向に延伸する。再分配層202は、これにより、複数のダイ102の各々が、(例えば複数のビア112を用いて)半導体デバイス100内の他の複数のダイ、及び、ボールグリッドアレイ114と分配相互接続することを可能にする「ファンアウト」構成を提供する。更に、ファンアウトされた再分配層202は、複数のリム108を貫通して提供された複数のビア112と協働し、これにより、半導体デバイス100の全高を最小化しつつ、これと同時に、複数のダイ102の各々の間における直接的接続と、第1のダイ104の下のボールグリッドアレイ114への複数の対応する直接的接続とを提供する。再分配層は、複数のビア112を用いて相互接続された複数のダイから横方向に延伸する、複数の導電性トレースを提供する。換言すると、複数のビア108および複数の再分配層202は、(例えば他の複数のフリーワイヤを封止するのに用いられる)より大きいモールドキャップを要求すること無く、複数のリム108内に収納された複数の相互接続を提供する。
更に図2に示されるように、複数のダイを積層する前に、複数のダイ102の最上部の上方で、横方向に成形材料200(例えば対応するポリマーを形成する誘電性樹脂)が提供される。別の例では、成形材料200は、複数のダイ102の各々の上面に沿うのとは対照的に、複数のダイ102の複数の側面上に提供される。成形材料200は横方向に延伸し、複数のダイ102に対して、リム横方向拡張部110を有する複数のリム108を形成する。前に説明されたように、(本明細書においてウェハ又はパネル構成を有する平坦パネルで説明されるような)複数のダイ102の成形後に、複数のダイ102はパネルから切断され、これらの動作性能をテストされ、それから、例えば半導体デバイス100の積層構成といった、図2に示される構成へと積層される。別の例では、複数のダイは、元のシリコンウエハからの個片化と(本明細書で説明される)再構成ダイパネルの形成との両方の前にテストされる。
複数のダイ102の各々は互いに結合され、接着剤204の層または他のボンディング基板が複数のダイ組立体201の各々の間に提供される。図2に示されるように、接着剤204は、複数のダイ102の各々を位置合わせして、複数のダイ102を位置合わせされた構成に維持する。複数のダイ102の積層後に、一例では、複数のビア112は、半導体デバイス100を貫通して開けられ、これにより、複数のダイ組立体201の各々の複数の再分配層202を用いて、複数のダイ102の各々の間における複数の相互接続を提供する。
別の例では、複数のビア112は、図2に示される構成で複数のダイ組立体を積層する前に、複数のダイ組立体201の各々において別個に形成される。従って、複数のビア112は、積層工程中に位置合わせされ、これにより、複数のダイ組立体201の各々(およびボールグリッドアレイ114)の間における通信を保証する。一例では、複数のビア112は、銅等のような導電性材料で充填され、スパッタされ、又は、蒸着によって提供され、半導体デバイス100の複数のダイ102の各々を相互接続するだけでなく、複数のダイ102をボールグリッドアレイ114と接続する。
再び図2を参照すると、本明細書で前に説明されたように、複数のビア112の各々は、複数のリム108内に示され、複数のダイ102の各々に対して横方向に離間される。すなわち、複数のダイ102は、複数の横方向延伸リム108を貫通して提供される複数の導電性ビア112を用いて相互接続される。複数のダイ組立体201の各々の複数の横方向部分において複数のダイ102間に複数の相互接続を提供することによって、複数のダイ102の各々の間だけでなくボールグリッドアレイ114の間における複数の接続が、複数のビア112に対しても、複数のダイ102の各々からファンアウトされた複数の再分配層202(例えば複数の横方向リム108)に対しても、強固にされる。従って、これにより、複数の積層ダイの下に提供される導電性基板、及び、複数のダイも複数のダイの各々と下の基板との間の複数のワイヤボンドも封止して保護すべく提供されるモールドキャップなどの、複数の他の半導体デバイスの複数のコンポーネントは必要とされない。代わりに、半導体デバイス100と共に、複数のダイ102の各々は、成形材料で成形され、複数の再分配層202に対する横方向延伸リム108も、横方向に位置された複数のビア112に対するスペースも提供する。従って、半導体デバイス100のZ高さ又は鉛直高さは、複数のワイヤボンドおよび複数の下の基板(および、複数のワイヤボンドの最上部の上方における複数の対応するモールドキャップ)を用いる複数の半導体デバイスの複数の他の構成のZ高さに対して最小化される。
更に、複数のビア112が複数のリム108を貫通して提供されるので、複数のビア112は、半導体デバイス100内でより容易に形成される。例えば、少なくとも幾つかの例における複数のビアは、ダイ102のシリコンを貫通して提供される。シリコンは、(例えばより高い弾性係数を有し、)脆くてより硬いので、貫通して掘削するのがより難しい。しかしながら、半導体デバイス100の成形材料200で用いられるポリマーは、複数のビア112の各々を迅速に開けるべく、(シリコンに比べて)より柔軟な材料を提供する。複数のリム108のより柔軟な材料は、これにより、複数のビア112が半導体デバイス100において容易に形成され、これによって、導電性材料が複数のビア112内で容易に堆積され、複数のダイ組立体201の複数の対応するダイ102の複数の再分配層202の各々を相互接続することを保証する。同様に、複数のビア112が複数のリム108の成形材料を容易に貫通して形成されるので、これにより、例えば複数のダイ102の積層構成の形成前又は後における半導体デバイス100への損傷は最小化される。対照的に、複数のシリコンダイの1つ又は複数のシリコンを貫通して掘削することは、ダイ内の半導体への損傷又はチッピングが危険なので、問題である。成形材料200の一例は、複数のリム108の複数の特性(例えば半導体デバイス100のパッケージ)を調整して複数のパッケージング要件を満たすように構成された、1つ又は複数の添加剤を含むエポキシ樹脂を有するが、これらに限定されない。例えば、エポキシ樹脂は、弾性係数、熱膨張係数、硬化温度、硬化時間、ガラス遷移温度、熱導電性等の1つ又は複数を調整する複数の添加剤を含む。
図3は、図1および図2に示されている半導体デバイス100のような半導体デバイスを製作するための処理の一例の、一連の概略図のプロセスフロー図を示している。第1段階301では、複数のダイ302はモノリシック半導体ウェハ300内に示されている。例えば、複数のダイ302は、ウェハのマスキング及びエッチングを用いて)前に知られているシリコンウエハ内に形成される。シリコンウエハ300内の複数のダイ302は、複数のダイのいずれが動作可能(製造エラー又はパフォーマンスエラーの無い複数の動作可能ダイ)であるかを決定すべくプローブされる。半導体ウェハ300は個片化され、これにより、複数のダイ302の各々を分離する。任意に、複数のダイ302は個片化後にプローブされ、それから分離される。
複数の動作可能ダイ306は、複数のダイ302の残りから分離され、段階303で、複数の動作可能ダイ306はパネルフレーム304内に位置される。図3に示されるように、パネルフレーム304は、一例では、段階301に示された半導体ウェハ300と実質的に同様の構成を有する。本明細書で説明される別の例では、パネルフレーム304は、例えば正方形または長方形といった別の形状を有する。複数の動作可能ダイ306は、パネルフレーム304の中へとフィットされ、再構成ダイパネル308が形成される。例えば、誘電性ポリマーへと硬化する樹脂等の成形材料がパネルフレーム304に提供される。成形材料は、複数の動作可能ダイ306の各々の周りで硬化し、これにより、(複数のダイ102も複数の対応するリム108も含む、)図2に示される別個の複数のダイ組立体201を形成する。段階303に示される構成において、再構成ダイパネル308は、例えば本明細書で前に説明された複数の半導体デバイス100の1つ又は複数を形成すべく、積層の準備ができている。
別の例では、再構成ダイパネルを形成した後に(例えば複数の動作可能ダイ306の成形後に)、複数のダイ306の各々に対しての複数の再分配層202が形成される。例えば、成形材料200および複数のダイ306上の複数の再分配層202の複数の導電性トレースをエッチングするのに、マスキングおよびリソグラフィが用いられる。前に説明されたように、複数の再分配層202は、複数の動作可能ダイ306の専有領域および複数のリム108の上方を延伸する、ファンアウトされた構成を有する(例えば図2を参照)。
ここで段階305を参照すると、複数のダイパネル310の各々が積層され、複数の再構成ダイパネル308が分解された構成で示されている。示されるように、複数の再構成ダイパネル310の各々の動作可能ダイ306は実質的に同様の構成で示され、これにより、複数の再構成ダイパネル310の各々の間で位置合わせされる。すなわち、例えば第1の再構成ダイパネルおよび第2の再構成ダイパネル312、314を含む、複数のダイパネル310の各々の複数の動作可能ダイ306は位置合わせされ、これにより、その処理の後の段階で複数の積層ダイの分離(個片化)の際に積層半導体デバイスを提供する。前に説明されたように、一例では、接着剤204は、複数の再構成ダイパネル310の各々の間で適用され、その中の複数のダイの位置合わせを含む複数の再構成ダイパネル310間の結合が保持されることを保証する。
段階307で、複数のビア112が、積層された複数の再構成ダイパネル310内に形成される。例えば、段階307に示されるように、積層パネル組立体316は、積層されて接着された構成の複数の再構成ダイパネル310を含む。従って、複数のパネル310の(複数の動作可能ダイ306に対応する)複数のダイ102は、図1および図2に示されたデバイス100の配列に対応する構成で位置合わせされる。複数のビア112は、複数のダイ102(図3に示されている306)の各々から横方向に離れて延伸する、(図2に示されている複数の再分配層202を含む)複数のリム108の中に形成される。
一例では、複数のビア112は、例えば個別の複数のダイ102の各々の複数のリム108を貫通して掘削することを含む、バッチ処理で形成される。すなわち、(個片化前の)積層パネル組立体316において、複数のビア112は積層パネル組立体316を貫通して開けられ、これにより、単一の製造段階での、複数の半導体デバイスの各々における複数のビア112の素早い形成を容易にする。更に別の例では、積層パネル組立体316は複数の半導体デバイス100へと個片化される。分離された複数の半導体デバイス100はその後、別個に穴を開けられ、複数のリム108を貫通して延伸する複数のビア112を形成する。複数のビア112の形成後に、複数のビア112の複数のチャネル内で銅のような導電性材料がスパッタされ又は蒸着され、(例えば複数のリム108の複数の再分配層202によって)複数のダイ306を電気的に結合する。
示されるように、段階309で、ボールグリッドアレイ114(図1および図2にも示されている)もまた提供される。段階307と同様のやり方で、一例では、複数の半導体デバイス100の各々のための複数のボールグリッドアレイ114は、段階307で示されている積層パネル組立体316の中に未だ保持されている複数の半導体デバイスに沿って形成される。任意に、複数のボールグリッドアレイ114は、例えば段階309に示されている半導体デバイス100へと個片化された後に、複数の半導体デバイス100に沿って形成される。
再び段階309を参照すると、完成した半導体デバイス100が、複数の積層ダイ102と、複数のリム108を貫通して延伸する複数のビア112と共に示されている。ボールグリッドアレイ114はまた、例えば(図2に示されているような)第1のダイ104と関連付けられる再分配層と結合された、半導体デバイス100の最下層上に示されている。
図3に示されている処理は、図1および図2に示されているデバイスのような複数の半導体デバイス100を概略的に提供している。複数のパネルフレーム304および対応する複数の再構成ダイパネル310の各々は複数の動作可能ダイ306だけを含むので、1つ又は複数の破損又は欠陥ダイ102を含む複数の半導体デバイス100は実質的に回避される。すなわち、再び段階305を参照すると、複数の再構成ダイパネル310の各々に組み込まれた複数の動作可能ダイ306の各々は、前にテストされて、動作可能であると知られている。従って、積層パネル組立体316から生成される複数の半導体デバイス100は、これにより、動作可能である。図に示されている処理は、例えば内部に複数の動作可能半導体、複数の欠陥半導体及び複数の破損半導体を有するモノリシック半導体ウェハを用いる従来の複数の製作技術に比べて、複数の欠陥又は破損半導体が組み込まれることを最小化又は回避する。前の複数の製作技術では、複数の欠陥又は破損半導体は複数の完成デバイスへと組み込まれ、結果として、他の使用可能なデバイスを全体的に廃棄することになる。換言すると、本明細書で説明される処理では、複数の半導体ウェハ300の1つ又は複数において他に提供される1つ又は複数の(例えば複数の)欠陥又は破損ダイ302は、上記で説明されたように製作される、他の完全に動作可能な複数の半導体デバイス100には入り込まない。
従って、複数の半導体デバイス100の歩留りは、複数の動作可能ダイと複数の欠陥又は破損ダイとを含む全体的な半導体ウェハ300を用いる他の複数の処理によるものより実質的に高い。より高い歩留りに加えて、例えば複数のリム108を貫通する複数のビア112の提供は、ワイヤボンディングされた複数の半導体デバイスに対して他に必要とされるより大きいモールドキャップおよび基板を要求すること無く、複数のダイ102の各々の間における直接的な相互接続を提供する。従って、図3に示された処理から生成される半導体デバイス100は、複数のワイヤボンド相互接続を用いて基板と共に形成される複数の他の半導体デバイスに比べて、より確かな動作可能特性も、最小化された鉛直高さ(Z高さ)も有する。
ここで図4を参照すると、2つの追加の段階403、405が、図3に示されている段階303および305の代替として提供されている。例えば、図4に示されているパネルフレーム400は、段階303に示されているパネルフレーム304のウェハ構成に対して、正方形又は長方形(例えば非円形)構成を有している。パネルフレーム400は従って、複数の動作可能ダイ306を、正方形又は長方形構成を有するグリッドのようなパターンで配置する。段階403に示されている再構成ダイパネル402はそれから、図4の段階405に示されているような複数の再構成ダイパネル404へと積層される。図4で更に示されるように、複数の再構成ダイパネル404は、少なくとも第1の再構成ダイパネルおよび第2の再構成ダイパネル406、408を含む。
積層構成で提供される複数の再構成ダイパネル404に対して、図3で前に説明された処理が、実質的に同様のやり方で次に実行される。すなわち、一例では、複数のビア112が、複数のダイ102の各々から横方向に離れて延伸する複数のリム108を貫通して形成される。一例では、(例えば個片化の前に、)複数のダイ102が積層構成で保持されつつ、複数のビア112が複数のリム108内に形成される。同様のやり方で、半導体デバイス100の第1の再構成ダイパネル406が図3の段階307で示されるように積層パネル組立体で保持されつつ、ボールグリッドアレイ114がまた第1の再構成ダイパネル406に適用される。別の例では、本明細書で前に説明されたように、複数のビア112および複数のボールグリッドアレイ114は、例えば積層された複数の再構成ダイパネル404からの半導体デバイス100の個片化後に、分離された複数の半導体デバイス100上に形成される。
図5は、下の基板506と、デバイス500の複数のダイ502間におけるワイヤボンディングとを含む半導体デバイス500の一断面図を示している。図5で更に示されるように、複数のダイ502の各々は、複数のダイ502の各々に結合され、例えばモールドキャップ510を貫通するように、半導体デバイス500を貫通して延伸する、1つ又は複数のワイヤ504を用いて、基板506と接続される。示されるように、複数のワイヤ504の少なくともの幾つかは、個別の複数のダイ502から基板506(複数の導電性トレースを含む基板)への最初の延伸と、複数の追加のワイヤ504を用いた基板506から他の複数のダイ502の1つ又は複数への次の延伸とによって、複数のダイ502の各々の間における相互接続を提供する。図5で更に示されるように、ボールグリッドアレイ508は、基板506の反対面に沿って提供され、基板506から複数のダイ502へと延伸する複数のワイヤ504を用いて複数のダイと相互接続される。
図5に示される組立体とは対照的に、本明細書で(図1および図2で)説明される半導体デバイス100は、複数のダイ102の各々から横方向に延伸する複数の横方向延伸リム108(例えば横方向拡張部110を参照)を含む積層構成の複数のダイ102を含む。複数のリム108は、その中で複数のビア112を掘削及び形成すべく構成された成形材料、樹脂等を提供する。本明細書で前に説明されたように、複数のダイ組立体201の各々は、例えば、複数のダイ102の各々の水平方向専有領域を超えて延伸する複数の導電性トレースのファンアウト構成を提供すべく、再分配層202と共に形成される。従って、複数の再分配層202を貫通して延伸する複数のビア112での、複数のダイ102の各々の間における複数の電気相互接続は、複数のダイ102に比べて横方向にコンパクトな場所に(例えば複数のリム108内に)提供される。複数のダイ間の複数の相互接続は、他に、図5に示される半導体デバイス500の複数のワイヤ504を収容する大きなモールドキャップ510を要求すること無く、複数のダイ102の各々と隣接する複数の横方向スペースに提供される。更に、複数のビア112は、複数のダイ102の各々の間に延伸する。例えば、複数のビア112は、複数のダイ102の2つ又はそれより多くの間に延伸し、複数のダイ102間の複数の直接的接続を提供する。これによって、図5に示されるような介在基板506は必要とされない。
更に、図1および図2に示された半導体デバイス100は、デバイス100への又はからの入力又は出力用の基板506を必要としない。代わりに、複数のビア112および複数の再分配層202と相互接続される複数のダイ102を含むデバイス100は、第1のダイ104の再分配層202に沿って結合されるボールグリッドアレイ114を通じて入力及び出力を提供するように構成される。換言すると、図5に示されるような基板506およびモールドキャップ510は、図1および図2に示された半導体デバイス100では他に必要とされない。代わりに、複数のダイ102から横方向に延伸する複数のリム108は、自身の複数の導電性トレースを含む再分配層202、及び、複数のリム108を貫通して開けられる複数のビア112の両方に対してスペースを提供する。従って、半導体デバイス100を用いることによって、(より大きいモールドキャップ510も基板506も要求する)図5に示される半導体デバイス500に比べ、複数のスペースセービングが鉛直方向(Z高さ)で実現される。更に、図1に示された半導体デバイス100は相対的に、複数のビア112を用いた複数のダイ102の各々の間における複数の直接的接続を含む(介在基板506は備えない)。この配列は、第1のダイ104の再分配層202と関連付けられる複数のダイ102およびボールグリッドアレイ114の間における(図2を参照)、直接的で、相応してより速くより確かなデータ送信を提供する。
ここで図6を参照すると、例えば図1および図2のデバイス100で示される構成といった、本明細書で提供される構成を有する様々な半導体デバイス用の、Z高さ対比表が提供される。本明細書で説明されるように、複数の半導体デバイス100は、各々が、ダイ102、リム108、及び、リム108を貫通して再分配層202へと延伸する1つ又は複数のビアを有する、1つ又は複数のダイ組立体201を備える。各々のダイ組立体、及び、各ダイ組立体の複数のリム108で用いられる対応する成形材料に対しての複数のZ高さ602は、表における、複数のリム内に複数のビアを備える半導体デバイス用の複数の行に示されている。複数の合計Z高さ602は、特定のパッケージタイプ用に積層された(各々が、およそ25ミクロン、及び、成形材料用に10ミクロンの高さを有する)複数のダイ組立体201の数に対応している。複数の半導体デバイス100は、単一のダイ組立体を含む第1デバイス(シングルダイパッケージまたはSDP)、2つのダイ組立体を備える第2デバイス(ダブルダイパッケージ、DDP)、等(例えば、QDPは4つの組立体を含み、ODPは8つの組立体を含み、HDPは16つの組立体を含む)によって、昇順で配置される。
ワイヤボンディングおよび基板を含む複数の半導体デバイス(図5に示されている半導体デバイス500を参照)の対応する複数のZ高さ604は、表の第1行に提供されている。示されるように、ワイヤボンディングされたデバイス用の複数のダイ組立体のZ高さは25ミクロンであり、ダイ組立体ごとの複数のモールドキャップ及び隙間のZ高さは、複数のデバイスの複数のダイ組立体の数に従って変化する。複数のデバイスの各々のための複数の合計Z高さは、最下行に沿って示されており、デバイスの複数のダイ組立体の数で乗算された、ダイ組立体のZ高さと、モールドキャップ及び隙間のZ高さとに基づく。
図6に示されるように、複数のリム108内に複数のビア112を備えるファンアウトされた再分配層202を有する複数のデバイスの各々の複数の合計Z高さ602は、図5に示される(例えば、ワイヤボンディング、モールドキャップおよび基板を含む)構成を備える対応する複数のデバイスの対応する複数の合計Z高さに比べて、より小さい。個別の複数のダイ組立体201の各々のためのZ高さにおける複数のセービングは、2つ又はそれより多くのダイ組立体を有する複数の積層半導体デバイス100に繰り越される。すなわち、本明細書で説明される構成を備えた2つ又はそれより多くのダイ(例えば複数のダイ組立体201)を有するデバイスは、ワイヤボンディング、モールドキャップおよび基板を用いるパッケージにおいて用いられる対応するダイ組立体に比べて、複数の積層ダイ組立体201の各々のための複数のZ高さセービングを増やす。
図7は、本明細書で前に示された半導体デバイス100のような、積層半導体デバイスを製造する方法700の一例を示している。方法700を説明する際に、本明細書で説明される1つ又は複数のコンポーネント、特徴、機能等を参照する。好都合である場合、複数の参照符号を用いて、複数のコンポーネント及び複数の特徴を参照する。複数の参照符号は、例示的であって排他的ではない。例えば、方法700で説明される複数のコンポーネント、複数の特徴、複数の機能等は、複数の対応する番号が付けられた要素、本明細書で説明される複数の他の対応する特徴(番号が付けられたものと付けられていないものとの両方)、及び、これらの複数の均等物を含むが、これらに限定されない。
段階702において、方法700は、複数のリム108を第1のダイ104及び第2のダイ106上に形成する段階を含む。複数のリム108は、第1のダイおよび第2のダイ104、106から横方向に離れて延伸する。例えば、図1に示されるように、複数のリム108は、リム横方向拡張部110に従って個別の複数のダイの各々から延伸する。
段階704において、第2のダイ106は第1のダイ104の上方に積層される。例えば、図2に示されるように、例えば個別の複数のダイ102および個別の複数の再分配層202を含む複数のダイ組立体201は、積層構成で共に結合される。一例では、第2のダイ106のようなダイを第1のダイ104の上方に積層する段階は、少なくとも第1のダイおよび第2のダイ104、106の間における面に接着剤を加えて、相応して、複数のダイを積層構成で共に接着する段階を含む。
段階706において、1つ又は複数のビア112は、図2に示される構成での複数のダイ組立体201の積層後に、複数のリム108を貫通して開けられる。1つ又は複数のビア112は、少なくとも第1のダイおよび第2のダイ104、106の間を延伸する。別の例では、方法700は、積層する前に、例えば複数のダイ102が図3の段階303で示されたパネルフレーム304のようなパネルフレーム内に保持されている間に、複数のリム108を貫通して1つ又は複数のビア112を開ける段階を含む。複数のダイ102はそれから積層構成で配置され、対応する複数のビア112は、複数のダイ102(例えば複数のダイ組立体201)の互いに対する位置合わせに従って、位置合わせされる。1つ又は複数のビア112の掘削後、例えば蒸着、スパッタリングまたはめっきによって、導電性材料が複数のビア112を通して加えられ、相応して複数のダイ102を相互接続する。例えば、複数のビア112は、複数のダイ102の各々と関連付けられる複数の再分配層202を通じて複数の相互接続を提供する。
更に、別の例では、1つ又は複数のビア112は、複数のダイ102間にも、第1のダイ104と関連付けられた再分配層202に沿って提供されるボールグリッドアレイ114と間にも複数の相互接続を提供する。
ここで図8を参照すると、積層半導体デバイス100を製造する方法800の別の例が提供されている。方法800を説明する際に、本明細書で説明される1つ又は複数のコンポーネント、特徴、機能等を参照する。好都合である場合、複数の参照符号を用いて、複数のコンポーネントを参照する。提供される複数の参照符号は、例示的であって排他的ではない。例えば、方法800で説明される複数のコンポーネント、複数の特徴、複数の機能等は、複数の対応する番号が付けられた要素、本明細書で説明される複数の他の対応する特徴(番号が付けられたものと付けられていないものとの両方)、及び、これらの複数の均等物を含むが、これらに限定されない。
再び図8を参照すると、段階802において、方法800は、複数のダイ302を、図3の段階303で示された複数の動作可能ダイ306のような複数の動作可能ダイへとソートする。複数の動作可能ダイ306は、これらの動作性能を決定すべくプローブ又はテストされる。段階804において、少なくとも第1の再構成ダイパネル308が形成される。
一例では、第1の再構成ダイパネル(及び複数の追加のダイパネル)を形成する段階は、段階806における、ソートされた複数の動作可能ダイ306をパネルフレーム304内に配置する段階を含む。別の例では、ソートされた複数の動作可能ダイ306は、図4に示されたパネルフレーム400のような非円形パネルフレーム内に配置される。段階808において、パネルフレーム304(又はパネルフレーム400)内の複数の動作可能ダイ306の周りに樹脂が成形され、第1の再構成ダイパネル308を形成する。本明細書で前に説明されたように、複数のリム108が樹脂内に形成され、複数の動作可能ダイ306の各々から横方向に延伸する。
一例では、段階804における再構成ダイパネルを形成する処理は、複数の追加のダイパネル用に繰り返され、これにより、図3および4にそれぞれ示された複数の再構成ダイパネル312または404を生成する。本明細書で前に説明されたように、複数の再構成ダイパネルはそれから、積層パネル組立体316、及び、図4に示された対応する正方形又は非円形構成へと積層され、(図3の段階309で示された)個片化の前に、結果として得られる複数の半導体デバイス100の各々に対して積層された一連のダイ102を提供する。
例えば図3の段階307で示される積層パネル組立体316においては、複数のビア112が、複数の半導体デバイス100に含まれる複数のダイ組立体201の各々の関連付けられた複数のリム108を貫通して形成される。例えば、段階307で示された積層パネル組立体316においては、複数のビア112がバッチ処理で形成され、これにより、半導体デバイス100が他で分離される間に複数のビア112を生成すべく必要とされる時間を最小化する。複数のビア112の形成後に、複数の半導体デバイス100は積層パネル組立体316から個片化され、図3の段階309で示されて更に図1および図2で詳細に示された半導体デバイス100を形成する。
更に、別の例では、(図1および図2に示された)ボールグリッドアレイ114が、未だ積層パネル組立体316の一部であるうちに、複数の半導体デバイス100の各々と関連付けられた第1のダイ104に提供される。更に別の例では、複数の半導体デバイス100の各々と関連付けられた、複数のビア112、及び、複数のボールグリッドアレイ114の両方が、積層パネル組立体316からの複数の半導体デバイスの個片化後に形成される。
図9は、複数の対応するリム904を含む複数のダイ102を備える、半導体デバイス900の別の例を示している。図9に示されるように、複数のダイ102は、互い違い構成(例えば、シフトされた又は段差のある構成)で提供される。例えば、複数のダイ組立体902の各々は互いに対してシフトされ、半導体デバイス900において互い違いの一連のダイを形成する。図9に示されるように、複数のダイ102の各々は互いに対してシフトされ、複数のダイ102の各々の1つ又は複数のボンドパッド905を含む、少なくとも1つの面を露出させる。一例では、複数のダイ102の各々は、例えば、これにより個別のダイを隣接するダイに対して互い違いにするダイシフト906に従って、シフトされる。別の例では、複数のダイ102は、複数の異なる程度に(及び任意に複数の異なる方向に)シフトされ、これにより、シフトに従って1つ又は複数のボンドパッド905を露出させる。すなわち、複数のダイ102の1つ又は複数は、個別の複数のボンドパッド905の複数の位置に従って、より大きな程度だけ、より小さな程度だけ、又は、異なる方向に、の1つ又は複数だけシフトされる。
図9に示されるように、複数のダイの各々は、(段々にされた)互い違い構成を提供する同じ方向で互い違いにされ、これにより、(半導体デバイス900の最下ダイ102を除く)複数のダイ102の各々の複数の対応するボンドパッド905を露出させる。本明細書で前に説明されたように、複数のダイ102の各々は、個別の複数のダイ組立体902に組み込まれる。示されるように、複数のダイ組立体902の各々は、複数のダイ102も、複数のダイ102の各々に対する1つ又は複数の対応するリム904も含む。
図9で更に示されるように、複数のダイ102の各々は、例えば複数の隣接するダイ102と対面する複数の面上に提供される接着剤908によって、互いに結合される。接着剤908は、複数のダイ102の各々を互い違い構成で維持し、これによって、ダイシフト906を図9(ダイシフトの一例)に示されるように維持する。これにより、最終的な相互接続用に、複数のボンドパッド905を露出された構成に維持する。一例では、複数のダイ102は、前に図2に示された成形材料200のような成形材料の適用前に、接着剤908で共に結合される。前に説明されたように、成形材料202は、誘電性ポリマーへと硬化し、相応して、複数のダイ組立体902の各々に対して複数のリム904を提供する。複数のダイ102の各々の接着後、成形材料202は複数の積層ダイ102の周りに適用され、これにより、半導体デバイス900の中間段階を形成する。
1つ又は複数のビア912は、複数のリム904の1つ又は複数を貫通して開けられ、これにより、複数のダイ102、及び、ボールグリッドアレイ114に隣接する複数のダイ102(例えば図9に示される最下ダイ)の1つ又は複数と関連付けられた対応する再分配層910の間における相互接続を提供する。図9に示されるように、複数のビア912の各々は、個別の複数の上を覆うダイ102用に、複数の対応するボンドパッド905と結合する。複数のダイ102の各々と関連付けられた複数のビア912は、相応して、複数のボンドパッド905から、対応する複数のダイ組立体902と関連付けられた複数のリム904の1つ又は複数を貫通して延伸する。すなわち、半導体デバイス900の最上ダイ102は、複数の下のダイ102の個別の複数のリムを貫通して延伸する1つ又は複数のビア912を含む。
(例えば機械的掘削、リソグラフィ、レーザドリル等による)複数のビア912の形成後に、図2に示された再分配層202と同様の再分配層910が、ボールグリッドアレイ114に隣接する半導体デバイス900の底部に対応するダイ102のような、複数のダイ102の少なくとも1つに対して提供される。一例では、再分配層910は、ダイ102の専有領域、及び、複数の積層ダイ102の対応する全体的な専有領域の上方に延伸する複数の導電性トレースのファンアウト構成を提供する。すなわち、図9に示されるように、再分配層910は、複数のダイ102の下に延伸し、複数のダイ102の各々の個別の複数のボンドパッド905から複数のリム904を貫通して延伸する複数のビア912との相互接続用に、複数の導電性トレースを提供する。別の例では、再分配層910の形成後に、ボールグリッドアレイ114は、再分配層910に沿う半導体デバイス900に適用され、半導体デバイス900用の複数の入力及び出力接続を提供する。
ここで図10を参照すると、半導体(例えば図9に示された半導体デバイス900)を形成する方法の別の例が提供されている。前に説明され、図5に示された方法と同様に、当該方法は、一連の概略的な段階1001、1003、1005、1007で示されている。段階1001において、1つ又は複数モノリシック半導体ウェハから個片化された複数のダイ102は、動作性能をテストされる。(欠陥又は損傷していない)複数の動作可能ダイ102はそれから、ダイスタック1002へと組み立てられる。例えば、1つ又は複数のダイスタック1002の複数のダイ102は接着される。段階1001で示されるように、ダイスタック1002は、ダイスタック1002の複数のダイ102の各々の少なくとも1つの面の複数のボンドパッド905を相応して露出させる、(段差のある、シフトされた等の)互い違い構成を有する。上記で説明されたように、別の例では、複数のダイ102は、個別の複数のボンドパッド905の数及び場所に従って、複数の異なる程度又は方向の1つ又は複数だけシフトされる。
ここで図10の段階1003を参照すると、複数のダイスタック1002の各々は、複数のダイスタック1002の各々を受け入れるべく寸法付けられて形状付けられた一連の空洞を含むパネルフレーム1004内に位置する。パネルフレーム1004の複数の空洞内への複数のダイスタック1002の配置後に、成形材料が、パネルフレーム1004内の複数のダイスタック1002の周りに適用され、図9で前に示された複数のダイ組立体902の複数のリム904を形成する。本明細書で説明されるように、一例では、成形材料202は、複数のダイの材料(例えばシリコン)と比較してより低い弾性係数を有する誘電性ポリマーを形成する樹脂である。組み合わされたパネルフレーム1004は、その中に複数の成形ダイスタックを含む再構成ダイパネル1006を形成する。段階1003は、円形(ウェハ形状)パネルフレーム1004を示している。別の例では、パネルフレームは、図4に示される長方形又は正方形のような異なる形状を有している。
段階1003で示されるように、ダイスタック1002によって形成された複数のダイ組立体902は、複数のダイ102の各々から横方向に延伸する複数のリム904を含む。この構成に示されるように、ダイスタック1002は、成形材料202内で互い違いにされる。個別の複数のダイ102用の複数のリム904の各々は、相応して、ダイスタック1002内の複数のダイ102の各々のシフトされた場所に従って、横方向寸法が変化する。複数のダイのシフトによって露出された複数のボンドパッド905は、複数の下のダイ1002の複数のリム904に向かって、(図10に示されるように)ダイスタック1002の底部と対面する。
段階1005において、複数のビア912が複数のボンドパッド905の下の複数のリム904の中へと開けられ、複数のダイ102の各々を、複数のダイ102の1つに沿って提供された再分配層910と相互接続する。例えば、図10に示される例では、(この反転構成では最上ダイとして示されている)最下ダイは、再分配層910を設けられている。任意に、再分配層910の複数の導電性トレースを形成する段階の前に、複数のビア912が複数のリム904の中へと開けられ、これにより、後で形成される再分配層910と相互接続する導電性材料を受け入れる複数の通路を形成する。導電性材料は、ダイスタック1002の複数のダイ102を半導体デバイス900の再分配層と最終的に相互接続する複数のビア912の複数のチャネルに適用される。別の例では、再分配層910は、複数のビア912を開ける段階の前に形成される。
段階1007において、半導体デバイス900は、ボールグリッドアレイ114を、前に段階1005で形成された再分配層910に加えることによって完成される。段階1007で示されるように、半導体デバイス900は次に、再構成ダイパネル1006から個片化されされる。複数の半導体デバイス900は、同じ再構成ダイパネル1006から個片化される。
前に説明された半導体デバイス100と同様に、図9および10に示される半導体デバイス900は、例えば最下ダイ102およびダイスタック1002と関連付けられる再分配層910といった再分配層910との複数の直接的接続を提供する。他により大きいモールドキャップを要求して、これにより、複数のダイの各々からダイスタック下の(再分配層910よりも大きい)基板へと延伸する複数のワイヤボンドを含ませて封止すること無く、複数のビア912は再分配層910との直接的接続を提供する。ダイスタック1002の互い違い構成は、複数のダイ102の1つ又は複数の複数のボンドパッド905を露出させ、これにより、複数のボンドパッド905から複数のリム904を貫通して延伸する複数のビア912が、個別の複数のダイ102の各々を再分配層910と相互接続することを可能にする。複数のビア912によって提供される複数のボンドパッド905および再分配層の間の複数の直接的接続は、図5に示された504のような複数のワイヤを確実に封止するのに必要とされる他のより深い(より厚い)モールドキャップと比較して、成形材料の浅い層を可能にする。
更に、前に説明されたように、成形材料202(誘電性ポリマー)を貫通する複数のビア912を提供することによって、半導体デバイス900を貫通する掘削が、複数のダイ102のシリコンというより硬い材料と比較して、成形材料202のより柔軟な材料(低弾性モジュール)によって行われるので、半導体デバイス900への損傷は最小化される。更に、図10に示される方法によって、再分配層910を形成する処理は、ダイスタック1002の複数のダイ102の1つへと分離される。例えば、本明細書で説明されるように、再分配層910は、ダイスタック1002の最下ダイ102に提供される。従って、複数のビア912は、ダイスタック1002の複数のダイ102の複数の横方向リム904を貫通して、最下ダイ102と関連付けられた再分配層910へと延伸する。再分配層910はこれにより、複数のダイ102の各々と他に関連付けられた複数の再分配層の各々の、これもまたボールグリッドアレイ114との複数の相互接続を提供する単一の再分配層への、複数の相互接続を強固にする。別の例では、最下ダイ102の上の残りの複数のダイ102が複数のビア912と相互接続される一方で、最下ダイ102は、ダイに局在化される複数の再分配層(例えば多数の隣接する層910)を含む。更に別の例では、複数のダイ102の各々は、個別の再分配層910を含み、複数のダイ102は、複数の再分配層910を通じて複数のビア912と相互接続される。
本開示で説明される複数の半導体デバイス100、900を用いる電子デバイスの例は、本開示に対して、より高いレベルのデバイス用途の例を示すべく含まれる。図11は、本開示の少なくとも1つの実施形態に係る複数の製作方法および構造で構築された少なくとも1つの半導体デバイスを組み込んでいる、電子デバイス1100のブロック図である。電子デバイス1100は、本開示の複数の実施形態が用いられる電子システムの単なる一例である。複数の電子デバイス1100の複数の例は、複数のパーソナルコンピュータ、複数のタブレットコンピュータ、複数の携帯電話、複数のゲームデバイス、複数のMP3若しくは他のデジタル音楽プレーヤー等を含むが、これらに限定されない。この例では、電子デバイス1100は、システムの様々なコンポーネントを結合するシステムバス1102を含むデータ処理システムを備える。システムバス1102は、電子デバイス1100の様々なコンポーネント間の複数の通信リンクを提供し、単一のバスとして、複数のバスの組み合わせとして、又は、任意の他の適切な態様で、実装されることができる。
電子アセンブリ1110は、システムバス1102に結合される。電子アセンブリ1110は、任意の回路、又は、複数の回路の組み合わせを含むことができる。1つの実施形態では、電子アセンブリ1110は、任意のタイプであり得るプロセッサ1112を含む。本明細書で用いられるように、「プロセッサ」は、これらに限定されないが、マイクロプロセッサ、マイクロコントローラ、複合命令セットコンピューティング(CISC)マイクロプロセッサ、縮小命令セットコンピューティング(RISC)マイクロプロセッサ、超長命令語(VLIW)マイクロプロセッサ、グラフィクスプロセッサ、デジタルシグナルプロセッサ(DSP)、マルチコアプロセッサ、又は、任意の他の種類のプロセッサ若しくは処理回路などの、任意のタイプの計算回路を意味する。
電子アセンブリ1110に含まれ得る他の複数のタイプの回路は、例えば、複数の携帯電話、複数のパーソナルデータアシスタント、複数のポータブルコンピュータ、複数の送受信兼用無線機、及び、同様の複数の電子システムなどの複数の無線デバイスにおいて用いるための、(通信回路1114のような)1つ又は複数の回路のようなカスタム回路、特定用途向け集積回路(ASIC)等である。ICは、任意の他の種類の機能を実行できる。
電子デバイス1100(例えばソリッドステートドライブ又はフラッシュメモリなどのドライブ)はまた、ランダムアクセスメモリ(RAM)形式のメインメモリ1122のような、特定用途に適した1つ又は複数のメモリ要素、1つ又は複数のハードドライブ1124、または、複数のコンパクトディスク(CD)、複数のフラッシュメモリカード、複数のデジタルビデオディスク(DVD)等のリムーバブルメディア1126を処理する1つ又は複数のドライブを順に含むことができる外部メモリ1120を含むことができる。
電子デバイス1100はまた、ディスプレイデバイス1116と、1つ又は複数のスピーカ1118と、マウス、トラックボール、タッチスクリーン、音声認識デバイス、又は、システムユーザが電子デバイス1100へと情報を入力して情報を受信することを可能にする任意の他のデバイスを任意に含み得るキーボード若しくはコントローラ1130との1つ又は複数を含んでもよい。
本明細書で開示される方法及び複数の装置をより良く示すべく、複数の実施形態の非限定的な列挙が以下で提供される。
例1は、第1のダイ上および第2のダイ上に、第1のダイおよび第2のダイから横方向に離れて延伸する複数のリムを形成する段階と、第1のダイの上方に第2のダイを積層する段階と、積層後に、複数のリムを貫通して、第1のダイおよび第2のダイの間を延伸する1つ又は複数のビアを開ける段階と、を含む、積層半導体デバイスを製造する方法用の装置である。
例2において、例1の主題は、1つ又は複数のビアを導電性材料で充填して、第1のダイおよび第2のダイを電気的に相互接続する段階を任意に含むことができる。
例3において、例1―2のいずれか1つの主題は、複数のリムを形成する段階が、第1のダイおよび第2のダイの上方に誘電性部分を形成する段階を含み、複数のリムが誘電性部分で形成される、ことを任意に含むことができる。
例4において、例1―3のいずれか1つの主題は、誘電性部分を形成する段階が、第1のダイおよび第2のダイの周りに樹脂を成形する段階を含み、複数のリムが樹脂で形成される、ことを任意に含むことができる。
例5において、例1―4のいずれか1つの主題は、パネルフレーム内に成形される、第1のダイを含む第1の複数のダイを有する第1の再構成ダイパネルを形成し、別のパネルフレーム内に成形される、第2のダイを含む第2の複数のダイを有する第2の再構成ダイパネルを形成する段階を任意に含み、複数のリムを形成する段階が、第1の再構成ダイパネルおよび第2の再構成ダイパネル内の複数のダイの周囲を誘電材料で囲む段階を含む、ことを任意に含むことができる。
例6において、例1―5のいずれか1つの主題は、第1の複数のダイおよび第2の複数のダイにおける複数のダイをソートして、複数の動作可能ダイだけが第1の再構成ダイパネルおよび第2の再構成ダイパネルを形成するのに用いられることを保証する段階を任意に含むことができる。
例7において、例1―6のいずれか1つの主題は、第1の再構成ダイパネルおよび第2の再構成ダイパネルから、第1の接着ダイおよび第2の接着ダイの別個の複数のスタックを分離する段階を任意に含むことができる。
例8において、例1―7のいずれか1つの主題は、1つ又は複数のビアを開ける段階が、レーザドリルする段階、機械掘削する段階、又は、化学エッチングする段階の1つ又は複数である、ことを任意に含むことができる。
例9において、例1―8のいずれか1つの主題は、1つ又は複数のビアを開ける段階が、第1のダイおよび第2のダイを通じて連続的である、ことを任意に含むことができる。
例10において、例1―9のいずれか1つの主題は、第1のダイ、第2のダイまたは複数のリムのうちの1つ又は複数の上方に複数の導電性トレースからなる1つ又は複数の再分配層を形成する段階を任意に含み、1つ又は複数のビアは複数のリムにおいて複数の導電性トレースと通信する、ことを任意に含むことができる。
例11において、例1―10のいずれか1つの主題は、第1のダイの上方に第2のダイを積層する段階が、第1のダイに対して第2のダイを互い違いにして第2のダイの少なくとも1つのボンドパッドを露出させる段階を含む、ことを任意に含むことができる。
例12において、例1―11のいずれか1つの主題は、1つ又は複数のビアを開ける段階が、第1のダイのリムを貫通し、第2のダイの少なくとも1つのボンドパッドへと延伸する少なくとも1つのビアを開ける段階を含む、ことを任意に含むことができる。
例13において、例1―12のいずれか1つの主題は、複数のダイを、動作性能をテストされた複数の動作可能ダイへとソートする段階と、少なくとも第1の再構成ダイパネルを形成する段階と、を含み、少なくとも第1の再構成パネルを形成する段階は、ソートされた複数の動作可能ダイをパネルフレーム内に配置する段階と、パネルフレーム内の複数の動作可能ダイの周りに樹脂を成形して、第1の再構成ダイパネルを形成する段階と、を含み、樹脂で形成される複数のリムが、複数の動作可能ダイの各々から横方向に延伸する、積層半導体デバイスを製造する方法を任意に含むことができる。
例14において、例1―13のいずれか1つの主題は、第2の再構成ダイパネルを形成すべく配置および成形を繰り返す段階を任意に含み、複数のリムが、第2の再構成ダイパネルの複数の動作可能ダイの各ダイから横方向に離れて延伸する、ことを任意に含むことができる。
例15において、例1―14のいずれか1つの主題は、第1の再構成ダイパネルを第2の再構成ダイパネルに結合する段階と、結合された第1の再構成ダイパネルおよび第2の再構成ダイパネルにおいて、複数の動作可能ダイの複数のリムの中に1つ又は複数のビアを開ける段階と、を任意に含み、1つ又は複数のビアが、第1の再構成ダイパネルおよび第2の再構成ダイパネルの間を延伸する、ことを任意に含むことができる。
例16において、例1―15のいずれか1つの主題は、第1の再構成ダイパネルを第2の再構成ダイパネルに結合する段階が、第1の再構成ダイパネルおよび第2の再構成ダイパネルの各々の複数の動作可能ダイを位置合わせする段階を含む、ことを任意に含むことができる。
例17において、例1―16のいずれか1つの主題は、第1の再構成ダイパネルおよび第2の再構成ダイパネルを複数の多層パッケージへと分離する段階を任意に含み、複数の多層パッケージの各々は、第1の再構成ダイパネルおよび第2の再構成ダイパネルの複数の動作可能ダイの少なくとも2つのダイと、1つ又は複数のビアの少なくとも1つのビアと、を備える、ことを任意に含むことができる。
例18において、例1―17のいずれか1つの主題は、結合された第1の再構成ダイパネルおよび第2の再構成ダイパネルにおいて1つ又は複数のビアを開ける段階が、複数の動作可能ダイの複数のリムを貫通する1つ又は複数のビアを開ける段階を含む、ことを任意に含むことができる。
例19において、例1―18のいずれか1つの主題は、1つ又は複数のビアを導電性材料で充填して、第1の再構成ダイパネルおよび第2の再構成ダイパネルを電気的に結合する段階を任意に含むことができる。
例20において、例1―19のいずれか1つの主題は、少なくとも第1の再構成ダイパネルを形成する段階が、複数の動作可能ダイおよび個別の複数のリムの上方に複数の導電性トレースからなる1つ又は複数の再分配層を形成する段階を含み、1つ又は複数のビアが複数のリムにおいて複数の導電性トレースと通信する、ことを任意に含むことができる。
例21において、例1―20のいずれか1つの主題は、ソートされた複数の動作可能ダイをパネルフレームに配置する段階が、ソートされた複数の動作可能ダイを、パネルフレーム内の複数のダイの1つ又は複数の互い違いスタックへと配置する段階を含み、複数のダイの1つ又は複数の互い違いスタックの各々が2つ又はそれより多くのダイを含み、2つ又はそれより多くのダイの少なくとも1つが、隣接するダイに対して互い違いにされる、ことを任意に含むことができる。
例22において、例1―21のいずれか1つの主題は、複数の動作可能ダイの周りに樹脂を成形する段階が、複数のダイの1つ又は複数の互い違いスタックの各々の周りに樹脂を成形する段階を含む、ことを任意に含むことができる。
例23において、例1―22のいずれか1つの主題は、第1のダイと、第1のダイの上方に積層される第2のダイと、第1のダイおよび第2のダイの各々から横方向に離れて延伸する複数のリムと、第1のダイと第1のダイのリムとの上方に延伸する第1の再分配層と、個別の複数のリムの少なくとも1つを貫通して延伸し、複数のリムを通じて第1のダイおよび第2のダイと通信する1つ又は複数のビアと,を備える、積層半導体デバイスを任意に含むことができる。
例24において、例1―23のいずれか1つの主題は、個別の複数のリムが、個別の第1のダイおよび第2のダイの周りに成形された複数のモールド樹脂リムであり、1つ又は複数のビアが、複数のモールド樹脂リムの少なくとも1つを貫通して延伸する、ことを任意に含むことができる。
例25において、例1―24のいずれか1つの主題は、第1のダイおよび第2のダイの各々の上方に形成され、1つ又は複数のリムを含む複数の誘電性部分を任意に含み、1つ又は複数のビアが、複数の誘電性部分を貫通して延伸する、ことを任意に含むことができる。
例26において、例1―25のいずれか1つの主題は、1つ又は複数のビアが、第1のダイおよび第2のダイから横方向に離間される、ことを任意に含むことができる。
例27において、例1―26のいずれか1つの主題は、第2のダイと、第2のダイのリムとの上方を延伸する第2の再分配層を任意に含むことができる。
例28において、例1―27のいずれか1つの主題は、第1の再分配層および第2の再分配層が、第1のダイおよび第2のダイの個別の複数の専有領域の上方を超えて延伸する複数の導電性トレースのファンアウト構成を提供し、1つ又は複数のビアが、第1の再分配層および第2の再分配層と通信する、ことを任意に含むことができる。
例29において、例1―27のいずれか1つの主題は、複数のビアが、第1のダイの上方に第2のダイを積層した後に、個別の複数のリムの少なくとも1つに形成される、複数の開けられたビアである、ことを任意に含むことができる。
例30において、例1―29のいずれか1つの主題は、第1のダイおよび第2のダイを含む複数のダイを任意に含み、複数のリムが、複数のダイの各々から横方向に延伸し、複数のダイが積層構成であり、1つ又は複数のビアが、複数のダイの個別の複数のリムの少なくとも2つを貫通して延伸する、ことを任意に含むことができる。
例31において、例1―30のいずれか1つの主題は、第2のダイが、第1のダイに対して互い違いにされ、第2のダイが、互い違いにすることによる、少なくとも1つの露出ボンドパッドを含む、ことを任意に含むことができる。
例32において、例1―31のいずれか1つの主題は、1つ又は複数のビアが、第1のダイのリムを貫通して第2のダイの少なくとも1つの露出ボンドパッドへと延伸する、ことを任意に含むことができる。
これらの非限定的な例の各々はそれ自体で成立することができ、又は、複数の他の例の任意の1つ又は複数との任意の置き換え又は組み合わせで、組み合わされることができる。
上記の詳細な説明は、詳細な説明の一部を形成する添付の複数の図面に対する複数の参照を含む。複数の図面は、例示を目的として、本開示を実施可能な特定の複数の実施形態を示している。これらの実施形態はまた、本明細書において、複数の「例」と称される。そのような複数の例は、示され又は説明されたものに加えて、複数の要素を含むことができる。しかしながら、本発明者らは、これら示され又は説明された要素だけが提供される複数の例も想定している。更に、本発明者らは、本明細書で示され又は説明された、特定の例(若しくはその1つ又は複数の態様)に関連して、又は、複数の他の例(若しくはそれらの1つ又は複数の態様)に関連して、これら示され又は説明された複数の要素(若しくは、それらの1つ又は複数の態様)の任意の組み合わせ又は置き換えを用いる複数の例も想定している。
複数の特許文献に共通するように、本文書において、「1つ(a)」又は「1つ(an)」という用語は、任意の他の例とは関係なく、又は、「少なくとも1つ」若しくは「1つ又は複数」の使用とは関係なく、1つ又は複数を含むように用いられる。本文書において、別段の示唆がない限り、「又は」という用語は、「A又はB」が「AであるがBではない」、「BであるがAではない」及び「AおよびB」を含むような非排他的な「又は」を指すべく用いられる。本文書において、「含む(including)」及び「ここで(in which)」という用語は、「備える(comprising)」及び「ここで(wherein)」という個別の用語の平易な英語による等価物として使用される。また、以下の複数の請求項においては、「含む(including)」及び「備える(comprising)」という用語は制限のないものである。すなわち、ある請求項で、そのような用語の後に列挙されているものに加えて、複数の要素を含むシステム、デバイス、物品、構成物、製法または処理はなおも、その請求項の範囲内に含まれると見なされる。更に、以下の複数の請求項において、「第1」、「第2」及び「第3」等の用語は、単に符号として使用されているのであって、これらの対象物に数的な要件を課すことを意図されていない。
上記の説明は、例示することを意図されているのであって、限定するものではない。例えば、上記で説明された複数の例(又はそれらの1つ又は複数の態様)は、互いに組み合わせて用いられてもよい。複数の他の実施形態は、当業者などが上記の説明を検討する際に用いられ得る。要約は、技術的な開示の本質を読者が迅速に確認することを可能にさせる連邦規則法典第37巻§1.72(b)に準拠して提供される。それは、複数の請求項の範囲又は意味を解釈又は限定すべく使用されるのではないという理解のもとで提出される。また、上記の詳細な説明において、様々な特徴は、本開示を簡素化すべく、共にグループ化されてもよい。これは、特許請求の範囲で記載されていない開示された特徴が、いずれの請求項においても不可欠であるということを意図するものとして解釈されるべきではない。むしろ、発明の主題は、特定の開示された実施形態の全ての特徴よりも少ないところにあってもよい。従って、以下の複数の請求項は、各請求項が別個の実施形態として独立し、本明細書によって詳細な説明の中に組み込まれている。そのような複数の実施形態は、様々な組み合わせ又は置き換えにおいて、互いに組み合わされ得ると想定される。本開示の範囲は、そのような複数の請求項が権利を与えられる複数の等価物の全範囲と共に、添付の特許請求の範囲を参照して決定されるべきである。
[項目1]
第1のダイ上および第2のダイ上に、上記第1のダイおよび上記第2のダイから横方向に離れて延伸する複数のリムを形成する段階と、
上記第1のダイの上方に上記第2のダイを積層する段階と、
積層後に、上記複数のリムを貫通して、上記第1のダイおよび上記第2のダイの間を延伸する1つ又は複数のビアを開ける段階と
を含む、積層半導体デバイスを製造する方法。
[項目2]
上記1つ又は複数のビアを導電性材料で充填して、上記第1のダイおよび上記第2のダイを電気的に相互接続する段階を更に含む、
項目1に記載の方法。
[項目3]
上記複数のリムを形成する段階は、上記第1のダイおよび上記第2のダイの上方に誘電性部分を形成する段階を含み、上記複数のリムは上記誘電性部分で形成される、
項目1または2に記載の方法。
[項目4]
上記誘電性部分を形成する段階は、上記第1のダイおよび上記第2のダイの周りに樹脂を成形する段階を含み、上記複数のリムは上記樹脂で形成される、
項目3に記載の方法。
[項目5]
パネルフレーム内に成形される、上記第1のダイを含む第1の複数のダイを有する第1の再構成ダイパネルを形成し、別のパネルフレーム内に成形される、上記第2のダイを含む第2の複数のダイを有する第2の再構成ダイパネルを形成する段階を更に含み、
上記複数のリムを形成する段階は、上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネル内の上記複数のダイの周囲を誘電材料で囲む段階を含む、
項目1に記載の方法。
[項目6]
上記第1の複数のダイおよび上記第2の複数のダイにおける上記複数のダイをソートして、複数の動作可能ダイだけが上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルを形成するのに用いられることを保証する段階を更に含む、
項目5に記載の方法。
[項目7]
上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルから、第1の接着ダイおよび第2の接着ダイの別個の複数のスタックを分離する段階を更に含む、
項目6に記載の方法。
[項目8]
上記1つ又は複数のビアを開ける段階は、レーザドリルする段階、機械掘削する段階、又は、化学エッチングする段階の1つ又は複数である、
項目1から7のいずれか一項に記載の方法。
[項目9]
上記1つ又は複数のビアを開ける段階は、上記第1のダイおよび上記第2のダイを通じて連続的である、
項目1から8のいずれか一項に記載の方法。
[項目10]
上記第1のダイ、上記第2のダイまたは上記複数のリムのうちの1つ又は複数の上方に複数の導電性トレースからなる1つ又は複数の再分配層を形成する段階を更に含み、上記1つ又は複数のビアは上記複数のリムにおいて上記複数の導電性トレースと通信する、
項目1から9のいずれか一項に記載の方法。
[項目11]
上記第1のダイの上方に上記第2のダイを積層する段階は、上記第1のダイに対して上記第2のダイを互い違いにして上記第2のダイの少なくとも1つのボンドパッドを露出させる段階を含む、
項目1から10のいずれか一項に記載の方法。
[項目12]
上記1つ又は複数のビアを開ける段階は、上記第1のダイの上記リムを貫通し、上記第2のダイの上記少なくとも1つのボンドパッドへと延伸する少なくとも1つのビアを開ける段階を含む、
項目11に記載の方法。
[項目13]
複数のダイを、動作性能をテストされた複数の動作可能ダイへとソートする段階と、
少なくとも第1の再構成ダイパネルを形成する段階と
を含み、
上記少なくとも第1の再構成パネルを形成する段階は、
ソートされた上記複数の動作可能ダイをパネルフレーム内に配置する段階と、
上記パネルフレーム内の上記複数の動作可能ダイの周りに樹脂を成形して、上記第1の再構成ダイパネルを形成する段階と
を含み、
上記樹脂で形成される複数のリムが、上記複数の動作可能ダイの各々から横方向に延伸する、
積層半導体デバイスを製造する方法。
[項目14]
第2の再構成ダイパネルを形成すべく配置および成形を繰り返す段階を更に含み、
複数のリムが、上記第2の再構成ダイパネルの上記複数の動作可能ダイの各ダイから横方向に離れて延伸する、
項目13に記載の方法。
[項目15]
上記第1の再構成ダイパネルを上記第2の再構成ダイパネルに結合する段階と、
結合された上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルにおいて、上記複数の動作可能ダイの複数のリムの中に1つ又は複数のビアを開ける段階と
を更に含み、
上記1つ又は複数のビアは、上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルの間を延伸する、
項目14に記載の方法。
[項目16]
上記第1の再構成ダイパネルを上記第2の再構成ダイパネルに結合する段階は、上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルの各々の上記複数の動作可能ダイを位置合わせする段階を含む、
項目15に記載の方法。
[項目17]
上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルを複数の多層パッケージへと分離する段階を更に含み、
複数の多層パッケージの各々は、
上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルの上記複数の動作可能ダイの少なくとも2つのダイと、
上記1つ又は複数のビアの少なくとも1つのビアと
を備える、
項目15または16に記載の方法。
[項目18]
結合された上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルにおいて上記1つ又は複数のビアを開ける段階は、上記複数の動作可能ダイの上記複数のリムを貫通する上記1つ又は複数のビアを開ける段階を含む、
項目15から17のいずれか一項に記載の方法。
[項目19]
上記1つ又は複数のビアを導電性材料で充填して、上記第1の再構成ダイパネルおよび上記第2の再構成ダイパネルを電気的に結合する段階を更に含む、
項目15から18のいずれか一項に記載の方法。
[項目20]
少なくとも上記第1の再構成ダイパネルを形成する段階は、上記複数の動作可能ダイおよび個別の上記複数のリムの上方に複数の導電性トレースからなる1つ又は複数の再分配層を形成する段階を含み、上記1つ又は複数のビアは上記複数のリムにおいて上記複数の導電性トレースと通信する、
項目13から19のいずれか一項に記載の方法。
[項目21]
ソートされた上記複数の動作可能ダイを上記パネルフレームに配置する段階は、ソートされた上記複数の動作可能ダイを、上記パネルフレーム内の複数のダイの1つ又は複数の互い違いスタックへと配置する段階を含み、上記複数のダイの1つ又は複数の互い違いスタックの各々は2つ又はそれより多くのダイを含み、上記2つ又はそれより多くのダイの少なくとも1つは、隣接するダイに対して互い違いにされる、
項目13から20のいずれか一項に記載の方法。
[項目22]
上記複数の動作可能ダイの周りに上記樹脂を成形する段階は、上記複数のダイの1つ又は複数の互い違いスタックの各々の周りに上記樹脂を成形する段階を含む、
項目21に記載の方法。
[項目23]
第1のダイと、
上記第1のダイの上方に積層される第2のダイと、
上記第1のダイおよび上記第2のダイの各々から横方向に離れて延伸する複数のリムと、
上記第1のダイと上記第1のダイの上記リムとの上方に延伸する第1の再分配層と、
個別の上記複数のリムの少なくとも1つを貫通して延伸し、上記複数のリムを通じて上記第1のダイおよび上記第2のダイと通信する1つ又は複数のビアと
を備える、積層半導体デバイス。
[項目24]
上記個別の複数のリムは、個別の上記第1のダイおよび上記第2のダイの周りに成形された複数のモールド樹脂リムであり、上記1つ又は複数のビアは、上記複数のモールド樹脂リムの少なくとも1つを貫通して延伸する、
項目23に記載の積層半導体デバイス。
[項目25]
上記第1のダイおよび上記第2のダイの各々の上方に形成され、上記1つ又は複数のリムを含む複数の誘電性部分を更に備え、
上記1つ又は複数のビアは、上記複数の誘電性部分を貫通して延伸する、
項目23または24に記載の積層半導体デバイス。
[項目26]
上記1つ又は複数のビアは、上記第1のダイおよび上記第2のダイから横方向に離間される、
項目23から25のいずれか一項に記載の積層半導体デバイス。
[項目27]
上記第2のダイと、上記第2のダイの上記リムとの上方を延伸する第2の再分配層を更に備える、
項目23から26のいずれか一項に記載の積層半導体デバイス。
[項目28]
上記第1の再分配層および上記第2の再分配層は、上記第1のダイおよび上記第2のダイの個別の複数の専有領域の上方を超えて延伸する複数の導電性トレースのファンアウト構成を提供し、上記1つ又は複数のビアは、上記第1の再分配層および上記第2の再分配層と通信する、
項目27に記載の積層半導体デバイス。
[項目29]
上記複数のビアは、上記第1のダイの上方に上記第2のダイを積層した後に、上記個別の複数のリムの少なくとも1つに形成される、複数の開けられたビアである、
項目23から28のいずれか一項に記載の積層半導体デバイス。
[項目30]
上記第1のダイおよび上記第2のダイを含む複数のダイを更に備え、
上記複数のリムは、上記複数のダイの各々から横方向に延伸し、上記複数のダイは積層構成であり、上記1つ又は複数のビアは、上記複数のダイの上記個別の複数のリムの少なくとも2つを貫通して延伸する、
項目23から29のいずれか一項に記載の積層半導体デバイス。
[項目31]
上記第2のダイは、上記第1のダイに対して互い違いにされ、上記第2のダイは、上記互い違いにすることによる、少なくとも1つの露出ボンドパッドを含む、
項目23から30のいずれか一項に記載の積層半導体デバイス。
[項目32]
上記1つ又は複数のビアは、上記第1のダイの上記リムを貫通して上記第2のダイの上記少なくとも1つの露出ボンドパッドへと延伸する、
項目31に記載の積層半導体デバイス。

Claims (7)

  1. 第1のダイ上面及び第1のダイ下面を含む、第1のダイと、
    前記第1のダイから横方向に延伸する第1のリムであって、前記第1のリムは、前記第1のダイ上面に近接した第1の上部リム面と、前記第1のダイ下面に近接した第1の下部リム面とを含み、前記第1のダイ下面及び前記第1の下部リム面は、半導体組立体の入力及び出力アレイに対し近接している、第1のリムと、を有する、第1のダイ組立体と、
    前記第1のダイ組立体の上方の第2のダイ組立体であって、
    第2のダイ上面及び第2のダイ下面を含む第2のダイと、
    前記第2のダイから横方向に離れて延伸する第2のリムであって、前記第2のダイ上面に近接した第2の上部リム面と、前記第2のダイ下面に近接した第2の下部リム面とを含む、第2のリムと、を有する、第2のダイ組立体と、
    前記第1のダイ下面に接して設けられ、前記第1のダイを超えて前記第1の下部リム面へと外側に延伸する第1の導電性トレースと、前記第2のダイ下面に接して設けられ、前記第2のダイを超えて前記第2の下部リム面へと外側に延伸する第2の導電性トレースとを含む複数の導電性トレースであって、前記第1の導電性トレースが前記第1のダイの下方で前記入力及び出力アレイと結合される、複数の導電性トレースと、
    前記第1のリム及び前記第2のリムのうちの少なくとも1つを貫通して延伸し、前記複数の導電性トレース、及び、前記第1のリム又は前記第2のリムのうちの少なくとも1つを通じて前記第1のダイ及び前記第2のダイと通信する、1つ又は複数のビアと、を備え、
    少なくとも前記第1の上部リム面は、第1のダイ組立体の最上面であり、前記第2の下部リム面は、前記第2のダイ組立体の最下面であり、前記複数の導電性トレースは、前記第1の上部リム面と前記第2の下部リム面との間に配置される、
    半導体組立体。
  2. 前記第1のリム及び前記第2のリムは、個別の前記第1のダイおよび前記第2のダイの周りに成形されたモールド樹脂である、
    請求項1に記載の半導体組立体。
  3. 前記第1のダイおよび前記第2のダイの各々の上方に形成され、前記1つ又は複数のリムを含む複数の誘電性部分を更に備え、
    前記1つ又は複数のビアは、前記複数の誘電性部分を貫通して延伸する、
    請求項1又は2に記載の半導体組立体。
  4. 前記1つ又は複数のビアは、前記第1のダイおよび前記第2のダイから横方向に離間される、
    請求項1から3のいずれか一項に記載の半導体組立体。
  5. 前記複数の導電性トレースは、前記第2のダイの専有領域を超えて延伸する複数の導電性トレースのファンアウト構成を提供する、請求項1から3のいずれか一項に記載の半導体組立体。
  6. 前記複数のビアは、前記第1のリム及び前記第2のリムの両方を貫通して延伸する複数の開けられたビアを含む、
    請求項1から5のいずれか一項に記載の半導体組立体。
  7. 前記第1のダイおよび前記第2のダイを含む複数のダイを更に備え、
    複数のリムは、前記複数のダイの各々から横方向に延伸し、前記複数のダイは積層構成であり、前記1つ又は複数のビアは、前記複数のダイの個別の前記複数のリムの少なくとも2つを貫通して延伸する、
    請求項1から6のいずれか一項に記載の半導体組立体。
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Publication number Priority date Publication date Assignee Title
JP2003163324A (ja) * 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに3次元積層型半導体装置
JP2009027068A (ja) * 2007-07-23 2009-02-05 Alps Electric Co Ltd 半導体装置
FR2923081B1 (fr) * 2007-10-26 2009-12-11 3D Plus Procede d'interconnexion verticale de modules electroniques 3d par des vias.
KR20090055316A (ko) * 2007-11-28 2009-06-02 삼성전자주식회사 반도체 패키지와, 이를 구비하는 전자 기기 및 반도체패키지의 제조방법
US8194411B2 (en) * 2009-03-31 2012-06-05 Hong Kong Applied Science and Technology Research Institute Co. Ltd Electronic package with stacked modules with channels passing through metal layers of the modules
JP5912616B2 (ja) * 2012-02-08 2016-04-27 株式会社ジェイデバイス 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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