DE102016102108A1 - Cowos-dreischichtstruktur - Google Patents

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Abstract

Ein Gehäuse weist einen ersten IVR-Chip (IVR: integrated voltage regulator; integrierter Spannungsregler) auf, wobei der erste IVR-Chip Metallsäulen auf seiner Oberseite aufweist. Das Gehäuse weist weiterhin ein erstes Verkapselungsmaterial auf, das den ersten IVR-Chip einkapselt, wobei das erste Verkapselungsmaterial eine Oberseite hat, die mit Oberseiten der Metallsäulen koplanar ist. Eine Vielzahl von Umverteilungsleitungen ist über dem ersten Verkapselungsmaterial und dem ersten IVR-Chip angeordnet. Die Vielzahl von Umverteilungsleitungen ist mit den Metallsäulen elektrisch gekoppelt. Ein Kernchip überlappt die Vielzahl von Umverteilungsleitungen und ist mit diesen verbunden. Ein zweites Verkapselungsmaterial kapselt den Kernchip ein, wobei Ränder des ersten Verkapselungsmaterials und entsprechende Ränder des zweiten Verkapselungsmaterials vertikal zueinander ausgerichtet sind. Ein Interposer oder ein Gehäusesubstrat befindet sich unter dem ersten IVR-Chip und ist auf diesen gebondet.

Description

  • Prioritätsanspruch und Querverweis
  • Diese Anmeldung beansprucht die Priorität der am 30. November 2015 vorläufig eingereichten US-Patentanmeldung mit dem Aktenzeichen 62/260.832 und dem Titel „Tri-layer CoWoS structure” („CoWoS-Dreischichtstruktur”), deren Inhalt hiermit im Rahmen dieser Anmeldung in vollem Umfang als geoffenbart gilt.
  • Hintergrund der Erfindung
  • Eine zentrale Verarbeitungseinheit (CPU) stellt hohe Anforderungen an die Ein- und Ausgabe (E/A) und hat einen hohen Energieverbrauch. Eine CPU kann zum Beispiel eine Vielzahl von Kernen aufweisen und benötigt eine beachtliche Energiemenge. Andererseits sind auch die Anforderungen an die bereitgestellte Energie hoch. Zum Beispiel müssen die Versorgungsspannungen sehr stabil sein. Daher kann eine Vielzahl von Spannungsreglern mit ein und demselben CPU-Chip verbunden sein, um Energie bereitzustellen.
  • Kurze Beschreibung der Zeichnungen
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Klarheit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
  • Die 1 bis 9 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Gehäuses, das integrierte Spannungsregler aufweist, gemäß einigen Ausführungsformen.
  • 10 zeigt eine Schnittansicht eines Gehäuses, das integrierte Spannungsregler aufweist, gemäß einigen Ausführungsformen.
  • 11 zeigt einen Prozessablauf zum Herstellen eines Gehäuses gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter liegend”, „unter”, „untere(r)”/unteres”, „darüber liegend”, „obere(r)”/„oberes” und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung verschiedene Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Gemäß verschiedenen beispielhaften Ausführungsformen werden ein Mehrschicht-Gehäuse und ein Verfahren zu seiner Herstellung zur Verfügung gestellt. Das Mehrschicht-Gehäuse kann mittels eines CoWoS-Prozesses (CoWoS: chip an wafer an substrate; Chip auf Wafer auf Substrat) hergestellt werden. Es werden die Zwischenstufen bei der Herstellung des Gehäuses gezeigt. Es werden einige Abwandlungen einiger Ausführungsformen erörtert. In allen Ansichten und beispielhaften Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet.
  • Die 1 bis 9 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Mehrschicht-Gehäuses gemäß einigen Ausführungsformen. Die Schritte, die in den 1 bis 9 gezeigt sind, sind auch in dem Prozessablauf 200 schematisch erklärt, der in 11 gezeigt ist.
  • In 1 wird ein Träger 20 bereitgestellt, und eine Haftschicht 22 wird über dem Träger 20 angeordnet. Der Träger 20 kann ein leerer Glasträger, ein leerer Keramikträger, ein organischer Träger oder dergleichen sein und kann die Form eines Halbleiterwafers mit einer runden Draufsichtform haben. Der Träger 20 wird gelegentlich auch als Trägerwafer bezeichnet. Die Haftschicht 22 kann zum Beispiel aus einem LTHC-Material (LTHC: light to heat conversion; Licht-Wärme-Umwandlung) hergestellt werden, aber es können auch andere Arten von Klebstoffen verwendet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung kann sich die Haftschicht 22 bei der Wärme des Lichts zersetzen und kann somit den Träger 20 von der darauf hergestellten Struktur freigeben.
  • In 2 werden Bauelement-Chips 24 (die Chips 24A, 24B, 24C, 24D und 24E umfassen) über der Haftschicht 22 platziert. Der entsprechende Schritt ist als Schritt 202 in dem Prozessablauf angegeben, der in 11 gezeigt ist. In der gesamten Beschreibung werden die Bauelement-Chips 24 auch als Schicht-1-Chips bezeichnet. Es dürfte wohlverstanden sein, dass die nachfolgend erörterten Prozessschritte auf der Wafer-Ebene ausgeführt werden. Daher gibt es eine Vielzahl von Chipgruppen, die mit der Chipgruppe identisch sind, die die Bauelement-Chips 24A, 24B, 24C, 24D und 24E umfasst. Die Vielzahl von Chipgruppen kann als ein Array angeordnet werden, das eine Vielzahl von Zeilen und eine Vielzahl von Spalten hat. Die Bauelement-Chips 24 können miteinander identisch oder voneinander verschieden sein. Zum Beispiel können die Bauelement-Chips 24A, 24B, 24C und 24D miteinander identisch sein und von dem Bauelement-Chip 24E verschieden sein.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung sind die Bauelement-Chips 24 IVR-Chips (IVR: integrated voltage regulator; integrierter Spannungsregler), die Spannungsregler zum Regeln der Spannungsversorgung für die darüber liegenden Chips umfassen. Die Schaltkreise in den IVRs sind schematisch als 26 dargestellt und sind auf einem Halbleitersubstrat 28 hergestellt. Bei alternativen Ausführungsformen der vorliegenden Erfindung umfassen die Bauelement-Chips 24 logische Chips oder Speicherchips, wie etwa SRAM-Chips (SRAM: static random access memory; statischer Direktzugriffsspeicher), DRAM-Chips (DRAM: dynamic random access memory; dynamischer Direktzugriffsspeicher) oder dergleichen.
  • Die IVR-Schaltkreise 26 können analoge Pumpschaltungen, digitale Steuerblöcke und andere Schaltkreise sein, die zum Regeln von Spannungen verwendet werden. Die analogen Pumpschaltungen werden zum Pumpen von Strömen zum Beispiel in darüber liegende Chips verwendet. Die digitalen Steuerblöcke haben die Funktion, zu ermitteln, wann die analogen Schaltkreise Ströme pumpen müssen. Wenn die digitalen Steuerblöcke in modernen IVRs verwendet werden, können sie ermitteln, wie viele Phasen der analogen Pumpen eingeschaltet werden müssen, um die Stromabgabe an die darüber liegenden Bauelement-Chips zu optimieren. Darüber hinaus können die Bauelement-Chips 24 auch Induktoren 30 umfassen, die mit den analogen Pumpschaltungen und den digitalen Steuerblöcken elektrisch verbunden sind. Der IVR-Schaltkreis kann auch Schaltungen zum Detektieren von Spannungsabfällen umfassen, die sich in Bauelement-Chips 52 (die Chips 52A, 52B und 52C in 9 umfassen) befinden. Die Spannungsabfall-Detektionsschaltungen werden von den darüber liegenden Bauelement-Chips 52 (8) verwendet, um einen Spannungsabfall zu detektieren, zu digitalisieren und an die analogen Pumpschaltungen in den Bauelement-Chips 24 zurückzumelden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung sind die Bauelement-Chips 24 unabhängige IVR-Chips, wobei keine anderen logischen Schaltungen als diejenigen, die von den Spannungsreglerschaltungen verwendet werden, in die Bauelement-Chips 24 eingebaut sind. Bei alternativen Ausführungsformen sind mehrere logische Schaltungen oder Speicherschaltungen zusammen mit den Spannungsreglerschaltungen in die Bauelement-Chips 24 eingebaut.
  • Die Bauelement-Chips 24 weisen Halbleitersubstrate 28 auf, die Siliciumsubstrate, Silicium-Kohlenstoff-Substrate, III–V-Verbindungshalbleiter-Substrate oder dergleichen sein können. Die Bauelement-Chips 24 weisen außerdem Verbindungsstrukturen 32 auf. Bei einigen Ausführungsformen der vorliegenden Erfindung umfassen die Verbindungsstrukturen 32 eine Vielzahl von dielektrischen Schichten 34 und Metallleitungen und Durchkontaktierungen (nicht dargestellt) in den dielektrischen Schichten 34. Die dielektrischen Schichten 34 können IMD-Schichten (IMD: inter-metal dielectric; Zwischenmetall-Dielektrikum) sein, die aus dielektrischen Low-k-Materialien mit Dielektrizitätskonstanten (k-Werten) bestehen können, die zum Beispiel kleiner als etwa 3,5, kleiner als etwa 3,0 oder kleiner als etwa 2,5 sein können. Außerdem können sich in der Nähe der Oberseiten der Bauelement-Chips 24 Nicht-Low-k-Passivierungsschichten befinden, wie etwa Siliciumnitrid-, Siliciumoxid-, USG-(undotiertes Silicatglas) und/oder Polymerschichten. Darüber hinaus befinden sich an der Oberfläche der Verbindungsstruktur 32 Metallsäulen 40 (die Metallsäulen 40A und 40B umfassen) in einer dielektrischen Oberflächenschicht 34. Die Metallsäulen 40 können kupferhaltige Kontaktstellen, aluminiumhaltige Kontaktstellen oder dergleichen sein. Bei einigen Ausführungsformen ist die Oberseite der oberen der dielektrischen Schichten 34 koplanar mit den Oberseiten der Metallsäulen 40. Bei einigen Ausführungsformen bedeckt ein Teil der dielektrischen Oberflächenschicht 34 die Metallsäulen 40. Die dielektrische Oberflächenschicht 34 kann eine Polymerschicht sein, die zum Beispiel aus Polybenzoxazol (PBO) bestehen kann.
  • In die Verbindungsstrukturen 32 sind Induktoren 30 eingebettet, die auch Teil der Spannungsreglerschaltungen sind. Die Induktoren 30 können unter Verwendung von Metallleitungen und Durchkontaktierungen hergestellt werden, die so verbunden werden, dass sie die Form von Spulen haben. Daher sind bei einigen Ausführungsformen der vorliegenden Erfindung die Induktoren 30 chipinterne Induktoren, die auf den gleichen Chips wie die IVR-Schaltungen integriert sind. Bei alternativen Ausführungsformen der vorliegenden Erfindung werden die Induktoren 30 außerhalb der IVR-Chips 24 als unabhängige Induktoren hergestellt.
  • Die Bauelement-Chips 24 weisen auch Durchkontaktierungen (die alternativ als Silicium- oder Substrat-Durchkontaktierungen bezeichnet werden) 36 auf, die Durchkontaktierungen 36A und 36B umfassen. Es ist wohlverstanden, dass die Durchkontaktierungen 36 beim Platzieren der Bauelement-Chips 24 über dem Träger 20 möglicherweise nicht bis zu der Unterseite des Halbleitersubstrats 28 reichen, auch wenn die Durchkontaktierungen 36 in 2 als Durchkontaktierungen dargestellt sind, die die Halbleitersubstrate 28 queren. Vielmehr reichen die Durchkontaktierungen 36 bis zu einer Zwischenebene zwischen der Oberseite und der Unterseite des Halbleitersubstrats 28, und die unteren Enden der Durchkontaktierungen 36 werden in einem nachfolgenden rückseitigen Schleifschritt freigelegt, wie in 7 gezeigt ist. Die Durchkontaktierungen 36 sind jeweils durch eine dielektrische Schicht (nicht dargestellt), die die entsprechende Durchkontaktierung 36 umgibt, gegen die entsprechenden Halbleitersubstrate 28 elektrisch isoliert.
  • Die Durchkontaktierungen 36A und 36B werden zum Verbinden der leitenden Strukturen über dem Halbleitersubstrat 28 mit den leitenden Strukturen unter dem entsprechenden Halbleitersubstrat 28 verwendet. Die Durchkontaktierungen 36B werden mit den Bauelementen (wie etwa den IVR-Schaltungen, den leitenden Leitungen, dem Induktor 30 usw.) im Inneren der entsprechenden Bauelement-Chips 24 elektrisch gekoppelt. Die Durchkontaktierungen 36B können auch mit den Metallsäulen 40B elektrisch gekoppelt werden. Die Durchkontaktierungen 36A in einem Bauelement-Chip 24 werden hingegen nur zum Verbinden der leitenden Strukturen (wie etwa in den Bauelement-Chips 52 von 8) über dem entsprechenden Bauelement-Chip 24 mit den leitenden Strukturen (wie etwa den Metall-Kontaktstellen in dem Interposer 70 von 8) unter dem Bauelement-Chip 24 verwendet. Die Durchkontaktierungen 36A sind nicht mit anderen Schaltungen (die aktive Bauelemente, wie etwa Transistoren und Dioden, und passive Bauelemente, wie etwa Kondensatoren, Induktoren, Widerstände usw., umfassen) in dem Bauelement-Chip 24 verbunden. Daher werden die Durchkontaktierungen 36A verwendet, um die Strukturen außerhalb der Bauelement-Chips 24 miteinander zu verbinden, und sie werden nicht zum inneren Verbinden mit den Schaltungen im Inneren der Bauelement-Chips 24 verwendet. Anders ausgedrückt, die Durchkontaktierungen 36A haben die gleiche Funktion wie Formmasse-Durchkontaktierungen (nicht dargestellt), die ansonsten außerhalb der Bauelement-Chips 24 hergestellt werden können und ein Verkapselungsmaterial 44 (8) queren. Das Herstellen der Durchkontaktierungen 36A im Inneren der Bauelement-Chips 24 verursacht jedoch keine zusätzlichen Herstellungskosten, da sie im Gegensatz zu den Formmasse-Durchkontaktierungen gleichzeitig mit den Durchkontaktierungen 36B hergestellt werden. Und da die Durchkontaktierungen 36A unter Verwendung der Technologie zum Herstellen von Bauelement-Chips hergestellt werden, können die Durchkontaktierungen 36 eine viel höhere Dichte und geringere Größen als die Formmasse-Durchkontaktierungen haben, und die Gesamtanzahl der Durchkontaktierungen 36A kann weit höher als die der Formmasse-Durchkontaktierungen sein.
  • Wie in 2 gezeigt ist, sind die Durchkontaktierungen 36A jeweils mit einer der Leiterbahnen 38 verbunden, die die entsprechenden Durchkontaktierungen 36A mit einer Metallsäule 40A elektrisch verbinden. Die Leiterbahn 38 kann eine Ein-Richtungs-Leiterbahn sein, die keine Verzweigungen/Gabelungen hat, und sie ist nicht mit einer anderen Metallsäule 40B, Induktor, Widerstand, Kondensator, Transistoren, Dioden usw. in dem entsprechenden Bauelement-Chip 24 verbunden. Daher sind die Durchkontaktierungen 36A nicht an der Übertragung von Spannungen oder Signalen für die Spannungsregelung beteiligt, obwohl sie in den Bauelement-Chips 24 angeordnet sind. Außerdem können die Leiterbahnen 38 horizontale Metallleitungen umfassen, auch wenn sie als geradlinige Leiterbahnen dargestellt sind. Ein Vorzug der Verwendung der Durchkontaktierungen 36A (und der Leiterbahnen 38) zum Ersetzen der Formmasse-Durchkontaktierungen besteht darin, dass die Leiterbahnen 38 eine Umlenkfunktion haben und die Metallsäulen 40A nicht die entsprechenden Durchkontaktierungen 36A überlappen müssen, während die Formmasse-Durchkontaktierungen geradlinig und vertikal sind und nicht umgelenkt werden können.
  • In 3 kapselt das Verkapselungsmaterial 44 die Bauelement-Chips 24 ein. Der entsprechende Schritt ist als Schritt 204 in dem Prozessablauf angegeben, der in 11 gezeigt ist. Das Verkapselungsmaterial 44 wird verteilt und dann zum Beispiel in einem thermischen Härtungsprozess gehärtet. Das Verkapselungsmaterial 44 füllt die Zwischenräume zwischen den Bauelement-Chips 24 und kann in Kontakt mit der Haftschicht 22 sein. Das Verkapselungsmaterial 44 kann eine Formmasse, eine Formunterfüllung, ein Epoxidharz und/oder ein anderes Harz sein. Nach dem Verkapselungsprozess ist die Oberseite des Verkapselungsmaterials 44 höher als die oberen Enden der Metallsäulen 40.
  • Anschließend wird ein Planarisierungsschritt, wie etwa chemisch-mechanisches Polieren (CMP), oder ein Schleifschritt durchgeführt, um das Verkapselungsmaterial 44 zu planarisieren, bis die Metallsäulen 40 der Bauelement-Chips 24 freigelegt sind. Der entsprechende Schritt ist als Schritt 206 in dem Prozessablauf angegeben, der in 11 gezeigt ist. Die resultierende Struktur ist in 3 gezeigt. Durch die Planarisierung sind die Oberseiten der Metallsäulen 40 im Wesentlichen auf gleicher Höhe (koplanar) mit der Oberseite des Verkapselungsmaterials 44.
  • In 4 werden eine oder mehrere dielektrische Schichten 46 und entsprechende Umverteilungsleitungen (redistribution lines; RDLs) 48 über dem Verkapselungsmaterial 44 und den Bauelement-Chips 24 hergestellt. Der entsprechende Schritt ist als Schritt 208 in dem Prozessablauf angegeben, der in 11 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die dielektrischen Schichten 46 aus einem oder mehreren Polymeren hergestellt, wie etwa PBO, Polyimid oder dergleichen. Bei alternativen Ausführungsformen der vorliegenden Erfindung werden die dielektrischen Schichten 46 aus einem oder mehreren anorganischen Materialien hergestellt, wie etwa Siliciumnitrid, Siliciumoxid, Siliciumoxidnitrid oder dergleichen.
  • Die RDLs 48 werden so hergestellt, dass sie mit den Metallsäulen 40 elektrisch verbunden sind. Die RDLs 48 können Metallleiterbahnen (Metallleitungen) und Durchkontaktierungen umfassen, die sich unter den entsprechenden Metallleiterbahnen befinden und mit diesen verbunden sind. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die RDLs 48 durch Plattierungsprozesse hergestellt, wobei die RDLs 48 jeweils eine Seed-Schicht (nicht dargestellt) und ein plattiertes metallisches Material über der Seed-Schicht umfassen. Die Seed-Schicht und das plattierte metallische Material können aus dem gleichen Material oder aus unterschiedlichen Materialien bestehen.
  • Bei der Herstellung der RDLs 48 werden die dielektrischen Schichten 46 so strukturiert, dass Durchkontaktierungsöffnungen (die von den RDLs 48 eingenommen werden) entstehen, und die RDLs 48 der oberen Ebene reichen in die Durchkontaktierungsöffnungen hinein und kommen in Kontakt mit den RDLs 48 der unteren Ebene oder mit den Metallsäulen 40. Darüber hinaus können einige der RDLs 48 die Bauelement-Chips 24 elektrisch miteinander verbinden. Die obere dielektrische Schicht 46 kann so strukturiert werden (zum Beispiel mittels Laser), dass darin Öffnungen 50 entstehen, sodass einige Metall-Kontaktstellen in den RDLs 48 freigelegt werden.
  • 5 zeigt das Bonden von Bauelement-Chips 52 (die Bauelement-Chips 52A, 52B und 52C umfassen) auf die freigelegten Metall-Kontaktstellen in den RDLs 48. Der entsprechende Schritt ist als Schritt 210 in dem Prozessablauf angegeben, der in 11 gezeigt ist. In der gesamten Beschreibung werden die Bauelement-Chips 52 auch als Schicht-2-Chips bezeichnet. Die Bauelement-Chips 52 können über Lötbereiche 56 auf die Metall-Kontaktstellen 48 gebondet werden. Die Bauelement-Chips 52 können jeweils ein Halbleitersubstrat 58 mit der Rückseite nach oben haben. Die Bauelement-Chips 52 weisen weiterhin integrierte Schaltkreiselemente 54 (wie etwa aktive Bauelemente, zu denen zum Beispiel Transistoren, nicht dargestellt, gehören) auf der Vorderseite (die Seite, die nach unten zeigt) des Halbleitersubstrats 58 auf. Die Bauelement-Chips 52A und 52B können logische Chips umfassen, wie etwa CPU-Chips (CPU: central processing unit; zentrale Verarbeitungseinheit), GPU-Chips (GPU: graphic processing unit; grafische Verarbeitungseinheit), Chips für mobile Anwendungen oder dergleichen. Die Bauelement-Chips 52A und 52B können miteinander identisch sein. Der Bauelement-Chip 52C kann ein (Hochgeschwindigkeits-)Eingabe-/Ausgabe(E/A)-Chip sein, der für die Eingabe/Ausgabe der Bauelement-Chips 52A und 52B verwendet wird. Eine RDL 60, die mit Strichlinien dargestellt ist, verkörpert die elektrische Verbindung zwischen den Bauelement-Chips 52A und 52B und dem E/A-Chip 52C.
  • Bei einigen Ausführungsformen, in denen die Bauelement-Chips 52A und 52B CPU-Chips sind, können die integrierten Schaltkreise 54 eine Vielzahl von Funktionsschaltungen umfassen, wie etwa eine Steuereinheit, Speicherkomponenten, Taktschaltungen, Kontaktstellen-Sendeempfängerschaltungen, eine Bibliothek von logischen Gate-Zellen usw. Die Steuereinheit steuert die Datenpfade der CPU. Die Speicherkomponenten umfassen Registerdateien, Caches (SRAM-Zellen) usw. Die Taktschaltungen umfassen Takttreiber, PLLs (phase-locked loops; Phasenregelkreise), Taktverteilungs-Netzwerke oder dergleichen. Die Bibliothek von logischen Gate-Zellen dient zum Implementieren der Logik.
  • Der Bauelement-Chip 52A ist mit den Bauelement-Chips 24A und 24B elektrisch verbunden. Darüber hinaus regeln die Bauelement-Chips 24A und 24B die Spannungsversorgung für den Bauelement-Chip 52A. Der Bauelement-Chip 52B ist mit Bauelement-Chips 24C und 24D verbunden. Darüber hinaus regeln die Bauelement-Chips 24C und 24D die Spannungsversorgung für den Bauelement-Chip 52B. Die Bauelement-Chips 52A und 52B können jeweils eine Vielzahl von Kernen haben, und sie werden alternativ auch als Kernchips bezeichnet. Der Bauelement-Chip 52C, der ein E/A-Chip sein kann, ist mit einem Bauelement-Chip 24E verbunden, der die Spannungen für den E/A-Chip 52C regelt. Bei einigen Ausführungsformen der vorliegenden Erfindung überlappt der Bauelement-Chip 52A vollständig die Bauelement-Chips 24A und 24B. Der Bauelement-Chip 52A kann außerdem seitlich über die Ränder der Bauelement-Chips 24A und 24B hinaus reichen. Der Bauelement-Chip 52B überlappt vollständig die Bauelement-Chips 24C und 24D. Der Bauelement-Chip 52B kann ebenfalls seitlich über die Ränder der Bauelement-Chips 24C und 24D hinaus reichen.
  • In 6 kapselt ein Verkapselungsmaterial 64 die Bauelement-Chips 52 ein. Der entsprechende Schritt ist als Schritt 212 in dem Prozessablauf angegeben, der in 11 gezeigt ist. Das Verkapselungsmaterial 64 kann eine Formmasse, eine Formunterfüllung, ein Epoxidharz oder ein anderes Harz sein. Die Unterseite des Verkapselungsmaterials 64 ist in physischem Kontakt mit der Oberseite der oberen dielektrischen Schicht 46. Nach dem Verteilen wird das Verkapselungsmaterial 64 zum Beispiel in einem thermischen Härtungsprozess gehärtet. Bei einigen Ausführungsformen der vorliegenden Erfindung wird ein Planarisierungsschritt durchgeführt, um das Verkapselungsmaterial 64 zu planarisieren, bis die Oberseite des Verkapselungsmaterials 64 koplanar mit den Oberseiten der Bauelement-Chips 52 ist. Der entsprechende Schritt ist als Schritt 214 in dem Prozessablauf angegeben, der in 11 gezeigt ist. Bei alternativen Ausführungsformen der vorliegenden Erfindung wird keine Planarisierung durchgeführt, und bei der Endstruktur hat das Verkapselungsmaterial 64 einige Teile, die die Bauelement-Chips 52 überlappen. In der gesamten Beschreibung wird die Struktur, die sich über der Schicht 22 befindet, als Gehäuse 66 bezeichnet, das eine Vielzahl von Gehäusen umfasst, die jeweils die Bauelement-Chips 24A, 24B, 24C, 24D und 24E und 52A, 52B und 52C aufweisen.
  • Anschließend wird das Gehäuse 66 von dem Träger 20 abgelöst. Der entsprechende Schritt ist als Schritt 216 in dem Prozessablauf angegeben, der in 11 gezeigt ist. Die resultierende Struktur ist in 7 gezeigt. Das Ablösen des Gehäuses 66 von dem Träger 20 erfolgt zum Beispiel dadurch, dass UV-Licht oder ein Laser auf die Haftschicht 22 projiziert wird. Wenn die Haftschicht 22 zum Beispiel aus einem LTHC-Material besteht, führt die Wärme, die von dem UV-Licht oder dem Laser erzeugt wird, zu einer Zersetzung des LTHC-Materials, und dadurch kann der Träger 20 von dem Gehäuse 66 abgelöst werden. Dann wird ein rückseitiges Schleifen durchgeführt, um die unteren Teile der Bauelement-Chips 24 und des Verkapselungsmaterials 44 zu schleifen. Das rückseitige Schleifen wird so lange durchgeführt, bis die unteren Enden der Durchkontaktierungen 36A und 36B freigelegt sind. Bei einigen Ausführungsformen werden an der Unterseite der Bauelement-Chips 24 Metall-Kontaktstellen und/oder Metallleiterbahnen (nicht dargestellt) hergestellt, um sie mit den Durchkontaktierungen 36A und 36B elektrisch zu verbinden. Bei alternativen Ausführungsformen werden keine Metall-Kontaktstellen und/oder Metallleiterbahnen an der Unterseite der Bauelement-Chips 24 hergestellt.
  • In einem anschließenden Schritt erfolgt ein Zersägen in Chips, um das Gehäuse 66 in diskrete Gehäuse 68 zu zersägen, die miteinander identisch sind, wobei eines der diskreten Gehäuse 68 in 8 gezeigt ist. Der entsprechende Schritt ist ebenfalls als Schritt 216 in dem Prozessablauf angegeben, der in 11 gezeigt ist.
  • Da das Gehäuse 68 aus dem Gehäuse 66 herausgesägt wird, sind die Ränder des Verkapselungsmaterials 44 vertikal an die entsprechenden Ränder des Verkapselungsmaterials 64 angepasst. Darüber hinaus sind die Ränder des Verkapselungsmaterials 44 ebenfalls vertikal an die entsprechenden Ränder der dielektrischen Schichten 46 angepasst.
  • Weiterhin wird in 8 das Gehäuse 68 auf einen Interposer 70 gebondet. Bei einigen beispielhaften Ausführungsformen wird das Bonden über Lötbereiche 71 durchgeführt. Bei alternativen Ausführungsformen können andere Bondverfahren, wie etwa das Hybridbonden, verwendet werden. Der entsprechende Schritt ist als Schritt 218 in dem Prozessablauf angegeben, der in 11 gezeigt ist. Das Bonden kann ein CoW-Bonden (CoW: chip an wafer; Chip auf Wafer) sein, bei dem eine Vielzahl von Gehäusen (Chips) 68 auf denselben Interposer-Wafer gebondet wird, der eine Vielzahl von Interposern aufweist, die die Gleichen wie der dargestellte Interposer 70 sind. Bei einigen Ausführungsformen der vorliegenden Erfindung kann eine Verbindungsstruktur (nicht dargestellt), die im Wesentlichen die Gleiche wie die Verbindungsstruktur 84 von 10 ist, an der Unterseite des Gehäuses 68 hergestellt werden, wobei die RDLs in der Verbindungsstruktur mit den Durchkontaktierungen 36A und 36B elektrisch verbunden sind. Der Interposer 70 kann ein Halbleitersubstrat 72 (das ein Siliciumsubstrat sein kann) und eine Verbindungsstruktur 74 über dem Halbleitersubstrat 72 umfassen. In der Verbindungsstruktur 74 werden Metallleitungen und Durchkontaktierungen 76 hergestellt. In dem Halbleitersubstrat 72 werden Durchkontaktierungen 78 hergestellt. Der Interposer 70 hat keine aktiven Bauelemente, wie etwa Transistoren und Dioden. Der Interposer 70 kann passive Bauelemente (nicht dargestellt), wie etwa Widerstände, Induktoren, Kondensatoren oder dergleichen, haben oder auch nicht. Eine Unterfüllung 73 kann zwischen dem Gehäuse 68 und dem Interposer 70 verteilt werden. Der Interposer-Wafer kann dann in eine Vielzahl von Gehäusen zersägt werden, die jeweils den Interposer 70 und die darüber befindlichen Bauelement-Chips 24 und 52 aufweisen.
  • In 9 wird der Interposer 70 auf ein Gehäusesubstrat 80 zum Beispiel über Lötbereiche 82 gebondet. Der entsprechende Schritt ist als Schritt 220 in dem Prozessablauf angegeben, der in 11 gezeigt ist. Das Gehäusesubstrat 80 kann ein Mehrschichtsubstrat (kernlos) sein oder kann Kerne haben. Die Leiterbahnen und/oder Kerne (nicht dargestellt) in dem Gehäusesubstrat 80 sind mit den Lötbereichen 82 elektrisch verbunden. Das Gehäusesubstrat 80 kann eine Draufsichtfläche haben, die größer als die Draufsichtfläche des darüber befindlichen Interposers 70 ist.
  • 10 zeigt das Gehäuse gemäß alternativen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen von 9 ähnlich, mit der Ausnahme, dass kein Interposer verwendet wird und das Gehäuse 68 direkt auf das Gehäusesubstrat 80 gebondet wird. Bei einigen Ausführungsformen der vorliegenden Erfindung weist das Gehäuse 68 die Verbindungsstruktur 84 auf, die an der Unterseite der Bauelement-Chips 24 und des Verkapselungsmaterials 44 hergestellt ist. Die Verbindungsstruktur 84 kann im Wesentlichen mit den gleichen Verfahren und Materialien wie zum Herstellen der dielektrischen Schichten 46 und der RDLs 48 hergestellt werden, und daher werden die Einzelheiten hier nicht wiederholt.
  • Die Ausführungsformen der vorliegenden Erfindung haben mehrere Vorzüge. Wie in 9 oder 10 gezeigt ist, kann der Bauelement-Chip 52A eine Draufsichtfläche haben, die größer als die Gesamt-Draufsichtfläche der Bauelement-Chips 24A und 24B ist. Daher können die Bauelement-Chips 24A und 24B direkt unter dem entsprechenden Kernchip 52A platziert werden, und die Gesamt-Draufsichtfläche der Bauelement-Chips 24A, 24B und 52A ist im Wesentlichen die Draufsichtfläche des Bauelement-Chips 52A. Durch Platzieren von IVR-Chips (wie etwa 24A und 24B) direkt unter ihrem entsprechenden Kern-Bauelement-Chip (wie etwa 52A) wird der Abstand von dem Kern-Bauelement-Chip zu seinen Spannungsreglern minimiert. Ebenso wird durch Platzieren des IVR-Chips 24E direkt unter dem Bauelement-Chip 52C der Abstand von dem Bauelement-Chip 52C zu seinem Spannungsregler in dem IVR-Chip 24E minimiert. Dadurch wird die Energieeffizienz verbessert. Im Gegensatz dazu ist, wenn IVR-Chips neben den Kernchips platziert werden, das Layout nicht im Gleichgewicht, da die IVR-Chips näher an einigen der Kernen in den Kernchips und weiter entfernt von anderen Kernen in den Kernchips sind. Durch Platzieren der IVR-Chips 24 direkt unter den Kernchips, die die IVR-Chips 24 versorgen, ist das Layout im Gleichgewicht.
  • Darüber hinaus können, da die Bauelement-Chips 24 klein sind, die Formmasse-Durchkontaktierungen, die andernfalls hergestellt werden (wenn nicht die Ausführungsformen der vorliegenden Erfindung verwendet werden), um den Interposer 70 bzw. das Gehäusesubstrat 80 mit den Bauelement-Chips 52 zu verbinden, durch die Durchkontaktierungen 36A ersetzt werden. Dadurch entfallen die Kosten für die Herstellung der Formmasse-Durchkontaktierungen, während im Grunde keine Kosten für die Herstellung der Durchkontaktierungen 36A entstehen (da die Durchkontaktierungen 36A gleichzeitig mit den Durchkontaktierungen 36B hergestellt werden). Auch haben die IVR-Chips 24 normalerweise nur eine geringe Dichte von Metallleitungen und Durchkontaktierungen in ihren Verbindungsstrukturen. Daher kann die Verbindungsstruktur der IVR-Chips zum Herstellen von eingebetteten Induktoren verwendet werden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Gehäuse einen ersten IVR-Chip auf, wobei der erste IVR-Chip Metallsäulen auf seiner Oberseite aufweist. Das Gehäuse weist weiterhin ein erstes Verkapselungsmaterial auf, das den ersten IVR-Chip einkapselt, wobei das erste Verkapselungsmaterial eine Oberseite hat, die mit Oberseiten der Metallsäulen koplanar ist. Eine Vielzahl von Umverteilungsleitungen ist über dem ersten Verkapselungsmaterial und dem ersten IVR-Chip angeordnet. Die Vielzahl von Umverteilungsleitungen ist mit den Metallsäulen elektrisch verbunden. Ein Kernchip überlappt die Vielzahl von Umverteilungsleitungen und ist mit diesen verbunden. Ein zweites Verkapselungsmaterial kapselt den Kernchip ein, wobei Ränder des ersten Verkapselungsmaterials und entsprechende Ränder des zweiten Verkapselungsmaterials vertikal zueinander ausgerichtet sind. Ein Interposer oder ein Gehäusesubstrat befindet sich unter dem ersten IVR-Chip und ist auf diesen gebondet.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Gehäuse einen ersten IVR-Chip und einen zweiten IVR-Chip auf, die jeweils Metallsäulen, Spannungsreglerschaltungen, die mit den Metallsäulen elektrisch verbunden sind, und einen Induktor aufweisen, der mit den Spannungsreglerschaltungen elektrisch verbunden ist. Ein erstes Verkapselungsmaterial kapselt den ersten IVR-Chip und den zweiten IVR-Chip ein. Das erste Verkapselungsmaterial hat eine Oberseite, die mit Oberseiten der Metallsäulen in dem ersten IVR-Chip und dem zweiten IVR-Chip koplanar ist. Eine dielektrische Schicht überlappt den ersten IVR-Chip, den zweiten IVR-Chip und das erste Verkapselungsmaterial. Eine Vielzahl von Umverteilungsleitungen umfasst Teile in der dielektrischen Schicht. Die Vielzahl von Umverteilungsleitungen ist mit dem ersten IVR-Chip und dem zweiten IVR-Chip elektrisch verbunden. Ein erster CPU-Chip und ein zweiter CPU-Chip überlappen den ersten IVR-Chip bzw. den zweiten IVR-Chip und sind mit diesem elektrisch verbunden. Ein zweites Verkapselungsmaterial kapselt den ersten CPU-Chip und den zweiten CPU-Chip ein.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Gehäuse einen ersten Bauelement-Chip auf, der Folgendes aufweist: ein Halbleitersubstrat; eine erste Durchkontaktierung und eine zweite Durchkontaktierung, die das Halbleitersubstrat queren; eine aktive Schaltung auf einer Oberfläche des Halbleitersubstrats; eine erste Metallsäule auf einer Oberseite des ersten Bauelement-Chips und eine zweite Metallsäule auf einer Oberseite des ersten Bauelement-Chips. Die erste Metallsäule ist mit der aktiven Schaltung und der ersten Durchkontaktierung elektrisch gekoppelt. Die zweite Metallsäule ist mit der zweiten Durchkontaktierung elektrisch gekoppelt und ist von allen aktiven Schaltungen in dem ersten Bauelement-Chip elektrisch entkoppelt. Das Gehäuse weist weiterhin ein erstes Verkapselungsmaterial, das den ersten Bauelement-Chip einkapselt, und einen zweiten Bauelement-Chip auf, der den ersten Bauelement-Chip überlappt und mit diesem elektrisch gekoppelt ist. Eine Gehäusekomponente befindet sich unter dem ersten Bauelement-Chip und ist auf diesen gebondet. Die zweite Durchkontaktierung und die zweite Metallsäule koppeln die Gehäusekomponente elektrisch mit dem zweiten Bauelement-Chip.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Package mit: einem ersten IVR-Chip (IVR: integrated voltage regulator; integrierter Spannungsregler), wobei der erste IVR-Chip Metallsäulen auf seiner Oberseite aufweist; einem ersten Verkapselungsmaterial, das den ersten IVR-Chip einkapselt, wobei das erste Verkapselungsmaterial eine Oberseite hat, die mit Oberseiten der Metallsäulen koplanar ist; einer Vielzahl von Umverteilungsleitungen über dem ersten Verkapselungsmaterial und dem ersten IVR-Chip, wobei die Vielzahl von Umverteilungsleitungen mit den Metallsäulen elektrisch gekoppelt ist; einem ersten Kernchip, der die Vielzahl von Umverteilungsleitungen überlappt und mit diesen verbunden ist; einem zweiten Verkapselungsmaterial, das den ersten Kernchip einkapselt, wobei Ränder des ersten Verkapselungsmaterials und entsprechende Ränder des zweiten Verkapselungsmaterials vertikal zueinander ausgerichtet sind; und einem Interposer oder einem Gehäusesubstrat, der/das sich unter dem ersten IVR-Chip befindet und an diesen gebondet ist.
  2. Package nach Anspruch 1, wobei der erste IVR-Chip weiterhin Folgendes aufweist: ein Halbleitersubstrat und eine Durchkontaktierung in dem Halbleitersubstrat, wobei die Durchkontaktierung den ersten Kernchip mit dem Interposer oder dem Gehäusesubstrat elektrisch koppelt, ohne eine elektrische Kopplung mit Schaltungen in dem ersten IVR-Chip herzustellen.
  3. Package nach Anspruch 1 oder 2, wobei der erste IVR-Chip weiterhin Folgendes aufweist: ein Halbleitersubstrat; eine Verbindungsstruktur, die sich über dem Halbleitersubstrat befindet; und einen eingebauten Induktor in der Verbindungsstruktur.
  4. Package nach einem der vorhergehenden Ansprüche, das weiterhin einen zweiten IVR-Chip aufweist, der mit dem ersten IVR-Chip identisch ist, wobei der zweite IVR-Chip in dem ersten Verkapselungsmaterial eingekapselt ist und von dem ersten Kernchip überlappt wird und mit diesem elektrisch gekoppelt ist.
  5. Package nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes aufweist: einen dritten IVR-Chip, der in dem ersten Verkapselungsmaterial eingekapselt ist; und einen Eingabe-/Ausgabe-Chip, der in dem zweiten Verkapselungsmaterial eingekapselt ist, wobei der Eingabe-/Ausgabe-Chip den dritten IVR-Chip überlappt und mit diesem elektrisch gekoppelt ist.
  6. Package nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes aufweist: einen vierten IVR-Chip und einen fünften IVR-Chip, die in dem ersten Verkapselungsmaterial eingekapselt sind, wobei der vierte IVR-Chip und der fünfte IVR-Chip mit dem ersten IVR-Chip identisch sind; und einen zweiten Kernchip, der den vierten IVR-Chip und den fünften IVR-Chip überlappt und mit diesen elektrisch gekoppelt ist.
  7. Package nach einem der vorhergehenden Ansprüche, wobei der erste IVR-Chip ein Halbleitersubstrat aufweist, wobei eine Unterseite des Halbleitersubstrats koplanar mit einer Unterseite des ersten Verkapselungsmaterials ist.
  8. Package nach einem der vorhergehenden Ansprüche, wobei der Interposer auf den ersten IVR-Chip gebondet ist und seitlich über die Ränder des ersten Verkapselungsmaterials hinaus reicht.
  9. Package nach einem der vorhergehenden Ansprüche, wobei der Interposer Folgendes aufweist: ein zusätzliches Halbleitersubstrat und eine zusätzliche Durchkontaktierung, die das zusätzliche Halbleitersubstrat durchdringt.
  10. Package mit: einem ersten IVR-Chip (IVR: integrated voltage regulator; integrierter Spannungsregler) und einem zweiten IVR-Chip, die jeweils Folgendes aufweisen: Metallsäulen; Spannungsreglerschaltungen, die mit den Metallsäulen elektrisch gekoppelt sind; und einen Induktor, der mit den Spannungsreglerschaltungen elektrisch gekoppelt ist; einem ersten Verkapselungsmaterial, das den ersten IVR-Chip und den zweiten IVR-Chip einkapselt, wobei das erste Verkapselungsmaterial eine Oberseite hat, die mit Oberseiten der Metallsäulen in dem ersten IVR-Chip und dem zweiten IVR-Chip koplanar ist; einer dielektrischen Schicht, die den ersten IVR-Chip, den zweiten IVR-Chip und das erste Verkapselungsmaterial überlappt; einer Vielzahl von Umverteilungsleitungen, die Teile in der dielektrischen Schicht haben, wobei die Vielzahl von Umverteilungsleitungen mit dem ersten IVR-Chip und dem zweiten IVR-Chip elektrisch gekoppelt ist; einem ersten CPU-Chip (CPU: central processing unit; zentrale Verarbeitungseinheit) und einem zweiten CPU-Chip, die den ersten IVR-Chip bzw. den zweiten IVR-Chip überlappen und jeweils mit diesen elektrisch gekoppelt sind; und einem zweiten Verkapselungsmaterial, das den ersten CPU-Chip und den zweiten CPU-Chip einkapselt.
  11. Package nach Anspruch 10, wobei der erste IVR-Chip und der zweite IVR-Chip identisch sind und der erste CPU-Chip und der zweite CPU-Chip identisch sind.
  12. Package nach Anspruch 10 oder 11, wobei Ränder des ersten Verkapselungsmaterials vertikal zu entsprechende Ränder des zweiten Verkapselungsmaterials ausgerichtet sind.
  13. Package nach einem der Ansprüche 10 bis 12, das weiterhin einen Interposer oder ein Gehäusesubstrat aufweist, die sich unter dem ersten IVR-Chip und dem zweiten IVR-Chip befinden und auf diese gebondet sind.
  14. Package nach einem der Ansprüche 10 bis 13, das weiterhin Folgendes aufweist: einen dritten IVR-Chip, der in dem ersten Verkapselungsmaterial eingekapselt ist; und einen Eingabe-/Ausgabe-Chip, der in dem zweiten Verkapselungsmaterial eingekapselt ist, wobei der Eingabe-/Ausgabe-Chip den dritten IVR-Chip überlappt und mit diesem elektrisch gekoppelt ist.
  15. Package mit: einem ersten Bauelement-Chip, der Folgendes aufweist: ein Halbleitersubstrat; eine erste Durchkontaktierung und eine zweite Durchkontaktierung, die das Halbleitersubstrat durchdringen; eine aktive Schaltung auf einer Oberfläche des Halbleitersubstrats; eine erste Metallsäule auf einer Oberseite des ersten Bauelement-Chips, wobei die erste Metallsäule mit der aktiven Schaltung und der ersten Durchkontaktierung elektrisch gekoppelt ist; und eine zweite Metallsäule auf einer Oberseite des ersten Bauelement-Chips, wobei die zweite Metallsäule mit der zweiten Durchkontaktierung elektrisch gekoppelt ist und von allen aktiven Schaltungen in dem ersten Bauelement-Chip elektrisch entkoppelt ist; einem ersten Verkapselungsmaterial, das den ersten Bauelement-Chip einkapselt; einem zweiten Bauelement-Chip, der den ersten Bauelement-Chip überlappt und mit diesem elektrisch gekoppelt ist; und einer Gehäusekomponente, die sich unter dem ersten Bauelement-Chip befindet und auf diesen gebondet ist, wobei die zweite Durchkontaktierung und die zweite Metallsäule die Gehäusekomponente elektrisch mit dem zweiten Bauelement-Chip koppeln.
  16. Package nach Anspruch 15, wobei der erste Bauelement-Chip einen IVR-Chip (IVR: integrated voltage regulator; integrierter Spannungsregler) und einen Induktor darin aufweist und der zweite Bauelement-Chip einen CPU-Chip (CPU: central processing unit; zentrale Verarbeitungseinheit) aufweist.
  17. Package nach Anspruch 15 oder 16, das weiterhin einen zweiten IVR-Chip aufweist, der mit dem ersten IVR-Chip identisch ist, wobei der zweite IVR-Chip von dem zweiten Bauelement-Chip überlappt wird und mit diesem elektrisch gekoppelt ist.
  18. Package nach einem der Ansprüche 15 bis 17, das weiterhin Folgendes aufweist: eine Vielzahl von Umverteilungsleitungen über dem ersten Verkapselungsmaterial und dem ersten Bauelement-Chip, wobei die Vielzahl von Umverteilungsleitungen mit den ersten Metallsäulen und den zweiten Metallsäulen elektrisch gekoppelt ist; und ein zweites Verkapselungsmaterial, das den zweiten Bauelement-Chip einkapselt, wobei Ränder des ersten Verkapselungsmaterials und entsprechende Ränder des zweiten Verkapselungsmaterials vertikal zueinander ausgerichtet sind.
  19. Package nach Anspruch 18, das weiterhin Folgendes aufweist: eine Vielzahl von dielektrischen Schichten, wobei sich die Vielzahl von Umverteilungsleitungen in der Vielzahl von dielektrischen Schichten befindet; und Lötbereiche, die in eine obere der Vielzahl von dielektrischen Schichten hinein reichen.
  20. Package nach einem der Ansprüche 15 bis 19, wobei die zweite Metallsäule nicht mit einem passiven Bauelement in dem ersten Bauelement-Chip elektrisch gekoppelt ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018100045A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Zwischenverbindungs-chips

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10622310B2 (en) 2012-09-26 2020-04-14 Ping-Jung Yang Method for fabricating glass substrate package
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9768145B2 (en) * 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers
US9627365B1 (en) 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-layer CoWoS structure
US9831148B2 (en) 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
US9659911B1 (en) * 2016-04-20 2017-05-23 Powertech Technology Inc. Package structure and manufacturing method thereof
WO2017189224A1 (en) 2016-04-26 2017-11-02 Linear Technology Corporation Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
TW202404049A (zh) 2016-12-14 2024-01-16 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
WO2018129907A1 (zh) * 2017-01-11 2018-07-19 中芯长电半导体（江阴）有限公司 一种集成供电系统的封装件及封装方法
US11430740B2 (en) * 2017-03-29 2022-08-30 Intel Corporation Microelectronic device with embedded die substrate on interposer
US10475718B2 (en) * 2017-05-18 2019-11-12 Advanced Semiconductor Engineering, Inc. Semiconductor device package comprising a dielectric layer with built-in inductor
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10373893B2 (en) * 2017-06-30 2019-08-06 Intel Corporation Embedded bridge with through-silicon vias
US10283474B2 (en) 2017-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10535643B2 (en) * 2017-08-04 2020-01-14 Samsung Electronics Co., Ltd. Connection system of semiconductor packages using a printed circuit board
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10515888B2 (en) 2017-09-18 2019-12-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
US10403600B2 (en) * 2017-10-13 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Modular voltage regulators
US10763239B2 (en) * 2017-10-27 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-chip wafer level packages and methods of forming the same
DE102018124695A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrieren von Passivvorrichtungen in Package-Strukturen
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10504873B1 (en) 2018-06-25 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. 3DIC structure with protective structure and method of fabricating the same and package
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11450560B2 (en) * 2018-09-24 2022-09-20 Intel Corporation Microelectronic assemblies having magnetic core inductors
US11417593B2 (en) 2018-09-24 2022-08-16 Intel Corporation Dies with integrated voltage regulators
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11769735B2 (en) * 2019-02-12 2023-09-26 Intel Corporation Chiplet first architecture for die tiling applications
US11088100B2 (en) * 2019-02-21 2021-08-10 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US11171115B2 (en) 2019-03-18 2021-11-09 Kepler Computing Inc. Artificial intelligence processor with three-dimensional stacked memory
US11836102B1 (en) 2019-03-20 2023-12-05 Kepler Computing Inc. Low latency and high bandwidth artificial intelligence processor
US11088068B2 (en) * 2019-04-29 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same
US10840190B1 (en) * 2019-05-16 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US11043472B1 (en) 2019-05-31 2021-06-22 Kepler Compute Inc. 3D integrated ultra high-bandwidth memory
US11844223B1 (en) 2019-05-31 2023-12-12 Kepler Computing Inc. Ferroelectric memory chiplet as unified memory in a multi-dimensional packaging
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
KR20210007457A (ko) 2019-07-11 2021-01-20 삼성전자주식회사 반도체 패키지
KR102661671B1 (ko) 2019-07-25 2024-04-29 삼성전자주식회사 적층된 반도체 칩들을 포함하는 반도체 패키지
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11309243B2 (en) * 2019-08-28 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package having different metal densities in different regions and manufacturing method thereof
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
KR20210079005A (ko) 2019-12-19 2021-06-29 삼성전자주식회사 반도체 패키지 및 그 제조방법
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
US11715754B2 (en) * 2020-06-09 2023-08-01 Mediatek Inc. Semiconductor package with TSV inductor
IL275736A (en) * 2020-06-29 2022-01-01 Elta Systems Ltd You will include slice phase transducers, techniques and applications
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11587894B2 (en) * 2020-07-09 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package and method of fabricating the same
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
KR20220034596A (ko) * 2020-09-11 2022-03-18 삼성전자주식회사 반도체 패키지
US11355379B1 (en) * 2020-11-24 2022-06-07 International Business Machines Corporation Oxide-bonded wafer pair separation using laser debonding
EP4024222A1 (de) 2021-01-04 2022-07-06 Imec VZW Integrierte schaltung mit 3d-partitionierung
US11791233B1 (en) 2021-08-06 2023-10-17 Kepler Computing Inc. Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging
US11942447B2 (en) * 2021-08-27 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Storage layers for wafer bonding
US11967559B2 (en) 2021-11-24 2024-04-23 Advanced Semiconductor Engineering, Inc. Electronic package
US11881446B2 (en) * 2021-12-23 2024-01-23 Nanya Technology Corporation Semiconductor device with composite middle interconnectors
US20230268293A1 (en) * 2022-02-18 2023-08-24 Advanced Semiconductor Engineering, Inc. Electronic device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701057B1 (en) * 2007-04-25 2010-04-20 Xilinx, Inc. Semiconductor device having structures for reducing substrate noise coupled from through die vias
US20130292846A1 (en) * 2012-05-07 2013-11-07 Samsung Electronics Co., Ltd. Semiconductor package
US8993377B2 (en) * 2010-09-29 2015-03-31 Stats Chippac, Ltd. Semiconductor device and method of bonding different size semiconductor die at the wafer level

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070013080A1 (en) 2005-06-29 2007-01-18 Intel Corporation Voltage regulators and systems containing same
JP4509972B2 (ja) 2005-09-01 2010-07-21 日本特殊陶業株式会社 配線基板、埋め込み用セラミックチップ
US7820543B2 (en) 2007-05-29 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced copper posts for wafer level chip scale packaging
US7838424B2 (en) 2007-07-03 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching
US20090008929A1 (en) * 2007-07-05 2009-01-08 David Vernon Person Pipe coupling spacer insert
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US7863742B2 (en) 2007-11-01 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Back end integrated WLCSP structure without aluminum pads
US7750459B2 (en) * 2008-02-01 2010-07-06 International Business Machines Corporation Integrated module for data processing system
US8039303B2 (en) 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US7808258B2 (en) 2008-06-26 2010-10-05 Freescale Semiconductor, Inc. Test interposer having active circuit component and method therefor
US8193799B2 (en) * 2008-09-23 2012-06-05 Globalfoundries Inc. Interposer including voltage regulator and method therefor
US8067308B2 (en) 2009-06-08 2011-11-29 Stats Chippac, Ltd. Semiconductor device and method of forming an interconnect structure with TSV using encapsulant for structural support
TWI401753B (zh) 2009-12-31 2013-07-11 Advanced Semiconductor Eng 可堆疊式封裝結構之製造方法
US8822281B2 (en) 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
US8618654B2 (en) 2010-07-20 2013-12-31 Marvell World Trade Ltd. Structures embedded within core material and methods of manufacturing thereof
CN102859691B (zh) 2010-04-07 2015-06-10 株式会社岛津制作所 放射线检测器及其制造方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8217502B2 (en) 2010-06-08 2012-07-10 Stats Chippac Ltd. Integrated circuit packaging system with multipart conductive pillars and method of manufacture thereof
US9048112B2 (en) * 2010-06-29 2015-06-02 Qualcomm Incorporated Integrated voltage regulator with embedded passive device(s) for a stacked IC
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8415781B2 (en) 2010-08-09 2013-04-09 Ibiden Co., Ltd. Electronic component and method for manufacturing the same
KR20120031697A (ko) 2010-09-27 2012-04-04 삼성전자주식회사 패키지 적층 구조 및 그 제조 방법
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8716855B2 (en) * 2010-11-10 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit system with distributed power supply comprising interposer and voltage regulator module
TWI418269B (zh) 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
JP5412462B2 (ja) * 2011-04-19 2014-02-12 日本パーカライジング株式会社 金属材料用耐食合金コーティング膜及びその形成方法
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US8754514B2 (en) 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
CN102394227B (zh) 2011-11-30 2013-07-10 上海华力微电子有限公司 可降低方块电阻的铜互连结构的制造方法
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US8987058B2 (en) 2013-03-12 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for wafer separation
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9196532B2 (en) 2012-06-21 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods for forming the same
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8865585B2 (en) 2012-07-11 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming post passivation interconnects
US8987884B2 (en) 2012-08-08 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package assembly and methods for forming the same
US9275924B2 (en) 2012-08-14 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having a recess filled with a molding compound
US8754508B2 (en) 2012-08-29 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to increase resistance to electromigration
US8952530B2 (en) 2012-09-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Post passivation interconnect structures and methods for forming the same
US8772151B2 (en) 2012-09-27 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation scheme
US9921640B2 (en) 2012-09-28 2018-03-20 Intel Corporation Integrated voltage regulators with magnetically enhanced inductors
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8884400B2 (en) 2012-12-27 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor in Post-Passivation structures and methods of forming the same
US8846548B2 (en) 2013-01-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and methods for forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9773732B2 (en) 2013-03-06 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for packaging pad structure
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9196559B2 (en) 2013-03-08 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Directly sawing wafers covered with liquid molding compound
US8933551B2 (en) 2013-03-08 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D-packages and methods for forming the same
US8987922B2 (en) 2013-03-11 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for wafer level packaging
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9263376B2 (en) * 2013-04-15 2016-02-16 Intel Deutschland Gmbh Chip interposer, semiconductor device, and method for manufacturing a semiconductor device
JP5889855B2 (ja) * 2013-10-11 2016-03-22 シャープ株式会社 画像形成装置
US9281297B2 (en) 2014-03-07 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Solution for reducing poor contact in info packages
US9735134B2 (en) 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
US9543170B2 (en) 2014-08-22 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US10236209B2 (en) * 2014-12-24 2019-03-19 Intel Corporation Passive components in vias in a stacked integrated circuit package
US9633974B2 (en) 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow
US9679801B2 (en) * 2015-06-03 2017-06-13 Apple Inc. Dual molded stack TSV package
US9627365B1 (en) * 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-layer CoWoS structure
US10319683B2 (en) * 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures
US11282761B2 (en) * 2018-11-29 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same
US10970439B2 (en) * 2018-11-29 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd System on chip (SOC) current profile model for integrated voltage regulator (IVR) co-design
US11195816B2 (en) * 2019-07-23 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages comprising a plurality of redistribution structures and methods of forming the same
US11404316B2 (en) * 2019-12-27 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. System, device and methods of manufacture
US11482484B2 (en) * 2020-02-27 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Symmetrical substrate for semiconductor packaging

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701057B1 (en) * 2007-04-25 2010-04-20 Xilinx, Inc. Semiconductor device having structures for reducing substrate noise coupled from through die vias
US8993377B2 (en) * 2010-09-29 2015-03-31 Stats Chippac, Ltd. Semiconductor device and method of bonding different size semiconductor die at the wafer level
US20130292846A1 (en) * 2012-05-07 2013-11-07 Samsung Electronics Co., Ltd. Semiconductor package

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018100045A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Zwischenverbindungs-chips
US10720401B2 (en) 2017-11-15 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect chips
US10867954B2 (en) 2017-11-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect chips
US11532585B2 (en) 2017-11-15 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package containing device dies and interconnect die and redistribution lines
US11978714B2 (en) 2017-11-15 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Encapsulated package including device dies connected via interconnect die

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